JP3872085B2 - 表示装置の駆動回路、パルス生成方法および表示装置 - Google Patents

Description

本発明は、例えば表示装置のドライバ（駆動回路）に用いられるパルス処理回路に関する。

表示装置のドライバに設けられる従来のソースドライバの構成を図２１に示す。同図に示されるように、ソースドライバ９０２は、シフトレジスタ９０４と、パルス処理回路９０５と、バッファ９２０とを備える。シフトレジスタ９０４は、多数のシフトレジスタ段（回路）ＳＲを備えており、ここでは、ｉ−１番目のシフトレジスタ回路ＳＲａ、ｉ番目のシフトレジスタ回路ＳＲｂ、ｉ＋１番目のシフトレジスタ回路ＳＲｃおよびｉ＋２番目のシフトレジスタ回路ＳＲｄについて考える。各シフトレジスタ回路ＳＲはフリップフロップＳＲ−ＦＦとレベルシフタＬＳを備える。レベルシフタＬＳは、ＥＮ端子がアクティブのときに取り込んだクロック（ＳＣＫ・ＳＣＫＢ）をレベルシフトしてＯＵＴＢに出力する。また、フリップフロップＳＲ−ＦＦは、入力ＳＢ（セットバー）、リセットＲ、出力Ｑ・ＱＢを有するセットリセット型である。例えば、シフトレジスタ回路ＳＲａはレベルシフタＬＳａおよびフリップフロップＳＲ−ＦＦａを有し、シフトレジスタ回路ＳＲｂはレベルシフタＬＳｂおよびフリップフロップＳＲ−ＦＦｂを有し、シフトレジスタ回路ＳＲｃはレベルシフタＬＳｃおよびフリップフロップＳＲ−ＦＦｃを有し、シフトレジスタ回路ＳＲｄはレベルシフタＬＳｄおよびフリップフロップＳＲ−ＦＦｄを有する。

ここで、ｉ番目のシフトレジスタ回路ＳＲは、そのＳＢが自段のレベルシフタＬＳのＯＵＴＢに接続され、そのＲがｉ＋２番目（２つ右）のシフトレジスタ回路ＳＲのＱに接続され、そのＱがｉ＋１番目（右の）のシフトレジスタ回路ＳＲに設けられたレベルシフタＬＳのＥＮ端子に接続されている。

また、パルス処理回路９０５は、各シフトレジスタ回路ＳＲに対応するディレイ回路を備え、バッファ９２０は、各シフトレジスタ回路ＳＲに対応するプリチャージ用バッファ回路ＢｕＰおよびサンプリング用バッファ回路ＢｕＳを備える。
プリチャージ用バッファ回路ＢｕＰはプリチャージパルスを出力し、サンプリング用バッファ回路ＢｕＳはサンプリングパルスを出力する。例えば、ｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路９０５に、ディレイ回路９０６およびディレイ回路９１０が設けられ、プリチャージ用バッファ回路ＢｕＳに、２段縦統接続のインバータ回路９１８Ｐおよびインバータ９１９Ｐが設けられ、サンプリング用バッファＢｕＳに、２段縦統接続のインバータ回路９１８Ｓおよびインバータ９１９Ｓが設けられる。なお、ディレイ回路９０６・９１０はインバータを４段縦統接続した構成である。なお、これらインバータ回路９１８Ｐ、インバータ回路９１８Ｓおよびディレイ回路９０６・９１０は、入・出力端子を各１つ有する構成である。

ディレイ回路９０６の入力は、（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）レベルシフタＬＳａのＯＵＴＢに接続され、ディレイ回路９０６の出力は、インバータ回路９１８Ｐの入力およびインバータ９１９Ｐの入力に接続されている。また、ディレイ回路９１０の入力は、（ｉ番目のシフトレジスタ回路ＳＲｂに設けられた）フリップフロップＳＲ−ＦＦｂのＱに接続され、ディレイ回路９１０の出力は、インバータ回路９１８ｓの入力およびインバータ９１９ｓの入力に接続されている。ここで、図２２に示すように、インバータ回路９１８Ｐの出力信号であるプリチャージパルスは、レベルシフタＬＳａのＯＵＴＢがアクティブとなることによってこれに遅延して（ディレイ回路９０６による遅延）アクティブとなり、レベルシフタＬＳａのＯＵＴＢが非アクティブとなることによってこれに遅延して（ディレイ回路９０６による遅延）非アクティブとなる。なお、関連技術を開示したものとして以下の特許文献１を挙げることができる。
特開平７−２９５５２０（公開日：１９９５年１１月１０日）

一般に、シフトレジスタ回路ＳＲの出力は、これを構成するトランジスタ等の特性に起因して立ち上がりあるいは戻りが鈍ってしまう。

ここで従来の構成を考えてみると、図２２に示すように、レベルシフタＬＳａの出力について、立ち下がりが急峻で戻りが鈍る場合（上図）と、立ち下がりが鈍り、戻りが急峻な場合（下図）とでは、プリチャージパルスの幅（アクティブ期間）が変わり、プリチャージ時間にばらつきがでてしまう。これはプリチャージパルスの一方端をシフトレジスタ回路ＳＲからの出力パルスの立ち上がりで規定しつつ、他端をシフトレジスタ回路ＳＲからの戻りによって規定しているからである。なお、同様に、サンプリングパルスについてもパルス幅のばらつきが生じうる。

本発明は、上記課題に鑑みてなされたものであり、その目的は、表示装置の駆動回路等に設けられるパルス生成回路について、そのパルス生成の精度を高めうる構成および方法を提供する点にある。

本発明の表示装置の駆動回路は、上記課題を解決するために、シフトレジスタと、該シフトレジスタで生成された出力パルス信号を用いて駆動用パルス信号を生成するパルス生成回路とを備えた表示装置の駆動回路であって、該パルス生成回路は、駆動用パルス信号を生成するにあたって、上記出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりによって該駆動用パルス信号の始端および終端を規定することを特徴としている。

まず、駆動用パルス信号とは、例えば、プリチャージパルスやサンプリングパルスである。また、シフトレジスタは複数段のシフトレジスタ回路を備え、各シフトレジスタ回路にはフリップフロップ（例えば、セットリセット型フリップフロップ）が含まれる。また、各シフトレジスタ回路にレベルシフタや各種論理回路が設けられる場合もある。出力パルス信号は、例えば、シフトレジスタ回路に設けられるフリップフロップの出力Ｑやレベルシフタの出力である。

上記構成によれば、駆動用パルス信号の始端および終端の双方が、出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりによって規定される。したがって、例えば、上記出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりが急峻になるようにシフトレジスタを構成（立ち上がりまたは立ち下がり重視の設計）にしておけば、駆動用パルス信号のパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによって駆動（プリチャージやサンプリング）期間が短くなったり、駆動（プリチャージやサンプリング）タイミングがずれるといった問題を解消することができる。これにより、表示装置の表示品位を向上させることが可能となる。

上記構成においては、シフトレジスタが、上記出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりが急峻になるように構成されていることが好ましい。

本表示装置の駆動回路においては、上記駆動用パルス信号は２つの出力パルス信号によって生成され、その始端が第１の出力パルス信号によって規定され、その終端が第２の出力パルス信号によって規定されるように構成することもできる。

本表示装置の駆動回路においては、シフトレジスタの各段に対応して駆動用パルス信号が生成され、各段に対応する駆動用パルス信号の始端を規定する第１の出力パルス信号が自段あるいは自段より前の段で生成され、該駆動用パルス信号の終端を規定する第２の出力パルス信号が自段あるいは自段より後の段で生成されるように構成することもできる。なお、自段より前の段とは、自段を基準としてシフト方向の反対方向側にある段を指し、自段より後の段とは、自段を基準としてシフト方向側にある段を指すものとする。

本表示装置の駆動回路においては、上記パルス生成回路に、制御端が第１電位であれば入力端から取り込んだパルス信号をレベルシフトして出力し、上記制御端が第２電位であれば一定電位の信号を出力するレベルシフタが備えられ、上記第１の出力パルス信号が上記入力端に入力されるとともに、上記第２の出力パルス信号が上記制御端に入力されるように構成することもできる。この場合、上記第１および第２の出力パルス信号がそれぞれ、入力信号をレベルシフトして出力するレベルシフタを介して上記入力端および制御端に入力されるように構成することもできる。また、上記第１および第２の出力パルス信号がそれぞれ、ディレイ回路を介して上記入力端および制御端に入力されるように構成することもできる。

本表示装置の駆動回路においては、上記パルス生成回路に論理回路が備えられ、上記第１および第２の出力パルス信号が上記論理回路に入力されるように構成することもできる。 この場合、上記第１および第２の出力パルス信号がそれぞれ、入力信号をレベルシフトして出力するレベルシフタを介して上記論理回路に入力されるように構成することもできる。
また、上記第１および第２の出力パルス信号がそれぞれ、ディレイ回路を介して上記論理回路に入力されるように構成することもできる。

本表示装置の駆動回路においては、上記駆動用パルス信号はプリチャージパルス信号であり、該プリチャージパルス信号の始端を規定する第１の出力パルス信号が、自段より前の段で生成され、該プリチャージパルス信号の終端を規定する第２の出力パルス信号が、自段で生成されるように構成することもできる。

本表示装置の駆動回路においては、上記駆動用パルス信号はサンプリングパルス信号であり、該サンプリングパルス信号の始端を規定する第１の出力パルス信号が、自段で生成され、該サンプリングパルス信号の終端を規定する第２の出力パルス信号が、自段より後の段で生成されるように構成することもできる。

本表示装置の駆動回路は、シフトレジスタと、該シフトレジスタで生成された出力パルス信号を用いてプリチャージパルス信号を生成するプリチャージパルス生成回路と、上記シフトレジスタで生成された出力パルス信号を用いてサンプリングパルス信号を生成するサンプリングパルス生成回路と、を備えた表示装置の駆動回路であって、プリチャージパルス生成回路は、プリチャージパルス信号を生成するにあたって、上記出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりによってプリチャージパルス信号の始端および終端を規定し、サンプリングパルス生成回路は、サンプリングパルス信号を生成するにあたって、上記出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりによってサンプリングパルス信号の始端および終端を規定することを特徴としている。

本表示装置の駆動回路においては、上記シフトレジスタは、上記出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりが急峻になるように構成されていることが好ましい。

本表示装置の駆動回路においては、上記プリチャージパルス生成回路に論理回路、あるいは、制御端が第１電位であれば入力端から取り込んだパルス信号をレベルシフトして出力し、上記制御端が第２電位であれば一定電位の信号を出力するレベルシフタが設けられ、
上記サンプリングパルス生成回路に論理回路、あるいは、制御端が第１電位であれば入力端から取り込んだパルス信号をレベルシフトして出力し、上記制御端が第２電位であれば一定電位の信号を出力するレベルシフタが設けられている構成とすることもできる。

本表示装置の駆動回路においては、上記プリチャージパルス信号は２つの出力パルス信号によって生成され、一方の出力パルス信号がその始端を規定するとともに、もう一方の出力パルス信号がその終端を規定し、上記サンプリングパルス信号も２つの出力パルス信号によって生成され、一方の出力パルス信号がその始端を規定するとともに、もう一方の出力パルス信号がその終端を規定するように構成することもできる。

本表示装置の駆動回路においては、シフトレジスタの各段に対応してプリチャージパルス信号およびサンプリングパルス信号が生成され、各段のプリチャージパルス信号の始端を規定する出力パルス信号が、自段より前の段で生成され、該プリチャージパルス信号の終端を規定する上記もう一方の出力パルス信号が、自段で生成され、各段のサンプリングパルス信号の始端を規定する上記一方の出力パルス信号が、自段で生成され、該サンプリングパルス信号の終端を規定する上記もう一方の出力パルス信号が、自段より後の段で生成される構成とすることもできる。

本表示装置の駆動回路においては、上記プリチャージパルス生成回路に第１ＮＯＲ回路が設けられ、この第１ＮＯＲ回路に、自段より前の段で生成された出力パルス信号と、自段で生成された出力パルス信号とが入力され、上記サンプリングパルス生成回路にＮＡＮＤ回路および第２ＮＯＲ回路が設けられ、このＮＡＮＤ回路に、上記第１ＮＯＲ回路の出力の反転パルス信号と自段で生成された出力パルス信号とが入力され、上記第２ＮＯＲ回路に、上記ＮＡＮＤ回路の出力と自段より後の段で生成された出力パルス信号とが入力されるように構成することもできる。

本発明の表示装置の駆動回路は、シフトレジスタと、該シフトレジスタからの出力パルス信号を用いて駆動用パルス信号を生成するパルス生成回路とを備えた表示装置の駆動回路であって、該パルス生成回路は、アクティブ化によって立ち上がった、あるいは立ち下がった上記出力パルス信号の戻りによって上記駆動用パルス信号の始端および終端を規定することを特徴としている。この場合、上記シフトレジスタが、立ち上がった、あるいは立ち下がった上記出力パルス信号の戻りが急峻になるように構成されていることが好ましい。

本発明のパルス生成方法は、シフトレジスタで生成された出力パルス信号を用いて駆動用パルス信号を生成するパルス生成方法であって、上記出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりによって該駆動用パルス信号の始端および終端を規定することを特徴とする。

本発明のパルス生成方法においては、アクティブ化に伴うパルスの立ち上がりまたは立ち下がりを急峻にすることが好ましい。

本発明の表示装置は、上記表示装置の駆動回路を備えることを特徴とする。

以上のように、本発明の表示装置の駆動回路によれば、駆動用パルス信号（プリチャージパルスやサンプリングパルス）の始端および終端の双方が、出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりによって規定される。したがって、例えば、出力パルス信号のアクティブ化に伴うパルスの立ち上がりまたは立ち下がりが急峻になるようにシフトレジスタを構成しておけば、駆動用パルス信号のパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによって駆動（プリチャージやサンプリング）期間が短くなったり、駆動（プリチャージやサンプリング）タイミングがずれるといった問題を解消することができる。これにより、表示装置の表示品位を向上させることが可能となる。

まず、本実施の形態に係る表示パネル１（例えば、液晶表示パネル）の一構成例を図４に示す。同図に示されるように、表示パネル１はゲートバスラインＧＬ…とＲＧＢに対応したソースバスラインＳＬ…との各交差点に画素を備えており、ゲートドライバ３によって選択されたゲートバスラインＧＬの画素に、ソースドライバによってソースバスラインＳＬを介してビデオ信号を書き込むことにより表示を行う。同図のソースドライバ２は後述する本発明に係るソースドライバである。なお、各画素は液晶容量、補助容量、ソースバスラインＳＬからのビデオ信号取り込み用のＴＦＴを備えており、各補助容量の一端側は補助容量ラインＣｓ−Ｌｉｎｅで互いに接続されている。

表示パネル１には、サンプリング回路ブロック３０が設けられており、該サンプリング回路ブロック３０は、ソースバスラインＳＬごとに設けられたビデオ信号のサンプリングを行うアナログスイッチＡＳＷおよびその制御信号処理回路（サンプリングバッファ等）を含んで構成されている。ソースドライバは連続するＲＧＢのソースバスラインＳＬ…を一組としてサンプリングスイッチＡＳＷのＯＮ／ＯＦＦを指示する信号（サンプリングパルス）を各組ごとに出力する。ビデオ信号伝送ラインはＲＧＢのそれぞれに設けられており、サンプリングはＲＧＢで並行して独立したサンプリングスイッチＡＳＷから取り込むが、ここでは便宜上、共通した１つのビデオ信号伝送ラインからＲＧＢ用のサンプリングスイッチＡＳＷに取り込むような形態で図示してある。尚、サンプリングスイッチＡＳＷの制御信号であるサンプリングパルスは、図示しているように各組毎にＲＧＢに共通でもよいし、独立にしてもよい。

一水平期間には、例えばＲのソースバスラインＳＬ…を例に取ると、順次ビデオ信号を書き込むためにＲのソースバスラインＳＬに接続されているアナログスイッチをＡＳＷ（Ｒ１），…，ＡＳＷ（Ｒｉ−１），ＡＳＷ（Ｒｉ），ＡＳＷ（Ｒｉ＋1），…という順にサンプリングパルスによってＯＮとし、外部から入力されるビデオ信号ＤＡＴＡをこの順にソースバスラインＳＬに取り込んでいく。

このようにアナログスイッチＡＳＷに１，…，ｉ−１，ｉ，ｉ＋１，…の順にサンプリング信号を出力するソースドライバ２の構成について以下に説明する。

〔実施の形態１〕
図３は、本発明の実施の形態１に係るソースドライバの構成を示す回路図である。

同図に示されるように、ソースドライバ２は、シフトレジスタ４と、パルス処理回路５と、バッファ２０とを備える。シフトレジスタ４は、多数のシフトレジスタ段（回路）ＳＲを備えており、ここでは、ｉ−１番目のシフトレジスタ回路ＳＲａ、ｉ番目のシフトレジスタ回路ＳＲｂ、ｉ＋１番目のシフトレジスタ回路ＳＲｃおよびｉ＋２番目のシフトレジスタ回路ＳＲｄについて考える。各シフトレジスタ回路ＳＲはフリップフロップＳＲ−ＦＦとレベルシフタＬＳを備える。レベルシフタＬＳは、ＥＮ端子がアクティブのときに取り込んだクロック（ＣＫ・ＣＫＢ）をレベルシフトしてＯＵＴＢに出力する。また、フリップフロップＳＲ−ＦＦは、入力ＳＢ（セットバー）、リセットＲ、出力Ｑ・ＱＢを有するセットリセット型である。

ここで、各シフトレジスタ回路ＳＲのフリップフロップＳＲ−ＦＦは、そのＳＢが自段のレベルシフタＬＳのＯＵＴＢに接続され、そのＲが２つ右のシフトレジスタ回路ＳＲのＱに接続され、そのＱが右のシフトレジスタ回路ＳＲに設けられたレベルシフタＬＳのＥＮ端子に接続されている。

なお、シフトレジスタ回路ＳＲａはレベルシフタＬＳａおよびフリップフロップＳＲ−ＦＦａを有し、シフトレジスタ回路ＳＲｂはレベルシフタＬＳｂおよびフリップフロップＳＲ−ＦＦｂを有し、シフトレジスタ回路ＳＲｃはレベルシフタＬＳｃおよびフリップフロップＳＲ−ＦＦｃを有し、シフトレジスタ回路ＳＲｄはレベルシフタＬＳｄおよびフリップフロップＳＲ−ＦＦｄを有する。

また、パルス処理回路５は、各シフトレジスタ回路ＳＲに対応して、２つのディレイ回路、２つのレベルシフタおよび２入力のＮＡＮＤを備え、バッファ２０は、各シフトレジスタ回路ＳＲに対応して、プリチャージ用バッファ回路ＢｕＰおよびサンプリング用バッファ回路ＢｕＳを備える。プリチャージ用バッファ回路ＢｕＰはプリチャージパルスを出力し、サンプリング用バッファ回路ＢｕＳはサンプリングパルスを出力する。なお、ＮＡＮＤは論理積否定を出力するものであるが、出力の極性は便宜上のものであり、一般に論理積を出力するものとして採用する回路である。

本ソースドライバ２においては、例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路５に、レベルシフタＬＳｘ、レベルシフタＬＳｙ、ディレイ回路６、ディレイ回路９およびＮＡＮＤ７が設けられている。ディレイ回路６はインバータを４段縦統接続した構成であり、ディレイ回路９はインバータを２段縦統接続した構成であり、各ディレイ回路とも入・出力端子を各１つ有する。また、ｉ番目のシフトレジスタ回路ＳＲｂに対応して、バッファ２０に、プリチャージ用バッファ回路ＢｕＳとしてのインバータ回路１８Ｐおよびインバータ１９Ｐが設けられるとともに、サンプリング用バッファＢｕＳとしてのインバータ回路１８Ｓおよびインバータ１９Ｓが設けられている。インバータ回路１８Ｐおよびインバータ回路１８Ｓはインバータを２段縦統接続した構成であり、各インバータ回路とも入・出力端子を各１つ有する。

なお、レベルシフタＬＳｙは、例えば図５（ａ）に示す構成を備える。同図に示されるように、レベルシフタＬＳｙは、ｐ型のＴＦＴ１１・１４、ｎ型のＴＦＴ１２・１３・１５・１６、インバータ１７を備えている。ＴＦＴ１１および１２のゲートはレベルシフタＬＳｙの入カ端子ＩＮに接続されている。また、インバータ１７の入力端子もレベルシフタＬＳｙの入力端子ＩＮに接続されており、インバータ１７の出力端子はＴＦＴ１４および１５のゲートに接続されている。ＴＦＴ１１および１４のソースはハイレベル電源端子Ｖ（Ｈｉｇｈ）に接続されており、ＴＦＴ１３および１６のソースはローレベル電源端子Ｖ（Ｌｏｗ）に接続されている。ＴＦＴ１１のドレインとＴＦＴ１２のドレインとは互いに接続されている。ＴＦＴ１２のソースとＴＦＴ１３のドレインとは互いに接続されている。ＴＦＴ１４のドレインとＴＦＴ１５のドレインとは互いに接続されており、これがレベルシフタＬＳｙの出力端子ＯＵＴに接続されている。ＴＦＴ１５のソースとＴＦＴ１６のドレインとは互いに接続されている。ＴＦＴ１３のゲートはＴＦＴ１４とＴＦＴ１５との接続点に接続されている。ＴＦＴ１６のゲートはＴＦＴ１１とＴＦＴ１２との接続点に接続されている。レベルシフタＬＳｙは自身の入力端子ＩＮに入力されるパルスを、ローレベル側を電源Ｖｓｓｄのレベルとし、ハイレベル側を電源Ｖｄｄとし、出力端子ＯＵＴから出力する。

レベルシフタＬＳｙの他の構成を図５（ｂ）に示す。図５（ｂ）のレベルシフタはトランジスタ４個構成の電圧駆動型レベルシフタでありｐ型のＴＦＴ２１・２３、ｎ型のＴＦＴ２２・２４、インバータ２５を備えている。ＴＦＴ２１のゲートは入力端子ＩＮに接続されている。また、インバータ２５の入力端子は上記入力端子ＩＮに接続されており、インバータ２５の出力端子はＴＦＴ２３のゲートに接続されている。ＴＦＴ２１および２３のソースはハイレベル電源端子Ｖ（Ｈｉｇｈ）に接続されており、ＴＦＴ２２および２４のソースはローレベル電源端子Ｖ（Ｌｏｗ）に接続されている。ＴＦＴ２１のドレインとＴＦＴ２２のドレインとは互いに接続されている。ＴＦＴ２３のドレインとＴＦＴ２４のドレインとは互いに接続されており、この接続点は出力端子ＯＵＴに接続されている。ＴＦＴ２２のゲートはＴＦＴ２３とＴＦＴ２４との接続点に接続されている。ＴＦＴ２４のゲートはＴＦＴ２１とＴＦＴ２２との接続点に接続されている。

また、レベルシフタＬＳｘは、例えば図６（ａ）に示す構成を備える。レベルシフタＬＳｘは、レベルシフタＬＳｙ、インバータ３１、アナログスイッチ３２、ｐ型のＴＦＴ３３、ｐ型のＴＦＴ３４、インバータ３５を備えている。レベルシフタＬＳｙは、図５（ａ）や同図（ｂ）に示す、トランジスタ６個構成の電圧駆動型レベルシフタである。構成は前述したとおりである。レベルシフタＬＳｙの入力端子ＩＮはアナログスイッチ３２を介してレベルシフタ３ｂの入力端子ＩＮＢに接続されている。イネーブル端子ＥＮＢはインバータ３１の入力端子に接続されているとともに、アナ口グスイッチ３２のｐ型ＴＦＴのゲートに接続されている。インバータ３１の出力端子はアナログスイッチ３２のｎ型ＴＦＴのゲートに接続されているとともに、ＴＦＴ３３のゲート、さらに、ＴＦＴ３４のゲートに接続されている。また、ＴＦＴ３３のドレインはレベルシフタＬＳｙの入力端子ＩＮに接続されている。ＴＦＴ３３のソースは電源Ｖｄｄに接続されている。ＴＦＴ３４のソースは電源Ｖｄｄに接続されており、ＴＦＴ３４のドレインはレベルシフタＬＳｙの出力端子ＯＵＴに接統されているとともに、インバータ３５の入力端子に接続されている。インバータ３５の出力端子はレベルシフタＬＳｘの出力端子となっている。レベルシフタＬＳｙのハイレベル電源端子Ｖ（Ｈｉｇｈ）は電源Ｖｄｄに接続され、レベルシフタＬＳｙのローレベル電源端子Ｖ（Ｌｏｗ）は電源Ｖｓｓｄに接続されている。レベルシフタＬＳｘは自身の入力端子ＥＮＢに入力される信号がローレベルの間には、ＴＦＴ３３のゲートにハイレベルが入力されるとともに、ＴＦＴ３４のゲートにハイレベルが入力されるので、ＴＦＴ３３・３４はＯＦＦである。そして、アナログスイッチ３２がＯＮになる。従って、レベルシフタＬＳｘの入力端子ＩＮＢに入力される信号がレベルシフタＬＳｙで電源電圧変換されて出力端子ＯＵＴから出力される。一方、入力端子ＥＮＢに入力される信号がハイレベルの間には、アナログスイッチ３２がＯＦＦ、ＴＦＴ３３がＯＮ、ＴＦＴ３４がＯＮになる。従って、レベルシフタＬＳｙによる出力パルスの電源電圧変換動作は停止され、レベルシフタＬＳｙの出力端子ＯＵＴが電源Ｖｄｄにプルアップされてレベルシフタ３ｂの出力端子ＯＵＴからローレベルが出力される。

レベルシフタＬＳｘの他の構成を図６（ｂ）に示す。図６（ｂ）のレベルシフタは、電流駆動型のレベルシフタであり、ｐ型のＴＦＴ４１・４３・４５・４７、ｎ型のＴＦＴ４２・４４・４６ 、アナログスイッチ４８・４９、インバータ５０・５１・５２を備えている。入力端子ＩＮＢは、アナログスイッチ４８を介してＴＦＴ４２のゲートおよびＴＦＴ４５のドレインに接続されている。また、入力端子ＩＮＢは、インバータ５１とアナログスイッチ４９とを順に介して、ＴＦＴ４４のゲートおよびＴＦＴ４６のドレインに接続されている。イネーブル端子ＥＮＢは、ＴＦＴ４６のゲートに接続されるとともに、アナログスイッチ４８のｐ型ＴＦＴおよびアナログスイッチ４９のｐ型ＴＦＴのゲートに接続されている。また、イネーブル端子ＥＮＢは、インバータ５０を介してＴＦＴ４５および４７のゲートに接続されるとともに、アナログスイッチ４８のｎ型ＴＦＴおよびアナログスイッチ４９のｎ型ＴＦＴのゲートに接続されている。ＴＦＴ４１・４３・４５・４７のソースは電源Ｖｄｄに接続されており、ＴＦＴ４２・４４のソースは電源Ｖｓｓｄに接続されている。また、ＴＦＴ４６のソースは電源Ｖｓｓに接続されている。ＴＦＴ４１および４３のゲートは互いに接続されており、この接続点がＴＦＴ４１のドレインに接続されている。ＴＦＴ４１のドレインとＴＦＴ４２のドレインとは互いに接続されている。ＴＦＴ４３のドレインとＴＦＴ４４のドレインとは互いに接続されており、この接続点はインバータ５２の入力端子に接続されるとともにＴＦＴ４７のドレインに接続される。インバータ５２の出力端子が出力端子ＯＵＴに接続されている。

ここではインバータ５１の入力端子をプルアップする構成について述べたが、サンプリングパルスの極性を逆にする場合はここではインバータ５１の入力端子をプルダウンするようにすればよい。これは、以降の実施の形態でも同様である。

レベルシフタＬＳｘは入力端子ＩＮＢに入力されたパルスからサンプリング回路ブロック３０の動作用パルスであるプリチャージパルスを生成し、出力端子ＯＵＴから出力する。この信号は、サンプリング回路ブロック３０に備えられるアナログスイッチＡＳＷのｎ型ＴＦＴのゲート及びｐ型ＴＦＴのゲートに、ともにプリチャージ用バッファ回路ＢｕＰを通して入力され、このゲート信号がＮＡＮＤ７の入力端子の１つにも入力される。ＮＡＮＤ７はそれぞれの入力端子に入力されたパルスからサンプリング回路ブロック３０の動作用パルスであるサンプリングパルスを生成し、出力端子から出力する。

図３に戻って、ディレイ回路６の入力は、（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）レベルシフタＬＳａのＯＵＴＢに接続され、該ディレイ回路６の出力はレベルシフタＬＳｘのＩＮＢ端子に接続されている。また、ディレイ回路９の入力はｉ番目の（シフトレジスタ回路ＳＲｂに設けられた）フリップフロップＳＲ−ＦＦｂの出力ＱとレベルシフタＬＳｙのＩＮ端子に接続され、該ディレイ回路９の出力はレベルシフタＬＳｘのＥＮＢ端子に接続されている。レベルシフタＬＳｘのＯＵＴ端子は、インバータ回路１８Ｐの入力およびインバータ１９Ｐの入力に接続されている。また、インバータ１９Ｐの出力はＮＡＮＤ７の一方の入力に接続され、該ＮＡＮＤ７のもう一方の入力はレベルシフタＬＳｙのＯＵＴ端子に接続されている。また、ＮＡＮＤ７の出力は、インバータ回路１８Ｓの入力およびインバータ１９Ｓの入力に接続されている。

図３に示すソースドライバの動作を、図１を用いて説明する。

まず、ＳＣＫがｔ１で「Ｌ」となると、これに遅延してレベルシフタＬＳａの出力端ＯＵＴＢが「Ｌ（アクティブ）」となる（立ち下がる）。この遅延はレベルシフタＬＳａの内部遅延による。レベルシフタＬＳａの出力端ＯＵＴＢが「Ｌ（アクティブ）」となると、これに遅延してディレイ回路６の出力も「Ｌ（アクティブ）」となる（立ち下がる）。この遅延はディレイ回路６による。ディレイ回路６の出力が「Ｌ（アクティブ）」となると、レベルシフタＬＳｘのＩＮＢ端子が「Ｌ」でＥＮＢ端子が「Ｌ」となるので、このディレイ回路６のアクティブ化に遅延して（レベルシフタＬＳｘの内部遅延による）、レベルシフタＬＳｘの出力端ＯＵＴが「Ｈ（アクティブ）」となる（立ち上がる）。このとき、レベルシフタＬＳｘからのプリチャージパルスの出力が開始する。このように、レベルシフタＬＳａの出力パルスは、プリチャージパルスを生成（始端を規定）するための源パルスとなる。

ついで、ｔ２でＳＲ−ＦＦｂの出力Ｑが「Ｈ（アクティブ）」となると、レベルシフタＬＳｘのＥＮＢ端子が「Ｈ」となってそのＩＮＢ端子からの入力が遮断される。これにより、ＳＲ−ＦＦｂのアクティブ化に遅延して（ディレイ回路９およびレベルシフタＬＳｘの内部遅延による）レベルシフタＬＳｘのＯＵＴ端子からは「Ｌ」が出力される。このとき、レベルシフタＬＳｘからのプリチャージパルスの出力が終了する。このように、フリップフロップＳＲ−ＦＦｂの出力パルスＱ（ｉ）は、プリチャージパルスを生成（終端を規定）するための源パルスとなる。

レベルシフタＬＳｘのＯＵＴ端子が「Ｌ」に戻ると、インバータ回路１９の出力は「Ｈ」に戻る。これにより、インバータ回路１９の出力が「Ｈ」に戻るのに遅延して（ＮＡＮＤ７による）、ＮＡＮＤ７の出力が「Ｈ（アクティブ）」となる。このとき、ＮＡＮＤ７からのサンプリングパルスの出力が開始する。このように、ＮＡＮＤ７を設けることで、プリチャージパルスとサンプリングパルスの間隔を確保することができる。

ついで、ｔ３にフリップフロップＳＲ−ＦＦｃの出力Ｑが「Ｈ」となると、フリップフロップＳＲ−ＦＦｂの出力Ｑがリセットされて「Ｌ」に戻る。この結果、フリップフロップＳＲ−ＦＦｂのリセットに遅延して、レベルシフタＬＳｙの出力ＯＵＴも「Ｌ（非アクティブ）」に戻る。この遅延はレベルシフタＬＳｙの内部遅延による。レベルシフタＬＳｙの出力ＯＵＴが「Ｌ（非アクティブ）」になれば、ＮＡＮＤ７の一方入力が「Ｌ」となるので、ＮＡＮＤ７の出力は「Ｌ」となる。このとき、ＮＡＮＤ７からのサンプリングパルスの出力が終了する。

このように、プリチャージパルス（レベルシフタＬＳｘのＯＵＴからの出力パルス）は
２つの源パルス、すなわち、レベルシフタＬＳａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、レベルシフタＬＳａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにしておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、上記のようにプリチャージパルスの始端・終端が迅速なタイミングで規定されることを前提にディレイ回路６・９を設計する（不要な場合は削除する）ことで、プリチャージパルスの幅（プリチャージ期間）を所望の長さに精度良く設定することができる。

なお、シフトレジスタ４やバッファ２０をそのままにして、パルス処理回路５を、図７のように構成することもできる。すなわち、シフトレジスタ回路ＳＲに対応して、１つのディレイ回路、２つのレベルシフタ、２入力のＮＯＲおよび２入力のＮＡＮＤを設ける。例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路５に、レベルシフタＬＳｙと同一構成を有する２つのレベルシフタＬＳｙ１・ＬＳｙ２、ディレイ回路６、ＮＯＲ８およびＮＡＮＤ７を設ける。なお、ＮＯＲ８は論理和否定を出力するものであるが、出力極性は便宜上のものであり、一般的に論理和を出力するものとして採用する回路である。これは以降の実施の形態においても同様である。
ディレイ回路６はインバータを４段縦統接続した構成であり、入・出力端子を各１つ有する。ここで、レベルシフタＬＳｙ１のＩＮ端子は（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）レベルシフタＬＳａの出力ＯＵＴＢに接続され、レベルシフタＬＳｙ１のＯＵＴ端子は、ディレイ回路６の入力に接続される。該ディレイ回路６の出力はＮＯＲ８の一方の入力に接続される。レベルシフタＬＳｙ２のＩＮ端子はｉ番目の（シフトレジスタ回路ＳＲｂに設けられた）フリップフロップＳＲ−ＦＦｂの出力Ｑに接続され、ＯＵＴ端子はＮＯＲ８のもう一方の入力およびＮＡＮＤ７の一方の入力に接続される。さらに、ＮＯＲ８の出力は、インバータ回路１８Ｐの入力およびインバータ１９Ｐの入力に接続されている。また、インバータ１９Ｐの出力はＮＡＮＤ７のもう一方の入力に接続され、該ＮＡＮＤ７の出力は、インバータ回路１８Ｓの入力およびインバータ１９Ｓの入力に接続されている。

この図７の構成においても、レベルシフタＬＳａの出力端ＯＵＴＢが「Ｌ（アクティブ）」となると、これに遅延してディレイ回路６の出力も「Ｌ」となり、ＮＯＲ８の一方の入力がＬ」でもう一方の入力が「Ｌ」となるので、ＮＯＲ８の出力が「Ｈ（アクティブ）」となる（立ち上がる）。このとき、ＮＯＲ８からプリチャージパルスの出力が開始する。このように、レベルシフタＬＳａの出力パルスは、プリチャージパルスを生成（始端を規定）するための源パルスとなる。ついで、ＳＲ−ＦＦｂの出力Ｑが「Ｈ（アクティブ）」となると、レベルシフタＬＳｙ２を介してＮＯＲ８に「Ｈ」が入力される。これにより、ＮＯＲ８の出力は「Ｌ」となる。このとき、ＮＯＲ８からのプリチャージパルスの出力が終了する。このように、フリップフロップＳＲ−ＦＦｂの出力パルスＱ（ｉ）は、プリチャージパルスを生成（終端を規定）するための源パルスとなる。

このように、プリチャージパルス（ＮＯＲ８からの出力パルス）は２つの源パルス、すなわち、レベルシフタＬＳａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、レベルシフタＬＳａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにしておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、図７のレベルシフタＬＳｙ１・レベルシフタＬＳｙ２は、入力されたパルスの電位レベルをシフトするだけのものであるため、図７の構成からこのレベルシフタＬＳｙ１・ＬＳｙ２を除き、図８のような構成をとることも可能である。

さらに、シフトレジスタ４やバッファ２０をそのままにして、パルス処理回路５を、図９のように構成しても構わない。すなわち、シフトレジスタ回路ＳＲに対応して、１つのディレイ回路、２つのレベルシフタ、インバータおよび２入力のＮＡＮＤを設ける。例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路５に、レベルシフタＬＳｘと同一構成を有する２つのレベルシフタＬＳｘ１・ＬＳｘ２、ディレイ回路６およびＮＡＮＤ７を設ける。ディレイ回路６はインバータを４段縦統接続した構成であり、入・出力端子を各１つ有する。ディレイ回路６の入力は（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）レベルシフタＬＳａの出力ＯＵＴＢに接続され、その出力はレベルシフタＬＳｘ１のＩＮＢ端子に接続される。ｉ番目の（シフトレジスタ回路ＳＲｂに設けられた）フリップフロップＳＲ−ＦＦｂの出力Ｑは、レベルシフタＬＳｘ１のＥＮＢ端子およびインバータ１０の入力に接続されている。インバータ１０の出力はレベルシフタＬＳｘ２のＩＮＢ端子に接続される。また、レベルシフタＬＳｘ２は、そのＥＮＢ端子がｉ＋２番目のシフトレジスタ回路ＳＲｄの出力Ｑに接続され、そのＯＵＴがＮＡＮＤ７の一方の入力に接続される。さらに、レベルシフタＬＳｘ１のＯＵＴ端子はインバータ回路１８Ｐの入力およびインバータ１９Ｐの入力に接続されている。
また、インバータ１９Ｐの出力はＮＡＮＤ７のもう一方の入力に接続され、該ＮＡＮＤ７の出力は、インバータ回路１８Ｓの入力およびインバータ１９Ｓの入力に接続されている。

〔実施の形態２〕
図１０は、本発明の実施の形態２に係るソースドライバの構成を示す回路図である。

同図に示されるように、ソースドライバ１０２は、シフトレジスタ１０４と、パルス処理回路１０５と、バッファ１２０とを備える。シフトレジスタ１０４は、多数のシフトレジスタ段（回路）ＳＲを備えており、ここでは、ｉ−１番目のシフトレジスタ回路ＳＲａ、ｉ番目のシフトレジスタ回路ＳＲｂ、ｉ＋１番目のシフトレジスタ回路ＳＲｃおよびｉ＋２番目のシフトレジスタ回路ＳＲｄについて考える。各シフトレジスタ回路ＳＲは、フリップフロップＳＲ−ＦＦ、レベルシフタＬＳ、２入力のＮＡＮＤおよびインバータを備える。レベルシフタＬＳは、ＥＮ端子がアクティブのときに取り込んだクロック（ＣＫ・ＣＫＢ）をレベルシフトしてＯＵＴＢに出力する。また、フリップフロップＳＲ−ＦＦは、入力ＳＢ（セットバー）、リセットＲ、出力Ｑ・ＱＢを有するセットリセット型である。

ここで、各シフトレジスタ回路ＳＲにおいては、インバータＩＮＶの入力が自段のフリップフロップＳＲ−ＦＦの出力Ｑに接続され、インバータＩＮＶの出力がナンドＮＡＤの一方の入力に接続される。該ナンドＮＡＤのもう一方の入力は左の（シフトレジスタ回路ＳＲに設けられた）フリップフロップＳＲ−ＦＦの出力Ｑに接続され、その（ＮＡＤの）出力は、自段のレベルシフタＬＳのＥＮＢに接続されている。さらに、フリップフロップＳＲ−ＦＦは、そのＳＢが自段のレベルシフタＬＳのＯＵＴＢに接続され、そのＲが右のシフトレジスタ回路ＳＲのＱに接続され、そのＱが右のシフトレジスタ回路ＳＲに設けられたナンドＮＡＤに入力されている。

なお、シフトレジスタ回路ＳＲａは、ＮＡＮＤ（ナンド）ＮＡＤａ、インバータＩＮＶａ、レベルシフタＬＳａおよびフリップフロップＳＲ−ＦＦａを有し、シフトレジスタ回路ＳＲｂは、ＮＡＮＤ（ナンド）ＮＡＤｂ、インバータＩＮＶｂ、レベルシフタＬＳｂおよびフリップフロップＳＲ−ＦＦｂを有し、シフトレジスタ回路ＳＲｃは、ＮＡＮＤ（ナンド）ＮＡＤｃ、インバータＩＮＶｃ、レベルシフタＬＳｃおよびフリップフロップＳＲ−ＦＦｃを有し、シフトレジスタ回路ＳＲｄは、ＮＡＮＤ（ナンド）ＮＡＤｄ、インバータＩＮＶｄ、レベルシフタＬＳｄおよびフリップフロップＳＲ−ＦＦｄを有する。

また、パルス処理回路１０５は、各シフトレジスタ回路ＳＲに対応して、１つのディレイ回路、２つのレベルシフタおよび２入力のＮＡＮＤを備え、バッファ１２０は、各シフトレジスタ回路ＳＲに対応して、プリチャージ用バッファ回路ＢｕＰおよびサンプリング用バッファ回路ＢｕＳを備える。プリチャージ用バッファ回路ＢｕＰはプリチャージパルスを出力し、サンプリング用バッファ回路ＢｕＳはサンプリングパルスを出力する。なお、ＮＡＮＤは論理積否定を出力するものであるが、出力の極性は便宜上のものであり、一般に論理積を出力するものとして採用する回路である。

本ソースドライバ１０２においては、例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路１０５に、レベルシフタＬＳｘ、レベルシフタＬＳｙ、ディレイ回路１０６、およびＮＡＮＤ１０７が設けられている。ディレイ回路１０６はインバータを４段縦統接続した構成であり、入・出力端子を各１つ有する。また、ｉ番目のシフトレジスタ回路ＳＲｂに対応して、バッファ１２０に、プリチャージ用バッファ回路ＢｕＳとしてのインバータ回路１１８Ｐおよびインバータ１１９Ｐが設けられるとともに、サンプリング用バッファＢｕＳとしてのインバータ回路１１８Ｓおよびインバータ１１９Ｓが設けられている。インバータ回路１１８Ｐおよびインバータ回路１１８Ｓはインバータを２段縦統接続した構成であり、各インバータ回路とも入・出力端子を各１つ有する。なお、ＮＡＤｂおよびインバータＩＮＶｂからなる論理回路１８８は論理積否定を出力するものであるが、出力極性は便宜上のものであり、一般的に倫理積を出力するものとして採用する回路である。これは以降の実施の形態においても同様である。

ディレイ回路１０６の入力は、（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）ナンドＮＡＤａの出力に接続され、該ディレイ回路１０６の出力はレベルシフタＬＳｘのＩＮＢ端子に接続されている。また、フリップフロップＳＲ−ＦＦｂの出力Ｑは、レベルシフタＬＳｙのＩＮ端子と、レベルシフタＬＳｘのＥＮＢ端子とに接続される。レベルシフタＬＳｘのＯＵＴ端子は、インバータ回路１１８Ｐの入力およびインバータ１１９Ｐの入力に接続されている。また、インバータ１１９Ｐの出力はＮＡＮＤ１０７の一方の入力に接続され、該ＮＡＮＤ１０７のもう一方の入力はレベルシフタＬＳｙのＯＵＴ端子に接続されている。また、ＮＡＮＤ１０７の出力は、インバータ回路１１８Ｓの入力およびインバータ１１９Ｓの入力に接続されている。

本実施の形態においても、プリチャージパルス（レベルシフタＬＳｘからの出力パルス）は２つの源パルス、すなわち、フリップフロップＳＲ−ＦＦａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、フリップフロップＳＲ−ＦＦａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにシフトレジスタ１０４を構成しておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、シフトレジスタ１０４やバッファ１２０をそのままにして、パルス処理回路１０５を、図１１のように構成しても構わない。すなわち、シフトレジスタ回路ＳＲに対応して、１つのディレイ回路、２つのレベルシフタ、２入力のＮＯＲおよび２入力のＮＡＮＤを設ける。例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路１０５に、レベルシフタＬＳｙと同一構成を有する２つのレベルシフタＬＳｙ１・ＬＳｙ２、ディレイ回路１０６、ＮＯＲ１０８およびＮＡＮＤ１０７を設ける。ディレイ回路１０６はインバータを４段縦統接続した構成であり、入・出力端子を各１つ有する。ここで、レベルシフタＬＳｙ１のＩＮ端子は（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）ナンドＮＡＤａの出力に接続され、レベルシフタＬＳｙ１のＯＵＴ端子は、ディレイ回路１０６の入力に接続される。該ディレイ回路１０６の出力はＮＯＲ１０８の一方の入力に接続される。レベルシフタＬＳｙ２のＩＮ端子はｉ番目の（シフトレジスタ回路ＳＲｂに設けられた）フリップフロップＳＲ−ＦＦｂの出力Ｑに接続され、レベルシフタＬＳｙ２のＯＵＴ端子はＮＯＲ１０８のもう一方の入力およびＮＡＮＤ１０７の一方の入力に接続される。さらに、ＮＯＲ１０８の出力は、インバータ回路１１８Ｐの入力およびインバータ１１９Ｐの入力に接続されている。また、インバータ１１９Ｐの出力はＮＡＮＤ１０７のもう一方の入力に接続され、該ＮＡＮＤ１０７の出力は、インバータ回路１１８Ｓの入力およびインバータ１１９Ｓの入力に接続されている。

この図１１の構成においても、プリチャージパルス（ＮＯＲ１０８からの出力パルス）は２つの源パルス、すなわち、フリップフロップＳＲ−ＦＦａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、フリップフロップＳＲ−ＦＦａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにシフトレジスタ１０４を構成しておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、図１１のレベルシフタＬＳｙ１・レベルシフタＬＳｙ２は、入力されたパルスの電位レベルをシフトするだけのものであるため、図１１の構成からこのレベルシフタＬＳｙ１・ＬＳｙ２を除き、図１２のような構成をとることも可能である。

〔実施の形態３〕
図１３は、本発明の実施の形態３に係るソースドライバの構成を示す回路図である。

同図に示されるように、ソースドライバ２０２は、シフトレジスタ２０４と、パルス処理回路２０５と、バッファ２２０とを備える。シフトレジスタ２０４は、多数のシフトレジスタ段（回路）ＳＲを備えており、ここでは、ｉ−１番目のシフトレジスタ回路ＳＲａ、ｉ番目のシフトレジスタ回路ＳＲｂ、ｉ＋１番目のシフトレジスタ回路ＳＲｃおよびｉ＋２番目のシフトレジスタ回路ＳＲｄについて考える。各シフトレジスタ回路ＳＲは、フリップフロップＳＲ−ＦＦ、２入力のＮＡＮＤを備える。フリップフロップＳＲ−ＦＦは、入力ＳＢ（セットバー）、リセットＲ、出力Ｑ・ＱＢを有するセットリセット型である。

ここで、各シフトレジスタ回路ＳＲにおいては、ナンドＮＡＤの一方の入力が、奇数段・偶数段によってＳＣＫあるいはＳＣＫＢに接続される。該ナンドＮＡＤのもう一方の入力は左の（シフトレジスタ回路ＳＲに設けられた）フリップフロップＳＲ−ＦＦの出力Ｑに接続され、その（ＮＡＤの）出力は、自段のフリップフロップＳＲ−ＦＦの入力ＳＢに接続されている。また、このフリップフロップＳＲ−ＦＦは、そのリセットＲが２つ右のシフトレジスタ回路ＳＲのＱに接続され、そのＱが右のシフトレジスタ回路ＳＲに設けられたナンドＮＡＤに入力されている。ここで、クロックとの同期回路ＮＡＤは論理積否定を出力するものであるが、出力の極性は便宜上のものであり、前段のフリップフロップＳＲ−ＦＦから出力される信号と外部からの入力信号であるソースクロックを要し、クロック信号、またはクロックに同期した信号を出力する論理を備えたものを意味するものであり、論理和、論理積、またはその複合論理、アナログスイッチ等の論理素子による論理などがある。

なお、シフトレジスタ回路ＳＲａは、ＮＡＮＤ（ナンド）ＮＡＤａおよびフリップフロップＳＲ−ＦＦａを有し、シフトレジスタ回路ＳＲｂは、ＮＡＮＤ（ナンド）ＮＡＤｂおよびフリップフロップＳＲ−ＦＦｂを有し、シフトレジスタ回路ＳＲｃは、ＮＡＮＤ（ナンド）ＮＡＤｃおよびフリップフロップＳＲ−ＦＦｃを有し、シフトレジスタ回路ＳＲｄは、ＮＡＮＤ（ナンド）ＮＡＤｄおよびフリップフロップＳＲ−ＦＦｄを有する。

また、パルス処理回路２０５は、各シフトレジスタ回路ＳＲに対応して、１つのディレイ回路、２つのレベルシフタおよび２入力のＮＡＮＤを備え、バッファ２２０は、各シフトレジスタ回路ＳＲに対応して、プリチャージ用バッファ回路ＢｕＰおよびサンプリング用バッファ回路ＢｕＳを備える。プリチャージ用バッファ回路ＢｕＰはプリチャージパルスを出力し、サンプリング用バッファ回路ＢｕＳはサンプリングパルスを出力する。なお、ＮＡＮＤは論理積否定を出力するものであるが、出力の極性は便宜上のものであり、一般に論理積を出力するものとして採用する回路である。

本ソースドライバ２０２においては、例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路２０５に、レベルシフタＬＳｘ、レベルシフタＬＳｙ、ディレイ回路２０６、およびＮＡＮＤ２０７が設けられている。ディレイ回路２０６はインバータを４段縦統接続した構成であり、入・出力端子を各１つ有する。また、ｉ番目のシフトレジスタ回路ＳＲｂに対応して、バッファ２２０に、プリチャージ用バッファ回路ＢｕＳとしてのインバータ回路２１８Ｐおよびインバータ２１９Ｐが設けられるとともに、サンプリング用バッファＢｕＳとしてのインバータ回路２１８Ｓおよびインバータ２１９Ｓが設けられている。インバータ回路２１８Ｐおよびインバータ回路２１８Ｓはインバータを２段縦統接続した構成であり、各インバータ回路とも入・出力端子を各１つ有する。

ディレイ回路２０６の入力は、（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）ナンドＮＡＤａの出力に接続され、該ディレイ回路２０６の出力はレベルシフタＬＳｘのＩＮＢ端子に接続されている。また、フリップフロップＳＲ−ＦＦｂの出力Ｑは、レベルシフタＬＳｙのＩＮ端子と、レベルシフタＬＳｘのＥＮＢ端子とに接続される。レベルシフタＬＳｘのＯＵＴ端子は、インバータ回路２１８Ｐの入力およびインバータ２１９Ｐの入力に接続されている。また、インバータ２１９Ｐの出力はＮＡＮＤ２０７の一方の入力に接続され、該ＮＡＮＤ２０７のもう一方の入力はレベルシフタＬＳｙのＯＵＴ端子に接続されている。また、ＮＡＮＤ２０７の出力は、インバータ回路２１８Ｓの入力およびインバータ２１９Ｓの入力に接続されている。

本実施の形態においても、プリチャージパルス（レベルシフタＬＳｘからの出力パルス）は２つの源パルス、すなわち、フリップフロップＳＲ−ＦＦａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、フリップフロップＳＲ−ＦＦａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにシフトレジスタ２０４を構成しておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、シフトレジスタ２０４やバッファ２２０をそのままにして、パルス処理回路２０５を、図１４のように構成しても構わない。すなわち、シフトレジスタ回路ＳＲに対応して、１つのディレイ回路、２つのレベルシフタ、２入力のＮＯＲおよび２入力のＮＡＮＤを設ける。例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路２０５に、レベルシフタＬＳｙと同一構成を有する２つのレベルシフタＬＳｙ１・ＬＳｙ２、ディレイ回路２０６、ＮＯＲ２０８およびＮＡＮＤ２０７を設ける。ディレイ回路２０６はインバータを４段縦統接続した構成であり、入・出力端子を各１つ有する。ここで、レベルシフタＬＳｙ１のＩＮ端子は（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）ナンドＮＡＤａの出力に接続され、レベルシフタＬＳｙ１のＯＵＴ端子は、ディレイ回路２０６の入力に接続される。該ディレイ回路２０６の出力はＮＯＲ２０８の一方の入力に接続される。レベルシフタＬＳｙ２のＩＮ端子はｉ番目の（シフトレジスタ回路ＳＲｂに設けられた）フリップフロップＳＲ−ＦＦｂの出力Ｑに接続され、レベルシフタＬＳｙ２のＯＵＴ端子はＮＯＲ２０８のもう一方の入力およびＮＡＮＤ２０７の一方の入力に接続される。さらに、ＮＯＲ２０８の出力は、インバータ回路２１８Ｐの入力およびインバータ２１９Ｐの入力に接続されている。また、インバータ２１９Ｐの出力はＮＡＮＤ２０７のもう一方の入力に接続され、該ＮＡＮＤ２０７の出力は、インバータ回路２１８Ｓの入力およびインバータ２１９Ｓの入力に接続されている。

この図１４の構成においても、プリチャージパルス（ＮＯＲ２０８からの出力パルス）は２つの源パルス、すなわち、フリップフロップＳＲ−ＦＦａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、フリップフロップＳＲ−ＦＦａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにシフトレジスタ２０４を構成しておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、図１４のレベルシフタＬＳｙ１・レベルシフタＬＳｙ２は、入力されたパルスの電位レベルをシフトするだけのものであるため、図１４の構成からこのレベルシフタＬＳｙ１・ＬＳｙ２を除き、図１５のような構成をとることも可能である。

〔実施の形態４〕
図１６は、本発明の実施の形態４に係るソースドライバの構成を示す回路図である。

同図に示されるように、ソースドライバ３０２は、シフトレジスタ３０４と、パルス処理回路３０５と、バッファ３２０とを備える。シフトレジスタ３０４は、多数のシフトレジスタ段（回路）ＳＲを備えており、ここでは、ｉ−１番目のシフトレジスタ回路ＳＲａ、ｉ番目のシフトレジスタ回路ＳＲｂ、ｉ＋１番目のシフトレジスタ回路ＳＲｃおよびｉ＋２番目のシフトレジスタ回路ＳＲｄについて考える。各シフトレジスタ回路ＳＲは、フリップフロップＳＲ−ＦＦ、１つのインバータＩＮＶおよびスイッチＳＷを備える。フリップフロップＳＲ−ＦＦは、入力ＳＢ（セットバー）、リセットＲ、出力Ｑ・ＱＢを有するセットリセット型である。

ここで、各シフトレジスタ回路ＳＲにおいては、スイッチＳＷの一方の導通端子が、奇数段・偶数段によってＳＣＫあるいはＳＣＫＢに接続され、もう一方の導通端子（出力側）が自段のフリップフロップＳＲ−ＦＦの入力ＳＢに接続されている。また、このフリップフロップＳＲ−ＦＦは、そのリセットＲが２つ右のシフトレジスタ回路ＳＲのＱに接続され、そのＱが右のシフトレジスタ回路ＳＲに設けられたインバータＩＮＶに入力されている。なお、スイッチＳＷの２つの制御端子はインバータＩＮＶの入力および出力に接続される。

なお、シフトレジスタ回路ＳＲａは、スイッチＳＷａ、インバータＩＮＶａおよびフリップフロップＳＲ−ＦＦａを有し、シフトレジスタ回路ＳＲｂは、スイッチＳＷｂ、インバータＩＮＶｂおよびフリップフロップＳＲ−ＦＦｂを有し、シフトレジスタ回路ＳＲｃは、スイッチＳＷｃ、インバータＩＮＶｃおよびフリップフロップＳＲ−ＦＦｃを有し、シフトレジスタ回路ＳＲｄは、スイッチＳＷｄ、インバータＩＮＶｄおよびフリップフロップＳＲ−ＦＦｄを有する。

また、パルス処理回路３０５は、各シフトレジスタ回路ＳＲに対応して、１つのディレイ回路、２つのレベルシフタおよび２入力のＮＡＮＤを備え、バッファ３２０は、各シフトレジスタ回路ＳＲに対応して、プリチャージ用バッファ回路ＢｕＰおよびサンプリング用バッファ回路ＢｕＳを備える。プリチャージ用バッファ回路ＢｕＰはプリチャージパルスを出力し、サンプリング用バッファ回路ＢｕＳはサンプリングパルスを出力する。なお、ＮＡＮＤは論理積否定を出力するものであるが、出力の極性は便宜上のものであり、一般に論理積を出力するものとして採用する回路である。

本ソースドライバ３０２においては、例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路３０５に、レベルシフタＬＳｘ、レベルシフタＬＳｙ、ディレイ回路３０６、およびＮＡＮＤ３０７が設けられている。ディレイ回路３０６はインバータを４段縦統接続した構成であり、入・出力端子を各１つ有する。また、ｉ番目のシフトレジスタ回路ＳＲｂに対応して、バッファ３２０に、プリチャージ用バッファ回路ＢｕＳとしてのインバータ回路３１８Ｐおよびインバータ３１９Ｐが設けられるとともに、サンプリング用バッファＢｕＳとしてのインバータ回路３１８Ｓおよびインバータ３１９Ｓが設けられている。インバータ回路３１８Ｐおよびインバータ回路３１８Ｓはインバータを２段縦統接続した構成であり、各インバータ回路とも入・出力端子を各１つ有する。

ディレイ回路３０６の入力は、（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）スイッチＳＷａの導通端子（出力側）に接続され、該ディレイ回路３０６の出力はレベルシフタＬＳｘのＩＮＢ端子に接続されている。また、フリップフロップＳＲ−ＦＦｂの出力Ｑは、レベルシフタＬＳｙのＩＮ端子と、レベルシフタＬＳｘのＥＮＢ端子とに接続される。レベルシフタＬＳｘのＯＵＴ端子は、インバータ回路３１８Ｐの入力およびインバータ３１９Ｐの入力に接続されている。また、インバータ３１９Ｐの出力はＮＡＮＤ３０７の一方の入力に接続され、該ＮＡＮＤ３０７のもう一方の入力はレベルシフタＬＳｙのＯＵＴ端子に接続されている。また、ＮＡＮＤ３０７の出力は、インバータ回路３１８Ｓの入力およびインバータ３１９Ｓの入力に接続されている。

本実施の形態においても、プリチャージパルス（レベルシフタＬＳｘからの出力パルス）は２つの源パルス、すなわち、フリップフロップＳＲ−ＦＦａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、フリップフロップＳＲ−ＦＦａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにシフトレジスタ３０４を構成しておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、シフトレジスタ３０４やバッファ３２０をそのままにして、パルス処理回路３０５を、図１７のように構成しても構わない。すなわち、シフトレジスタ回路ＳＲに対応して、１つのディレイ回路、２つのレベルシフタ、２入力のＮＯＲおよび２入力のＮＡＮＤを設ける。例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路３０５に、レベルシフタＬＳｙと同一構成を有する２つのレベルシフタＬＳｙ１・ＬＳｙ２、ディレイ回路３０６、ＮＯＲ３０８およびＮＡＮＤ３０７を設ける。ディレイ回路３０６はインバータを４段縦統接続した構成であり、入・出力端子を各１つ有する。ここで、レベルシフタＬＳｙ１のＩＮ端子は（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）スイッチＳＷａの導通端子（出力側）に接続され、レベルシフタＬＳｙ１のＯＵＴ端子は、ディレイ回路３０６の入力に接続される。該ディレイ回路３０６の出力はＮＯＲ３０８の一方の入力に接続される。レベルシフタＬＳｙ２のＩＮ端子はｉ番目の（シフトレジスタ回路ＳＲｂに設けられた）フリップフロップＳＲ−ＦＦｂの出力Ｑに接続され、レベルシフタＬＳｙ２のＯＵＴ端子はＮＯＲ３０８のもう一方の入力およびＮＡＮＤ３０７の一方の入力に接続される。さらに、ＮＯＲ３０８の出力は、インバータ回路３１８Ｐの入力およびインバータ３１９Ｐの入力に接続されている。また、インバータ３１９Ｐの出力はＮＡＮＤ３０７のもう一方の入力に接続され、該ＮＡＮＤ３０７の出力は、インバータ回路３１８Ｓの入力およびインバータ３１９Ｓの入力に接続されている。

この図１７の構成においても、プリチャージパルス（ＮＯＲ３０８からの出力パルス）は２つの源パルス、すなわち、フリップフロップＳＲ−ＦＦａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、フリップフロップＳＲ−ＦＦａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにシフトレジスタ３０４を構成しておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、図１７のレベルシフタＬＳｙ１・レベルシフタＬＳｙ２は、入力されたパルスの電位レベルをシフトするだけのものであるため、図１７の構成からこのレベルシフタＬＳｙ１・ＬＳｙ２を除き、図１８のような構成をとることも可能である。

〔実施の形態５〕
図１９は、本発明の実施の形態５に係るソースドライバの構成を示す回路図である。

同図に示されるように、ソースドライバ４０２は、シフトレジスタ４０４と、パルス処理回路４０５と、バッファ４２０とを備える。シフトレジスタ４は、多数のシフトレジスタ段（回路）ＳＲを備えており、ここでは、ｉ−１番目のシフトレジスタ回路ＳＲａ、ｉ番目のシフトレジスタ回路ＳＲｂ、ｉ＋１番目のシフトレジスタ回路ＳＲｃおよびｉ＋２番目のシフトレジスタ回路ＳＲｄについて考える。各シフトレジスタ回路ＳＲはフリップフロップＳＲ−ＦＦとレベルシフタＬＳを備える。レベルシフタＬＳは、ＥＮ端子がアクティブのときに取り込んだクロック（ＣＫ・ＣＫＢ）をレベルシフトしてＯＵＴＢに出力する。また、フリップフロップＳＲ−ＦＦは、入力ＳＢ（セットバー）、リセットＲ、出力Ｑ・ＱＢを有するセットリセット型である。

ここで、各シフトレジスタ回路ＳＲのフリップフロップＳＲ−ＦＦは、そのＳＢが自段のレベルシフタＬＳのＯＵＴＢに接続され、そのＲが２つ右のシフトレジスタ回路ＳＲのＱに接続され、そのＱが右のシフトレジスタ回路ＳＲに設けられたレベルシフタＬＳのＥＮ端子に接続されている。

なお、シフトレジスタ回路ＳＲａはレベルシフタＬＳａおよびフリップフロップＳＲ−ＦＦａを有し、シフトレジスタ回路ＳＲｂはレベルシフタＬＳｂおよびフリップフロップＳＲ−ＦＦｂを有し、シフトレジスタ回路ＳＲｃはレベルシフタＬＳｃおよびフリップフロップＳＲ−ＦＦｃを有し、シフトレジスタ回路ＳＲｄはレベルシフタＬＳｄおよびフリップフロップＳＲ−ＦＦｄを有する。

また、パルス処理回路４０５は、各シフトレジスタ回路ＳＲに対応して、２つのディレイ回路、２つのレベルシフタ、２つのＮＯＲ（２入力）および１つのＮＡＮＤ（２入力）を備え、バッファ４２０は、各シフトレジスタ回路ＳＲに対応して、プリチャージ用バッファ回路ＢｕＰおよびサンプリング用バッファ回路ＢｕＳを備える。プリチャージ用バッファ回路ＢｕＰはプリチャージパルスを出力し、サンプリング用バッファ回路ＢｕＳはサンプリングパルスを出力する。なお、ＮＡＮＤは論理積否定を出力するものであるが、出力の極性は便宜上のものであり、一般に論理積を出力するものとして採用する回路である。

本ソースドライバ４０２においては、例えばｉ番目のシフトレジスタ回路ＳＲｂに対応して、パルス処理回路４０５に、レベルシフタＬＳｘ、レベルシフタＬＳｙ、ディレイ回路４０６、ディレイ回路４０９、２つのＮＯＲ４３３・４３５およびＮＡＮＤ４３４が設けられている。ディレイ回路４０６はインバータを４段縦統接続した構成であり、ディレイ回路４０９はインバータを２段縦統接続した構成であり、各ディレイ回路とも入・出力端子を各１つ有する。また、ｉ番目のシフトレジスタ回路ＳＲｂに対応して、バッファ４２０に、プリチャージ用バッファ回路ＢｕＳとしてのインバータ回路４１８Ｐおよびインバータ４１９Ｐが設けられるとともに、サンプリング用バッファＢｕＳとしてのインバータ回路４１８Ｓおよびインバータ４１９Ｓが設けられている。インバータ回路４１８Ｐおよびインバータ回路４１８Ｓはインバータを２段縦統接続した構成であり、各インバータ回路とも入・出力端子を各１つ有する。

ディレイ回路４０６の入力は、（ｉ−１番目のシフトレジスタ回路ＳＲａに設けられた）レベルシフタＬＳａのＯＵＴＢに接続され、該ディレイ回路４０６の出力はＮＯＲ４３３の一方の入力に接続されている。ｉ番目の（シフトレジスタ回路ＳＲｂに設けられた）フリップフロップＳＲ−ＦＦｂの出力Ｑは、ＮＯＲ４３３のもう一方の入力と、ＮＡＮＤ４３４の一方の入力に接続されている。ＮＯＲ４３３の出力は、インバータ回路４１８Ｐの入力およびインバータ４１９Ｐの入力に接続されている。また、インバータ４１９Ｐの出力はＮＡＮＤ４３４の一方の入力に接続され、該ＮＡＮＤ４３４の出力はＮＯＲ４３５の一方の入力に接続されている。このＮＯＲ４３５のもう一方の入力はｉ＋２番目の（シフトレジスタ回路ＳＲｄに設けられた）フリップフロップＳＲ−ＦＦｄの出力Ｑに接続され、その（ＮＯＲ４３５の）出力は、インバータ回路４１８Ｓの入力およびインバータ４１９Ｓの入力に接続されている。

図１９に示すソースドライバの動作を、図２を用いて説明する。

まず、ＳＣＫがｔ１で「Ｌ」となると、レベルシフタＬＳａの出力端ＯＵＴＢが「Ｌ（アクティブ）」となる（立ち下がる）。レベルシフタＬＳａの出力端ＯＵＴＢが「Ｌ（アクティブ）」となると、これに遅延してディレイ回路４０６の出力も「Ｌ（アクティブ）」となる（立ち下がる）。この遅延はディレイ回路４０６による。ディレイ回路４０６の出力が「Ｌ（アクティブ）」となると、ＮＯＲ４３３の一方の入力が「Ｌ」となるので、これに遅延してＮＯＲ４３３の出力が「Ｈ（アクティブ）」となる（立ち上がる）。このとき、ＮＯＲ４３３からのプリチャージパルスの出力が開始する。このように、レベルシフタＬＳａの出力パルスは、プリチャージパルスを生成（始端を規定）するための源パルスとなる。

ついで、ｔ２でＳＲ−ＦＦｂの出力Ｑが「Ｈ（アクティブ）」となると、ＮＯＲ４３３の一方の入力が「Ｈ」となるのでＮＯＲ４３３から「Ｌ」が出力される。このとき、ＮＯＲ４３３からのプリチャージパルスの出力が終了する。このように、フリップフロップＳＲ−ＦＦｂの出力パルスＱ（ｉ）は、プリチャージパルスを生成（終端を規定）するための源パルスとなる。

ＮＯＲ４３３の出力が「Ｌ」に戻ると、インバータ回路４１９の出力は「Ｈ」に戻る。インバータ回路４１９の出力が「Ｈ」に戻ると、これに遅延してＮＡＮＤ４３４の出力が「Ｌ（アクティブ）」となる。これにより、ＮＯＲ４３５の双方の入力（もう一方の入力はフリップフロップＳＲ−ＦＦｄの出力Ｑ）が「Ｌ」となり、ＮＯＲ４３５の出力が「Ｈ（アクティブ）」となる。このとき、ＮＯＲ４３５からのサンプリングパルスの出力が開始する。なお、ＮＡＮＤ４３４を設けることで、プリチャージパルスとサンプリングパルスの間隔を確保することができる。

ついで、ｔ３にフリップフロップＳＲ−ＦＦｄの出力Ｑが「Ｈ」となると、ＮＯＲ４３５の一方の入力が「Ｈ」となるので、ＮＯＲ４３５の出力は「Ｌ」となる。このとき、ＮＯＲ４３５からのサンプリングパルスの出力が終了する。

本実施の形態５によれば、プリチャージパルス（ＮＯＲ４３３からの出力パルス）は２つの源パルス、すなわち、レベルシフタＬＳａから出力されるパルスとフリップフロップＳＲ−ＦＦｂから出力されるパルスとによって生成され、レベルシフタＬＳａから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにしておけば、プリチャージパルスのパルス幅を高精度に設定することができる。したがって、トランジスタ特性のバラツキによってプリチャージ期間が短くなったり、プリチャージのタイミングがずれるといった問題を解消することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

さらに、本実施の形態によれば、サンプリングパルス（ＮＯＲ４３５からの出力パルス）は２つの源パルス、すなわち、フリップフロップＳＲ−ＦＦｂから出力されるパルスとフリップフロップＳＲ−ＦＦｄから出力されるパルスによって生成され、フリップフロップＳＲ−ＦＦｂから出力されるパルスの立ち下がり（アクティブ化）によって始端が規定され、フリップフロップＳＲ−ＦＦｄから出力されるパルスの立ち上がり（アクティブ化）によって終端が規定される。したがって、各源パルスの立ち上がり／立ち下り（アクティブ化）が急峻になる（戻りは鈍る）ようにしておけば、サンプリングパルスのパルス幅を高精度に設定することができる。これにより、トランジスタ特性のバラツキによってサンプリングパルスが遅延あるいはずれ過ぎて（サンプリング期間が延びてしまい）、サンプリングミスが発生する（次のデータを拾ってしまう、図２０上側の図参照）といった問題を回避することができる。これにより、表示装置１の表示品位を向上させることが可能となる。

なお、上記のようにサンプリングパルスの始端・終端が迅速なタイミングで規定されることを前提にディレイ回路４０６を設計する（不要な場合は削除する）ことで、サンプリングパルスの幅（サンプリング期間）を所望の長さに精度良く設定することができる。

なお、ＮＯＲ４３５は論理否定を出力するものであるが、出力極性は便宜上のものであり、一般的に論理和を出力するものとして採用する回路である。また、該論理回路への入力信号の極性の組み合わせによっては、論理和で出力する回路で代用することも可能である。

以上のように、本実施の形態では、トランジスタ特性のバラツキに起因するサンプリングパルス幅の過剰縮小を回避し、かつプリチャージパルスとサンプリングパルスが互いに重ならないパルスを容易に生成することが可能である。また、トランジスタ特性のバラツキに起因するプリチャージパルス幅の過剰縮小を回避し、かつｉ番目のプリチャージパルスとｉ＋１番目のプリチャージパルスとが互いに重ならないパルスを容易に生成することが可能である。さらに、遅延除去回路（ＮＯＲ４３５）を追加することで、サンプリングパルスの終端の過剰な遅延を除去することができるため、サンプリング誤動作も防止することが可能となる。

本発明に係る表示装置の駆動回路（ソースドライバ）は、モバイル機器の表示パネル、ＴＶやモニター等の表示装置に広く応用可能である。

実施の形態１に係るソースドライバの動作を示すタイミングチャートである。 実施の形態５に係るソースドライバの動作を示すタイミングチャートである。 実施の形態１に係るソースドライバの構成を示す回路図である。 各実施の形態に係る表示装置の構成を示す回路図である。 （ａ）（ｂ）は、レベルシフタの構成を示す回路図である。 （ａ）（ｂ）は、レベルシフタの構成を示す回路図である。 実施の形態１に係るソースドライバの構成を示す回路図である。 実施の形態１に係るソースドライバの構成を示す回路図である。 実施の形態１に係るソースドライバの構成を示す回路図である。 実施の形態２に係るソースドライバの構成を示す回路図である。 実施の形態２に係るソースドライバの構成を示す回路図である。 実施の形態２に係るソースドライバの構成を示す回路図である。 実施の形態３に係るソースドライバの構成を示す回路図である。 実施の形態３に係るソースドライバの構成を示す回路図である。 実施の形態３に係るソースドライバの構成を示す回路図である。 実施の形態４に係るソースドライバの構成を示す回路図である。 実施の形態４に係るソースドライバの構成を示す回路図である。 実施の形態４に係るソースドライバの構成を示す回路図である。 実施の形態５に係るソースドライバの構成を示す回路図である。 図１９のソースドライバの効果について説明するタイミングチャートである。 従来のソースドライバの構成を示す回路図である。 従来のソースドライバの問題点を示すタイミングチャートである。

符号の説明

１ 表示装置
２・１０２・２０２・３０２・４０２ ソースドライバ
４・１０４・２０４・３０４・４０４ シフトレジスタ
５・１０５・２０５・３０５・４０５ 信号生成回路
６・１０６・２０６・３０６・４０６ ディレイ回路
７・１０７・２０７・３０７・４３４ ＮＡＮＤ
２０・１２０・２２０・３２０・４２０ 信号生成回路
ＳＲ−ＦＦ （ＳＲ型）フリップフロップ
ＳＲａ〜ＳＲｄ シフトレジスタ回路
ＬＳａ〜ＬＳｄ レベルシフタ
ＬＳｘ・ＬＳｙ レベルシフタ
ＢｕＰ ＢｕＳ バッファ回路
３０ サンプリングスイッチブロック

Claims (18)

1. シフトレジスタと、該シフトレジスタで生成された第１および第２の出力パルス信号を用いて駆動用パルス信号を生成するパルス生成回路と、を備え、
   上記シフトレジスタは、上記各出力パルス信号のアクティブ化に伴うパルスの立ち上がりがその戻りより急峻になるか、あるいは上記各出力パルス信号のアクティブ化に伴うパルスの立ち下がりがその戻りより急峻になるように構成されており、
   上記駆動用パルス信号のパルス始端は、上記第１の出力パルス信号のアクティブ化に伴うパルスの立ち上がり又はアクティブ化に伴うパルスの立ち下がりによって規定され、
   該駆動用パルス信号のパルス終端は、上記第２の出力パルス信号のアクティブ化に伴うパルスの立ち上がり又はアクティブ化に伴うパルスの立ち下がりによって規定されることを特徴とする表示装置の駆動回路。
2. シフトレジスタの各段に対応して駆動用パルス信号が生成され、
   各段に対応する駆動用パルス信号のパルス始端を規定する第１の出力パルス信号が自段あるいは自段より前の段で生成され、該駆動用パルス信号のパルス終端を規定する第２の出力パルス信号が自段あるいは自段より後の段で生成されることを特徴とする請求項１記載の表示装置の駆動回路。
3. 上記パルス生成回路に、制御端が第１電位であれば入力端から取り込んだパルスをレベルシフトして出力し、上記制御端が第２電位であれば一定電位の信号を出力するレベルシフタが備えられ、
   上記第１の出力パルス信号が上記入力端に入力されるとともに、上記第２の出力パルス信号が上記制御端に入力されることを特徴とする請求項１記載の表示装置の駆動回路。
4. 上記第１および第２の出力パルス信号がそれぞれ、ディレイ回路を介して上記入力端および制御端に入力されることを特徴とする請求項３記載の表示装置の駆動回路。
5. 上記パルス生成回路に論理回路が備えられ、
   上記第１および第２の出力パルス信号が上記論理回路に入力されることを特徴とする請求項１記載の表示装置の駆動回路。
6. 上記第１および第２の出力パルス信号がそれぞれ、入力信号をレベルシフトして出力するレベルシフタを介して上記論理回路に入力されることを特徴とする請求項５記載の表示装置の駆動回路。
7. 上記第１および第２の出力パルス信号がそれぞれ、ディレイ回路を介して上記論理回路に入力されることを特徴とする請求項５記載の表示装置の駆動回路。
8. 上記駆動用パルス信号はプリチャージパルス信号であり、
   該プリチャージパルス信号のパルス始端を規定する第１の出力パルス信号が、自段より前の段で生成され、該プリチャージパルス信号のパルス終端を規定する第２の出力パルス信号が、自段で生成されることを特徴とする請求項２記載の表示装置の駆動回路。
9. 上記駆動用パルス信号はサンプリングパルス信号であり、
   該サンプリングパルス信号のパルス始端を規定する第１の出力パルス信号が、自段で生成され、該サンプリングパルス信号のパルス終端を規定する第２の出力パルス信号が、自段より後の段で生成されることを特徴とする請求項２記載の表示装置の駆動回路。
10. シフトレジスタと、該シフトレジスタで生成された２つの出力パルス信号を用いてプリチャージパルス信号を生成するプリチャージパルス生成回路と、上記シフトレジスタで生成された２つの出力パルス信号を用いてサンプリングパルス信号を生成するサンプリングパルス生成回路と、を備え、
    上記シフトレジスタは、上記各出力パルス信号のアクティブ化に伴うパルスの立ち上がりがその戻りより急峻になるか、あるいは上記各出力パルス信号のアクティブ化に伴うパルスの立ち下がりがその戻りより急峻になるように構成されており、
    プリチャージパルス生成回路は、プリチャージパルス信号を生成するにあたって、一方の出力パルス信号のアクティブ化に伴うパルスの立ち上がり又はアクティブ化に伴う立ち下がりによってプリチャージパルス信号のパルス始端を規定するとともに、もう一方の出力パルス信号のアクティブ化に伴うパルスの立ち上がり又はアクティブ化に伴う立ち下がりによってプリチャージパルス信号のパルス終端を規定し、
    サンプリングパルス生成回路は、サンプリングパルス信号を生成するにあたって、一方の出力パルス信号のアクティブ化に伴うパルスの立ち上がり又はアクティブ化に伴う立ち下がりによってサンプリングパルス信号のパルス始端を規定するとともに、もう一方の出力パルス信号のアクティブ化に伴うパルスの立ち上がり又はアクティブ化に伴う立ち下がりによってサンプリングパルス信号のパルス終端を規定することを特徴とする表示装置の駆動回路。
11. 上記プリチャージパルス生成回路に、制御端が第１電位であれば入力端から取り込んだパルスをレベルシフトして出力し、上記制御端が第２電位であれば一定電位の信号を出力するレベルシフタが設けられ、
    プリチャージパルス信号を生成する２つの出力パルス信号のうち一方が上記入力端に入力されるとともにもう一方が上記制御端に入力されていることを特徴とする請求項１０記載の表示装置の駆動回路。
12. 上記プリチャージパルス生成回路に論理回路が設けられ、プリチャージパルス信号を生成する２つの出力パルス信号が該論理回路に入力されていることを特徴とする請求項１０記載の表示装置の駆動回路。
13. 上記サンプリングパルス生成回路に論理回路が設けられ、サンプリングパルス信号を生成する２つの出力パルス信号が該論理回路に入力されていることを特徴とする請求項１０記載の表示装置の駆動回路。
14. シフトレジスタの各段に対応してプリチャージパルス信号およびサンプリングパルス信号が生成され、
    各段のプリチャージパルス信号のパルス始端を規定する出力パルス信号が、自段より前の段で生成され、該プリチャージパルス信号のパルス終端を規定する上記もう一方の出力パルス信号が、自段で生成され
    各段のサンプリングパルス信号のパルス始端を規定する上記一方の出力パルス信号が、自段で生成され、該サンプリングパルス信号のパルス終端を規定する上記もう一方の出力パルス信号が、自段より後の段で生成されること特徴とする請求項１０記載の表示装置の駆動回路。
15. 上記プリチャージパルス生成回路に第１ＮＯＲ回路が設けられ、この第１ＮＯＲ回路に、自段より前の段で生成された出力パルス信号と、自段で生成された出力パルス信号とが入力され、
    上記サンプリングパルス生成回路にＮＡＮＤ回路および第２ＮＯＲ回路が設けられ、このＮＡＮＤ回路に、上記第１ＮＯＲ回路の出力の反転パルスと自段で生成された出力パルス信号とが入力され、上記第２ＮＯＲ回路に、上記ＮＡＮＤ回路の出力と自段より後の段で生成された出力パルス信号とが入力されること特徴とする請求項１４記載の表示装置の駆動回路。
16. シフトレジスタと、該シフトレジスタで生成された第１および第２の出力パルス信号を用いて駆動用パルス信号を生成するパルス生成回路と、を備え、
    上記シフトレジスタは、上記各出力パルス信号のアクティブ化に伴うパルスの立ち上がりよりもその戻りの方が急峻になるか、あるいは上記各出力パルス信号のアクティブ化に伴うパルスの立ち下がりよりもその戻りの方が急峻になるように構成されており、
    該駆動用パルス信号のパルス始端が、第１の出力パルス信号のアクティブ化に伴う立ち上がり後の戻り又はアクティブ化による立ち下がり後の戻りによって規定され、
    該駆動用パルス信号のパルス終端が、第２の出力パルス信号のアクティブ化による立ち上がり後の戻り又はアクティブ化による立ち下がり後の戻りによって規定されることを特徴とする表示装置の駆動回路。
17. シフトレジスタで生成された第１および第２の出力パルス信号を用いて駆動用パルス信号を生成するパルス生成方法であって、
    上記シフトレジスタが、上記各出力パルス信号のアクティブ化に伴うパルスの立ち上がりがその戻りより急峻になるか、あるいは上記各出力パルス信号のアクティブ化に伴うパルスの立ち下がりがその戻りより急峻になるような構成である場合に、
    該駆動用パルス信号のパルス始端を、第１の出力パルス信号のアクティブ化に伴うパルスの立ち上がり又はアクティブ化に伴うパルスの立ち下がりによって規定し、
    該駆動用パルス信号のパルス終端を、第２の出力パルス信号のアクティブ化に伴うパルスの立ち上がり又はアクティブ化に伴うパルスの立ち下がりによって規定することを特徴とするパルス生成方法。
18. 請求項１から１６のいずれか１項に記載の表示装置の駆動回路を備えることを特徴とする表示装置。

Images