JP2009531836A - 集積化ショットキーダイオードに設けられた高密度トレンチとその製造方法 - Google Patents

集積化ショットキーダイオードに設けられた高密度トレンチとその製造方法 Download PDF

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Abstract

モノリシックＩＣのＦＥＴ及びショットキーダイオードは第１導電型の第１シリコン領域内に終端する一組のトレンチを含む。第１導電型の第２シリコン領域によって離間された第２導電型の２つの本体領域が、一組のトレンチの間に設けられている。第１導電型のソース領域は本体領域の各々の上に設けられている。接触開口部は一組のトレンチの間においてソース領域よりも下方の深度にまで拡がっている。相互接続層は接触開口部を充填して、ソース領域及び第２シリコン領域と電気的に接触している。相互接続層が第２シリコン領域と電気的に接触する位置において、ショットキー接触が形成されている。

Description

関連出願のクロスリファレンス
本出願は２００４年１２月２９日に本出願人によって出願された米国特許出願第１１／０２６，２７６号に関し、その開示の全てが本明細書に組み込まれる。
発明の背景
本発明は、半導体パワーデバイス技術に関し、特に、モノリシックＩＣのトレンチ型ゲート電界効果トランジスタ（FET：field effect transistor）及びショットキーダイオードを形成する構造並びに製造方法に関する。
現在の電子デバイスにおいて、複数の電力供給範囲の利用を求めることは一般的である。例えば、いくつかのアプリケーションにおいて、中央処理ユニットは、計算の負荷に依存して、特定時に異なる供給電圧により動作するように設計されている。その結果、ＤＣ−ＤＣ変換器が電気機器内において多用されており、回路の電力供給に対する範囲を広くなすという要求が満たされている。普及型ＤＣ−ＤＣ変換器は、パワーＭＯＳＦＥＴによって通常実装された高能率スイッチを利用している。パワースイッチは、例えば、パルス幅変調（PWM：pulse width modulated）方法を利用して、調整されたエネルギー量を負荷に対して伝達するように制御される。
図１は従来のＤＣ−ＤＣ変換器の概略的回路図を示している。パルス幅変調制御装置１００は１組のパワーＭＯＳＦＥＴであるＱｌ及びＱ２のゲート端子を駆動させ、負荷に対する電荷の伝達を調整している。ＭＯＳＦＥＴスイッチＱ２は同期整流器としての回路内で使用されている。貫通電流を回避するためには、両方のスイッチを、一方のスイッチがオンになる前に同時にオフにしなければならない。この「不感時間」中に、一般に本体ダイオードと称されるＭＯＳＦＥＴスイッチの各々の内部ダイオードが電流を伝導する。残念ながら、本体ダイオードの順方向電圧は比較的高いので、エネルギーが浪費される。回路の変換効率を改善するために、ショットキーダイオード１０２が、外部からＭＯＳＦＥＴ（Ｑ２）本体ダイオードに並列に追加されている。ショットキーダイオードの順方向電圧は本体ダイオードよりも低いので、ショットキーダイオード１０２はＭＯＳＦＥＴ本体ダイオードを事実上置き換えている。ショットキーダイオードの順方向電圧がより低くなると、電力消費が改善される。
何年もの間、ショットキーダイオードはＭＯＳＦＥＴスイッチのパッケージの外部で実装されていた。最近においては、いくつかのメーカーが、離散的なショットキーダイオードが離散的なパワーＭＯＳＦＥＴデバイスと共にパッケージされている製品を売り出している。また、ショットキーダイオードを有するパワーＭＯＳＦＥＴがモノリシックに実装されている。従来のモノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードの実施例を、図２に示す。ショットキーダイオード２１０は、両側面がトレンチＭＯＳＦＥＴのセルによって囲まれた２つのトレンチ２００−３と２００−４との間に形成されている。Ｎ型基板２０２により、トレンチＭＯＳＦＥＴのドレイン端子及びショットキーダイオード２１０のカソード端子が形成されている。導電層２１８によりダイオードのアノード端子が与えられており、導電層２１８はＭＯＳＦＥＴセルのソース相互接続層として機能する。トレンチ２００−１、２００−２、２００−３、２００−４、及び２００−５内にあるゲート電極は、第３のディメンジョンにおいて共に接続されているので、同様に駆動される。トレンチ型ＭＯＳＦＥＴのセルは、ソース領域２１２と高ドープ本体領域２１４とを当該セル内において有する本体領域２０８を含んでいる。
図２のショットキーダイオードはトレンチ型ＭＯＳＦＥＴのセル間に配置されている。その結果、ショットキーダイオードは活性領域の主要部分を無駄に占めてしまうので、定格電流が低くなってしまい、又は金型のサイズが大きくなってしまう。優れた動作特性を有し、モノリシック(monolithically)に且つ密集して集積されたショットキーダイオード及びトレンチ型ゲートＦＥＴが必要されている。
発明の概要
本発明の１実施形態によれば、モノリシックＩＣのトレンチ型ＦＥＴ及びショットキーダイオードは、第１導電型の第１シリコン領域内で終端する一組のトレンチを含む。第１導電型の第２シリコン領域によって離間された第２導電型の２つの本体領域は一組のトレンチ間に設けられている。第１導電型のソース領域は本体領域の各々上に設けられている。接触開口部は一組のトレンチ間においてソース領域よりも下方の深度にまで拡がっている。相互接続層は接触開口部を充填して、ソース領域及び第２シリコン領域に電気的に接触している。相互接続層が第２シリコン領域と電気的に接触する位置において、ショットキー接触が形成される。
本発明の１実施形態によれば、第１シリコン領域のドーピング濃度は第２シリコン領域よりも高い。
本発明の別の実施形態によれば、本体領域の各々は対応するソース領域と第１シリコン領域との間において垂直に拡がり、相互接続層は本体領域の底部から半分に沿った深度において第２シリコン領域と電気的に接触している
本発明の別の実施形態によれば、２つの本体領域の各々のドーピング濃度は実質的に均一である。
本発明の別の実施形態によれば、第２導電型の高ドープ領域が一組のトレンチの間において形成されて、高ドープ本体領域は２つの本体領域の各々及び第２シリコン領域と電気的に接触している。
本発明の別の実施形態によれば、２つの本体領域と、ソース領域と、高ドープ本体領域と、は一組のトレンチに対して自己整合されている。
本発明の別の実施形態によれば、２つの本体領域及び第２シリコン領域の深度は実質的に同じである。
本発明の別の実施形態によれば、モノリシックＩＣのＦＥＴ及びショットキーダイオードは以下のように形成される。第１導電型の下部シリコン層上に拡がる第１導電型の上部シリコン層を介して拡がり且つ第１導電型の下部シリコン層内で終端する一組のトレンチが形成される。一組のトレンチの間における上部シリコン層内に第２導電型の第１及び第２シリコン領域が形成される。第１及び第２シリコン領域の残存下位部が上部シリコン層の一部分によって離間された２つの本体領域を形成するように、一組のトレンチの間における第１及び第２シリコン領域内に拡がる第１導電型の第３シリコン領域が形成される。第１シリコン領域の外側部分がソース領域を形成して残存するように、シリコンエッチング処理を実行して、第１シリコン領域を介して拡がる接触開口部が形成される。接触開口部を充填し且つソース領域及び上部シリコン層の一部分と電気的に接触する相互接続層が形成される。相互接続層が第２シリコン領域と電気的に接触する位置においてショットキー接触が形成される。
本発明の１実施形態によれば、下部シリコン層のドーピング濃度は上部シリコン層よりも高い。
本発明の別の実施形態によれば、相互接続層と上部シリコン層の一部分との間における電気的接触はソース領域よりも下方の深度において形成されている。
本発明の別の実施形態によれば、第１及び第２領域の各々のドーピング濃度は実質的に均一である。
本発明の別の実施形態によれば、一組のトレンチの間において第２導電型の高ドープ本体領域が形成される。高ドープ本体領域は２つの本体領域内に及び上部シリコン層の一部分内に拡がっている。
本発明のさらに別の実施形態によれば、２つの本体領域、ソース領域、及び高ドープ本体領域は一組のトレンチに対して自己整合されている。
本明細書に開示された発明の性質及び利点に関して、本明細書の残りの部分及び添付図面を参照してより理解されるであろう。
本発明の実施例によれば、ショットキーダイオードは、単一のセル内のトレンチ型ＭＯＳＦＥＴと最適に集積されており、単一のセルは繰り返し配列されて一連のセルとなる。活性領域はショットキーダイオードの集積によって全く犠牲にされないものの、ショットキーダイオードの総面積が十分大きいので、ダイオードの順方向伝導の１００％を扱うことができる。従って、ＭＯＳＦＥＴ本体ダイオードは決してオンにならず、逆回復損失が排除される。さらに、ＭＯＳＦＥＴ本体ダイオードに比べてショットキーダイオードの順方向電圧の低下がより低減されるので、電力損失が低減される。
さらに、ショットキーダイオードはＭＯＳＦＥＴに集積されて、ショットキー接触がＭＯＳＦＥＴソース領域よりも下方で形成される。このため、アバランシェ電流がソース領域から遠ざけられてショットキー領域に向って迂回させられるので、寄生的バイポーラトランジスタがオンしてしまうことが防止される。したがって、デバイスの耐久性が改善される。また、本発明のこの特徴によれば、先行技術の構造のＭＯＳＦＥＴセルの各々において通常必要とされた高ドープ本体領域は必要とされないので、寄生的バイポーラトランジスタがオンしてしまうことが防止される。代わりに、高ドープ本体領域のアイランドが断続的に且つ互いから離間されて組み込まれているので、本体領域に対するソース金属の接触を良くすることができる。本質的には、先行技術のトレンチ型ＭＯＳＦＥＴにおいて必要とされている高ドープ本体領域は、その大分部分において、ショットキーダイオードに置き換えられている。従って、付加的なシリコン領域がショットキーダイオードに配置されない。
図３は、本発明の実施例係るストライプ形状をなす一連のセルの一部分に関する単純化された典型的な図である。一連のセルの各々は、トレンチ型ＭＯＳＦＥＴと当該トレンチ型ＭＯＳＦＥＴ内に集積されたショットキーダイオードを有する。高ドープＮ型（Ｎ＋）領域３０２がＮ型シリコン基板（図示せず）上にあり、Ｎ型シリコン基板はＮ＋領域３０２よりもさらに高いドーピング濃度（Ｎ＋＋）を有する。複数のトレンチ３０４がＮ＋領域３０２内の所定の深度にまで拡がっている。シールド電極３０５及びゲート電極３０８が各トレンチ３０４内にインプラントされている。１実施例においては、シールド電極３０５及びゲート電極３０８はポリシリコンを含む。相互電極誘電体３１０はゲート電極とシールド電極とを互いから絶縁している。シールド誘電体層３１２はトレンチ３０４の各々の下方側壁及び底部の内側を覆い、且つＮ＋領域３０２を周囲のシールド電極３０５から絶縁している。シールド誘電体３１２よりも薄いゲート誘電体３１６はトレンチ３０４の上方側壁の内側を覆っている。誘電体キャップ３１４は各ゲート電極３０８上に拡がっている。１実施例においては、シールド電極３０５は第３のディメンジョンに沿って電気的にソース領域に接続されているので、動作中にはソース領域と同じ電位のバイアスが印加される。他の実施例においては、シールド電極３０５は第３のディメンジョンに沿ってゲート電極３０８に電気的に接続されているか、若しくは電気的に浮遊するようになされている。
低ドープＮ型（Ｎ−）領域３２０によって離間された２つのＰ型本体領域３１８が、隣接する２つのトレンチ３０４毎の間において設けられている。本体領域３１８の各々は１つのトレンチの側壁に沿って拡がっている。図示され且つ本明細書に記載された様々な実施例において、本体領域３１８とＮ−領域３２０の深度は、実質的に同じである。しかしながら、本体領域３１８の深度は、Ｎ−領域３２０よりもわずかに浅いか、若しくは深くてもよく、そして、デバイスの動作に影響しなければ逆もまた同様である。高ドープＮ型ソース領域３２２は本体領域３１８の各々の直上に設けられている。ソース領域３２２はゲート電極３０８と垂直方向において重複しており、且つ接触開口部を形成する窪み３２４の存在によって、外側が丸みを帯びた輪郭を有している。窪み３２４の各々は、隣接する２つのトレンチ毎の間において、対応するソース領域３２２よりも下方に拡がっている。図示されているように、ソース領域３２２及び本体領域３１８によって、窪み３２４の丸みを帯びた側壁が形成されて、且つＮ−領域３２０が窪み３２４の底部に沿って拡がっている。１実施例においては、Ｎ＋領域３０２はＮ＋エピタキシャル層であり、Ｎ−領域３２０はＮ−エピタキシャル層の一部であり、そのＮ−エピタキシャル層においては、本体領域３１８及びソース領域３２２が形成されている。ＭＯＳＦＥＴ３００がオンされたとき、垂直のチャンネルが、トレンチ側壁に沿って、ソース領域３２２と高ドープ領域３０２の各々の間にある各本体領域３１８内において形成される。
図３において折り返されて下にある領域を露出させるショットキー障壁金属３３０が、窪み３２４を充填し、且つ誘電体キャップ３１４上に拡がっている。ショットキー障壁金属３３０は窪み３２４の底部に沿ってＮ−領域３２０に電気的に接触しているので、ショットキー接触が形成される。また、ショットキー障壁金属３３０は、ソース領域３２２及び高ドープ本体領域３２６に電気的に接触しており、上側ソース相互接続として機能する。
逆バイアスを印加中に、本体／Ｎ−接合において形成された空乏領域は、Ｎ−領域３２０内に有利にも融合するので、ショットキー接触の下のＮ−領域３２０を完全に空乏させる。この結果、ショットキー漏洩電流が排除され、低仕事関数を有するバリア金属の使用が容認される。このようにして、さらに低い順方向電圧がショットキーダイオードに対して得られる。
高ドープ本体領域３２６のアイランドは、図示されているようにセルのストライプに沿って断続的に形成される。高ドープ本体領域３２６はＮ−領域３２０を介して拡がっている。これは図４において明確に示されており、図４は、図３に示した構造の高ドープ本体領域３２６を介した断面図である。図４の断面図は図３の同じ大きさの図の表面に沿った断面図と概ね同等であるが、図４においては、隣接する２つのトレンチ毎の間における２つのソース領域がＮ−領域３２０を介して拡がる１つの連続した高ドープ本体領域３２６に代えられている。高ドープ本体領域３２６は、ソース金属３３０と本体領域３１８との間においてオーム接触を与えている。高ドープ本体領域３２６はＮ−領域３２０を介して拡がっているので、ショットキーダイオードはこれらの領域内に全く形成されない。ソース領域がないので、ＭＯＳＦＥＴ電流はこれらの領域には流れない。
図５は、本発明の別の実施例に係る、図３と４に示した高ドープ本体領域に対する代替実施を示す単純化された断面図である。図５において、高ドープ本体領域５２６が窪み５２４の各々の底部部に沿ってのみ拡がっているので、ソース領域５２２は完全に原型を保っている。このように、ＭＯＳＦＥＴ電流はこれらの領域内に流れるが、高ドープ本体領域５２６によって、ショットキー障壁金属４３０がＮ−領域３１０と接触することが防止されているので、ショットキーダイオードはこれらの領域内に形成されない。
図３を再度参照すると、高ドープ本体領域３２６を断続的に設けることは従来の実装とは異なっている。従来では、高ドープ本体領域は、図２の先行技術の構造に示したように、隣接する２つのソース領域の間のセルのストライプの全長に沿って拡がっている。ショットキーダイオードがトレンチＭＯＳＦＥＴと一体化されているので、連続的な高ドープ本体領域は図３の構造内において必要でない。図３に図示されているように、ソース領域３２２よりも下方に窪み３２４を十分に延在せることによって、ショットキー接触がソース領域３２２よりも下方で十分に同様に形成される。図７Ａ乃至７Ｃと共に十分に説明するように、ショットキー接触をソース領域３２２よりも十分に下方に位置付けることによって、アバランシェ電流はソース領域３２２から遠ざけられ、ショットキー領域に向って迂回させられるので、寄生的バイポーラトランジスタがオンするのが防がれる。これによって、先行技術の構造においては通常必要とされ且つセルのストライプに沿って連続した高ドープ本体領域が必要なくなる。代わりに、高ドープ本体領域３２６のアイランドがセルのストライプに沿って断続的に且つお互いから離間されて組み込まれているので、ソース金属３３０が確実に本体領域３１８に接触する。連続した高ドープ本体領域を、概ねショットキー領域に代えることによって、いかなる付加的シリコン領域をも、ショットキーダイオードに対して配置する必要がない。したがって、いかなるシリコン領域もショットキーダイオードの集積化において犠牲されない。
いくつかの実施例においては、ストライプに沿った高ドープ本体領域３２６の設置頻度はデバイスのスイッチング要求によって決定される。より速いスイッチングデバイスに対しては、高ドープ本体領域はストライプに沿って、より多く設置される。これらのデバイスに対しては、付加的なシリコン領域が、（例えば、セルのピッチを増大させることによって）ショットキーダイオードに配置される必要がある。より遅いスイッチングデバイスに対しては、より少数の高ドープ本体領域がストライプに沿って必要である。これらのデバイスに対しては、ストライプの各端部において高ドープ本体領域を設置することは十分になすことができるので、ショットキーダイオードの面積を最大にすることができる。
図６Ａ乃至６Ｆは、本発明の実施例に係る、図３に示した集積されたＭＯＳＦＥＴ‐ショットキー構造を形成するための典型的処理手順を示す単純化された断面図である。シリコン基板（図示せず）上に位置する２つのエピタキシャル層６０２及び６２０が、従来技術を用いて形成される。低ドープＮ型レイヤ（Ｎ−）であるエピタキシャル層６２０は高ドープＮ型レイヤ（Ｎ＋）であるエピタキシャル層６２０上に拡がっている。（例えば、酸化物を含む）ハードマスクが形成され、パターン化され、エッチングされて、Ｎ−エピ６２０上にハードマスクアイランド６０１が形成される。Ｎ−エピ６２０の表面領域はハードマスクアイランド６０１によって画定された開口部６０６を介して露出される。１実施例においては、トレンチ部の幅を画定する開口部６０６の各々は約０．３μｍであり、各ハードマスクアイランド６０１の幅が０．４−０．８μｍの範囲内にある。これらの寸法はＭＯＳＦＥＴ及びショットキーダイオードが形成されるセルのピッチを定義付けている。これらの寸法に影響を与える要因としては、フォトリソグラフィック装置の能力、設計及び性能目標が挙げられる。
図６Ｂにおいて、Ｎ−エピ６２０内で終端するトレンチ６０３は、従来のシリコンエッチ技術を使用することで開口部６０６を介してシリコンをエッチングすることによって、形成される。１実施例においては、トレンチ６０３の深度は約１μｍである。そして、従来の選択的エピタキシャル成長（ＳＥＧ）処理が用いられて、各トレンチ６０３内に高ドープＰ型（Ｐ＋）シリコン領域６１８Ａが成長される。１実施例においては、Ｐ＋シリコン領域６１８Ａの濃度は５ｘ１０１７ｃｍ３である。別の実施例においては、Ｐ＋領域６１８の形成に先立って、トレンチ６０８の側壁及び底部の内側を覆う高品質シリコンの薄膜が形成される。薄膜シリコン層はＰ＋シリコンの成長に適した無傷のシリコン表面として機能する。
図６Ｃにおいて、拡散処理は、Ｎ−エピ６２０へのＰ＋領域６１８Ａ中にｐ型ドーパントが拡散するように実行される。ハードマスクアイランド６０１の下に垂直に広がり且つＮ−エピ６２０の下方に向って広がる外側-拡散されたＰ＋領域６１８Ｂが形成される。所望の外側-拡散を達成するために複数の熱サイクル処理を行ってもよい。図６Ｃ内の点線はトレンチ６０３の外形を示している。拡散処理及び拡散処理中の他の熱サイクル処理によって、Ｎ＋エピ６０２が上向きに拡散される。Ｎ＋エピ６０２のこれらの上向きの拡散は、Ｎ−エピ６２０の膜厚の選択において説明される必要がある。
図６Ｄにおいて、ハードマスクアイランド６０１を使用して、深いトレンチエッチング処理は実行され、Ｐ＋領域６１８Ｂ及びＮ−エピ６２０を貫通し且つＮ＋エピ６０２内で終端するトレンチ６０４が形成される。１つの実施例においては、トレンチ６０４の深度は、約２μｍである。トレンチエッチング処理により、トレンチ側壁に沿って垂直に拡がる外側のＰ＋ストリップ６１８Ｃが残存され、Ｐ＋シリコン領域６１８Ｂの各々の中心部が取り除かれ且つ除去される。
本発明の別の実施例においては、Ｐ＋ストリップ６１８Ｃは、次に説明するように、図６Ｂ−６Ｄによって表されたＳＥＧ技術の代わりに、２方向傾斜インプラント技術を使用して形成される。図６Ｂにおいて、マスク開口部６０６を介してトレンチ６０３を形成した後に、従来の２方向傾斜インプラント技術を使用して、ボロン等のｐ型ドーパントが対向するトレンチ側壁にインプラントされる。ハードマスクアイランド６０４はインプラント処理の間、遮断構造として機能し、インプラントイオンがメサ領域に入るのが防止され、インプラントイオンの位置がＮ−エピ６２０内の所望の領域に閉じ込められる。図６Ｄに示された構造を形成するためには、２方向傾斜インプラント処理の後に、第２のトレンチエッチング処理が実行されて、トレンチ６０３の深度がＮ＋ｅｐｉ６０２にまで拡がるようになされる。代替実施例においては、（２つよりむしろ）１つのトレンチエッチング処理のみが以下の通り実行される。図６Ｂにおいて、ハードマスクアイランド６０１を使用して、トレンチエッチング処理が実行され、図６Ｄのトレンチ６０４とほぼ同程度の深度となるようにＮ＋エピ６０２に拡がるトレンチが形成される。そして、２方向傾斜インプラント処理が実行されて、対向するトレンチ側壁にＰ型ドーパントがインプラントされる。ハードマスクアイランド６０１のインプラントの角度及び膜厚は、インプラントイオンを受ける上側のトレンチ側壁領域を画定するように調整される。
図６Ｅにおいて、シールドゲート構造が、公知技術を使用してトレンチ６０４内に形成される。トレンチ６０４の下側側壁と底部の内側を覆うシールド誘電体６１２が形成される。そして、トレンチ６０４の下位部を充填するシールド電極６０５が形成される。そして、相互電極誘電体層６１０がシールド電極６０５上に形成される。そして、上側トレンチ側壁の内側を覆うゲート誘電体６１６が形成される。１実施例においては、ゲート誘電体６１６は処理の早期段階において形成される。トレンチ６０４の上部を充填する凹型のゲート電極６０８が形成される。誘電体キャップ領域６１４はゲート電極６０８上に拡がり且つトレンチ６０４の残部を充填している。
次に、Ｎ型ドーパントが露出されたすべてのシリコン領域にインプラントされ、Ｎ＋領域６２２Ａが形成される。Ｎ＋領域６２２Ａを形成する際にマスクは活性領域内で使用されない。図６Ｅに図示されているように、シールドゲート構造及びＮ＋領域６２２Ａの形成に関連する様々な熱サイクル処理によって、Ｐ型領域６１８Ｃは、外側-拡散する。その結果、より広くて且つより高い本体領域６１８Ｄが形成される。先に示したように、これらの熱サイクル処理によって、Ｎ＋エピ６０２は図６Ｅに示されているように上方に向って拡散する。製造処理が完了する際に、隣接する２つのトレンチ毎の間における２つの本体領域が、離れて離間された状態で残存し且つ融合されていないことを確実にすることは重要である。さもなければ、ショットキーダイオードは除去されてしまう。処理を計画する際の別の目標は、処理完了後のＮ−エピ６２０及び本体領域６１８Ｄの深度が実質的に同一であることを確実にすることである。それらの深度がわずかに異なっていれば、デバイスの動作に対して致命的ではないであろう。熱サイクル、凹型第１トレンチの深度（図６Ｂ）を含む処理ステップ及びパラメータの数と、並びに本体領域、Ｎ−エピ領域及びＮ＋エピ領域を含む様々な領域のドーピング濃度と、を調整することによって、これらの目標を達成することができる。
図６Ｆにおいて、活性領域内においてマスクを使用しないで、窪みのエッチング処理が実行され、Ｎ＋領域６２２Ａを介してエッチング処理されるので、Ｎ＋領域６２２Ａの外側部６２２Ｂが保護される。保護された外側部６２２Ａがソース領域を形成する。窪み６２４は隣接する２つのトレンチ毎の間において形成される。窪み６２４は、ソース領域６２２Ｂよりも下方に拡がり且つＮ−領域６２０内に広がる接触開口部を形成する。この開示中使用される「窪みのエッチング処理」は、図６Ｆのソース領域６２２Ｂに対するものと同様に、外側が傾斜して丸い輪郭を有するシリコン領域の生成をもたらすシリコンエッチング技術を言う。一つの実施例においては、窪みは本体領域６１８Ｄの底部から半分までの深度にまで達する。先に示したように、より深い窪みによって、ソース領域よりも下方でショットキー接触が生成される。これにより、逆アバランシェ電流がソースから離されてその流れが迂回されるので、その結果、寄生的なバイポーラトランジスタがオンするのが防止される。上記の窪みエッチング処理は活性領域内においてマスクを必要としていないが、代替実施例では、マスクが、所望の深度までにエッチングされたＮ＋領域６２２Ａの中心部を画定するのに使用される。そのようなマスクの下に拡がるＮ＋領域６２２Ａの外側部はこのようにして保護される。これらの外側領域により、ソース領域が形成されている。
マスク層を使用する際に、ｐ型ドーパントは各ストライプに沿って断続的に窪み領域にインプラントされる。高ドープ本体領域（図示せず）のアイランドは隣接した２つのトレンチ毎の間においてこのようにして形成される。図４の高ドープインプラント処理が望まれているならば、投与量が十分高いＰ型ドーパントが、高ドープインプラント処理の間、使用される必要がある。高ドープ本体領域が形成されることになっているソース領域のこれらの部分をカウンタ−ドープするためである。図５の高ドープインプラント処理が望まれているなら低投与量のＰ型ドーパントが、インプラント処理の間、使用される必要があるので、ソース領域は、カウンタ−ドープされないので、原型を保つ。
図６Ｆにおいて、従来技術によって、その構造上にショットキー障壁金属６３０を形成する。ショットキー障壁金属６３０は窪み６２４を充填し、金属６３０がＮ−領域６２０と電気的に接触する箇所において、ショットキーダイオードが形成される。また、金属層６３０はソース領域６２２Ｂ及び高ドープ本体領域と接触している。
図６Ａ−６Ｆに表された処理手順においては、２つのマスクのどちらも厳密な位置合わせを必要としない。その結果、集積化されたＭＯＳＦＥＴ−ショットキー構造は、垂直及び水平に自己整合された多数の特徴を有する。さらに、上記した処理の実施例によって、チャネル長を低減することが可能である。従来の処理は、本体領域を形成するのにインプラント技術及び掘進技術を利用している。この技術によっては、より長いチャネル長が要求され、チャネル領域内においてドーピング分布が先細りしてしまう。対照的に、選択的エピタキシャル成長の上記代替技術及び本体領域を形成する２方向角度インプラント処理によって、チャネル領域内のドーピング分布が均一となるようになすことができる。その結果、利用されるチャンネル長を短くすることができる。このようにして、デバイスのオン抵抗が改善される。
さらに、二重のエピ構造の使用によって、破壊電圧及びオン抵抗の最適化を可能し、ＭＯＳＦＥＴの敷居電圧（Ｖｔｈ）を超えて厳格な制御を維持しつつ、設計において柔軟性が得られる。Ｖｔｈの厳格な制御は、Ｎ−エピ６１８内の本体領域６１８を形成することによって、達成される。そのＮ−エピ６１８内の本体領域６１８は、Ｎ＋エピ６０２と比較して、より一環し且つ予測可能なドーピング濃度を示す。予測可能なドーピング濃度を有するバックグラウンド領域内の本体領域を形成することによって、敷居電圧を超えてより厳密な制御が可能となる。他方では、Ｎ＋エピ６０２内に拡がるシールド電極６０５によって、同じ破壊電圧に対してＮ＋エピ６０２内をより高いドーピング濃度となすことができる。より低いオン抵抗は、同じ破壊電圧に対して、ＭＯＳＦＥＴ敷居電圧を超えた制御に不利に影響を与えずに、得られる。
図７Ａ−７Ｃは、集積されたトレンチ型ＭＯＳＦＥＴ及びショットキーダイオード構造内の３つの異なる窪みの震度に対するアバランシェ電流の流線のシミュレーション結果を示している。図７Ａの構造では、窪み７２９Ａはソース領域７２２のすぐ下の深度に達している。図７Ｂの構造では、窪み７２９Ｂはより深くまで達し、本体領域７１８の高さのおよそ半分にまで達している。図７Ｃの構造では、窪み７２９Ｃは、さらに深く達しており、本体領域７１８の底部の直上にまで達している。図７Ａ−７Ｃにおいて、ギャップが上面の金属７３０に現れている。このギャップはシミュレーションの目的のためだけに含まれ、実際には、この開示の他の図から明らかなように、係るギャップは上面の金属内に存在しないであろう。
図７Ａに図示されているように、アバランシェ電流の流線７３２Ａは、ソース領域７２２と極めて接近している。しかしながら、窪みの深度が図７Ｂにおいて増大され、さらに、図７Ｃにおいてより深度が増大されるにつれ、アバランシェ電流の動線７３２Ｂ及び７３２Ｃはソース領域７２２からさらに遠ざかり、ショットキー領域の方に向かって移行する。ソース領域から遠ざかったアバランシェ電流を迂回させることによって、寄生的バイポーラトランジスタがオンしてしまうのが防止されるので、デバイスの耐久性が改善される。本質的には、ショットキー領域はアバランシェ電流を収集する高ドープ本体領域の如く機能するので、このために高ドープ本体領域が必要とされない。高ドープ本体領域は、本体領域との優れた接触を得るためには必要とされるであろう。しかしながら、従来のＭＯＳＦＥＴ構造と比べて、高ドープ本体領域の頻度とサイズをかなり減少できる。このため、ショットキーダイオードに対して配置される大なるシリコン領域を制限から解くことができる。このようにして、図７Ａ−７Ｃの典型的シミュレート構造に対して、本体領域７１８の底部から半分の深度にまで達する窪みによって、最適な結果が得られる。
シールドゲートトレンチＭＯＳＦＥＴ実施例によって本発明について説明したが、他のタイプのパワーデバイスと同様に高膜厚底部誘電体を有する他のシールドゲートＭＯＳＦＥＴ構造及びトレンチゲートＭＯＳＦＥＴにおける本発明の実施は、この開示に関する当業者にとって自明であるであろう。例えば、上記参照した２００４年１２月２９日に出願の米国特許出願第11/026,276号、特に、例えば図１、２Ａ、３Ａ、３Ｂ、４Ａ、４Ｃ、５Ｃ、９Ｂ、９Ｃ、１０−１２、及び２４のトレンチ型ゲート、シールドゲート、及び電荷平衡デバイスに開示された様々なパワーデバイスにおいて、ショットキーダイオードをＭＯＳＦＥＴと集積させる上記技術を実装することができる。
多数の特定の実施例が先に示され且つ説明されているが、本発明の実施例はこれらに限定されない。例えば、開いたセル構造を用いて本発明のいくつかの実施例について説明したが、多角形、円形、長方形等の様々な幾何学形状を有する閉じたセル構造を使用する本発明を実施することは、この開示に関する当業者にとって自明であるであろう。さらに、ｎ−チャネルデバイスを用いて本発明の実施例について説明したが、これらの実施例においてシリコン領域の導電型を逆にして、ｐチャネルデバイスも得ることが可能である。したがって、本発明の範囲は上記説明文を参照して決定されるべきではなく、均等物の範囲と共に添付された特許請求の範囲を参照して決定すべきである。
図１は、ショットキーダイオードを有するパワーＭＯＳＦＥＴを利用する従来のＤＣ−ＤＣ変換器の回路概略図である。 図２は、従来のモノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードの断面図を示している。 図３は、本発明の実施例に係る、各々がトレンチ型ＭＯＳＦＥＴと当該トレンチ型ＭＯＳＦＥＴと集積されたショットキーダイオードとを有するストライプ形状をなす一連のセルの一部を示す単純化された例示的図である。 図４は、図３の高ドープ本体領域３２６に沿った断面図を示している。 図５は、本発明の実施例に係る、図３及び４に示されたものに対する高ドープ本体領域の代替インプラント処理を示す単純化された断面図である。 図６Ａは、本発明の実施例に係る、図３にしめしたモノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する例示的処理手順を示す単純化された断面図である。 図６Ｂは、本発明の実施例に係る、図３にしめしたモノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する例示的処理手順を示す単純化された断面図である。 図６Ｃは、本発明の実施例に係る、図３にしめしたモノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する例示的処理手順を示す単純化された断面図である。 図６Ｄは、本発明の実施例に係る、図３にしめしたモノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する例示的処理手順を示す単純化された断面図である。 図６Ｅは、本発明の実施例に係る、図３にしめしたモノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する例示的処理手順を示す単純化された断面図である。 図６Ｆは、本発明の実施例に係る、図３にしめしたモノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する例示的処理手順を示す単純化された断面図である。 図７Ａは、モノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオード構造における３つの異なる窪み深度のうちの一つに対するアバランシェ電流の流れ線のシュミレーション結果を示している。 図７Ｂは、モノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオード構造における３つの異なる窪み深度のうちの一つに対するアバランシェ電流の流れ線のシュミレーション結果を示している。 図７Ｃは、モノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオード構造における３つの異なる窪み深度のうちの一つに対するアバランシェ電流の流れ線のシュミレーション結果を示している。

Claims (45)

  1. モノリシックＩＣのトレンチ型ＦＥＴ及びショットキーダイオードを含む構造であって、前記モノリシックＩＣのトレンチ型ＦＥＴ及びショットキーダイオードは、
    第１導電型の第１シリコン領域内で終端する一組のトレンチと、
    前記第１導電型の第２シリコン領域によって離間され、前記一組のトレンチ間にある第２導電型の２つの本体領域と、
    前記本体領域の各々上にある前記第１導電型のソース領域と、
    前記一組のトレンチ間において前記ソース領域よりも下方の深度にまで拡がる接触開口部と、
    前記ソース領域及び前記第２シリコン領域に電気的に接触するように前記接触開口部を充填し、前記第２シリコン領域とのショットキー接触を形成する相互接続層と、
    を含むことを特徴とする構造。
  2. 前記第１シリコン領域のドーピング濃度は前記第２シリコン領域よりも高いことを特徴とする請求項１に記載の構造。
  3. 前記本体領域の各々は対応するソース領域と前記第１シリコン領域との間において垂直に拡がり、
    前記相互接続層は前記本体領域の底部から半分に沿った深度において前記第２シリコン領域と電気的に接触していることを特徴とする請求項１に記載の構造。
  4. 前記２つの本体領域の各々のドーピング濃度は実質的に均一であることを特徴とする請求項１に記載の構造。
  5. 前記第１シリコン領域は第１エピタキシャル層であり、
    前記第２シリコン領域は第２エピタキシャル層であり、
    前記第１エピタキシャル層は前記第１導電型の基板上に拡がり、
    前記基板のドーピング濃度は前記第１エピタキシャル層よりも高く、
    前記第１エピタキシャル層のドーピング濃度は前記第２エピタキシャル層よりも高いことを特徴とする請求項１に記載の構造。
  6. 前記２つの本体領域及び前記対応するソース領域は前記一組のトレンチに対して自己整合されていることを特徴とする請求項１に記載の構造。
  7. 前記一組のトレンチの間において形成された前記第２導電型の高ドープ領域をさらに含み、
    前記高ドープ本体領域は前記２つの本体領域の各々及び前記第２シリコン領域と電気的に接触し、
    前記高ドープ本体領域のドーピング濃度は前記２つの本体領域よりも高いことを特徴とする請求項１に記載の構造。
  8. 前記２つの本体領域と、前記ソース領域と、前記高ドープ本体領域と、は前記一組のトレンチに対して自己整合されていることを特徴とする請求項７に記載の構造。
  9. 前記２つの本体領域及び前記第２シリコン領域の深度は実質的に同じであることを特徴とする請求項１に記載の構造。
  10. 前記トレンチの各々内における凹型ゲート電極と、
    前記ゲート電極の各々を前記相互接続層から絶縁する誘電キャップと、
    をさらに含む請求項１に記載の構造。
  11. 前記凹型ゲート電極よりも下方の前記トレンチの各々内にあるシールド電極と、
    前記シールド電極を前記第１シリコン領域から絶縁するシールド誘電体と、
    をさらに含む請求項１０に記載の構造。
  12. 前記凹型ゲート電極の真下にある前記トレンチの各々の底部に沿って拡がる高膜厚底部誘電体をさらに含む請求項１０に記載の構造。
  13. 前記モノリシックＩＣのＦＥＴ及びショットキーダイオードが低圧スイッチとして負荷に接続されているＤＣ−ＤＣ同期降圧型コンバータをさらに含む請求項１に記載の構造。
  14. 前記相互接続層はショットキー障壁金属層であることを特徴とする請求項１に記載の構造。
  15. モノリシックＩＣのトレンチ型ＭＯＳＦＥＴとショットキーダイオードを含む構造であって、前記モノリシックＩＣのトレンチ型ＭＯＳＦＥＴとショットキーダイオードは、
    第１導電型の第１エピタキシャル層と、
    前記第１エピタキシャル層上に設けられ且つ前記第１エピタキシャル層よりも低いドーピング濃度を有する前記第１導電型の第２エピタキシャル層と、
    前記第２エピタキシャル層を介して拡がり且つ前記第１エピタキシャル層内で終端する複数のトレンチと、
    前記第２エピタキシャル層の一部分によって離間され、隣接する２つのトレンチ毎の間にある前記第２導電型の２つの本体領域と、
    前記本体領域の各々上の前記第１導電型のソース領域と、
    隣接する２つのトレンチ毎の間において前記ソース領域の下方の深度にまで拡がる接触開口部と、
    前記接触開口部を充填し、前記ソース領域及び前記第２のエピタキシャル層の前記一部分と電気的に接触させ、前記第２のエピタキシャル層の前記一部分とショットキー接触を形成するショットキー障壁金属層と、
    を含むことを特徴とする構造。
  16. 前記本体領域の各々は対応するソース領域と前記第１エピタキシャル層との間において垂直に拡がり、
    前記ショットキー障壁金属層は、前記本体領域の底部から半分と平行である深度において前記第２エピタキシャル層の前記一部分と電気的に接触していることを特徴とする請求項１５に記載の構造。
  17. 前記２つの本体領域の各々のドーピング濃度は実質的に同一であることを特徴とする請求項１５に記載の構造。
  18. 前記第１エピタキシャル層は前記第１導電型の基板上に拡がり、
    前記基板のドーピング濃度は前記第１エピタキシャル層よりも高いことを特徴とする請求項１５に記載の構造。
  19. 前記２つの本体領域及び対応するソース領域は前記隣接する２つのトレンチに対して自己整合されていることを特徴とする請求項１５に記載の構造。
  20. 隣接する２つのトレンチ毎の間において形成された前記第２導電型の複数の高ドープ本体領域をさらに含み、
    前記高ドープ本体領域の各々は、前記２つの本体領域と、前記隣接する２つのトレンチの間に設けられた前記第２エピタキシャル層の一部分と、に電気的に接触していることを特徴とする請求項１５に記載の構造。
  21. 前記２つの本体領域、前記対応するソース領域、及び前記複数の高ドープ本体領域は、これらが設けられた前記隣接する２つのトレンチに対して自己整合されていることを特徴とする請求項２０に記載の構造。
  22. 前記２つの本体領域と前記第２エピタキシャル層との深度は実質的に同じであることを特徴とする請求項１５に記載の構造。
  23. 前記トレンチの各々内にある凹型ゲート電極と、
    前記ゲート電極の各々を前記ショットキー障壁金属層から絶縁する誘電体キャップと、
    をさらに含む請求項１５に記載の構造。
  24. 前記凹型ゲート電極よりも下方の前記トレンチ内にあるシールド電極と、
    前記シールド電極を前期第１エピタキシャル層から絶縁するシールド誘電体と、
    をさらに含む請求項２３に記載の構造。
  25. 前記凹型ゲート電極の直下の前記トレンチの各々の底部に沿って拡がる高膜厚底部誘電体をさらに含む請求項２３に記載の構造。
  26. 前記モノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードが負荷に対して低圧スイッチとして結合されているＤＣ−ＤＣ同期降圧型コンバータ一をさらに含む請求項１５に記載の構造。
  27. モノリシックＩＣのＦＥＴ及びショットキーダイオードを形成する方法であって、
    第１導電型の下部シリコン層上に拡がる前記第１導電型の上部シリコン層を介して拡がり且つ前記第１導電型の下部シリコン層内で終端する一組のトレンチを形成するステップと、
    前記一組のトレンチの間における前記上部シリコン層内に第２導電型の第１及び第２シリコン領域を形成するステップと、
    前記第１及び第２シリコン領域の残存下位部が前記上部シリコン層の一部分によって離間された２つの本体領域を形成するように、前記一組のトレンチの間における前記第１及び第２シリコン領域内に拡がる前記第１導電型の第３シリコン領域を形成するステップと、
    前記第１シリコン領域の外側部分がソース領域を形成して残存するように、シリコンエッチング処理を実行して、前記第１シリコン領域を介して拡がる接触開口部を形成するステップと、
    前記接触開口部を充填する相互接続層を形成して、前記ソース領域及び前記上部シリコン層の前記一部分と電気的に接触させて、前記上部シリコン層の前記一部分とのショットキー接触を形成するステップと、
    を、含む方法。
  28. 前記下部シリコン層のドーピング濃度は前記上部シリコン層よりも高いことを特徴とする請求項２７に記載の方法。
  29. 前記相互接続層と前記上部シリコン層の前記一部分との間における前記電気的接触は前記ソース領域よりも下方の深度において形成されていることを特徴とする請求項２７に記載の方法。
  30. 前記相互接続層と前記上部シリコン層の前記一部分との間における前記電気的接触は前記本体領域の底から半分に沿った深度において形成されていることを特徴とする請求項２７に記載の方法。
  31. 前記第１及び第２領域の各々のドーピング濃度は実質的に均一であることを特徴とする請求項２７に記載の方法。
  32. 前記下部シリコン層は前記第１導電型の基板上にエピタキシァルに形成され、且つ前記上部シリコン層は前記下部シリコン層上にエピタキシァルに形成されており、
    前記基板のドーピング濃度は前記下部シリコン層よりも高く、且つ前記下部シリコン層のドーピング濃度は前記上部シリコン層よりも高いことを特徴とする請求項２７に記載の方法。
  33. 前記２つの本体領域及び前記ソース領域は前記一組のトレンチに対して自己整合されていることを特徴とする請求項２７に記載の方法。
  34. 前記一組のトレンチの間において前記第２導電型の高ドープ本体領域を形成するステップをさらに含み、
    前記高ドープ本体領域は前記２つの本体領域内に及び前記上部シリコン層の前記一部分内に拡がり、
    前記高ドープ本体領域のドーピング濃度は前記２つの本体領域よりも高いことを特徴とする請求項２７に記載の方法。
  35. 前記２つの本体領域、前記ソース領域、及び前記高ドープ本体領域は前記一組のトレンチに対して自己整合されていることを特徴とする請求項３４に記載の方法。
  36. 前記２つの本体領域及び前記上部シリコン層の深度は実質的に同じであることを特徴とする請求項２７に記載の方法。
  37. 前記トレンチの各々内に凹型ゲート電極を形成するステップと、
    前記ゲート電極の各々を前記相互接続層から絶縁する誘電体キャップを形成するステップと、
    をさらに含む請求項２７に記載の方法。
  38. 前記凹型ゲートを形成するステップの前に、前記トレンチの各々の底部部分内に保護電極を形成するステップをさらに含む請求項３７に記載の方法。
  39. 前記凹型ゲートを形成するステップの前に、前記トレンチの各々の底部に沿って拡がる高膜厚底部誘電体を形成するステップをさらに含む請求項３７に記載の方法。
  40. 前記相互接続層はショットキー障壁金属層であることを特徴とする請求項２７に記載の方法。
  41. モノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する方法であって、
    マスクを用いて、第１導電型の下部シリコン層上に拡がる前記第１導電型の上部シリコン層内に拡がり、且つ前記上部シリコン層内で終端する第１の複数のトレンチを形成するステップと、
    前記第１の複数のトレンチを第２導電型のシリコン材料によって充填するステップと、
    熱サイクル処理を実行して、前記シリコン材料を前記上部シリコン層内及び前記マスクの下部に拡散させるステップと、
    マスクを用いて、前記シリコン材料、前記上部シリコン層、を介して拡がる複数のトレンチを形成し、且つ下部シリコン層の中で終端させて、マスク下の前記シリコン材料の拡散した当該部分は対応するトレンチの側面の各々上に残存させるステップと、
    隣接する２つのトレンチ毎の間における前記拡散部分の残存下位部が前記上部シリコン層の一部分によって離間された２つの本体領域を形成するように、前記拡散部分に拡がる前記第１導電型の第１シリコン領域を形成するステップと、
    シリコンエッチング処理を実行して、前記第１シリコン領域の外側部がソース領域を形成し前記第１シリコン領域の外側部が残存するように、前記第１シリコン領域を介して広がる接触開口部を形成するステップと、
    前記接触開口部を充填する相互接続層を形成して、前記ソース領域及び前記上部シリコン層の前記一部分と電気的に接触させ、前記上部シリコン層の前記一部とのショットキー接触を形成するステップと、
    を含む方法。
  42. モノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する方法であって、
    マスクを用いて、第１導電型の下部シリコン層上に拡がる前記第１導電型の上部シリコン層内に拡がり、且つ前記上部シリコン層内で終端する複数のトレンチを形成するステップと、
    ２方向傾斜インプラント処理を実行して、前記トレンチの各々の上部側壁に沿った前記上部シリコン層内に第２導電型の第１シリコン領域を形成するステップと、
    前記第１シリコン領域の残存下位部が隣接する２つのトレンチ毎の間において前記上部シリコン層の一部分によって離間された２つの本体領域を形成するように、隣接する２つのトレンチ毎の間における前記第１のシリコン領域内に拡がる前記第１の導電型の第２のシリコン領域を形成するステップと、
    シリコンエッチング処理を実行して、ソース領域を形成する前記第２シリコン領域の外側部が隣接する２つのトレンチ毎の間において残存するように、前記第２シリコン領域を介して広がる接触開口部を形成するステップと、
    前記接触開口部を充填する相互接続層を形成して、前記ソース領域及び前記上部シリコン層の前記一部分と電気的に接触させ、前記上部シリコン層の前記一部とのショットキー接触を形成するステップと、
    を含む方法。
  43. 前記２方向傾斜インプラント処理中にドーパントを受け入れる前記上部シリコン層の領域は、前記インプラントの角度及び前記マスクの膜厚によって画定されていることを特徴とする請求項４２に記載の方法。
  44. モノリシックＩＣのトレンチ型ＭＯＳＦＥＴ及びショットキーダイオードを形成する方法であって、
    マスクを用いて、第１導電型の下部シリコン層上に拡がる前記第１導電型の上部シリコン層内に拡がり且つ上部シリコン層内の第１深度で終端する第１の複数のトレンチを形成するステップと、
    ２方向傾斜インプラント処理を実行して、前記トレンチの各々の側壁に沿った前記上部シリコン層内に第２導電型の第１シリコン領域を形成するステップと、
    マスクを用いて、前記複数のトレンチを前記下部シリコン層内の第２深度にまで延在させるステップと、
    前記第１シリコン領域の残存下位部が隣接する２つのトレンチ毎の間において前記上部シリコン層の一部分によって離間された２つの本体領域を形成するように、隣接する２つのトレンチ毎の間における前記第１のシリコン領域内に拡がる前記第１の導電型の第２のシリコン領域を形成するステップと、
    ソース領域を形成する前記第２シリコン領域の外側部が隣接する２つのトレンチ毎の間において残存するように、シリコンエッチング処理を実行して、前記第２シリコン領域を介して広がる接触開口部を形成するステップと、
    前記接触開口部を充填する相互接続層を形成して、前記ソース領域及び前記上部シリコン層の前記一部分と電気的に接触させ、前記上部シリコン層の前記一部とのショットキー接触を形成するステップと、
    を含む方法。
  45. 前記２方向傾斜インプラント処理中にドーパントを受け入れる前記上部シリコン層の領域は、前記複数のトレンチの前記第１深度、前記マスクの膜厚、及び前記インプラントの角度によって画定されていることを特徴とする請求項４４に記載の方法。
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