JP3971062B2 - 高耐圧半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置、特に高耐圧ＭＯＳＦＥＴのドリフト領域の抵抗を低減するための技術に関する。
【０００２】
【従来の技術】
高耐圧ＭＯＳＦＥＴやＩＧＢＴ等の高耐圧半導体装置では、高耐圧を得るために比較的不純物濃度の低いドリフト領域を持つ。素子がオフの状態で高電圧が印加されると、ドリフト領域が空乏化して電圧を支える。このドリフト領域は不純物濃度が低いために抵抗が大きく、素子のオン抵抗のうちの大きな割合を占める。特に耐圧が高くなるほどドリフト領域の抵抗は大きくなり、そのためにオン抵抗が大きくなるという問題がある。
【０００３】
このドリフト領域の抵抗を下げることを目的として、図２０に示すような構造の高耐圧ＭＯＳＦＥＴがＴ．Ｆｕｊｉｈｉｒａにより″Ｔｈｅｏｒｙ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｓｕｐｅｒｊｕｎｃｔｉｏｎ ｄｅｖｉｃｅｓ″ （Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３６（１９９７），ｐｐ６２５４−６２６２）に提案されている。高耐圧を得るために、ｐ型ボディ領域４１とｎ＋型ドレイン領域４２の間にドリフト領域４３が形成されている。このドリフト領域４３は、チャネル幅方向に小さなピッチで交互に並ぶｐ層４４とｎ層４５の繰り返しからなる。オフ状態でソース・ドレイン間にドレイン側を正とする高電圧が印加されると、ｐ型ボディ領域４１とｎ層４５の間のｐｎ接合およびｐ−層４６とｎ層４５の間のｐｎ接合から空乏層が広がるだけでなく、ｐ層４４とｎ層４５の間のｐｎ接合からも空乏層が広がる。このため、ｎ層４５の不純物濃度を通常の高耐圧ＭＯＳＦＥＴのドリフト領域よりも高くしておいても、ｎ層４５を空乏化させることができ、耐圧を維持することができる。従って、このような構造にすることにより、ｎ層４５の不純物濃度を高く設定してドリフト領域の抵抗を低くすることができる。
【０００４】
しかし、上記のような効果を実現するためには、仮にｐ層４４とｎ層４５が同じ幅ａを持つとすれば、ｎ層４５の不純物濃度を通常の高耐圧ＭＯＳＦＥＴの最低２倍以上にする必要がある。そうしておいて耐圧を損なわないためには、幅ａは小さくし、且つこれらの深さｂをある程度深く形成する事が必要である。例えば、ａを１μｍとした時、ｂは最低２μｍ必要である。通常のＭＯＳＦＥＴと同じ耐圧でオン抵抗を半分にするには、ａを１μｍとしたらｂは４μｍ程度にする必要がある。このような構造を実現するのは、現状の製造技術では困難であり、仮に作れたとしてもその製造プロセスは複雑で高価なものになる。
【０００５】
【発明が解決しようとする課題】
この様に、従来提案されているｓｕｐｅｒｊｕｎｃｔｉｏｎ素子は現実に製造することが難しいという問題があった。
【０００６】
本発明はこのような事情を考慮してなされたもので、製造の容易な構造でオン抵抗の低い高耐圧半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明（請求項１）は、高抵抗半導体層に形成された高耐圧半導体装置であって、前記高耐圧半導体装置のドリフト領域に、電流の流れる向きに平行な方向に複数のストライプ状の溝が形成され、前記溝の側面および底面には絶縁膜が形成され、前記溝の内部には前記絶縁膜を介して高抵抗体膜が埋め込まれ、前記溝のソース側の端部付近で前記高抵抗体膜はソース電極またはゲート電極に直接または抵抗を介して接続され、前記溝のドレイン側の端部付近で前記高抵抗体膜はドレイン電極に直接または抵抗を介して接続されていることを特徴とする。
【０００８】
また、本発明（請求項２）は、第1導電型の高抵抗半導体層に形成された高耐圧半導体装置であって、前記高抵抗半導体層の表面に選択的に形成された第２導電型のドリフト領域を持ち、前記ドリフト領域に、電流の流れる向きに平行な方向に複数のストライプ状の溝が形成され、前記溝の側面および底面には絶縁膜が形成され、前記溝の内部には前記絶縁膜を介して高抵抗体膜が埋め込まれ、前記溝のソース側の端部付近で前記高抵抗体膜はソース電極またはゲート電極に直接または抵抗を介して接続され、前記溝のドレイン側の端部付近で前記高抵抗体膜はドレイン電極に直接または抵抗を介して接続されていることを特徴とする。
【０００９】
また、本発明（請求項３）は、第１の高耐圧ＭＯＳＦＥＴと、第２の高耐圧ＭＯＳＦＥＴと、一端が前記第２の高耐圧ＭＯＳＦＥＴのドレイン電極に接続され他端が負荷を介して前記第１の高耐圧ＭＯＳＦＥＴのドレイン電極に接続するための抵抗とを備え、前記第１の高耐圧ＭＯＳＦＥＴのドリフト領域に、電流の流れる向きに平行な方向に複数のストライプ状の溝が形成され、前記溝の側面および底面には絶縁膜が形成され、前記溝の内部には前記絶縁膜を介して高抵抗体膜が埋め込まれ、前記第１の高耐圧ＭＯＳＦＥＴと前記第２の高耐圧ＭＯＳＦＥＴとは共通のソース電極と共通のゲート電極を持ち、前記溝のソース側の端部付近で前記高抵抗体膜は前記第１の高耐圧ＭＯＳＦＥＴの前記ゲート電極に直接接続され、前記溝のドレイン側の端部付近で前記高抵抗体膜は、前記第２の高耐圧ＭＯＳＦＥＴのドレイン電極に直接接続されるとともに前記抵抗の一端に接続されていることを特徴とする。
【００１０】
また、本発明（請求項５）は、高抵抗半導体層に形成された高耐圧半導体装置であって、前記高耐圧半導体装置のドリフト領域に、電流の流れる向きに平行な方向に複数のストライプ状の溝が形成され、前記溝の側面には絶縁膜が形成され、前記溝の内部には高抵抗体膜が埋め込まれ、前記溝のソース側の端部付近で前記高抵抗体膜はソース電極またはゲート電極に直接または抵抗を介して接続され、前記溝のドレイン側の端部で前記高抵抗体膜はドレイン領域に接続されていることを特徴とする。
【００１１】
本発明の前記高抵抗体膜としては、半絶縁性多結晶シリコン（ＳＩＰＯＳ）または多結晶シリコンなどを使用することができる。
【００１２】
本発明の高耐圧半導体装置においては、ドリフト領域が複数の溝に挟まれた複数の細長い領域に分割されており、逆バイアス印加時に両側の溝との界面からドリフト領域内に空乏層が広がるため、ドリフト領域の不純物濃度を通常より高くしておいても空乏化させることができ、高耐圧を維持できる。従って、ドリフト領域の不純物濃度を高くすることにより、オン抵抗を低くすることができる。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１４】
図１〜図４は、本発明の第１の実施形態の横型ｎチャネル高耐圧ＭＯＳＦＥＴの主要部分を示す図である。図１は平面図、図２〜図４はそれぞれ図１の１−１'断面、ＩＩ−ＩＩ'断面、ＩＩＩ−ＩＩＩ'断面を示す断面図である。ただし、図１には活性層の上面の状態に電極の配置を重ねて描いている。
【００１５】
単結晶シリコンからなる高抵抗のｐ−型層１の表面に選択的にｐ型ボディ領域２が形成され、更にその表面に高不純物濃度のｎ＋型ソース領域３が形成されている。ｐ−型層１の表面のｐ型ボディ領域２から所定距離離れた位置にはｎ型バッファ領域４が形成され、更にその表面に高不純物濃度のｎ＋型ドレイン領域５が形成されている。ｐ−型層１の表面のｐ型ボディ領域２とｎ型バッファ領域４の間の部分には高耐圧を得るためにｎ型ドリフト領域６が形成されている。ｎ型ドリフト領域６の不純物のドーズ量は、２×１０１２ｃｍ−２〜２×１０１３ｃｍ−２程度である。なお、ｎ型バッファ領域４はｎ型ドリフト領域６よりも不純物濃度が高く、電界緩和と抵抗改善の目的で設けられているが、必ずしも必要ではない。ｐ型ボディ領域２の上には、ｐ型ボディ領域２とｎ＋型ソース領域３の両方に接続するようにソース電極７が形成され、ｎ＋型ドレイン領域５の上にはドレイン電極８が形成されている。また、ｎ＋型ソース領域３とｎ型ドリフト領域６に挟まれた部分のｐ型ボディ領域２の表面には、ゲート酸化膜９を介してゲート電極１０が設けられている。素子の表面はシリコン酸化膜等の絶縁体膜１１で保護されている。
【００１６】
ｐ型ボディ領域２とｎ型バッファ領域４の間のドリフト領域には複数のトレンチ（溝）１２が形成され、トレンチ１２の側面と底面には５〜１００ｎｍ程度の厚さのシリコン酸化膜１３が形成され、その内部には高抵抗体膜である半絶縁性多結晶シリコン（ＳＩＰＯＳ）膜１４が埋め込まれている。トレンチ１２は例えばシリコンＲＩＥで形成され、ＳＩＰＯＳ膜１４は例えばＬＰＣＶＤ等の方法により堆積し、余分な部分をＲＩＥないしＣＤＥなどのドライエッチングで除去することができる。トレンチ１２の寸法は、例えば幅ｗが０．３〜１μｍ程度、間隔ｄが０．５〜５μｍ程度である。また、長さＬはほぼドリフト領域の長さに等しく、素子の耐圧に応じて設定される。例えば耐圧５００ＶであればＬは５０μｍ程度である。トレンチ１２の深さはｎ型ドリフト領域６の深さと同程度である。また、具体的に図示してはいないが、トレンチ１２のソース側の端ではＳＩＰＯＳ膜１４はソース電極７に接続され、ドレイン側の端ではＳＩＰＯＳ膜１４はドレイン電極８に接続されている。ソース側では、ソース電極７ではなくゲート電極１０に接続することもできる。なお、ＳＩＰＯＳ膜１４の抵抗は、膜中に含まれる酸素の濃度や、トレンチ１２の寸法等によって調節することができる。また、ｎ型ドリフト領域６の大部分は、複数のトレンチ１２によって分割された複数の細長い部分になっている。なお、トレンチ１２の無い部分の断面を示している図３は、トレンチ１２が無い通常の高耐圧ＭＯＳＦＥＴの断面と同じである。通常の高耐圧ＭＯＳＦＥＴでは、ＯＦＦ状態で高電圧が印加されると、ｎ型ドリフト領域６とｐ−型層１に空乏層が広がることによって電界が緩和されるので、高耐圧が得られる。
【００１７】
この実施形態の高耐圧ＭＯＳＦＥＴに、ドレインが高電位になるようにドレイン・ソース間に電圧をかけると、トレンチ１２の内部のＳＩＰＯＳ膜１４に電圧に応じた電位分布が生じる。２つのトレンチ１２で挟まれたｎ型ドリフト領域６には、ｐ−型層１やｐ型ボディ領域２との間のｐｎ接合から空乏層が広がるだけでなく、両側のトレンチ１２との界面からも空乏層が広がる。このため、トレンチ１２が無い場合に比べてｎ型ドリフト領域６が空乏化しやすい構造になっている。即ち、ｎ型ドリフト領域６の不純物濃度を、トレンチ１２が無い場合の最適な濃度よりも高い値にしておいても、ｎ型ドリフト領域６は空乏化する。こうして、高耐圧を損なわずにｎ型ドリフト領域６の不純物濃度を高くすることができる。従ってドリフト領域の抵抗を下げることができ、この高耐圧ＭＯＳＦＥＴのオン抵抗を下げることができる。例えば、トレンチ１２の幅ｗと間隔ｄをそれぞれ１μｍとし、深さを約４μｍにすると、ｎ型ドリフト領域６の不純物濃度はトレンチ１２が無い場合の約４倍にすることができ、ドリフト領域の抵抗を半分程度に下げられる。同様に、ｗとｄをそれぞれ０．５μｍ、深さを約１μｍとしても、ドリフト領域の抵抗を半減させられる。このような寸法のトレンチ１２を形成することは、従来のリソグラフィーやＲＩＥの技術で可能である。ｗとｄを更に微細にして深さをふかくすれば、ｎ型ドリフト領域６の不純物のドーズ量を２×１０１３ｃｍ−２より大きくすることも可能である。シリコン酸化膜１３の厚さは、トレンチ１２の間隔ｄの１／６程度とするのが適当である。
【００１８】
この例ではトレンチ１２の内部にＳＩＰＯＳ膜１４を埋め込んでいるが、ＳＩＰＯＳ膜の代わりに例えば不純物濃度の低いポリシリコン（多結晶シリコン）を埋め込んでもよい。
【００１９】
本発明の第２の実施形態の高耐圧ＭＯＳＦＥＴは、第１の実施形態の図２を図５で置き換えたものである。即ちこの実施形態は、第１の実施形態においてＳＩＰＯＳ膜１４のドレイン側の端とドレイン電極８の間に抵抗１５を挿入したものである。ｎ型ドリフト領域６の不純物濃度をできるだけ高くできるように、抵抗１５の値を調節して、ＳＩＰＯＳ膜１４に生じる電位分布を調節することができる。同様に、ＳＩＰＯＳ膜１４のソース側の端とソース電極７（またはゲート電極１０）の間に抵抗を挿入することもできる。
【００２０】
第２の実施形態は、実際には例えば図６のように構成することができる。図６はドレイン周辺の構造を示した断面図である。ＳＩＰＯＳ膜１４のドレイン側の端を延ばして、ドレイン電極８と直接接続している。ＳＩＰＯＳ膜１４の、ドレイン電極８からトレンチ１２までの間の部分が抵抗１５として働く。
【００２１】
図７は、本発明の第３の実施形態の高耐圧ＭＯＳＦＥＴの主要部分を示す平面図である。図７のＩＶ−ＩＶ'断面、Ｖ−Ｖ'断面、ＶＩ−ＶＩ'断面は、それぞれ図２、図３、図４と同じである。この実施形態は、トレンチ１２の幅をドレイン側で細くしたものである。ｎ型ドリフト領域６をドレイン側で太くすることによって、第１の実施形態よりも耐圧を高くすることができる。あるいは、同じ耐圧なら結果的にｎ型ドリフト領域６の不純物総量が多くなり、オン抵抗が更に低くなる。
【００２２】
図８は、本発明の第４の実施形態の高耐圧ＭＯＳＦＥＴの主要部分を示す平面図である。図８のＶＩＩ−ＶＩＩ'断面、ＶＩＩＩ−ＶＩＩＩ'断面、ＩＸ−ＩＸ'断面は、それぞれ図２、図３、図４と同様である。この実施形態は、トレンチ１２の幅をソース側からドレイン側へ向かってしだいに細くしたものである。第３の実施例と同様に、第１の実施形態よりも耐圧を高くすることができる。あるいは、同じ耐圧ならｎ型ドリフト領域６の不純物総量が多くなり、オン抵抗が更に低くなる。
【００２３】
図９〜図１３は、本発明の第５の実施形態の高耐圧ＭＯＳＦＥＴの主要部分を示す図である。図９は平面図、図１０〜図１３はそれぞれ図９のＸ−Ｘ'断面、ＸＩ−ＸＩ'断面、ＸＩＩ−ＸＩＩ'断面、ＸＩＩＩ−ＸＩＩＩ'断面を示す断面図である。この実施例では、ドリフト領域のドレイン寄りの部分に第２のｎ型ドリフト領域１６を設けている。第２のｎ型ドリフト領域１６のドーズ量はｎ型ドリフト領域６と同程度で、深さはｎ型ドリフト領域６と同じかそれ以上である。この実施例でも、第３や第４の実施例と同様に、ｎ型ドリフト領域の不純物量をソース側よりもドレイン側で多くすることにより、第１の実施形態よりも耐圧を高くすることができる。あるいは、同じ耐圧ならｎ型ドリフト領域の不純物総量が多くなり、オン抵抗が更に低くなる。
【００２４】
図１４、図１５は第６の実施形態を説明する図である。この実施例は第１の実施形態と同じ高耐圧ＭＯＳＦＥＴ（Ｔ１）と、第２の高耐圧ＭＯＳＦＥＴ（Ｔ２）および抵抗（Ｒ１）から構成される。ただし、ＳＩＰＯＳ膜１４とドレイン電極８とは直接は接続しない。図１４はこれらの構成要素に負荷を接続した様子を示している。Ｔ１は第１の実施形態の図２の部分に相当する断面図で示してある。また、図１５は図１４の構成を実現するための平面構造の１例を示したものである。ただし、図１５には負荷は図示していない。
【００２５】
主たる素子である第１の高耐圧ＭＯＳＦＥＴ（Ｔ１）のドリフト領域には、第１の実施形態と同様に複数のトレンチ１２が形成されている。トレンチ１２に埋め込まれたＳＩＰＯＳ膜１４の一端はＴ１のゲート電極１０に接続され、反対の端は第２の高耐圧ＭＯＳＦＥＴ（Ｔ２）のドレイン電極１７および抵抗（Ｒ１）の一端に接続されている。また、Ｔ１とＴ２はソース同士、ゲート同士が接続されている。Ｔ１とＴ２はほぼ同じ耐圧を持つように設計されている。ただし、Ｔ２のオン抵抗は高くてもよい。抵抗Ｒ１の一方の端は高電圧の直流電源（Ｖｄｄ）に接続して使用される。Ｔ１のドレイン電極８と直流電源の間には負荷が接続されている。
【００２６】
例えばゲートの動作電圧Ｖｇを５Ｖとし、直流電源電圧Ｖｄｄを例えば２００Ｖとする。このときＴ１には通常４００Ｖ程度の耐圧が要求され、４０μｍ程度の長さのドリフト領域を要する。抵抗Ｒ１の抵抗値をｒ１、全部のＳＩＰＯＳ膜１４の並列接続の抵抗をｒ２とし、Ｔ２のオン抵抗をｒ３とする。これらの比率ｒ１：ｒ２：ｒ３は、例えば３９：３９００：１になるように形成されている。これらの抵抗値の絶対値は大きい方が望ましい。
【００２７】
すると、ゲートに５Ｖの電圧を印加してオンさせた時、ｒ１：ｒ３＝３９：１（＝（Ｖｄｄ−Ｖｇ）：Ｖｇ）であることによってＴ２のドレイン電圧ｖが５Ｖとなり、ＳＩＰＯＳ膜１４全体の電位が５Ｖになる。このためトレンチ１２の側面に電子が誘起されて蓄積層が生じ、ドリフト抵抗が更に低くなる。Ｔ１全体として低いオン抵抗が実現される。ｒ１：ｒ３は厳密に３９：１でなくても良く、ｒ３／ｒ１が小さすぎなければ同様の効果が得られる。ｒ３／ｒ１をＶｇ／（Ｖｄｄ−Ｖｇ）よりも大きくすると蓄積層を誘起する効果は更に大きくなる。ただし、トレンチ１２に関するいわゆるゲート耐圧に相当する電圧以上にｖが大きくならない範囲で使用する必要がある。
【００２８】
ゲートをオフした状態では、第２の実施形態と同様の状態になり、ｒ１：ｒ２に応じてＳＩＰＯＳ膜１４に電位分布が生じる。ＳＩＰＯＳ膜１４のドレイン側の端ではドレインに近い電位となり、ゲート側の端ではゲートと同電位となり、ＳＩＰＯＳ膜１４全体にゲート側からドレイン側に向かって徐々に高くなる電位勾配が生じている。この事によって、仮にトレンチ１２が無かった場合と比較してＴ１の耐圧を維持するにとどまらず、更に耐圧を高める効果を持つ。第１の実施形態と同様に、２つのトレンチ１２で挟まれたｎ型ドリフト領域６には、両側のトレンチ１２との界面から空乏層が広がるため、ｎ型ドリフト領域６の不純物濃度は高くしておくことができる。
【００２９】
従って、この実施形態では、ｎ型ドリフト領域６の不純物濃度を高く設定できることと、トレンチ１２の側面に電子が誘起されて蓄積層が生じることの２つの効果により、ドリフト領域の抵抗を低くすることができる。
【００３０】
Ｔ１としては第３ないし第５の実施形態の高耐圧ＭＯＳＦＥＴを使ってもよい。
【００３１】
図１６〜図１８は、本発明の第７の実施形態の高耐圧ＭＯＳＦＥＴの主要部分を示す図である。図１６は平面図、図１７、図１８はそれぞれ図１６のＸＩＶ−ＸＩＶ'断面、ＸＶ−ＸＶ'断面を示す断面図である。この実施例は第１の実施形態を一部変形し、ＳＯＩ基板に形成したものである。シリコン基板１８の上に埋め込み酸化膜１９が形成され、その上に高抵抗のｎ−型層２０が形成され、ここに第１の実施形態と同様の高耐圧ＭＯＳＦＥＴが形成されている。この例でも第１の実施形態と同様に、高耐圧を損なわずにｎ型ドリフト領域６の不純物濃度を高くすることができ、従ってドリフト領域の抵抗を下げることができる。なお、ｎ−型層２０の代わりに高抵抗のｐ−型層を用いてもよい。
【００３２】
図１９は本発明を縦型高耐圧ＭＯＳＦＥＴに応用した、第８の実施形態の主要部分を示す断面図である。単結晶シリコンの活性層にｎ型ドリフト層２１が形成され、その表面に選択的にｐ型ボディ領域２２が形成され、更にその表面に高不純物濃度のｎ＋型ソース領域２３が形成されている。ｎ型ドリフト層２１の反対側には高不純物濃度のｎ＋型ドレイン層２４が形成されている。ｐ型ボディ領域２２の上には、ｐ型ボディ領域２２とｎ＋型ソース領域２３の両方に接続するようにソース電極２５が形成され、ｎ＋型ドレイン層２４にはドレイン電極２６が形成されている。また、ｎ＋型ソース領域２３とｎ型ドリフト層２１に挟まれた部分のｐ型ボディ領域２２の表面には、ゲート酸化膜２７を介してゲート電極２８が設けられている。
【００３３】
ｎ型ドリフト層２１にはｎ＋型ドレイン層２４に達する程度の深さの複数のトレンチ２９が形成され、トレンチ２９の側壁には５〜１００ｎｍ程度の厚さのシリコン酸化膜３０が形成され、その内部には高抵抗体膜であるＳＩＰＯＳ膜３１が埋め込まれている。ＳＩＰＯＳ膜３１は底部でｎ＋型ドレイン層２４に接続し、上部でソース電極２５に接続している。この実施例においても、高電圧印加時にｎ型ドリフト層２１内にはトレンチ２９との界面から空乏層が広がるため、高耐圧を損なわずにｎ型ドリフト層２１の不純物濃度を高くすることができ、従ってドリフト領域の抵抗を下げることができる。
【００３４】
以上、本発明をｎチャネル高耐圧ＭＯＳＦＥＴに応用した例について説明したが、ｎ型とｐ型を逆にしてｐチャネル高耐圧ＭＯＳＦＥＴにも応用できることは言うまでもない。また、ＩＧＢＴ等、他の高耐圧半導体装置に応用することもできる。また、ゲートは、図２０の素子のようにトレンチゲート構造にしても良い。
【００３５】
トレンチに埋め込む膜としてはＳＩＰＯＳの代わりに不純物濃度の低い多結晶シリコン膜を用いてもよく、また、他の高抵抗体膜でもよい。
【００３６】
【発明の効果】
以上述べたように本発明の高耐圧半導体装置によれば、ドリフト領域の不純物濃度を高くすることができ、ドリフト抵抗を小さくすることによってオン抵抗が改善された高耐圧半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高耐圧ＭＯＳＦＥＴを示す平面図。
【図２】図１のＩ−Ｉ'断面図。
【図３】図１のＩＩ−ＩＩ'断面図。
【図４】図１のＩＩＩ−ＩＩＩ'断面図。
【図５】本発明の第２の実施形態に係る高耐圧ＭＯＳＦＥＴを示す断面図。
【図６】本発明の第２の実施形態に係る高耐圧ＭＯＳＦＥＴを示す部分断面図。
【図７】本発明の第３の実施形態に係る高耐圧ＭＯＳＦＥＴを示す平面図。
【図８】本発明の第４の実施形態に係る高耐圧ＭＯＳＦＥＴを示す平面図。
【図９】本発明の第５の実施形態に係る高耐圧ＭＯＳＦＥＴを示す平面図。
【図１０】図９のＸ−Ｘ'断面図。
【図１１】図９のＸＩ−ＸＩ'断面図。
【図１２】図９のＸＩＩ−ＸＩＩ'断面図。
【図１３】図９のＸＩＩＩ−ＸＩＩＩ'断面図。
【図１４】本発明の第６の実施形態に係る高耐圧半導体装置の説明図。
【図１５】本発明の一第６の実施形態に係る高耐圧半導体装置の平面図。
【図１６】本発明の第７の実施形態に係る高耐圧ＭＯＳＦＥＴを示す平面図。
【図１７】図１６のＸＩＶ−ＸＩＶ'断面図。
【図１８】図１６のＸＶ−ＸＶ'断面図。
【図１９】本発明の第８の実施形態に係る高耐圧ＭＯＳＦＥＴを示す断面図。
【図２０】従来のＳｕｐｅｒｊｕｎｃｔｉｏｎ高耐圧ＭＯＳＦＥＴの断面図。
【符号の説明】
１…ｐ−型層
２…ｐ型ボディ領域
３…ｎ＋型ソース領域
４…ｎ型バッファ領域
５…ｎ＋型ドレイン領域
６…ｎ型ドリフト領域
７…ソース電極
８…ドレイン電極
９…ゲート酸化膜
１０…ゲート電極
１１…絶縁体膜
１２…トレンチ
１３…シリコン酸化膜
１４…ＳＩＰＯＳ膜
１５…抵抗
１６…第２のｎ型ドリフト領域
１７…ドレイン電極
１８…シリコン基板
１９…埋め込み酸化膜
２０…ｎ−型層
２１…ｎ型ドリフト層
２２…ｐ型ボディ領域
２３…ｎ＋型ソース領域
２４…ｎ＋型ドレイン層
２５…ソース電極
２６…ドレイン電極
２７…ゲート酸化膜
２８…ゲート電極
２９…トレンチ
３０…シリコン酸化膜
３１…ＳＩＰＯＳ膜

Claims (6)

  1. 高抵抗半導体層に形成された高耐圧半導体装置であって、前記高耐圧半導体装置のドリフト領域に、電流の流れる向きに平行な方向に複数のストライプ状の溝が形成され、前記溝の側面および底面には絶縁膜が形成され、前記溝の内部には前記絶縁膜を介して高抵抗体膜が埋め込まれ、前記溝のソース側の端部付近で前記高抵抗体膜はソース電極またはゲート電極に直接または抵抗を介して接続され、前記溝のドレイン側の端部付近で前記高抵抗体膜はドレイン電極に直接または抵抗を介して接続されていることを特徴とする高耐圧半導体装置。
  2. 第1導電型の高抵抗半導体層に形成された高耐圧半導体装置であって、前記高抵抗半導体層の表面に選択的に形成された第２導電型のドリフト領域を持ち、前記ドリフト領域に、電流の流れる向きに平行な方向に複数のストライプ状の溝が形成され、前記溝の側面および底面には絶縁膜が形成され、前記溝の内部には前記絶縁膜を介して高抵抗体膜が埋め込まれ、前記溝のソース側の端部付近で前記高抵抗体膜はソース電極またはゲート電極に直接または抵抗を介して接続され、前記溝のドレイン側の端部付近で前記高抵抗体膜はドレイン電極に直接または抵抗を介して接続されていることを特徴とする高耐圧半導体装置。
  3. 第１の高耐圧ＭＯＳＦＥＴと、第２の高耐圧ＭＯＳＦＥＴと、一端が前記第２の高耐圧ＭＯＳＦＥＴのドレイン電極に接続され他端が負荷を介して前記第１の高耐圧ＭＯＳＦＥＴのドレイン電極に接続するための抵抗とを備え、前記第１の高耐圧ＭＯＳＦＥＴのドリフト領域に、電流の流れる向きに平行な方向に複数のストライプ状の溝が形成され、前記溝の側面および底面には絶縁膜が形成され、前記溝の内部には前記絶縁膜を介して高抵抗体膜が埋め込まれ、前記第１の高耐圧ＭＯＳＦＥＴと前記第２の高耐圧ＭＯＳＦＥＴとは共通のソース電極と共通のゲート電極を持ち、前記溝のソース側の端部付近で前記高抵抗体膜は前記第１の高耐圧ＭＯＳＦＥＴの前記ゲート電極に直接接続され、前記溝のドレイン側の端部付近で前記高抵抗体膜は、前記第２の高耐圧ＭＯＳＦＥＴのドレイン電極に直接接続されるとともに前記抵抗の一端に接続されていることを特徴とする高耐圧半導体装置。
  4. 前記第１の高耐圧ＭＯＳＦＥＴと前記第２の高耐圧ＭＯＳＦＥＴとは、共通の半導体層を用いて形成されている請求項３に記載の高耐圧半導体装置。
  5. 高抵抗半導体層に形成された高耐圧半導体装置であって、前記高耐圧半導体装置のドリフト領域に、電流の流れる向きに平行な方向に複数のストライプ状の溝が形成され、前記溝の側面には絶縁膜が形成され、前記溝の内部には高抵抗体膜が埋め込まれ、前記溝のソース側の端部付近で前記高抵抗体膜はソース電極またはゲート電極に直接または抵抗を介して接続され、前記溝のドレイン側の端部で前記高抵抗体膜はドレイン領域に接続されていることを特徴とする高耐圧半導体装置。
  6. 前記高抵抗体膜は半絶縁性多結晶シリコン（ＳＩＰＯＳ）または多結晶シリコンからなる請求項１から請求項５までのいずれかに記載の高耐圧半導体装置。
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