JPH08250731A - 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ - Google Patents
高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔInfo
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- JPH08250731A JPH08250731A JP7351586A JP35158695A JPH08250731A JP H08250731 A JPH08250731 A JP H08250731A JP 7351586 A JP7351586 A JP 7351586A JP 35158695 A JP35158695 A JP 35158695A JP H08250731 A JPH08250731 A JP H08250731A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】 ブレイクダウン電圧を高く維持したまま、
低いオン抵抗を実現するバーチカルトレンチ型ＭＯＳＦ
ＥＴを提供する。 【解決手段】 トレンチ内に形成されたゲートを有す
る、スイッチングＭＯＳＦＥＴが、前記トレンチに隣接
する比較的高い抵抗率の領域と、トレンチから離れたと
ころに設けられる比較的低抵抗率の領域とを有するドレ
インを有する。ドレインは、ＭＯＳＦＥＴセルの中央領
域における抵抗率よりも更に低い抵抗率を有するデルタ
層も含む。高い抵抗率の領域によって、トレンチのエッ
ジ部分（特にコーナー部分）における電界強度が制限さ
れ、ゲート酸化層が損なわれることが回避される。中央
部のデルタ層によって、ブレークダウンの発生がゲート
酸化層から離れたＭＯＳＦＥＴセルの中央部近傍に集中
するようにされ、かつオン状態のときにＭＯＳＦＥＴの
抵抗率を下げる効果が得られる。
低いオン抵抗を実現するバーチカルトレンチ型ＭＯＳＦ
ＥＴを提供する。 【解決手段】 トレンチ内に形成されたゲートを有す
る、スイッチングＭＯＳＦＥＴが、前記トレンチに隣接
する比較的高い抵抗率の領域と、トレンチから離れたと
ころに設けられる比較的低抵抗率の領域とを有するドレ
インを有する。ドレインは、ＭＯＳＦＥＴセルの中央領
域における抵抗率よりも更に低い抵抗率を有するデルタ
層も含む。高い抵抗率の領域によって、トレンチのエッ
ジ部分（特にコーナー部分）における電界強度が制限さ
れ、ゲート酸化層が損なわれることが回避される。中央
部のデルタ層によって、ブレークダウンの発生がゲート
酸化層から離れたＭＯＳＦＥＴセルの中央部近傍に集中
するようにされ、かつオン状態のときにＭＯＳＦＥＴの
抵抗率を下げる効果が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチの中に形
成されたゲートを有する電流スイッチングＭＯＳＦＥＴ
に関し、特に、ターンオン時の抵抗率が低いトレンチ型
ＭＯＳＦＥＴに関する。さらに、１９９４年１２月３０
日出願の米国特許出願第０８／３６７，１２７号にも本
発明に関連する技術が開示されており、同出願の明細書
を参照されたい。
成されたゲートを有する電流スイッチングＭＯＳＦＥＴ
に関し、特に、ターンオン時の抵抗率が低いトレンチ型
ＭＯＳＦＥＴに関する。さらに、１９９４年１２月３０
日出願の米国特許出願第０８／３６７，１２７号にも本
発明に関連する技術が開示されており、同出願の明細書
を参照されたい。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは自動車の電子技
術、ディスクドライブ、及びパワーサプライ等の様々な
応用分野に於て広く使用されている。一般に、これらの
デバイスはスイッチとして機能し、電源を負荷に接続す
るために用いられる。スイッチがオン状態にあるときに
は、デバイスの抵抗はできる限り低く抑えることが重要
である。抵抗が高いと、電力が無駄に消費され、かつ過
剰な熱が生成されることになる。
術、ディスクドライブ、及びパワーサプライ等の様々な
応用分野に於て広く使用されている。一般に、これらの
デバイスはスイッチとして機能し、電源を負荷に接続す
るために用いられる。スイッチがオン状態にあるときに
は、デバイスの抵抗はできる限り低く抑えることが重要
である。抵抗が高いと、電力が無駄に消費され、かつ過
剰な熱が生成されることになる。
【０００３】現在使用されているパワーＭＯＳＦＥＴの
普通のタイプのものは図１に断面が示されているよう
な、プレナー型のＤＭＯＳデバイスである。電流はソー
ス領域１２からＰ−ボディ領域１４の内部に形成された
チャネル領域を通ってＮ−エピタキシャル層１６に流れ
る。チャネル領域に於ける電流はゲート１８によって制
御される。電流はチャネル領域を流れた後、Ｎ−エピタ
キシャル層１６を通して基板２０に流れるが、この基板
２０はデバイスのドレインを形成する。寄生の接合型電
界効果トランジスタ（ＪＦＥＴ）は、Ｎ−エピタキシャ
ル層１６の介入領域の一方の側にＰ−ボディ領域１４が
存在することによって形成される。Ｐ−ボディ領域１４
とＮ−エピタキシャル層１６との接合部近傍の空乏層２
２は電流経路を押しつぶして電流を妨げ、これによって
この領域於ける抵抗値を上昇させる。電流がＮ−エピタ
キシャル層１６を通して下方向に進行するにつれ、電流
経路は横に拡がって抵抗は低減する。
普通のタイプのものは図１に断面が示されているよう
な、プレナー型のＤＭＯＳデバイスである。電流はソー
ス領域１２からＰ−ボディ領域１４の内部に形成された
チャネル領域を通ってＮ−エピタキシャル層１６に流れ
る。チャネル領域に於ける電流はゲート１８によって制
御される。電流はチャネル領域を流れた後、Ｎ−エピタ
キシャル層１６を通して基板２０に流れるが、この基板
２０はデバイスのドレインを形成する。寄生の接合型電
界効果トランジスタ（ＪＦＥＴ）は、Ｎ−エピタキシャ
ル層１６の介入領域の一方の側にＰ−ボディ領域１４が
存在することによって形成される。Ｐ−ボディ領域１４
とＮ−エピタキシャル層１６との接合部近傍の空乏層２
２は電流経路を押しつぶして電流を妨げ、これによって
この領域於ける抵抗値を上昇させる。電流がＮ−エピタ
キシャル層１６を通して下方向に進行するにつれ、電流
経路は横に拡がって抵抗は低減する。
【０００４】バーチカル電流デバイスの別の形態に於て
は、ゲートは「トレンチ」の中に形成される。このよう
なデバイスはＭＯＳＦＥＴの１つのセル１００の断面図
である図２、及びそのセルの底面図である図３に於て示
されている。ゲート１０２及び１０４はトレンチの中に
形成され、ゲート酸化層１０６及び１０８によってそれ
ぞれ外囲されている。トレンチゲートは（図３にその一
部が示されているように）、正多角形のアレイのような
格子パターンの中に形成されていることが多く、この各
格子は１つの相互接続ゲートとなる（ゲート１０２及び
１０４も同様である）。トレンチゲートは、一連の平行
なストライプ形状として形成されることもある。
は、ゲートは「トレンチ」の中に形成される。このよう
なデバイスはＭＯＳＦＥＴの１つのセル１００の断面図
である図２、及びそのセルの底面図である図３に於て示
されている。ゲート１０２及び１０４はトレンチの中に
形成され、ゲート酸化層１０６及び１０８によってそれ
ぞれ外囲されている。トレンチゲートは（図３にその一
部が示されているように）、正多角形のアレイのような
格子パターンの中に形成されていることが多く、この各
格子は１つの相互接続ゲートとなる（ゲート１０２及び
１０４も同様である）。トレンチゲートは、一連の平行
なストライプ形状として形成されることもある。
【０００５】ＭＯＳＦＥＴ１００は、Ｎ−エピタキシャ
ル層１１０に形成された二重拡散デバイスである。Ｎ＋
ソース領域にはエピタキシャル層１１０の表面に形成さ
れ、これはＰ＋コンタクト領域１１４も同様である。Ｐ
−ボディ領域１１６はＮ＋ソース領域１１２及びＰ＋コ
ンタクト領域１１４の下に配置される。金属ソースコン
タクト１１８はソース領域１１２と接触し、かつソース
領域１１２をＰ＋コンタクト領域１１４及びＰ−ボディ
領域１１６にショートする。
ル層１１０に形成された二重拡散デバイスである。Ｎ＋
ソース領域にはエピタキシャル層１１０の表面に形成さ
れ、これはＰ＋コンタクト領域１１４も同様である。Ｐ
−ボディ領域１１６はＮ＋ソース領域１１２及びＰ＋コ
ンタクト領域１１４の下に配置される。金属ソースコン
タクト１１８はソース領域１１２と接触し、かつソース
領域１１２をＰ＋コンタクト領域１１４及びＰ−ボディ
領域１１６にショートする。
【０００６】Ｎ−エピタキシャル層１１０は基板１２０
上に形成され、ドレインコンタクト（図示せず）は基板
１２０の底部に配置される。ゲート１０２及び１０４に
対するコンタクト部分も同様に図示されていないが、こ
れは一般的にはトレンチの外部の導電性ゲート材料を延
ばし、各セルから離れた位置に金属のコンタクト部分を
形成することによって形成される。ゲートは燐若しくは
ホウ素でドープされたポリシリコン製であるのが一般的
である。
上に形成され、ドレインコンタクト（図示せず）は基板
１２０の底部に配置される。ゲート１０２及び１０４に
対するコンタクト部分も同様に図示されていないが、こ
れは一般的にはトレンチの外部の導電性ゲート材料を延
ばし、各セルから離れた位置に金属のコンタクト部分を
形成することによって形成される。ゲートは燐若しくは
ホウ素でドープされたポリシリコン製であるのが一般的
である。
【０００７】Ｎ−エピタキシャル層１１０の基板１２０
とＰ−ボディ１１６との間の領域１１１は、一般に基板
１２０よりも薄くＮ型不純物のドープを成される。これ
によってＭＯＳＦＥＴ１００の高電圧に対する耐性が増
加する。領域１１１は「薄いドープをなされた領域」若
しくは「ドリフト領域」とよばれることもある。（ドリ
フトとは電界に於けるキャリアの移動を指す。）ドリフ
ト領域１１１及び基板１２０はＭＯＳＦＥＴ１００のド
レインを構成する。
とＰ−ボディ１１６との間の領域１１１は、一般に基板
１２０よりも薄くＮ型不純物のドープを成される。これ
によってＭＯＳＦＥＴ１００の高電圧に対する耐性が増
加する。領域１１１は「薄いドープをなされた領域」若
しくは「ドリフト領域」とよばれることもある。（ドリ
フトとは電界に於けるキャリアの移動を指す。）ドリフ
ト領域１１１及び基板１２０はＭＯＳＦＥＴ１００のド
レインを構成する。
【０００８】ＭＯＳＦＥＴはＮ−チャネルＭＯＳＦＥＴ
である。正の電圧がゲート１０２に印加されると、ゲー
ト酸化層１０６に隣接するＰ−ボディ領域１１６の内部
のチャネル領域が反転し、ソース領域１１２と基板１２
０との間に電位差がある場合には、電子がソース領域が
チャネル領域を通ってドリフト領域１１１に流れる。ド
リフト領域１１１に於ては、一定の角度で対角方向に広
がって流れる電子があり、この電子は基板１２０に衝当
した後、更に垂直方向にドレインに向かって流れる。他
の電流はドリフト領域１１１を通してまっすぐに流れ、
電流の一部はゲート１０２の下側を流れて、ドリフト領
域１１１を通して下向きに流れる。
である。正の電圧がゲート１０２に印加されると、ゲー
ト酸化層１０６に隣接するＰ−ボディ領域１１６の内部
のチャネル領域が反転し、ソース領域１１２と基板１２
０との間に電位差がある場合には、電子がソース領域が
チャネル領域を通ってドリフト領域１１１に流れる。ド
リフト領域１１１に於ては、一定の角度で対角方向に広
がって流れる電子があり、この電子は基板１２０に衝当
した後、更に垂直方向にドレインに向かって流れる。他
の電流はドリフト領域１１１を通してまっすぐに流れ、
電流の一部はゲート１０２の下側を流れて、ドリフト領
域１１１を通して下向きに流れる。
【０００９】ゲート１０２は導電性材料でドープされ
る。ＭＯＳＦＥＴ１００はＮ−チャネルＭＯＳＦＥＴな
ので、ゲート１０２には燐でドープされたポリシリコン
が用いられ得る。ゲート１０２は、ゲート酸化層１０６
によってＭＯＳＦＥＴ１００の他の部分から絶縁され
る。ゲート酸化層１０６の厚みはＭＯＳＦＥＴ１００の
閾値電圧を設定するべく選択され、また、これはＭＯＳ
ＦＥＴ１００のブレイクダウン電圧にも影響を与える。
ＭＯＳＦＥＴ１００のようなパワーＭＯＳＦＥＴのブレ
イクダウン電圧は２００Ｖよりも低く、６０Ｖ前後であ
ることが一般的である。
る。ＭＯＳＦＥＴ１００はＮ−チャネルＭＯＳＦＥＴな
ので、ゲート１０２には燐でドープされたポリシリコン
が用いられ得る。ゲート１０２は、ゲート酸化層１０６
によってＭＯＳＦＥＴ１００の他の部分から絶縁され
る。ゲート酸化層１０６の厚みはＭＯＳＦＥＴ１００の
閾値電圧を設定するべく選択され、また、これはＭＯＳ
ＦＥＴ１００のブレイクダウン電圧にも影響を与える。
ＭＯＳＦＥＴ１００のようなパワーＭＯＳＦＥＴのブレ
イクダウン電圧は２００Ｖよりも低く、６０Ｖ前後であ
ることが一般的である。
【００１０】トレンチ型のＭＯＳＦＥＴを魅力的なもの
にしている特徴のひとつは、上記のように電流がＭＯＳ
ＦＥＴのチャネルを通して垂直に流れる点である。これ
によって、図１に示すプレナＤＭＯＳデバイスのよう
な、電流がチャネルを水平に流れドレインを通して垂直
に流れるＭＯＳＦＥＴよりも、高いパッキング密度が得
られる。セル密度がより高いものになることは、基板の
単位面積当たりのデバイス数が増えることを一般には意
味し、またＭＯＳＦＥＴは平行に接続されるので、デバ
イスのオン抵抗が低下することにもなる。
にしている特徴のひとつは、上記のように電流がＭＯＳ
ＦＥＴのチャネルを通して垂直に流れる点である。これ
によって、図１に示すプレナＤＭＯＳデバイスのよう
な、電流がチャネルを水平に流れドレインを通して垂直
に流れるＭＯＳＦＥＴよりも、高いパッキング密度が得
られる。セル密度がより高いものになることは、基板の
単位面積当たりのデバイス数が増えることを一般には意
味し、またＭＯＳＦＥＴは平行に接続されるので、デバ
イスのオン抵抗が低下することにもなる。
【００１１】図２に示すＭＯＳＦＥＴ１００に於ては、
Ｐ＋コンタクト領域１１４が非常に浅い形状となってお
り、Ｐ−ボディ領域１１６の下側接合部まで延びていな
い。これによって、Ｐ−型ドーパントがチャネル領域ま
で届かないようになり、デバイスの閾値電圧を高め、デ
バイスのターンオン特性を、動作毎にＰ＋コンタクト領
域１１４のアライメントに応じて変化させることができ
ることになる。しかし、Ｐ＋領域１１４を浅くすると、
デバイスはターンオフ時に比較的に低い電圧（例えば１
０Ｖ）にしか耐えられなくなる。これは、Ｐ−ボディ領
域１１６とドリフト領域１１１の接合部の周りに広がる
空乏層がトレンチのコーナー部分を（例えば図２に示す
コーナー１２２）十分にプロテクトしないからである。
この結果、トレンチの近傍に於てなだれ降服が発生しゲ
ート酸化層１０６を損ない得るキャリアの発生率が高く
なり、最悪の場合には、ゲート酸化層１０６が破壊され
ることにもなる。従って、図３に示すＭＯＳＦＥＴが低
電圧デバイスとしては最良のものであるといえる。
Ｐ＋コンタクト領域１１４が非常に浅い形状となってお
り、Ｐ−ボディ領域１１６の下側接合部まで延びていな
い。これによって、Ｐ−型ドーパントがチャネル領域ま
で届かないようになり、デバイスの閾値電圧を高め、デ
バイスのターンオン特性を、動作毎にＰ＋コンタクト領
域１１４のアライメントに応じて変化させることができ
ることになる。しかし、Ｐ＋領域１１４を浅くすると、
デバイスはターンオフ時に比較的に低い電圧（例えば１
０Ｖ）にしか耐えられなくなる。これは、Ｐ−ボディ領
域１１６とドリフト領域１１１の接合部の周りに広がる
空乏層がトレンチのコーナー部分を（例えば図２に示す
コーナー１２２）十分にプロテクトしないからである。
この結果、トレンチの近傍に於てなだれ降服が発生しゲ
ート酸化層１０６を損ない得るキャリアの発生率が高く
なり、最悪の場合には、ゲート酸化層１０６が破壊され
ることにもなる。従って、図３に示すＭＯＳＦＥＴが低
電圧デバイスとしては最良のものであるといえる。
【００１２】図４に示すのは、更に変形を加えたＭＯＳ
ＦＥＴ１００であり、ここではＰ＋ボディコンタクト領
域１１４がＰ−ボディ領域１１６の下側接合部のすぐ上
まで延びている。この領域に於けるＰイオン濃度を高め
ることによって、空乏領域の大きさが増加し、これによ
って、トレンチのコーナー部分１２２の回りに追加的な
シールドが与えられることになる。しかし、デバイスが
ブレイクダウン状態にされる場合に於ては、ゲート酸化
層１０６の近傍に於てキャリアが発生し易くなり、ゲー
ト酸化層が損なわれることになりうる。
ＦＥＴ１００であり、ここではＰ＋ボディコンタクト領
域１１４がＰ−ボディ領域１１６の下側接合部のすぐ上
まで延びている。この領域に於けるＰイオン濃度を高め
ることによって、空乏領域の大きさが増加し、これによ
って、トレンチのコーナー部分１２２の回りに追加的な
シールドが与えられることになる。しかし、デバイスが
ブレイクダウン状態にされる場合に於ては、ゲート酸化
層１０６の近傍に於てキャリアが発生し易くなり、ゲー
ト酸化層が損なわれることになりうる。
【００１３】図５〜図７に示すような構成に於ては、ブ
レイクダウンに関する特性が著しく改善される。このよ
うな構成は、Ｂｕｌｕｃｅａ等に付与された米国特許第
５，０７２，２６６号明細書に記載されている。ＭＯＳ
ＦＥＴ３００に於ては、Ｐ＋領域１１４がトレンチの底
部より更に低いところまで伸び、セルの中央部に深く、
濃いドープをなされたＰ領域を形成する。これによって
コーナー部分１２２に於て追加的なシールドがなされる
一方、キャリアの発生は、Ｐ＋領域１１４の下側端部３
０２に比較的集中するようになるという利点が生ずる。
これは、端部３０２の下側で電界が強められ、これによ
ってゲート酸化層１０６に隣接した場所でなく、前記の
場所若しくは接合部の湾曲に沿った部分に於てキャリア
が発生するためである。ゲート酸化１０６に掛かる負担
が低減し、高電圧下で使用した場合のＭＯＳＦＥＴ３０
０の信頼性が改善される。これは、たとえデバイスの接
合部に於ける実際のブレイクダウン電圧が低減してしま
う場合であってもいえることである。
レイクダウンに関する特性が著しく改善される。このよ
うな構成は、Ｂｕｌｕｃｅａ等に付与された米国特許第
５，０７２，２６６号明細書に記載されている。ＭＯＳ
ＦＥＴ３００に於ては、Ｐ＋領域１１４がトレンチの底
部より更に低いところまで伸び、セルの中央部に深く、
濃いドープをなされたＰ領域を形成する。これによって
コーナー部分１２２に於て追加的なシールドがなされる
一方、キャリアの発生は、Ｐ＋領域１１４の下側端部３
０２に比較的集中するようになるという利点が生ずる。
これは、端部３０２の下側で電界が強められ、これによ
ってゲート酸化層１０６に隣接した場所でなく、前記の
場所若しくは接合部の湾曲に沿った部分に於てキャリア
が発生するためである。ゲート酸化１０６に掛かる負担
が低減し、高電圧下で使用した場合のＭＯＳＦＥＴ３０
０の信頼性が改善される。これは、たとえデバイスの接
合部に於ける実際のブレイクダウン電圧が低減してしま
う場合であってもいえることである。
【００１４】図６に示すのは、図５に示すセルの左半分
の断面図であって、隣接するセルの一部も示されてい
る。図７に示すのは同等のＰ−チャネルデバイスであ
る。図６は、ゲート１０２と１０４との接続をなすため
にゲート金属領域１２１がどのように用いられているか
を示したものである。
の断面図であって、隣接するセルの一部も示されてい
る。図７に示すのは同等のＰ−チャネルデバイスであ
る。図６は、ゲート１０２と１０４との接続をなすため
にゲート金属領域１２１がどのように用いられているか
を示したものである。
【００１５】ＭＯＳＦＥＴ３００に於ける深い中央Ｐ＋
領域１１４は、有害な影響を著しく低減させる一方で、
好ましくない影響も与える。第１に、セル密度を上げる
とホウ素イオンがチャネル領域に導入されてしまうた
め、セル密度の上昇に制限を加える点である。上記のよ
うに、これによってＭＯＳＦＥＴの閾値電圧が高くなる
傾向がある。第２に、Ｐ＋領域１１４が存在することに
よって、電子の流れがチャネルから流れてドリフト領域
１１１にはいるときに電子の流れに対するピンチ抵抗が
生じる傾向がある点である。（例えば図２に示すよう
な）深いＰ＋領域を含まない実施例に於いては、電流経
路はドリフト領域１１１に達したとき拡がる。このよう
に電流が広がって流れることによって、Ｎエピタキシャ
ル層１１０に於ける単位面積当たりの平均電流が低下
し、ＭＯＳＦＥＴのオン抵抗も減ることになる。従っ
て、深い中央Ｐ＋領域が存在すると電流経路の拡がりが
制限され、オン抵抗が高くなる。
領域１１４は、有害な影響を著しく低減させる一方で、
好ましくない影響も与える。第１に、セル密度を上げる
とホウ素イオンがチャネル領域に導入されてしまうた
め、セル密度の上昇に制限を加える点である。上記のよ
うに、これによってＭＯＳＦＥＴの閾値電圧が高くなる
傾向がある。第２に、Ｐ＋領域１１４が存在することに
よって、電子の流れがチャネルから流れてドリフト領域
１１１にはいるときに電子の流れに対するピンチ抵抗が
生じる傾向がある点である。（例えば図２に示すよう
な）深いＰ＋領域を含まない実施例に於いては、電流経
路はドリフト領域１１１に達したとき拡がる。このよう
に電流が広がって流れることによって、Ｎエピタキシャ
ル層１１０に於ける単位面積当たりの平均電流が低下
し、ＭＯＳＦＥＴのオン抵抗も減ることになる。従っ
て、深い中央Ｐ＋領域が存在すると電流経路の拡がりが
制限され、オン抵抗が高くなる。
【００１６】
【発明が解決しようとする課題】従って、本発明の目的
は、深いＰ＋領域による改善されたブレイクダウンに関
する特性と、低いオン抵抗とを兼ね備えたバーチカルト
レンチ型ＭＯＳＦＥＴを提供することである。
は、深いＰ＋領域による改善されたブレイクダウンに関
する特性と、低いオン抵抗とを兼ね備えたバーチカルト
レンチ型ＭＯＳＦＥＴを提供することである。
【００１７】
【課題を解決するための手段】本発明のトレンチ型ＭＯ
ＳＦＥＴは、トレンチの中に形成されたゲートと、第１
導電型のソース領域と、前記ソース領域の下に配置され
た第２導電型のボディ領域と、前記ボディ領域の下に配
置された導電型のドレイン領域と、前記ドレイン領域の
外部の「薄いドープをなされた」領域若しくは「ドリフ
ト」領域とを有し、前記ドリフト領域のドーパント濃度
は前記ドレイン領域のドーパント濃度より一般的に低
い。ドレイン領域は基板を有し、または「準バーチカル
型」の実施例に於いては、ドレイン領域は、例えば「シ
ンカー」領域を介して半導体材料の上側表面と接続され
る第１導電型の埋込層を有する。ドレイン領域はエピタ
キシャル層若しくは基板の中に形成される。
ＳＦＥＴは、トレンチの中に形成されたゲートと、第１
導電型のソース領域と、前記ソース領域の下に配置され
た第２導電型のボディ領域と、前記ボディ領域の下に配
置された導電型のドレイン領域と、前記ドレイン領域の
外部の「薄いドープをなされた」領域若しくは「ドリフ
ト」領域とを有し、前記ドリフト領域のドーパント濃度
は前記ドレイン領域のドーパント濃度より一般的に低
い。ドレイン領域は基板を有し、または「準バーチカル
型」の実施例に於いては、ドレイン領域は、例えば「シ
ンカー」領域を介して半導体材料の上側表面と接続され
る第１導電型の埋込層を有する。ドレイン領域はエピタ
キシャル層若しくは基板の中に形成される。
【００１８】ＭＯＳＦＥＴがターンオン状態の時、電流
はトレンチに隣接するボディ領域内部のチャネルを通し
て垂直方向に流れる。
はトレンチに隣接するボディ領域内部のチャネルを通し
て垂直方向に流れる。
【００１９】本発明によればドリフト領域は抵抗率の異
なる複数の領域を有する。比較的高い抵抗率の領域はト
レンチの下側に隣接して設けられたドリフト領域の中に
形成される。高い抵抗率の領域は第１導電型のイオンで
ドープされるが、この時のドーパント濃度は、ドリフト
領域の他の部分の第１導電型のイオンの濃度よりも低い
濃度である。本発明のＭＯＳＦＥＴには様々な配置の実
施例が存在する。例えば、高い抵抗率の領域が実質的に
均一のドーパント濃度（及び抵抗率）を有するもの、若
しくはドーパント濃度が高い抵抗率の領域に於て変化す
る（例えば直線的にまたは他の関数に従って）ものがあ
り得る。高い抵抗率の領域は、ＭＯＳＦＥＴがソース−
ドレイン間に電圧が印加されているときに電界が最大に
達するトレンチの境界部分（例えばコーナー部分）上の
点を、取り囲む形とするべきである。
なる複数の領域を有する。比較的高い抵抗率の領域はト
レンチの下側に隣接して設けられたドリフト領域の中に
形成される。高い抵抗率の領域は第１導電型のイオンで
ドープされるが、この時のドーパント濃度は、ドリフト
領域の他の部分の第１導電型のイオンの濃度よりも低い
濃度である。本発明のＭＯＳＦＥＴには様々な配置の実
施例が存在する。例えば、高い抵抗率の領域が実質的に
均一のドーパント濃度（及び抵抗率）を有するもの、若
しくはドーパント濃度が高い抵抗率の領域に於て変化す
る（例えば直線的にまたは他の関数に従って）ものがあ
り得る。高い抵抗率の領域は、ＭＯＳＦＥＴがソース−
ドレイン間に電圧が印加されているときに電界が最大に
達するトレンチの境界部分（例えばコーナー部分）上の
点を、取り囲む形とするべきである。
【００２０】好適な実施例に於いては、ドリフト領域は
「デルタ」層も有する。このデルタ層は高い抵抗率の領
域に於ける第１導電型イオン濃度よりも高い第１導電型
のイオン濃度でドープをなされるため、高い抵抗率の領
域よりも低い抵抗率を有する。デルタ層はＭＯＳＦＥＴ
セルの中央部分でトレンチから離れた位置に設けられる
のが一般的であり、これはデルタ領域がトレンチに至る
まで、若しくはトレンチよりも下の位置まで延びている
ような実施例に於いても同様である。デルタ層は、それ
を取り囲むドレイン領域の抵抗率よりも高い抵抗率を有
する。
「デルタ」層も有する。このデルタ層は高い抵抗率の領
域に於ける第１導電型イオン濃度よりも高い第１導電型
のイオン濃度でドープをなされるため、高い抵抗率の領
域よりも低い抵抗率を有する。デルタ層はＭＯＳＦＥＴ
セルの中央部分でトレンチから離れた位置に設けられる
のが一般的であり、これはデルタ領域がトレンチに至る
まで、若しくはトレンチよりも下の位置まで延びている
ような実施例に於いても同様である。デルタ層は、それ
を取り囲むドレイン領域の抵抗率よりも高い抵抗率を有
する。
【００２１】トレンチに隣接する高い抵抗率の領域は、
トレンチの境界部分、特に角張ったコーナー部分に沿っ
た電界強度を制限し、これによってゲート酸化層の近傍
で電圧のブレイクダウンが生ずるのを防ぐ効果を与え
る。「デルタ」層は、電圧のブレークダウンの発生を、
ゲート酸化層の表面でなく、ＭＯＳＦＥＴセルの中心部
分の近傍に集中するようにさせる役割を果たしているの
である。即ち、デルタ層によって電流経路の広がりが改
善され、ＭＯＳＦＥＴのオン抵抗が低減されるのであ
る。
トレンチの境界部分、特に角張ったコーナー部分に沿っ
た電界強度を制限し、これによってゲート酸化層の近傍
で電圧のブレイクダウンが生ずるのを防ぐ効果を与え
る。「デルタ」層は、電圧のブレークダウンの発生を、
ゲート酸化層の表面でなく、ＭＯＳＦＥＴセルの中心部
分の近傍に集中するようにさせる役割を果たしているの
である。即ち、デルタ層によって電流経路の広がりが改
善され、ＭＯＳＦＥＴのオン抵抗が低減されるのであ
る。
【００２２】このような技術によって、上記の第２導電
型の深い中心部分の領域に於ける場合のように、セル密
度の上昇を制限することなく、トレンチに於ける電界を
低減することができる。更に、電流経路はトレンチの領
域に於て密でないので、本発明のＭＯＳＦＥＴのオン抵
抗は中央部の深い拡散部分を有する実施例と比較して改
善される。
型の深い中心部分の領域に於ける場合のように、セル密
度の上昇を制限することなく、トレンチに於ける電界を
低減することができる。更に、電流経路はトレンチの領
域に於て密でないので、本発明のＭＯＳＦＥＴのオン抵
抗は中央部の深い拡散部分を有する実施例と比較して改
善される。
【００２３】これとは別に、セル密度があまり重要でな
い場合には、第２導電型の領域はＭＯＳＦＥＴセルの中
央部に形成され、トレンチのエッジ部分に於ける電界強
度を制御するのを助ける形となる。第２導電型の中央部
分の領域は全体で用いられることもあれば、デルタ層と
共に用いられる場合もある。
い場合には、第２導電型の領域はＭＯＳＦＥＴセルの中
央部に形成され、トレンチのエッジ部分に於ける電界強
度を制御するのを助ける形となる。第２導電型の中央部
分の領域は全体で用いられることもあれば、デルタ層と
共に用いられる場合もある。
【００２４】ここで用いられた、「〜より低い」、「〜
より高い位置の」、若しくは「横向きの」等の物理的な
方向若しくは関係を特定する言葉は、トレンチがデバイ
スの上側表面に設けられた形となる図５、図７、及び図
９のように示されたＭＯＳＦＥＴを説明するために用い
られている。これらの表現は、図面上での表示に関する
ものであって、実際のＭＯＳＦＥＴの方向には関係がな
いということを理解されたい。
より高い位置の」、若しくは「横向きの」等の物理的な
方向若しくは関係を特定する言葉は、トレンチがデバイ
スの上側表面に設けられた形となる図５、図７、及び図
９のように示されたＭＯＳＦＥＴを説明するために用い
られている。これらの表現は、図面上での表示に関する
ものであって、実際のＭＯＳＦＥＴの方向には関係がな
いということを理解されたい。
【００２５】
【発明の実施の形態】本発明に基づくＭＯＳＦＥＴの断
面図が図９に示されている。ＭＯＳＦＥＴ４０は、Ｎ＋
ソース領域４１、Ｐ−ボディ領域４２、及びＮドレイン
領域４３を含む。ゲート４４はトレンチ４８の中に形成
され、酸化層４５によってデバイスのアクティブ領域か
ら絶縁されている。Ｐ＋コンタクト領域４６はソース領
域４１に隣接して形成され、領域４１及び４６は金属コ
ンタクト４６Ｍによってショートされている。
面図が図９に示されている。ＭＯＳＦＥＴ４０は、Ｎ＋
ソース領域４１、Ｐ−ボディ領域４２、及びＮドレイン
領域４３を含む。ゲート４４はトレンチ４８の中に形成
され、酸化層４５によってデバイスのアクティブ領域か
ら絶縁されている。Ｐ＋コンタクト領域４６はソース領
域４１に隣接して形成され、領域４１及び４６は金属コ
ンタクト４６Ｍによってショートされている。
【００２６】Ｎドレイン領域４３は、この実施例におい
ては４つの異なる領域を有する。それは基板４３Ｓ、
「ドリフト」領域４３Ｄ、トレンチ４８の一部に隣接し
て設けられた高い抵抗率の領域４３ＨＲ、及び中央「デ
ルタ」層４３ＬＲであって、中央デルタ層４３ＬＲは領
域４３ＨＲと比較して低い抵抗率を有する。
ては４つの異なる領域を有する。それは基板４３Ｓ、
「ドリフト」領域４３Ｄ、トレンチ４８の一部に隣接し
て設けられた高い抵抗率の領域４３ＨＲ、及び中央「デ
ルタ」層４３ＬＲであって、中央デルタ層４３ＬＲは領
域４３ＨＲと比較して低い抵抗率を有する。
【００２７】ここで用いられている「デルタ層」という
言葉は、トレンチ型バーチカルＭＯＳＦＥＴにおけるボ
ディ領域の下層をなす層を意味しており、そのドーパン
ト濃度はデルタ層のすぐ下の領域のドーパント濃度より
も高い。デルタ層の境界部分は、ドーパント濃度の低下
が止まった位置（例えば、ドーパント濃度が一定になる
か若しくは上昇し始める位置）、若しくはデルタ層がボ
ディ領域と接触する位置にある。（デルタ層の形成に用
いられるドーパントの中にはボディ領域まで浸透するも
のもあるが、このときボディ領域を形成するのに用いら
れるドーパントは重複した領域におけるデルタ層ドーパ
ントを補償し逆ドープする。）デルタ層の下側境界面の
位置は、トレンチの底部の上側若しくは下側にあり、セ
ルの中央部における逆の導電型の領域の底部よりも高い
か若しくは低い高さである。デルタ層の上側境界面は、
ボディ領域の下側接合部と一致するか、若しくはボディ
領域の下側接合部よりも下の位置となる。
言葉は、トレンチ型バーチカルＭＯＳＦＥＴにおけるボ
ディ領域の下層をなす層を意味しており、そのドーパン
ト濃度はデルタ層のすぐ下の領域のドーパント濃度より
も高い。デルタ層の境界部分は、ドーパント濃度の低下
が止まった位置（例えば、ドーパント濃度が一定になる
か若しくは上昇し始める位置）、若しくはデルタ層がボ
ディ領域と接触する位置にある。（デルタ層の形成に用
いられるドーパントの中にはボディ領域まで浸透するも
のもあるが、このときボディ領域を形成するのに用いら
れるドーパントは重複した領域におけるデルタ層ドーパ
ントを補償し逆ドープする。）デルタ層の下側境界面の
位置は、トレンチの底部の上側若しくは下側にあり、セ
ルの中央部における逆の導電型の領域の底部よりも高い
か若しくは低い高さである。デルタ層の上側境界面は、
ボディ領域の下側接合部と一致するか、若しくはボディ
領域の下側接合部よりも下の位置となる。
【００２８】ドリフト領域４３Ｄ及び全ての上層をなす
半導体層はエピタキシャル層４７の中に形成され、エピ
タキシャル層４７は基板４３Ｓの上側表面上に形成され
る。トレンチ４８もエピタキシャル層４７の中に形成さ
れる。
半導体層はエピタキシャル層４７の中に形成され、エピ
タキシャル層４７は基板４３Ｓの上側表面上に形成され
る。トレンチ４８もエピタキシャル層４７の中に形成さ
れる。
【００２９】他の実施例においては、ドリフト領域は基
板の中に形成される。更に、トレンチ４８が矩形の断面
を有するが、トレンチの断面の形状はＵ型若しくはＶ型
若しくは他の形状でもよい。
板の中に形成される。更に、トレンチ４８が矩形の断面
を有するが、トレンチの断面の形状はＵ型若しくはＶ型
若しくは他の形状でもよい。
【００３０】図９にはＭＯＳＦＥＴ４０のセルの半分の
断面が示されている。従って、図の左側の端部は概ねゲ
ート４４の中央部となり、５Ｃ−５Ｃに沿った断面はセ
ルの中央部となる。ゲート４４は直線的な、六方晶形
の、若しくは他の型の格子パターンに形成され（図６及
び図７参照）、この場合「セル」はゲート４４の一部分
によって周り全部を囲まれた領域を含むことになる。別
の実施例では、ゲート４４は平行な「ストライプ」形状
に形成される。
断面が示されている。従って、図の左側の端部は概ねゲ
ート４４の中央部となり、５Ｃ−５Ｃに沿った断面はセ
ルの中央部となる。ゲート４４は直線的な、六方晶形
の、若しくは他の型の格子パターンに形成され（図６及
び図７参照）、この場合「セル」はゲート４４の一部分
によって周り全部を囲まれた領域を含むことになる。別
の実施例では、ゲート４４は平行な「ストライプ」形状
に形成される。
【００３１】ＭＯＳＦＥＴ４０の構造は、図１０、図１
１及び図１２を参照することによってより良く理解され
よう。これらの図には３つの垂直な断面におけるＮ−若
しくはＰ−型ドーパントの濃度が示されている。
１及び図１２を参照することによってより良く理解され
よう。これらの図には３つの垂直な断面におけるＮ−若
しくはＰ−型ドーパントの濃度が示されている。
【００３２】図１０に示すのは、図９の５Ａ−５Ａに沿
った、ゲート４４の中央部を通る断面に於けるドーパン
ト濃度である。エピタキシャル層４４の上側表面から下
向きの距離（μｍ単位）を横軸に、ドーパント濃度（ｃ
ｍ-3単位）の１０を底とする対数を縦軸にとっている。
基板４３ＳはＮ−型ドーパントでドープされ、抵抗率が
概ね３．０ｍΩ−ｃｍとなるようにされる。Ｎ−型ドー
パントの濃度は、ドリフト領域４３Ｄに於いては、５×
１０14〜５×１０16ｃｍ-3（例えば６×１０15ｃｍ-3）
に、高抵抗率領域４３ＨＲに於いては、３×１０14〜３
×１０16ｃｍ-3（例えば３×１０15ｃｍ-3）に低下す
る。ドリフト領域４３Ｄ及び高抵抗率領域４３ＨＲに於
けるドーパント濃度がそれぞれ６×１０15、３×１０15
ｃｍ-3であることによって、Ｎ−チャネルのための抵抗
率がそれぞれ０．８ｍΩ−ｃｍ、１．５ｍΩ−ｃｍとな
る。高抵抗率領域４３ＨＲのドーパント濃度は、デルタ
層４３ＬＲのそれよりも低いものであるべきである。
った、ゲート４４の中央部を通る断面に於けるドーパン
ト濃度である。エピタキシャル層４４の上側表面から下
向きの距離（μｍ単位）を横軸に、ドーパント濃度（ｃ
ｍ-3単位）の１０を底とする対数を縦軸にとっている。
基板４３ＳはＮ−型ドーパントでドープされ、抵抗率が
概ね３．０ｍΩ−ｃｍとなるようにされる。Ｎ−型ドー
パントの濃度は、ドリフト領域４３Ｄに於いては、５×
１０14〜５×１０16ｃｍ-3（例えば６×１０15ｃｍ-3）
に、高抵抗率領域４３ＨＲに於いては、３×１０14〜３
×１０16ｃｍ-3（例えば３×１０15ｃｍ-3）に低下す
る。ドリフト領域４３Ｄ及び高抵抗率領域４３ＨＲに於
けるドーパント濃度がそれぞれ６×１０15、３×１０15
ｃｍ-3であることによって、Ｎ−チャネルのための抵抗
率がそれぞれ０．８ｍΩ−ｃｍ、１．５ｍΩ−ｃｍとな
る。高抵抗率領域４３ＨＲのドーパント濃度は、デルタ
層４３ＬＲのそれよりも低いものであるべきである。
【００３３】ゲート４４は濃度５×１０19ｃｍ-3の燐イ
オンでドープされ、典型的には面抵抗２０Ω／面積とな
るようにされる。（Ｐ−チャネルデバイスに於いては、
ゲートはホウ素でドープされる。）トレンチ４８の底部
は、上側表面より概ね１．６μｍ（または１〜３μｍの
範囲）の深さであり、領域４３ＨＲとドリフト領域４３
Ｄの境界は、上側表面より概ね２．６μｍ（または２〜
５μｍの範囲）の深さにある。エピタキシャル層４７
は、概ね５．０μｍの厚みを有する。
オンでドープされ、典型的には面抵抗２０Ω／面積とな
るようにされる。（Ｐ−チャネルデバイスに於いては、
ゲートはホウ素でドープされる。）トレンチ４８の底部
は、上側表面より概ね１．６μｍ（または１〜３μｍの
範囲）の深さであり、領域４３ＨＲとドリフト領域４３
Ｄの境界は、上側表面より概ね２．６μｍ（または２〜
５μｍの範囲）の深さにある。エピタキシャル層４７
は、概ね５．０μｍの厚みを有する。
【００３４】図１１に示すのは、図９の５Ｂ−５Ｂに沿
った、ＭＯＳＦＥＴ４０の断面のドーパント濃度であ
る。基板４３Ｓ及びドリフト領域４３Ｄにおけるドーパ
ント濃度レベルは図１０に示したものと同じである。同
様に、領域４３ＨＲにおけるＮ−型ドーパント濃度も３
×１０15ｃｍ-3のままであるが、領域４３ＨＲは上側表
面から１．２μｍ以内の領域まで、もしくはトレンチの
底部よりも高い位置まで延在している。Ｐ−ボディ４２
におけるドーパント濃度は、領域４３ＨＲとの接合部に
おける６×１０14ｃｍ-3から、ソース領域４１との接合
部における約１×１０17ｃｍ-3まで高められている。ソ
ース領域４１におけるＮ−型ドーパント濃度は、その接
合部分における約１×１０17ｃｍ-3から、構造の上側表
面における２×１０20ｃｍ-3まで上昇している。図１０
及び図１１から、高抵抗率の領域４３ＨＲはトレンチ４
８の底部及び側部の周りに延在し、一般に電界が最大と
なるトレンチ４８のコーナー部分を含む形となっている
のは明らかである。
った、ＭＯＳＦＥＴ４０の断面のドーパント濃度であ
る。基板４３Ｓ及びドリフト領域４３Ｄにおけるドーパ
ント濃度レベルは図１０に示したものと同じである。同
様に、領域４３ＨＲにおけるＮ−型ドーパント濃度も３
×１０15ｃｍ-3のままであるが、領域４３ＨＲは上側表
面から１．２μｍ以内の領域まで、もしくはトレンチの
底部よりも高い位置まで延在している。Ｐ−ボディ４２
におけるドーパント濃度は、領域４３ＨＲとの接合部に
おける６×１０14ｃｍ-3から、ソース領域４１との接合
部における約１×１０17ｃｍ-3まで高められている。ソ
ース領域４１におけるＮ−型ドーパント濃度は、その接
合部分における約１×１０17ｃｍ-3から、構造の上側表
面における２×１０20ｃｍ-3まで上昇している。図１０
及び図１１から、高抵抗率の領域４３ＨＲはトレンチ４
８の底部及び側部の周りに延在し、一般に電界が最大と
なるトレンチ４８のコーナー部分を含む形となっている
のは明らかである。
【００３５】図１２に示すのは、図９の５Ｃ−５Ｃに沿
ったＭＯＳＦＥＴ４０の断面のドーパント濃度であっ
て、この断面はセルの中央部である。また、基板４３Ｓ
及びドリフト領域４３Ｄのドーパント濃度は同じレベル
に保たれている。Ｐ＋コンタクト領域４６はデバイスの
上側表面の部分で最大値である約５×１０18ｃｍ-3に達
するドーパント濃度を有する。Ｐ＋領域４６のすぐ下
は、Ｐ−ボディ領域４２の一部分であって、この領域４
２は２×１０16ｃｍ-3前後のドーパント濃度を有する。
セルの中央部におけるＰ−ボディ領域４２のすぐ下に
は、デルタ層４３ＬＲがあり、これは図９の実線で示さ
れるように、ドリフト領域４３Ｄの普通の部分まで延在
する場合もある。これとは別に領域４３ＨＲの一部分は
デルタ層４３ＬＲをセルの中央部におけるドリフト領域
４３Ｄの普通の部分から隔てている。このことは図９に
おいて破線で示されており、また、別の実施例に於ける
ドーパント濃度は図１２において破線で示されている。
ったＭＯＳＦＥＴ４０の断面のドーパント濃度であっ
て、この断面はセルの中央部である。また、基板４３Ｓ
及びドリフト領域４３Ｄのドーパント濃度は同じレベル
に保たれている。Ｐ＋コンタクト領域４６はデバイスの
上側表面の部分で最大値である約５×１０18ｃｍ-3に達
するドーパント濃度を有する。Ｐ＋領域４６のすぐ下
は、Ｐ−ボディ領域４２の一部分であって、この領域４
２は２×１０16ｃｍ-3前後のドーパント濃度を有する。
セルの中央部におけるＰ−ボディ領域４２のすぐ下に
は、デルタ層４３ＬＲがあり、これは図９の実線で示さ
れるように、ドリフト領域４３Ｄの普通の部分まで延在
する場合もある。これとは別に領域４３ＨＲの一部分は
デルタ層４３ＬＲをセルの中央部におけるドリフト領域
４３Ｄの普通の部分から隔てている。このことは図９に
おいて破線で示されており、また、別の実施例に於ける
ドーパント濃度は図１２において破線で示されている。
【００３６】デルタ層４３ＬＲは、そこでブレイクダウ
ンが発生した場合にゲート酸化領域４５を損ない、また
は破壊する可能性のあるトレンチに隣接した位置でブレ
ークダウンを発生させるのではなく、セルの中央部の領
域においてブレイクダウンが発生するようにするのを確
実にするために設けられるものである。更に、デルタ層
４３ＬＲは低抵抗率の領域であって、領域４３ＨＲの高
い抵抗率をある程度補償するものである。従って、領域
４３ＨＲとデルタ層４３ＬＲとの組み合わせによって、
トレンチを取り囲む比較的高い抵抗率の領域とセル中央
部の比較的低い抵抗率の領域とが形成される。
ンが発生した場合にゲート酸化領域４５を損ない、また
は破壊する可能性のあるトレンチに隣接した位置でブレ
ークダウンを発生させるのではなく、セルの中央部の領
域においてブレイクダウンが発生するようにするのを確
実にするために設けられるものである。更に、デルタ層
４３ＬＲは低抵抗率の領域であって、領域４３ＨＲの高
い抵抗率をある程度補償するものである。従って、領域
４３ＨＲとデルタ層４３ＬＲとの組み合わせによって、
トレンチを取り囲む比較的高い抵抗率の領域とセル中央
部の比較的低い抵抗率の領域とが形成される。
【００３７】図１３〜図２２は本発明に基づきＭＯＳＦ
ＥＴの製造プロセスを示したものである。
ＥＴの製造プロセスを示したものである。
【００３８】図１３に示すように、プロセスは基板１５
０から開始されるが、この基板１５０は５００μｍの厚
みを有し、抵抗率は３ｍΩ−ｃｍである。第１のＮ−エ
ピタキシャル層１５１及び第２のＮ−エピタキシャル層
１５２が続けて基板１５０の上側表面上に成長させられ
る。第１のＮ−エピタキシャル層１５１は、例えば６×
１０15ｃｍ-3の濃度でドープされ、第２のＮ−エピタキ
シャル層１５２は、例えば３×１０15ｃｍ-3の濃度でド
ープされる。好ましくは、基板１５０はエピタキシャル
層１５１及び１５２の成長過程においてエピ・リアクタ
（epi reactor）から除去されないようにしておく。
０から開始されるが、この基板１５０は５００μｍの厚
みを有し、抵抗率は３ｍΩ−ｃｍである。第１のＮ−エ
ピタキシャル層１５１及び第２のＮ−エピタキシャル層
１５２が続けて基板１５０の上側表面上に成長させられ
る。第１のＮ−エピタキシャル層１５１は、例えば６×
１０15ｃｍ-3の濃度でドープされ、第２のＮ−エピタキ
シャル層１５２は、例えば３×１０15ｃｍ-3の濃度でド
ープされる。好ましくは、基板１５０はエピタキシャル
層１５１及び１５２の成長過程においてエピ・リアクタ
（epi reactor）から除去されないようにしておく。
【００３９】別の実施例においては、２つの異なる均一
なドーパント濃度を有するエピタキシャル層を成長させ
るのでなく、エピタキシャル層の少なくとも一部分が成
長させられている間にＮ−型ドーパント濃度を徐々にか
つ単調に低減させて、高い抵抗率の領域を形成する。ド
ーパント濃度は、例えば、基板の濃度から、約３×１０
15ｃｍ-3である表面近傍（例えば約３μｍの深さ）の濃
度まで徐々に低減させることができる。このようなドー
パント濃度の低減は、線形のもしくは他の関数に基づい
て実施され得る。
なドーパント濃度を有するエピタキシャル層を成長させ
るのでなく、エピタキシャル層の少なくとも一部分が成
長させられている間にＮ−型ドーパント濃度を徐々にか
つ単調に低減させて、高い抵抗率の領域を形成する。ド
ーパント濃度は、例えば、基板の濃度から、約３×１０
15ｃｍ-3である表面近傍（例えば約３μｍの深さ）の濃
度まで徐々に低減させることができる。このようなドー
パント濃度の低減は、線形のもしくは他の関数に基づい
て実施され得る。
【００４０】次に、９００℃〜１１００℃の酸素流の中
のような酸化雰囲気において構造を加熱することによっ
て、フィールド酸化層１５３がＮ−エピタキシャル層１
５２の上側表面上に成長させられる。
のような酸化雰囲気において構造を加熱することによっ
て、フィールド酸化層１５３がＮ−エピタキシャル層１
５２の上側表面上に成長させられる。
【００４１】図１４に示すように、フィールド酸化層１
５３はパターニングされ、デバイスのアクティブ領域か
らエッチングされる。フィールド酸化層１５３上の、チ
ップの外側エッジ部分における高電圧終端部、及びポリ
シリコンゲートのバスの接続に使用するための領域が残
される。
５３はパターニングされ、デバイスのアクティブ領域か
らエッチングされる。フィールド酸化層１５３上の、チ
ップの外側エッジ部分における高電圧終端部、及びポリ
シリコンゲートのバスの接続に使用するための領域が残
される。
【００４２】図１５に示すように、酸化層１５４は、汚
染を防止するべく４００Åの厚みに成長させられ、次に
トレンチ領域がフォトレジストによってパターニングさ
れる。次に、トレンチがエッチングされて適当な深さを
有するようにされ、トレンチの底部の下の第２のＮ−エ
ピタキシャル層１５２の厚みが所望の厚みとなるように
される。
染を防止するべく４００Åの厚みに成長させられ、次に
トレンチ領域がフォトレジストによってパターニングさ
れる。次に、トレンチがエッチングされて適当な深さを
有するようにされ、トレンチの底部の下の第２のＮ−エ
ピタキシャル層１５２の厚みが所望の厚みとなるように
される。
【００４３】図１６に示すように、続いて、酸化層１５
４及びフォトレジストが除去される。次に、ゲート酸化
層１５５がトレンチの上側表面も含む構造の上側表面上
に成長させられる。ゲート酸化層１５５はＴＣＡ（トリ
クロロエチレン）のような塩化物を含んだ乾燥した酸素
の中で成長させられる。ゲート酸化層の厚みは８０〜２
０００Åの範囲とされる。
４及びフォトレジストが除去される。次に、ゲート酸化
層１５５がトレンチの上側表面も含む構造の上側表面上
に成長させられる。ゲート酸化層１５５はＴＣＡ（トリ
クロロエチレン）のような塩化物を含んだ乾燥した酸素
の中で成長させられる。ゲート酸化層の厚みは８０〜２
０００Åの範囲とされる。
【００４４】図１７に示すように、ポリシリコンゲート
１５６は被覆されて、トレンチが埋められる。このプロ
セスは好ましくは、化学気相成長プロセスを用いて行わ
れる。次にポリシリコンゲート１５６はエッチングされ
て、平坦な表面に戻される。チップはマスクされ、ポリ
シリコンゲート１５６は、トレンチから露出されており
ゲートコンタクトを形成している領域を保護する。ポリ
シリコンゲート１５６は燐でドープされ、面抵抗が２０
Ω／面積となるようにされる。このドーピングはエッチ
バックの前後に行われる。１つの方法によれば、トレン
チがエッチングされる前に、ポリシリコンゲート１５６
をＰＯＣl3で「プリデッピング（predepping）」するこ
とによってドーピングがなされる。別の実施例において
は、ゲートが、その形成過程においてｉｎ ｓｉｔｕで
ドーピングされる。
１５６は被覆されて、トレンチが埋められる。このプロ
セスは好ましくは、化学気相成長プロセスを用いて行わ
れる。次にポリシリコンゲート１５６はエッチングされ
て、平坦な表面に戻される。チップはマスクされ、ポリ
シリコンゲート１５６は、トレンチから露出されており
ゲートコンタクトを形成している領域を保護する。ポリ
シリコンゲート１５６は燐でドープされ、面抵抗が２０
Ω／面積となるようにされる。このドーピングはエッチ
バックの前後に行われる。１つの方法によれば、トレン
チがエッチングされる前に、ポリシリコンゲート１５６
をＰＯＣl3で「プリデッピング（predepping）」するこ
とによってドーピングがなされる。別の実施例において
は、ゲートが、その形成過程においてｉｎ ｓｉｔｕで
ドーピングされる。
【００４５】図１８に示すように、Ｐ−ボディ１５７
は、３７〜１５０ＫｅＶのエネルギで５×１０13ｃｍ-3
の硼素イオンを、ブランケット注入によりゲート酸化層
１５５を通して注入される。次に、Ｐ−ボディ１５７は
窒素雰囲気の中で１〜６時間９００〜１１００℃で加熱
することによって１．２μｍにされる。これとは別に、
マスクを用いてＰ−ボディ注入をデバイスのアクティブ
領域に制限することもできる。
は、３７〜１５０ＫｅＶのエネルギで５×１０13ｃｍ-3
の硼素イオンを、ブランケット注入によりゲート酸化層
１５５を通して注入される。次に、Ｐ−ボディ１５７は
窒素雰囲気の中で１〜６時間９００〜１１００℃で加熱
することによって１．２μｍにされる。これとは別に、
マスクを用いてＰ−ボディ注入をデバイスのアクティブ
領域に制限することもできる。
【００４６】図１９に示すように、酸化層１５５の上側
表面はマスクされて、ソース領域１５８は４０〜８０Ｋ
ｅＶのエネルギで４×１０15〜１×１０の16ｃｍ-2の注
入をなされる。ソース領域１５８は１５〜６０分間９０
０〜１１００℃で加熱される。次に、ホウ素燐珪酸ガラ
ス（ＢＰＳＧ）層１５９が構造の上側表面上に３０００
〜１００００Åの厚みで被着される。
表面はマスクされて、ソース領域１５８は４０〜８０Ｋ
ｅＶのエネルギで４×１０15〜１×１０の16ｃｍ-2の注
入をなされる。ソース領域１５８は１５〜６０分間９０
０〜１１００℃で加熱される。次に、ホウ素燐珪酸ガラ
ス（ＢＰＳＧ）層１５９が構造の上側表面上に３０００
〜１００００Åの厚みで被着される。
【００４７】図２０に示すように、ＢＰＳＧ層１５９及
び下層をなす酸化層はフォトレジストを用いてパターニ
ングされ、エッチングされてコンタクトマスクを形成す
る。次に、Ｎデルタ層１６０にコンタクトマスクを通し
て注入がなされる。Ｎデルタ層１６０は６０〜１５０Ｋ
ｅＶのエネルギで１×１０12〜５×１０13ｃｍ-2の燐イ
オンを注入される。
び下層をなす酸化層はフォトレジストを用いてパターニ
ングされ、エッチングされてコンタクトマスクを形成す
る。次に、Ｎデルタ層１６０にコンタクトマスクを通し
て注入がなされる。Ｎデルタ層１６０は６０〜１５０Ｋ
ｅＶのエネルギで１×１０12〜５×１０13ｃｍ-2の燐イ
オンを注入される。
【００４８】図２１に示すように、Ｐ＋コンタクト領域
１６１に同じマスクを通しての注入が行われるが、これ
は２０〜８０Ｋｅｖエネルギーで８×１０14〜５×１０
15ｃｍ-2のホウ素イオンを用いて行われる。次に、構造
は１５〜３０分間９００〜１１００℃の熱処理を受け
る。このプロセスによってＮデルタ層１６０が活性化さ
れ、ＢＰＳＧ層１５９がフローされる。
１６１に同じマスクを通しての注入が行われるが、これ
は２０〜８０Ｋｅｖエネルギーで８×１０14〜５×１０
15ｃｍ-2のホウ素イオンを用いて行われる。次に、構造
は１５〜３０分間９００〜１１００℃の熱処理を受け
る。このプロセスによってＮデルタ層１６０が活性化さ
れ、ＢＰＳＧ層１５９がフローされる。
【００４９】図２２に示すように、金属層１６２がスパ
ッタリングによって１〜４μｍの厚みで被着される。金
属層１６２は好ましくは２％の銅及び２％のシリコンを
有するアルミニウムである。金属層１６２は、適当にエ
ッチングされて、構造体はＳｉ3Ｎ4もしくはＢＰＳＧの
不活性化層（図示せず）で覆われることになる。
ッタリングによって１〜４μｍの厚みで被着される。金
属層１６２は好ましくは２％の銅及び２％のシリコンを
有するアルミニウムである。金属層１６２は、適当にエ
ッチングされて、構造体はＳｉ3Ｎ4もしくはＢＰＳＧの
不活性化層（図示せず）で覆われることになる。
【００５０】上記のプロセスにおいて、コンタクトマス
クはＮデルタ層１６０及びＰ＋コンタクト領域１６１の
注入に於けるマスクとして使用される。別の実施例で
は、Ｎデルタ層１６０及びＰ＋コンタクト領域１６１は
それぞれ各領域のマスクを通して注入がなされる。ま
た、注入の実施順序を変えることもできる。例えば、Ｎ
デルタ層１６０の注入は、Ｐ−ボディ１５７の注入（図
１８）の後で、かつソース領域１５８の注入の直ぐ前に
行うようにすることもできる。
クはＮデルタ層１６０及びＰ＋コンタクト領域１６１の
注入に於けるマスクとして使用される。別の実施例で
は、Ｎデルタ層１６０及びＰ＋コンタクト領域１６１は
それぞれ各領域のマスクを通して注入がなされる。ま
た、注入の実施順序を変えることもできる。例えば、Ｎ
デルタ層１６０の注入は、Ｐ−ボディ１５７の注入（図
１８）の後で、かつソース領域１５８の注入の直ぐ前に
行うようにすることもできる。
【００５１】デルタ層の注入はＰ−ボディ領域の注入及
び拡散の前に行われる。これが完了すると、デルタ層
は、ボディドライブイン拡散の間に拡散し、下側境界面
の深さが深まり、横幅が拡がる。デルタ層が横向きにト
レンチに至るまで延在しない場合は、処理に際してその
寸法がそれなりに小さくなるように考慮しなければなら
ない。
び拡散の前に行われる。これが完了すると、デルタ層
は、ボディドライブイン拡散の間に拡散し、下側境界面
の深さが深まり、横幅が拡がる。デルタ層が横向きにト
レンチに至るまで延在しない場合は、処理に際してその
寸法がそれなりに小さくなるように考慮しなければなら
ない。
【００５２】前述のように、デルタ層はＰ−ボディの形
成に前後して、もしくはソース領域の形成に前後して導
入される。デルタ層、Ｐ−ボディ及びソースの形成順序
に関わりなく、トレンチエッチング及びゲートの形成は
すべての注入処理が終了した後に行われる。例えば、Ｐ
−ボディ、ソース、浅いＰ＋及びデルタ層がトレンチエ
ッチングの前に形成され、その後トレンチ、ゲート酸化
及びゲートが形成され得る。別の実施例では、トレンチ
のエッチングがソース拡散の後で、かつデルタ層注入の
前に行われる。これらのプロセスステップの順序を変え
ることによってＭＯＳＦＥＴの基本的な構造は変わらな
いが、様々な部分の位置合わせミスが累積する危険性が
増し、セル密度が制限されることになる。
成に前後して、もしくはソース領域の形成に前後して導
入される。デルタ層、Ｐ−ボディ及びソースの形成順序
に関わりなく、トレンチエッチング及びゲートの形成は
すべての注入処理が終了した後に行われる。例えば、Ｐ
−ボディ、ソース、浅いＰ＋及びデルタ層がトレンチエ
ッチングの前に形成され、その後トレンチ、ゲート酸化
及びゲートが形成され得る。別の実施例では、トレンチ
のエッチングがソース拡散の後で、かつデルタ層注入の
前に行われる。これらのプロセスステップの順序を変え
ることによってＭＯＳＦＥＴの基本的な構造は変わらな
いが、様々な部分の位置合わせミスが累積する危険性が
増し、セル密度が制限されることになる。
【００５３】注入によってデルタ層を形成する代わり
に、デルタ層を、エピタキシャル層が成長するのと同時
に、高濃度のドーパントで比較的短時間の注入を行うこ
とによって（例えばドーパントの「短いパルス」を与え
ることによって）形成してもよい。
に、デルタ層を、エピタキシャル層が成長するのと同時
に、高濃度のドーパントで比較的短時間の注入を行うこ
とによって（例えばドーパントの「短いパルス」を与え
ることによって）形成してもよい。
【００５４】図２３に示すのは、横軸を基板とエピタキ
シャル層との境界面からの距離、縦軸をエピタキシャル
層の成長時におけるドーパント濃度として示した、あり
得べき状態である。実線は図１３に示す実施例の「ステ
ップ関数」の場合を表し、破線は上述のドーパント濃度
を徐々に減らした場合を表している。斜線部は、エピタ
キシャル層の成長時にドーパント「パルス」を与えるこ
とによって形成されたデルタ層を表している。
シャル層との境界面からの距離、縦軸をエピタキシャル
層の成長時におけるドーパント濃度として示した、あり
得べき状態である。実線は図１３に示す実施例の「ステ
ップ関数」の場合を表し、破線は上述のドーパント濃度
を徐々に減らした場合を表している。斜線部は、エピタ
キシャル層の成長時にドーパント「パルス」を与えるこ
とによって形成されたデルタ層を表している。
【００５５】デルタ層は、それが注入によって形成され
たものであれ、エピタキシャル層の成長時に形成された
ものであれ、ウエハ表面に横向きに延在しているが、ゲ
ートトレンチが割り込んでいる部分には延在していな
い。このことは図２６及び図２７において、例えば、デ
ルタ層１８４がチップ上の隣接するＭＯＳＦＥＴセル間
に延在している部分において示されている。
たものであれ、エピタキシャル層の成長時に形成された
ものであれ、ウエハ表面に横向きに延在しているが、ゲ
ートトレンチが割り込んでいる部分には延在していな
い。このことは図２６及び図２７において、例えば、デ
ルタ層１８４がチップ上の隣接するＭＯＳＦＥＴセル間
に延在している部分において示されている。
【００５６】これとは別に、図４及び図５〜図７に示す
ように、中央のＰ＋領域は、デルタ層４３ＬＰによって
置き換えられるか、もしくはデルタ層を含む形としても
良い。他の実施例においては、デルタ層４３ＬＰ及び中
央のＰ＋領域が省略される。図２４に示すのは、デルタ
層１８１及び比較的深い中央Ｐ＋領域に接している高い
抵抗率の領域１８０を含む実施例である。図２５の実施
例は、図２４の実施例と概ね同様であるが、中央Ｐ＋領
域１８３が図２４のものに比べて浅い点で異なってい
る。図２６及び図２７において、デルタ層１８４はトレ
ンチの側壁に至るまで延在している。図２６は深い中央
Ｐ＋領域１８２を有し、図２７においてはより浅いＰ＋
領域１８３が含まれている。
ように、中央のＰ＋領域は、デルタ層４３ＬＰによって
置き換えられるか、もしくはデルタ層を含む形としても
良い。他の実施例においては、デルタ層４３ＬＰ及び中
央のＰ＋領域が省略される。図２４に示すのは、デルタ
層１８１及び比較的深い中央Ｐ＋領域に接している高い
抵抗率の領域１８０を含む実施例である。図２５の実施
例は、図２４の実施例と概ね同様であるが、中央Ｐ＋領
域１８３が図２４のものに比べて浅い点で異なってい
る。図２６及び図２７において、デルタ層１８４はトレ
ンチの側壁に至るまで延在している。図２６は深い中央
Ｐ＋領域１８２を有し、図２７においてはより浅いＰ＋
領域１８３が含まれている。
【００５７】本発明に基づき構成されたＭＯＳＦＥＴの
性能を検査するべく、いくつかのシミュレーションテス
トを２次元デバイスシミュレータＭｅｄｉｃｉ（登録商
標）を使用して行った。はじめに分析したデバイスは、
図５に示すようなセル幅９μｍ（例えばゲートの中央部
からセルの中央部までの距離が４．５μｍ）のＭＯＳＦ
ＥＴ３００である従来の６０Ｖデバイスである。ゲート
−ソース電圧ＶGS＝１０Ｖ、ドレイン−ソース電圧ＶDS
＝０．１Ｖとすると、単位チャネル幅あたりのドレイン
電流ＩDSは２．０×１０-6Ａ／μｍである。同じＶGS及
びＶDSとして、同様に７μｍセルＭＯＳＦＥＴを分析す
ると、ＩDS／Ｗで示される、単位幅あたりのドレイン電
流は２．１×１０-6Ａ／μｍである。（ここでＩDS／Ｗ
はゲートの表面と平行して測定された単位幅あたりの電
流である。従ってセル幅Ｙcell及びゲート幅Ｇを有す
る。四角いセルに対しては、セルを流れる全電流は４Ｉ
DS／Ｗ（Ｙcell−Ｇ）と等しくなる。）７μｍデバイス
の増加したパッキング密度のために、７μｍデバイスを
流れる全電流はより大きくなり、特定のオン抵抗（例え
ばデバイスの単位面積あたりの抵抗）について概ね１８
％の改善がみられる。
性能を検査するべく、いくつかのシミュレーションテス
トを２次元デバイスシミュレータＭｅｄｉｃｉ（登録商
標）を使用して行った。はじめに分析したデバイスは、
図５に示すようなセル幅９μｍ（例えばゲートの中央部
からセルの中央部までの距離が４．５μｍ）のＭＯＳＦ
ＥＴ３００である従来の６０Ｖデバイスである。ゲート
−ソース電圧ＶGS＝１０Ｖ、ドレイン−ソース電圧ＶDS
＝０．１Ｖとすると、単位チャネル幅あたりのドレイン
電流ＩDSは２．０×１０-6Ａ／μｍである。同じＶGS及
びＶDSとして、同様に７μｍセルＭＯＳＦＥＴを分析す
ると、ＩDS／Ｗで示される、単位幅あたりのドレイン電
流は２．１×１０-6Ａ／μｍである。（ここでＩDS／Ｗ
はゲートの表面と平行して測定された単位幅あたりの電
流である。従ってセル幅Ｙcell及びゲート幅Ｇを有す
る。四角いセルに対しては、セルを流れる全電流は４Ｉ
DS／Ｗ（Ｙcell−Ｇ）と等しくなる。）７μｍデバイス
の増加したパッキング密度のために、７μｍデバイスを
流れる全電流はより大きくなり、特定のオン抵抗（例え
ばデバイスの単位面積あたりの抵抗）について概ね１８
％の改善がみられる。
【００５８】テストされた７μｍ及び９μｍセル幅デバ
イスは深い中央Ｐ＋領域（図５参照）を有していた。こ
の構造はＰ＋領域がトレンチのエッジに接触してしまう
ために５μｍセルデバイスでは不可能である。上述のよ
うに、このことによって不適格な高い閾値電圧が生じ、
オン抵抗の著しく高い、ひどく「狭い」ドリフト領域が
できることになる。
イスは深い中央Ｐ＋領域（図５参照）を有していた。こ
の構造はＰ＋領域がトレンチのエッジに接触してしまう
ために５μｍセルデバイスでは不可能である。上述のよ
うに、このことによって不適格な高い閾値電圧が生じ、
オン抵抗の著しく高い、ひどく「狭い」ドリフト領域が
できることになる。
【００５９】このために、本発明に基づく、図９に示し
た構造の５μｍセルデバイスがテストされた。ＶGS＝１
０Ｖ、ＶDS＝０．１Ｖとすると、ドレイン電流ＩDS／Ｗ
は１．８×１０-6Ａ／μｍに等しくなる。また、５μｍ
セルデバイスのパッキング密度が高くなるために、この
電流は７μｍセルデバイスの場合と較べて単位面積あた
りのオン抵抗が２０％減少し、これは、９μｍセルデバ
イスと比較してオン抵抗が４０％減少したことに相当す
る。
た構造の５μｍセルデバイスがテストされた。ＶGS＝１
０Ｖ、ＶDS＝０．１Ｖとすると、ドレイン電流ＩDS／Ｗ
は１．８×１０-6Ａ／μｍに等しくなる。また、５μｍ
セルデバイスのパッキング密度が高くなるために、この
電流は７μｍセルデバイスの場合と較べて単位面積あた
りのオン抵抗が２０％減少し、これは、９μｍセルデバ
イスと比較してオン抵抗が４０％減少したことに相当す
る。
【００６０】図２８に示すのは、本発明に基づく５μｍ
セルデバイスにおける電流の分布である。Ｐ−ボディ領
域４２及びゲート４４の位置が図２８に示されている。
図２９に示すのは、分析された９μｍセルデバイスにお
ける電流分布である。図２８及び図２９における電流経
路を示す線の間の空間は、そこに全電流に対する同程度
のパーセンテージの電流が分布していることを表してい
る。図２８及び図２９を比較すると、本発明に基づいて
製造されたＭＯＳＦＥＴが、より均一な電流分布を有し
ていることが分かる。均一な電流分布のデバイスのオン
抵抗は減る傾向がある。
セルデバイスにおける電流の分布である。Ｐ−ボディ領
域４２及びゲート４４の位置が図２８に示されている。
図２９に示すのは、分析された９μｍセルデバイスにお
ける電流分布である。図２８及び図２９における電流経
路を示す線の間の空間は、そこに全電流に対する同程度
のパーセンテージの電流が分布していることを表してい
る。図２８及び図２９を比較すると、本発明に基づいて
製造されたＭＯＳＦＥＴが、より均一な電流分布を有し
ていることが分かる。均一な電流分布のデバイスのオン
抵抗は減る傾向がある。
【００６１】５μｍセルデバイスのブレイクダウン電圧
を分析して、９μｍセルデバイスのブレイクダウン電圧
と比較した。ここで再び、二次元デバイスシュミレータ
Ｍｅｄｉｃｉ（登録商標）が用いられる。図３０及び図
３１に示すのはＶDS＝６０Ｖでオフ状態にされた９μｍ
セルデバイスの等ポテンシャル線及び電界分布（theele
ctric field contours）である。図３１を参照すると、
トレンチの底部の中央（点Ａ）及びトレンチのコーナー
（点Ｂ）における電界はそれぞれ２６Ｖ／μｍ及び３
６．２Ｖ／μｍである。
を分析して、９μｍセルデバイスのブレイクダウン電圧
と比較した。ここで再び、二次元デバイスシュミレータ
Ｍｅｄｉｃｉ（登録商標）が用いられる。図３０及び図
３１に示すのはＶDS＝６０Ｖでオフ状態にされた９μｍ
セルデバイスの等ポテンシャル線及び電界分布（theele
ctric field contours）である。図３１を参照すると、
トレンチの底部の中央（点Ａ）及びトレンチのコーナー
（点Ｂ）における電界はそれぞれ２６Ｖ／μｍ及び３
６．２Ｖ／μｍである。
【００６２】５μｍセルデバイスに対する等ポテンシャ
ル線及び電界分布は図３２及び図３３にそれぞれ示され
ている。点Ａ及び点Ｂにおける電界がそれぞれ２９．１
Ｖ／μｍ、３５．８Ｖ／μｍであることは重要である。
９μｍセルデバイスの対応する値を比較すると、５μｍ
セルデバイスのブレイクダウン電圧は概ね等しいことが
分かる。
ル線及び電界分布は図３２及び図３３にそれぞれ示され
ている。点Ａ及び点Ｂにおける電界がそれぞれ２９．１
Ｖ／μｍ、３５．８Ｖ／μｍであることは重要である。
９μｍセルデバイスの対応する値を比較すると、５μｍ
セルデバイスのブレイクダウン電圧は概ね等しいことが
分かる。
【００６３】図３４及び図３５に示すのは、それぞれ９
μｍセルデバイス及び５μｍセルデバイスのイオン化率
である。図３４に示す９μｍセルデバイスのイオン化率
から、深い中央Ｐ＋領域とドリフト領域との接合部にお
けるイオン化率の積分値０．７８が求められる。図３５
に示すデータによって５μｍセルデバイスのＰ−ボディ
領域とドリフト領域との接合部におけるイオン化率の積
分値０．７３が求められる。ここで、これらのデータ
は、これらの２つのＭＯＳＦＥＴのブレイクダウン電圧
が近いものであることを意味している。
μｍセルデバイス及び５μｍセルデバイスのイオン化率
である。図３４に示す９μｍセルデバイスのイオン化率
から、深い中央Ｐ＋領域とドリフト領域との接合部にお
けるイオン化率の積分値０．７８が求められる。図３５
に示すデータによって５μｍセルデバイスのＰ−ボディ
領域とドリフト領域との接合部におけるイオン化率の積
分値０．７３が求められる。ここで、これらのデータ
は、これらの２つのＭＯＳＦＥＴのブレイクダウン電圧
が近いものであることを意味している。
【００６４】従って、図３０、図３１、図３２、図３
３、図３４、及び図３５に示すデータが示すのは、本発
明に基づいて製造された５μｍセルデバイスが従来の９
μｍセルデバイスのブレイクダウン特性とほぼ同様の特
性を有し、従って上記の改善されたオン抵抗はブレイク
ダウン電圧を低下させるという犠牲の下に達成されたも
のではないということである。
３、図３４、及び図３５に示すデータが示すのは、本発
明に基づいて製造された５μｍセルデバイスが従来の９
μｍセルデバイスのブレイクダウン特性とほぼ同様の特
性を有し、従って上記の改善されたオン抵抗はブレイク
ダウン電圧を低下させるという犠牲の下に達成されたも
のではないということである。
【００６５】上記の実施例は、一般的にドレイン及びド
レインコンタクト領域を形成する基板がチップの底面に
配置されるバーチカルトレンチＭＯＳＦＥＴの実施例で
ある。本発明の原理は、ドレインコンタクト領域がチッ
プの上側表面上に形成される、いわゆる「準バーチカル
（quasi-vertical）」ＭＯＳＦＥＴにも適用可能であ
る。図３６に示すのは図２５に示すＭＯＳＦＥＴに似た
準バーチカルＭＯＳＦＥＴであって、これはドリフト領
域３１２、高い抵抗率の領域３１４及びデルタ層３１６
を有する。しかしながら、ドレインは埋込層３１８によ
って形成され、この埋込層はＰ基板３２０とドリフト領
域３１２との境界面に配置される。チップ上側表面上の
ドレインコンタクト３０６はシンカー３０４によって埋
込層３１８と結びつけられている。
レインコンタクト領域を形成する基板がチップの底面に
配置されるバーチカルトレンチＭＯＳＦＥＴの実施例で
ある。本発明の原理は、ドレインコンタクト領域がチッ
プの上側表面上に形成される、いわゆる「準バーチカル
（quasi-vertical）」ＭＯＳＦＥＴにも適用可能であ
る。図３６に示すのは図２５に示すＭＯＳＦＥＴに似た
準バーチカルＭＯＳＦＥＴであって、これはドリフト領
域３１２、高い抵抗率の領域３１４及びデルタ層３１６
を有する。しかしながら、ドレインは埋込層３１８によ
って形成され、この埋込層はＰ基板３２０とドリフト領
域３１２との境界面に配置される。チップ上側表面上の
ドレインコンタクト３０６はシンカー３０４によって埋
込層３１８と結びつけられている。
【００６６】上記の実施例はＮ−チャネルＯＳＦＥＴに
関するものであるが、本発明の原理がＰ−チャネルＭＯ
ＳＦＥＴにも適用可能であることは明らかであろう。
関するものであるが、本発明の原理がＰ−チャネルＭＯ
ＳＦＥＴにも適用可能であることは明らかであろう。
【００６７】上述した特定の実施例は本発明の考え方を
説明するためのものであり、本発明が上述の実施例に限
られるものではない。
説明するためのものであり、本発明が上述の実施例に限
られるものではない。
【００６８】
【発明の効果】以上より、本発明に基づき、ブレイクダ
ウン電圧を高く維持したまま、電流分布の拡大によって
オン抵抗を低く改善したバーチカルトレンチ型ＭＯＳＦ
ＥＴが提供される。
ウン電圧を高く維持したまま、電流分布の拡大によって
オン抵抗を低く改善したバーチカルトレンチ型ＭＯＳＦ
ＥＴが提供される。
【図１】従来のプレナー型の二重拡散ＭＯＳＦＥＴの断
面図である。
面図である。
【図２】比較的浅いＰ＋コンタクト領域を有する典型的
なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセ
ルの断面図である。
なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセ
ルの断面図である。
【図３】比較的浅いＰ＋コンタクト領域を有する典型的
なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセ
ルの平面図である。
なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセ
ルの平面図である。
【図４】図３と同様のＮ−チャネルＭＯＳＦＥＴの断面
図であって、Ｐ＋コンタクト領域がＰボディ領域の下側
エッジ部分よりも下まで延びているものが示されてい
る。
図であって、Ｐ＋コンタクト領域がＰボディ領域の下側
エッジ部分よりも下まで延びているものが示されてい
る。
【図５】図３と同様のＮ−チャネルＭＯＳＦＥＴの断面
図であって、中央Ｐ＋コンタクト領域がトレンチの底部
の下側の位置まで延びているものが示されている。
図であって、中央Ｐ＋コンタクト領域がトレンチの底部
の下側の位置まで延びているものが示されている。
【図６】図５に示すＮ−チャネルＭＯＳＦＥＴの断面斜
視図である。
視図である。
【図７】図６と同形のＰ−チャネルＭＯＳＦＥＴの断面
斜視図である。
斜視図である。
【図８】ゲート金属コンタクト部分がデバイスの上側表
面に形成されているのを示す断面図である。
面に形成されているのを示す断面図である。
【図９】本発明に基づくＭＯＳＦＥＴの断面図である。
【図１０】図９に示すＭＯＳＦＥＴのゲートに沿った断
面のドーパント濃度を示したグラフである。
面のドーパント濃度を示したグラフである。
【図１１】図９に示すＭＯＳＦＥＴのチャネルの近傍に
於ける断面のドーパント濃度を示したグラフである。
於ける断面のドーパント濃度を示したグラフである。
【図１２】図９に示すＭＯＳＦＥＴのセルの中央部に於
ける断面のドーパント濃度を示したグラフである。
ける断面のドーパント濃度を示したグラフである。
【図１３】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図１４】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図１５】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図１６】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図１７】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図１８】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図１９】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図２０】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図２１】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図２２】図１３〜図２２に於いて順に示された本発明
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段
階を示したものである。
【図２３】本発明の様々な実施例に於けるドリフト領域
のドーパント濃度のグラフである。
のドーパント濃度のグラフである。
【図２４】中央Ｐ＋領域と共にデルタ層を有するＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２５】中央Ｐ＋領域と共にデルタ層を有するＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２６】トレンチの側壁に延びるデルタ層を有するＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図２７】トレンチの側壁に延びるデルタ層を有するＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図２８】本発明に基づく５μｍセルＭＯＳＦＥＴに於
ける電流分布を示したものである。
ける電流分布を示したものである。
【図２９】従来の９μｍセルＭＯＳＦＥＴの電流分布を
示したものである。
示したものである。
【図３０】９μｍセルＭＯＳＦＥＴに於ける等ポテンシ
ャル線を示したものである。
ャル線を示したものである。
【図３１】９μｍセルＭＯＳＦＥＴに於ける電界分布を
示したものである。
示したものである。
【図３２】本発明に基づく５μｍセルＭＯＳＦＥＴに於
ける等ポテンシャル線を示したものである。
ける等ポテンシャル線を示したものである。
【図３３】本発明の基づく５μｍセルＭＯＳＦＥＴに於
ける電界分布を示したものである。
ける電界分布を示したものである。
【図３４】従来の９μｍセルＭＯＳＦＥＴのイオン化率
を示したものである。
を示したものである。
【図３５】本発明に基づく５μｍセルＭＯＳＦＥＴのイ
オン化率を示したものである。
オン化率を示したものである。
【図３６】準バーチカルＭＯＳＦＥＴの実施例の断面図
である。
である。
１２ ソース領域 １４ Ｐ−ボディ領域 １６ Ｎ−エピタキシャル層 １８ ゲート ２０ 基板 ２２ 空乏層 ４０ ＭＯＳＦＥＴ ４１ Ｎ＋ソース領域 ４２ Ｐ−ボディ領域 ４３ Ｎドレイン領域 ４３Ｄ ドリフト領域 ４３Ｓ Ｎ＋基板 ４３ＨＲ 高い抵抗率の領域 ４３ＬＲ 中央デルタ層 ４４ ゲート ４５ 酸化層 ４６ Ｐ＋コンタクト領域 ４６Ｍ 金属コンタクト ４７ エピタキシャル層 ４８ トレンチ １００ ＭＯＳＦＥＴセル １０２ ゲート １０４ ゲート １０６ ゲート酸化層 １０８ ゲート酸化層 １１０ Ｎ−エピタキシャル層 １１１ ドリフト領域 １１２ Ｎ＋ソース領域 １１４ Ｐ＋コンタクト領域 １１６ Ｐ−ボディ領域 １１７ 酸化層 １１８ ソースコンタクト １２０ 基板 １２１ ゲート金属領域 １２２ （トレンチの）コーナー部分 １５０ 基板 １５１ （第１の）Ｎ−エピタキシャル層 １５２ （第２の）Ｎ−エピタキシャル層 １５３ フィールド酸化層 １５４ 酸化層 １５５ ゲート酸化層 １５６ ポリシリコンゲート １５７ Ｐ−ボディ領域 １５８ ソース領域 １５９ ホウ素燐珪酸ガラス（ＢＰＳＧ）層 １６０ Ｎデルタ層 １６１ Ｐ＋コンタクト領域 １６２ 金属層 １８０ 高い抵抗率の領域 １８１ デルタ層 １８２ 中央Ｐ＋領域 １８３ 中央Ｐ＋領域 １８４ デルタ層 ２００ ＭＯＳＦＥＴセル ３００ ＭＯＳＦＥＴセル ３０２ （Ｐ＋コンタクトの）下端部 ３０４ Ｎ＋シンカー領域 ３０６ ドレインコンタクト ３１２ ドリフト領域 ３１４ 高い抵抗率の領域 ３１６ デルタ層 ３１８ Ｎ埋込層 ３８０ Ｐ基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ケイ・ウィリアムズ アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・ノーウィックアベニュ ー 10292
Claims (64)
- 【請求項１】 トレンチとその中に配置されたゲート
とを有する半導体メンバと、 前記半導体メンバに於て前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記半導体メンバに於て前記ソース領域に隣接して配置
された第２導電型のボディ領域と、 前記半導体メンバに於て前記ボディ領域に隣接して配置
された前記第１導電型のドレイン領域とを有するＭＯＳ
ＦＥＴであって、 前記ドレイン領域が、 濃いドープをなされた領域と、 前記濃いドープをなされた領域の上層をなし、かつ隣接
するように配置され、前記濃いドープをなされた領域に
於ける前記第１導電型のドーパント濃度よりも低い前記
第１導電型のドーパント濃度を有するドリフト領域と、 前記トレンチの底部に隣接して設けられた高い抵抗率と
の領域とを有し、 前記高い抵抗率の領域が前記ドリフト領域に於ける前記
第１導電型のドーパント濃度よりも低い前記第１ドーパ
ント濃度を有することを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 前記高い抵抗率の領域が前記トレンチ
の側壁の一部に接触するように設けられることを特徴と
する請求項１に記載のＭＯＳＦＥＴ。 - 【請求項３】 前記ＭＯＳＦＥＴが少なくともその２
つの面を前記ゲートによって囲まれたセルを有すること
を特徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項４】 前記トレンチから横向きに隔てられ、
かつ前記セルの中央領域に於て前記ボディ領域の下層を
なすように配置されたデルタ層を更に有し、前記デルタ
層が、前記高い抵抗率の領域に於ける前記第１導電型の
前記ドーパント濃度よりも高い前記第１導電型のドーパ
ント濃度を有することを特徴とする請求項３に記載のＭ
ＯＳＦＥＴ。 - 【請求項５】 前記トレンチから横向きに隔てられ、
かつ前記セルの中央領域に於て前記ボディ領域の下層を
なすように配置されたデルタ層を更に有し、 前記デルタ層が、前記高い抵抗率の領域に於ける抵抗率
よりも低い抵抗率を有することを特徴とする請求項３に
記載のＭＯＳＦＥＴ。 - 【請求項６】 前記デルタ層が、前記ドリフト領域、
前記ボディ領域、及び前記高い抵抗率の領域によって取
り囲まれることを特徴とする請求項４に記載のＭＯＳＦ
ＥＴ。 - 【請求項７】 前記デルタ層が、前記ボディ領域及び
高い抵抗率の領域によって取り囲まれることを特徴とす
る請求項４に記載のＭＯＳＦＥＴ。 - 【請求項８】 前記ドレイン領域が、前記高い抵抗率
の領域の上層をなし、かつ前記セルを完全に横切る長さ
だけ延在するデルタ層を更に有し、 前記デルタ層が、前記高い抵抗率の領域に於ける前記第
１導電型の前記ドーパント濃度よりも大きい前記第１導
電型のドーパント濃度を有することを特徴とする請求項
３に記載のＭＯＳＦＥＴ。 - 【請求項９】 前記高い抵抗率の領域及び前記ドリフ
ト領域が、エピタキシャル層の中に形成されることを特
徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項１０】 前記エピタキシャル層が、基板の表
面上に形成されることを特徴とする請求項９に記載のＭ
ＯＳＦＥＴ。 - 【請求項１１】 前記高い抵抗率の領域が、前記トレ
ンチのコーナー部分に接触するように設けられることを
特徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項１２】 前記デルタ層が、前記トレンチの底
部よりも低い位置まで延在することを特徴とする請求項
４に記載のＭＯＳＦＥＴ。 - 【請求項１３】 前記ボディ領域が、前記デルタ層の
上側境界部分に接触するように設けられる深い中央部の
濃いドープをなされた領域を有することを特徴とする請
求項４に記載のＭＯＳＦＥＴ。 - 【請求項１４】 前記ボディ領域が、深い中央部分の
濃いドープをなされた領域を有することを特徴とする請
求項８に記載のＭＯＳＦＥＴ。 - 【請求項１５】 前記深い中央部分の濃いドープをな
された領域が、前記デルタ装置の上側境界部分に接触す
るように設けられることを特徴とする請求項１４に記載
のＭＯＳＦＥＴ。 - 【請求項１６】 前記深い中央部分の濃いドープをな
された領域が、前記デルタ層から隔てられて設けられる
ことを特徴とする請求項１４に記載のＭＯＳＦＥＴ。 - 【請求項１７】 前記セルが、多角形の格子形状のゲ
ートによって外囲される形で設けられることを特徴とす
る請求項３に記載のＭＯＳＦＥＴ。 - 【請求項１８】 前記セルが、平行なストライプ形状
トレンチ型ゲートの間に形成されることを特徴とする請
求項３に記載のＭＯＳＦＥＴ。 - 【請求項１９】 前記濃いドープをなされた領域が、
第２導電型の下側領域の上層をなすことを特徴とする請
求項１記載のＭＯＳＦＥＴ。 - 【請求項２０】 前記第１導電型のシンカー領域を有
し、 前記シンカー領域が、前記濃いドープをなされた領域と
前記基板の表面との間に延在することを特徴とする請求
項１９に記載のＭＯＳＦＥＴ。 - 【請求項２１】 デルタ層を更に有し、 前記デルタ層が、前記高い抵抗率の領域に於ける前記ド
ーパント濃度よりも高い前記第１導電型のドーパント濃
度を有することを特徴とする請求項２０に記載のＭＯＳ
ＦＥＴ。 - 【請求項２２】 ウエハ上に形成されることを特徴と
し、 前記デルタ層がこの時前記ウエハを横切って延在するこ
とを特徴とする請求項８に記載のＭＯＳＦＥＴ。 - 【請求項２３】 前記デルタ層の間にゲートトレンチ
のパターンが挟まれる形で設けられることを特徴とする
請求項２２に記載のＭＯＳＦＥＴ。 - 【請求項２４】 半導体材料に於けるＭＯＳＦＥＴの
製造方法であって、 基板を設ける過程と、 エピタキシャル層を成長させる過程と、 前記エピタキシャル層が成長させられている間の時間の
少なくとも一部の時間、前記エピタキシャル層に第１導
電型のドーパントを導入する過程と、 高い抵抗率の領域を訂正するために前記エピタキシャル
層に導入される前記第１導電型の前記ドーパントを薄く
する過程と、 前記半導体材料にトレンチをエッチングする過程と、 前記トレンチ内に絶縁されたゲートを形成する過程と、 ボディ領域を形成するために、前記半導体材料に第２導
電型のドーパントを導入する過程と、 ソース領域を形成するために、前記半導体材料に前記第
１導電型のドーパントを導入する過程とを有することを
特徴とするＭＯＳＦＥＴの製造方法。 - 【請求項２５】 前記第１導電型の前記ドーパントの
濃度を薄くする過程が、前記第１導電型の前記ドーパン
トの濃度を第１濃度から第２濃度へ急激に低下させる過
程を含むことを特徴とする請求項２４に記載の方法。 - 【請求項２６】 前記第１導電型の前記ドーパントの
濃度を薄くする過程が、前記第１導電型の前記ドーパン
トの濃度を徐々にかつ単調に低下させる過程を含むこと
を特徴とする請求項２４に記載の方法。 - 【請求項２７】 前記トレンチをエッチングする過程
が、前記ボディー領域を形成するべく前記第２導電型の
ドーパントを導入する過程より前に実施されることを特
徴とする請求項２４に記載の方法。 - 【請求項２８】 前記トレンチをエッチングする過程
が、前記ボディー領域を形成するべく前記第２導電型の
ドーパントを導入する過程より後に実施されることを特
徴とする請求項２４に記載の方法。 - 【請求項２９】 前記トレンチをエッチングする過程
が、ＭＯＳＦＥＴセルを形成するために前記トレンチを
エッチングする過程を含むことを特徴とする請求項２４
に記載の方法。 - 【請求項３０】 前記ＭＯＳＦＥＴセルが、平行なス
トライプ形状に設けられたトレンチの間に形成されるこ
とを特徴とする請求項２９に記載の方法。 - 【請求項３１】 前記ＭＯＳＦＥＴセルが、多角形の
形状に形成されることを特徴とする請求項２９に記載の
方法。 - 【請求項３２】 中央拡散領域を形成するために、前
記ＭＯＳＦＥＴセルの中央部近傍に前記第２導電型の前
記ドーパントを導入する過程を更に有することを特徴と
する請求項２９に記載の方法。 - 【請求項３３】 前記中央部の拡散領域が、前記トレ
ンチの底部より下の位置まで延在することを特徴とする
請求項３２に記載の方法。 - 【請求項３４】 前記トレンチの横に配置されたデル
タ層を形成するために、前記第１導電型のドーパントを
導入する過程を更に有し、 前記デルタ層が、前記高い抵抗率の領域における前記第
１導電型の前記ドーパント濃度を有することを特徴とす
る請求項２４に記載の方法。 - 【請求項３５】 前記デルタ層が、前記半導体材料に
前記第１導電型の前記ドーパントを注入することによっ
て形成されることを特徴とする請求項３４に記載の方
法。 - 【請求項３６】 前記デルタ層が、前記エピタキシャ
ル層の成長過程において、前記第１導電型の前記ドーパ
ントを導入することによって形成されることを特徴とす
る請求項３４に記載の方法。 - 【請求項３７】 前記デルタ層が、前記トレンチの側
壁に至るまで横向きに延在することを特徴とする請求項
３５に記載の方法。 - 【請求項３８】 前記トレンチの側壁に至るまで延在
することのないように前記デルタ層を形成すべく、前記
第１導電型の前記ドーパントを導入する前にマスクを形
成する過程を更に有することを特徴とする請求項３５に
記載の方法。 - 【請求項３９】 前記マスクが、前記半導体材料の表
面においてコンタクト領域を開けるのにも用いられるこ
とを特徴とする請求項３８に記載の方法。 - 【請求項４０】 前記第１導電型の前記ドーパントの
濃度を薄くする過程が、前記第１導電型の前記ドーパン
トの濃度を第１濃度から第２濃度へ急激に低下させる過
程を含むことを特徴とする請求項３８に記載の方法。 - 【請求項４１】 前記トレンチをエッチングする過程
が、ＭＯＳＦＥＴセルを形成するために前記トレンチを
エッチングする過程を含むことを特徴とする請求項３８
に記載の方法。 - 【請求項４２】 中央拡散領域を形成するために、前
記ＭＯＳＦＥＴセルの中央部近傍に前記第２導電型の前
記ドーパントを導入する過程を更に有することを特徴と
する請求項４１に記載の方法。 - 【請求項４３】 前記中央部の拡散領域が、前記マス
クを通して形成されることを特徴とする請求項４２に記
載の方法。 - 【請求項４４】 前記マスクが、前記半導体材料の表
面においてコンタクト領域を開けるのにも用いられるこ
とを特徴とする請求項４３に記載の方法。 - 【請求項４５】 基板と、 前記基板上に形成されたトレンチであって、前記基板か
ら絶縁されたゲートが前記トレンチの中に配置される、
該トレンチと、 前記基板の上側表面と前記トレンチの側壁に隣接するよ
うに配置された第１導電型のソース領域と、 前記ソース領域と前記側壁とに隣接して配置された第２
導電型のボディー領域と、 前記トレンチの底部に隣接し、かつ前記ボディー領域の
下側に配置された前記第１導電型の多重抵抗率式ドレイ
ン領域とを有し、 前記多重抵抗率式ドレイン領域が、 比較的低い抵抗率の第１領域と、 前記第１領域よりも大きい抵抗率を有し、一般に前記第
１領域の上側に隣接して配置される第２領域と、 前記第２領域よりも大きい抵抗率を有し、前記第２領域
の上側に配置され、かつ前記トレンチの底部に接触する
ように設けられる第三領域とを有することを特徴とする
トレンチ型ＭＯＳＦＥＴ。 - 【請求項４６】 前記第１領域が概ね３．０ｍΩ−ｃ
ｍの抵抗率を有するとを特徴とする請求項４５に記載の
ＭＯＳＦＥＴ。 - 【請求項４７】 前記第２領域が５×１０14〜５×１
０16ｃｍ-3のドーパント濃度を有することを特徴とする
請求項４５に記載のＭＯＳＦＥＴ。 - 【請求項４８】 前記第２領域が概ね６×１０15ｃｍ
-3のドーパント濃度を有することを特徴とする請求項４
７に記載のＭＯＳＦＥＴ。 - 【請求項４９】 前記第２領域が概ね０．８Ω−ｃｍ
の抵抗率を有することを特徴とする請求項４７に記載の
ＭＯＳＦＥＴ。 - 【請求項５０】 前記第３領域が３×１０14〜３×１
０16ｃｍ-3のドーパント濃度を有することを特徴とする
請求項４５に記載のＭＯＳＦＥＴ。 - 【請求項５１】 前記第３領域が概ね３×１０15ｃｍ
-3のドーパント濃度を有することを特徴とする請求項５
０に記載のＭＯＳＦＥＴ。 - 【請求項５２】 前記第３領域が概ね１．５Ω−ｃｍ
の抵抗率を有することを特徴とする請求項５０に記載の
ＭＯＳＦＥＴ。 - 【請求項５３】 前記ソース領域と前記ドレイン領域
との間に電位差が存在し、前記ＭＯＳＦＥがターンオフ
状態にある場合に電界が最大値に達する前記トレンチの
境界部分の１点に接触するように、前記第３領域が設け
られることを特徴とする請求項４５に記載のＭＯＳＦＥ
Ｔ。 - 【請求項５４】 前記トレンチによってその少なくと
も２つの側を囲まれたセルを有することを特徴とし、 前記ドレイン領域が、前記セルの中心を横切り、かつ前
記第３領域によって少なくともその一部が囲まれた第４
領域を更に有することを特徴とし、 前記第４領域が前記第２領域及び前記第３領域よりも低
い抵抗率を有することを特徴とする請求項４５に記載の
ＭＯＳＦＥＴ。 - 【請求項５５】 前記第４領域が、概ね３×１０16ｃ
ｍ-3のドーパント濃度を有することを特徴とする請求項
５４に記載のＭＯＳＤＥＴ。 - 【請求項５６】 前記第４領域の横方向の境界部分
が、前記トレンチの側壁から隔てられていることを特徴
とする請求項５４に記載のＭＯＳＦＥＴ。 - 【請求項５７】 前記第４領域が、前記トレンチの側
壁に至るまで横向きに延在することを特徴とする請求項
５４に記載のＭＯＳＦＥＴ。 - 【請求項５８】 前記第４領域の上側境界部分が、前
記ボディー領域の下側境界部分と接触するように設けら
れることを特徴とする請求項５４に記載のＭＯＳＦＥ
Ｔ。 - 【請求項５９】 前記第４領域の下側境界部分が、前
記第２領域の上側境界部分に接触するように設けられる
ことを特徴とする請求項５４に記載のＭＯＳＦＥＴ。 - 【請求項６０】 前記第４領域の下側境界部分が前記
第２領域の上側境界部分から隔てられるように設けられ
ることを特徴とする請求項５４に記載のＭＯＳＦＥＴ。 - 【請求項６１】 前記ボディー領域が、第２の濃いド
ープをなされた領域を有することを特徴とする請求項５
４に記載のＭＯＳＦＥＴ。 - 【請求項６２】 前記第２の濃いドープをなされた領
域が、前記第４領域の上側境界部分に接触するように設
けられることを特徴とする請求項６１に記載のＭＯＳＦ
ＥＴ。 - 【請求項６３】 前記第２の濃いドープをなされた領
域が、前記第４領域の上側境界部分から隔てられるよう
に設けられることを特徴とする請求項６１に記載のＭＯ
ＳＦＥＴ。 - 【請求項６４】 前記高い抵抗率の領域が、前記ボデ
ィー領域とＰＮ接合を形成し、前記ＰＮ接合の少なくと
も一部が、前記半導体材料の上側表面と平行な方向に向
けられることを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔ。
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