JP6217708B2 - 半導体装置とその製造方法 - Google Patents

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Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
シリコン基板の上面に形成されているトレンチを有するダイオードが知られている。例えば、単一のシリコン基板にダイオードとＩＧＢＴが形成されている半導体装置（いわゆる、ＲＣ−ＩＧＢＴ（Reverse conducting insulated gate bipolar transistor））では、ＩＧＢＴフィールドにトレンチ型のゲート電極が形成されており、ダイオードフィールドにもゲート電極と同様にトレンチ内に配置された電極が形成されている。このようにトレンチ電極を有するダイオードでは、シリコン基板の上面を覆うように層間絶縁膜が配置され、その層間絶縁膜上に上部電極層（アノード電極）が配置される。トレンチ電極は、層間絶縁膜によって上部電極層から絶縁される。また、層間絶縁膜には、コンタクトホールが設けられており、そのコンタクトホール内にも上部電極層が配置されている。コンタクトホール内で、上部電極層はシリコン基板と接続されている。この構造のダイオードでは、層間絶縁膜の上面に対してコンタクトホールが凹状に窪んでおり、凹状のコンタクトホールに沿って上部電極層が形成されている。したがって、上部電極層の上面にも凹部が形成されている。上部電極層の上面に凹部が形成されていると、ダイオードの動作時における温度変化によって、凹部の近傍で高い熱応力が生じやすい。熱応力が繰り返し加わることで、上部電極層にクラックが生じる場合がある。
特許文献１には、上部電極層の上面を平坦化した半導体装置が開示されている。この半導体装置では、層間絶縁膜に幅が狭いコンタクトホールが設けられている。そのコンタクトホールの底部に薄い第１金属層（Ｔｉ、ＴｉＮ等により構成されたバリアメタル）が配置されている。第１金属層の上部に第２金属層（タングステン）が配置されている。第２金属層によって、コンタクトホールが隙間なく埋め込まれている。層間絶縁膜の上面と第２金属層の上面が略同じ高さに配置されているので、これらの上面によって略平坦な平面が構成されている。上部電極層は、層間絶縁膜の上面とコンタクト金属層の上面（すなわち、平坦な平面）を覆っている。上部電極層が平坦な平面上に形成されているので、上部電極層の上面も平坦化されている。これによって、上部電極層に熱応力が生じ難くなり、上部電極層にクラックが生じ難くなる。上部電極層は、第１金属層と第２金属層を介してシリコン基板に接続されている。この技術を上述したダイオード（トレンチ電極を有するダイオード）に用いることで、ダイオードの上部電極層を平坦化することが可能である。
特許文献２には、バリア領域とピラー領域を有するダイオードが開示されている。より詳細には、このダイオードでは、シリコン基板内に、アノード領域、バリア領域、ピラー領域、ドリフト領域及びカソード領域が形成されている。アノード領域は、上部電極層（アノード電極）に低抵抗で接続されているｐ型領域である。バリア領域は、アノード領域の下側に配置されているｎ型領域である。ピラー領域は、上部電極層に接する位置からバリア領域に接する位置まで伸びているｎ型領域である。ピラー領域と上部電極層の間には、ピラー領域から上部電極層に向かって流れる電流に対する高い障壁（いわゆる、ショットキー障壁）が存在する。ドリフト領域は、バリア領域の下側に配置されているｎ型領域である。ドリフト領域のｎ型不純物濃度は、バリア領域のｎ型不純物濃度よりも低い。カソード領域は、ドリフト領域の下側に配置されており、下部電極層（カソード電極）に接続されているｎ型領域である。カソード領域のｎ型不純物濃度は、ドリフト領域のｎ型不純物濃度よりも高い。
特許文献２のダイオードでは、上部電極層の電位を上昇させると、下部電極層から、カソード領域、ドリフト領域、バリア領域及びピラー領域を介して、上部電極層に電子が流れ始める。すなわち、上部電極層の電位が上昇しきらない段階で、ダイオードに電子が流れる。バリア領域がピラー領域を介して上部電極層に接続されているため、この段階ではバリア領域と上部電極層の間の電位差が小さい。このため、バリア領域とアノード領域の界面のｐｎ接合に電位差が生じ難く、この段階では、このｐｎ接合はオンしない。上部電極層の電位をさらに上昇させていくと、上述した電子による電流が増加し、バリア領域と上部電極層の間の電位差が大きくなる。この電位差が所定の電位差に達すると、バリア領域とアノード領域の界面のｐｎ接合がオンし、上部電極層から、アノード領域、バリア領域を介してドリフト領域に正孔が流入する。このように、このダイオードでは、バリア領域とアノード領域の界面のｐｎ接合がオンするよりも前に、バリア領域とピラー領域を介して電子が流れる。このため、ｐｎ接合がオンするタイミングが遅くなり、ドリフト領域に正孔が流入することが抑制される。したがって、このダイオードの逆回復動作時に、ドリフト領域から上部電極層に排出される正孔が少ない。このため、このダイオードでは、逆回復電流が小さく、逆回復動作時の損失が抑制される。また、ダイオードに逆電圧が印加されている状態においては、ピラー領域と上部電極層の間に高いショットキー障壁が存在するため、ピラー領域を介して流れる漏れ電流が抑制される。
特開２０１４−１９２３５１号公報 特開２０１３−０４８２３０号公報
本願発明者らは、上述した３つの技術（すなわち、トレンチ電極を有するダイオード、上部電極層を平坦化する技術、及び、バリア領域とピラー領域を有するダイオード）を組み合わせることを検討している。この３つの技術を組み合わせようとすると、ピラー領域と上部電極層の間の接続部において問題が生じる。すなわち、上述した３つの技術を組み合わせる場合、層間絶縁膜にコンタクトホールを形成し、そのコンタクトホールを通して上部電極層とピラー領域を接続する必要がある。他方、ピラー領域と上部電極層の間には、上述したショットキー障壁が形成される必要がある。特許文献２の技術でコンタクト部に形成されている第１金属層（バリアメタル）は、ピラー領域（ｎ型シリコン）に対してショットキー接触することができないため、ピラー領域との接続部に使用することができない。ピラー領域（ｎ型シリコン）に対してショットキー接触させるためには、特定の仕事関数（例えば、４．２５〜５．０５ｅＶ）を有する金属（例えば、ＡｌＳｉ等）をピラー領域上に形成する必要がある。ここで、ショットキー接触可能な金属をピラー領域上に薄く形成すると、金属とシリコン基板の相互拡散が生じてこれらの界面で所望の特性が得られない。このため、ショットキー接触可能な金属は、ピラー領域上に一定以上の厚さで形成する必要がある。しかしながら、ショットキー接触可能な金属として一般に知られているものは、埋め込み性が悪く、幅が狭いコンタクトホール内に厚く堆積させることが困難である。このような金属を幅の狭いコンタクトホール内に厚く堆積させると、コンタクトホールが金属層によって不完全に埋め込まれ、コンタクトホール内（すなわち、金属層の内部）に空隙が形成される。コンタクトホール内に空隙が形成されると、半導体装置の信頼性を確保することができない。この問題を避けるためにコンタクトホールの幅を広くすると、金属の上面に凹部が形成され、上部電極層の上面を平坦化することができない。このため、上部電極層のクラックを抑制することができないという問題があった。
本願発明者らは、ダイオードの上部電極層の上面を平坦化しない場合（つまり、コンタクトホールに沿って上部電極層の上面に凹部が形成されている場合）に、クラックが生じやすい箇所とクラックが生じ難い箇所が存在することを発見した。クラックが生じやすい箇所は、トレンチを横切る方向に伸びる保護絶縁膜の端部の近傍である。つまり、一般に、ダイオードのシリコン基板は、ダイオードが形成されている素子フィールドと、素子フィールドの外側の素子外部フィールドを有している。素子フィールド上に上部電極層が配置されている一方で、素子外部フィールド上は保護絶縁膜によって覆われている。保護絶縁膜は、素子フィールド上の上部電極層の外周縁部も覆っている。したがって、上部電極層上には、保護絶縁膜の端部が配置される。
保護絶縁膜の端部の中でも、トレンチと交差する方向に伸びている端部の下側の部分で、上部電極層に特にクラックが生じやすい。反対に、この部分から離れた位置では、凹部が存在していても上部電極層にあまりクラックは生じないことが分かった。トレンチを横切る方向に伸びる保護絶縁膜の端部の近傍で上部電極層にクラックが生じやすいのは、以下の理由であると考えられる。保護絶縁膜の端部は、上部電極層が保護絶縁膜に覆われている部分と覆われていない部分との境界に位置する。したがって、保護絶縁膜の端部の下の部分の上部電極層は、応力分布が局所的に変化する部分であり、高い応力が発生しやすい。したがって、ダイオードが温度変化したときに保護絶縁膜の端部の下の部分の上部電極層に高い熱応力が発生する。他方、隣接する２つのトレンチの間に位置する範囲の層間絶縁膜にはコンタクトホールが形成されているので、上部電極層の上面にはトレンチを横切る方向に沿って周期的に凹部が形成されている。上述したように、凹部では熱応力が生じやすい。したがって、凹部が周期的に形成されている領域の上部に、トレンチを横切る方向に伸びる保護絶縁膜の端部が配置されていると、保護絶縁膜の端部の下の各凹部で極めて高い熱応力が発生し、上部電極層にクラックが生じると考えられる。
以上に説明したように、上部電極層の凹部と保護絶縁膜の上記端部（トレンチと交差する方向に伸びている端部）が重なると高い熱応力が発生する。このような高い熱応力を避けるために、保護絶縁膜の上記端部がコンタクトホールの存在しない部分の上部を通るように配置することも考えられる。しかしながら、上部電極層とシリコン基板との間の電気特性及び放熱特性を考慮すると、コンタクトホールはなるべく広い範囲に形成されていることが好ましい。つまり、コンタクトホールが存在しない部分を極力少なくすることが好ましい。このため、保護絶縁膜の上記端部は、コンタクトホール上を通らざるを得ない。本明細書が開示する半導体装置は、これらの知見に基づいて、以下の構成を有する。
本明細書が開示する半導体装置は、ダイオードを有する。この半導体装置は、シリコン基板と、トレンチ絶縁膜と、トレンチ電極と、層間絶縁膜と、コンタクトプラグと、上部電極層と、保護絶縁膜と、下部電極層を有している。前記シリコン基板は、縞状に伸びる複数のトレンチが前記シリコン基板の上面に形成されている素子フィールドと、前記トレンチの長手方向において前記素子フィールドに隣接する素子外部フィールドを有している。前記シリコン基板の前記上面を平面視したときに隣接する２つの前記トレンチの間に位置するトレンチ間範囲が複数存在している。前記シリコン基板は、複数の前記トレンチ間範囲から選択された複数個の特定トレンチ間範囲のそれぞれに、アノード領域と、バリア領域と、ピラー領域を有している。前記アノード領域が、前記シリコン基板の前記上面に露出しているｐ型領域である。前記バリア領域が、前記アノード領域の下側に配置されているｎ型領域である。前記ピラー領域が、前記シリコン基板の前記上面に露出する位置から前記バリア領域と接する位置まで伸びているｎ型領域である。前記シリコン基板が、前記バリア領域の下側に、ドリフト領域とカソード領域を有している。前記ドリフト領域が、前記バリア領域の下側に配置されており、前記バリア領域に対して直接、または、ｐ型半導体領域を介して接続されており、前記バリア領域よりも不純物濃度が低いｎ型領域である。前記カソード領域が、前記ドリフト領域の下側に配置されており、前記シリコン基板の下面に露出しており、前記ドリフト領域よりも不純物濃度が高いｎ型領域である。前記トレンチ絶縁膜が、前記各トレンチの内面を覆っている。前記トレンチ電極が、前記トレンチ絶縁膜によって前記内面が覆われている前記各トレンチ内に配置されている。前記層間絶縁膜が、前記素子フィールド内の前記シリコン基板の前記上面と複数の前記トレンチ電極の上面を覆っている。前記特定トレンチ間範囲のそれぞれに、前記層間絶縁膜を貫通している第１コンタクトホールと第２コンタクトホールが形成されている。前記第２コンタクトホールが、前記第１コンタクトホールよりも前記素子外部フィールドに近い位置に配置されており、前記第１コンタクトホールよりも幅が狭い。前記コンタクトプラグが、前記各第２コンタクトホール内に配置されている。前記コンタクトプラグが、前記シリコン基板の前記上面と接する部分に配置されている第１金属層と、前記第１金属層上に配置されている第２金属層を有している。前記上部電極層が、前記層間絶縁膜の上面と前記第２金属層の上面と前記第１コンタクトホールの内面を覆っており、前記第１金属層より厚みが厚い。前記保護絶縁膜が、前記素子外部フィールドの上面と前記上部電極層の一部を覆っており、前記上部電極層上において複数の前記第２コンタクトホールの上部を通って複数の前記トレンチと交差する方向に伸びる端部を有している。前記下部電極層が、前記シリコン基板の下面を覆っている。前記アノード領域が、前記第１金属層にオーミック接触している。前記ピラー領域が、前記上部電極層にショットキー接触しており、前記第１金属層に接していない。前記カソード領域が、前記下部電極層に接している。
なお、第１コンタクトホール（または第２コンタクトホール）の幅は、シリコン基板を平面視したときにおける第１コンタクトホール（または第２コンタクトホール）の短手方向の寸法を意味する。また、素子フィールドには、ＩＧＢＴとダイオードが区画して形成されていてもよいし、ＩＧＢＴとダイオードが混在していてもよい。例えば、ＩＧＢＴのｐ型ボディ領域とダイオードのｐ型アノード領域が共通化されていてもよい。また、上記の特定トレンチ間範囲は、第１コンタクトホール、第２コンタクトホール、アノード領域、バリア領域及びピラー領域の全てが形成されているトレンチ間範囲を意味する。トレンチ間範囲の全てが特定トレンチ間範囲であってもよい。また、一部のトレンチ間範囲が特定トレンチ間範囲でなくてもよい。つまり、一部のトレンチ間範囲に、第１コンタクトホール、第２コンタクトホール、アノード領域、バリア領域及びピラー領域の何れかが形成されていなくてもよい。
この半導体装置では、層間絶縁膜に幅が広い第１コンタクトホールと幅が狭い第２コンタクトホールが形成されている。第２コンタクトホール内には、アノード領域と接するコンタクトプラグが配置されている。コンタクトプラグの第１金属層（シリコン基板と接する部分に配置されている金属層）は、アノード領域（ｐ型シリコン）に対してオーミック接触している。第１金属層の厚みが薄いので、第２コンタクトホールの幅が狭くても、第２コンタクトホール内に第１金属層を好適に配置することができる。また、第１金属層上の第２金属層には、シリコン基板に対する影響（オーミック接触するか否か、シリコン基板に対して構成材料が拡散しないか等）を考慮することなく埋め込み性の高い金属を採用することができる。したがって、幅が狭い第２コンタクトホールを第２金属層で隙間なく埋め込むことができる。このため、第２金属層の上面と層間絶縁膜の上面を比較的平坦にすることができる。したがって、コンタクトプラグの上部では、上部電極層の上面が比較的平坦となる。
他方、第１コンタクトホール内には、ピラー領域に対してショットキー接触する金属によって構成されている上部電極層が配置されている。また、上部電極層の厚みは、第１金属層の厚みよりも厚い。このように上部電極層が厚く形成されているため、上部電極層とシリコン基板との界面における相互拡散を抑制することができる。また、この界面にはショットキー障壁が形成されているので、ダイオードに逆電圧が印加されている状態において、ピラー領域を介した漏れ電流を抑制することができる。また、第１コンタクトホールの幅が広いので、第１コンタクトホール内に厚い上部電極層を配置することができる。つまり、第１コンタクトホール内に、空隙はほとんど形成されない。また、第１コンタクトホールの幅が広いので、上部電極層の上面には第１コンタクトホールに沿って凹部が形成されている。
以上に説明したように、第２コンタクトホールの位置では上部電極層の上面が平坦であり、第１コンタクトホールの位置では上部電極層の上面に凹部が形成されている。このダイオードでは、保護絶縁膜の端部（より詳細には、トレンチと交差する方向に伸びる端部）が、第２コンタクトホールの上部（すなわち、平坦な領域）を通って伸びている。つまり、凹部と保護絶縁膜の上記端部が重ならないように配置されている。したがって、上部電極層に極端に高い熱応力が生じることが防止され、上部電極層にクラックが生じ難くなっている。
このように、この半導体装置によれば、ダイオードの漏れ電流を抑制するとともに、上部電極層のクラックを抑制することができる。
また、本明細書は、ダイオードを有する半導体装置を製造する方法を提供する。この製造方法は、シリコン基板準備工程、層間絶縁膜形成工程、コンタクトホール形成工程、第１金属層形成工程、第２金属層形成工程、上部電極層形成工程、保護絶縁膜形成工程、カソード領域形成工程及び下部電極層形成工程を有する。シリコン基板準備工程では、以下の構成を有するシリコン基板を準備する。前記シリコン基板は、縞状に伸びる複数のトレンチが前記シリコン基板の上面に形成されている素子フィールドと、前記トレンチの長手方向において前記素子フィールドに隣接する素子外部フィールドを有している。前記各トレンチの内面がトレンチ絶縁膜によって覆われている。前記トレンチ絶縁膜によって前記内面が覆われている前記各トレンチ内にトレンチ電極が配置されている。前記シリコン基板の前記上面を平面視したときに隣接する２つの前記トレンチの間に位置するトレンチ間範囲が複数存在している。複数の前記トレンチ間範囲から選択された複数個の特定トレンチ間範囲のそれぞれに位置する前記シリコン基板が、アノード領域と、バリア領域と、ピラー領域を有している。前記シリコン基板は、複数の前記トレンチ間範囲から選択された複数個の特定トレンチ間範囲のそれぞれに、アノード領域と、バリア領域と、ピラー領域を有している。前記アノード領域が、前記シリコン基板の前記上面に露出しているｐ型領域である。前記バリア領域が、前記アノード領域の下側に配置されているｎ型領域である。前記ピラー領域が、前記シリコン基板の前記上面に露出する位置から前記バリア領域と接する位置まで伸びているｎ型領域である。前記シリコン基板が、前記バリア領域の下側に配置されており、前記バリア領域に対して直接、または、ｐ型半導体領域を介して接続されており、前記バリア領域よりも不純物濃度が低いｎ型のドリフト領域を有している。前記層間絶縁膜形成工程では、前記素子フィールド内の前記シリコン基板の前記上面と複数の前記トレンチ電極の上面を覆う層間絶縁膜を形成する。前記コンタクトホール形成工程では、前記特定トレンチ間範囲のそれぞれに、前記層間絶縁膜を貫通する第１コンタクトホールと第２コンタクトホールを形成する。ここでは、前記第２コンタクトホールが前記第１コンタクトホールよりも前記素子外部フィールドに近い位置に配置され、前記第２コンタクトホールが前記第１コンタクトホールよりも幅が狭くなり、前記第１コンタクトホールの底面に前記ピラー領域が露出し、前記第２コンタクトホールの底面に前記アノード領域が露出するとともに前記ピラー領域が露出しないように前記第１コンタクトホールと前記第２コンタクトホールを形成する。前記第１金属層形成工程では、前記第２コンタクトホールの底面に、前記アノード領域とオーミック接触する第１金属層を形成する。前記第２金属層形成工程では、前記第１金属層を形成した後に、ＣＶＤによって、前記第１金属層上に第２金属層を形成する。前記上部電極層形成工程では、前記第２金属層を形成した後に、前記層間絶縁膜の上面と、前記第２金属層の上面と、前記第１コンタクトホールの内面に、前記第１金属層よりも厚みが厚く、前記第１コンタクトホール内で前記ピラー領域にショットキー接触する上部電極層を形成する。前記保護絶縁膜形成工程では、前記素子外部フィールドの上面と前記上部電極層の一部を覆っており、前記上部電極層上において複数の前記第２コンタクトホールの上部を通って複数の前記トレンチと交差する方向に伸びる端部を有する保護絶縁膜を形成する。前記カソード領域形成工程では、前記ドリフト領域の下側に配置されており、前記シリコン基板の下面に露出しており、前記ドリフト領域よりも不純物濃度が高いｎ型のカソード領域を形成する。前記下部電極層形成工程では、前記シリコン基板の下面に前記カソード領域に接する下部電極層を形成する。
なお、矛盾が生じない限り、各工程の実施順序は自由に変更することができる。例えば、カソード領域形成工程及び下部電極層形成工程は、層間絶縁膜形成工程よりも前に実施してもよいし、表面電極層形成工程よりも後に実施してもよいし、その他のタイミングで実施してもよい。
この製造方法では、第２コンタクトホール内に、第１金属層が形成される。第２コンタクトホールの幅が狭いが、第１金属層は厚みが薄いので、第２コンタクトホール内に第１金属層を好適に形成することができる。第１金属層の形成後に、第１金属層上（すなわち、第２コンタクトホール内）に第２金属層が形成される。ＣＶＤによれば、幅が狭い第２コンタクトホール内に第２金属層を好適に形成することができる。したがって、第２コンタクトホール内に空隙が形成され難い。第２金属層の形成後に、上部電極層が形成される。ここでは、層間絶縁膜上、第２金属層上及び第１コンタクトホール内に上部電極層が厚く形成される。第２コンタクトホール内には第２金属層が形成されているので、第２コンタクトホールの上部では上部電極層の上面が比較的平坦となる。また、第１コンタクトホールの幅が広いので、第１コンタクトホール内に厚く上部電極層を形成しても、第１コンタクトホール内に空隙が形成され難い。また、第１コンタクトホールの幅が広いので、第１コンタクトホールに対応する位置では、上部電極層の上面に凹部が形成される。次に、保護絶縁膜形成工程で、保護絶縁膜が形成される。ここでは、上部電極層上において複数のトレンチと交差する方向に伸びる保護絶縁膜の端部が複数の前記第２コンタクトホールの上部を通って伸びるように保護絶縁膜が形成される。保護絶縁膜の前記端部が第２コンタクトホールの上部（平坦な領域）に配置される。その後、表面電極層、カソード領域及び下部電極層が形成される。この方法によれば、複数のトレンチと交差する方向に伸びる保護絶縁膜の端部が平坦な上部電極層上（第２コンタクトホールの上部）に配置されるので、上部電極層に高い熱応力が加わることを抑制することができる。また、上部電極層がピラー領域にショットキー接触するので、ピラー領域を介した漏れ電流を抑制することができる。
トレンチ２０と保護絶縁膜５６の配置を示す半導体装置１０の平面図。 図１の範囲Ｘ１に示す部分の断面斜視図。 図１の範囲Ｘ１に示す部分の平面図。 図３のＩＶ−ＩＶ線における縦断面図。 図３のＶ−Ｖ線における縦断面図。 図３のＶＩ−ＶＩ線における縦断面図。 コンタクトプラグ５２の拡大断面図。 ＩＧＢＴフィールド１７のｙ方向における縦断面図。 ＩＧＢＴフィールド１７のｘ方向における縦断面図。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 半導体装置１０の製造工程の説明図（図４に対応する断面図）。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 半導体装置１０の製造工程の説明図（図６に対応する断面図）。 変形例の半導体装置の断面斜視図。
図１に示すように、半導体装置１０は、シリコン基板１２を有している。なお、シリコン基板１２の上面１２ａは絶縁膜、電極等に覆われているが、図１では説明のためにこれらの図示を省略している。また、以下の説明では、シリコン基板１２の厚み方向をｚ方向と呼び、シリコン基板１２の上面１２ａに平行な一方向（ｚ方向に直交する一方向）をｘ方向と呼び、シリコン基板１２の上面１２ａに平行でｘ方向と直交する方向をｙ方向と呼ぶ。図１に示すように、シリコン基板１２の上面１２ａには、複数のトレンチ２０が形成されている。各トレンチ２０は、上面１２ａにおいて互いに平行に伸びている。各トレンチ２０は、上面１２ａにおいてｘ方向に長く伸びている。複数のトレンチ２０は、ｙ方向に間隔を開けて配列されている。以下では、シリコン基板１２の上面１２ａを平面視したときに、複数のトレンチ２０が形成されている領域を素子フィールド１４と呼ぶ。また、シリコン基板１２の上面１２ａを平面視したときに、素子フィールド１４の外側の領域（素子フィールド１４とシリコン基板１２の端面１２ｃの間の領域）を素子外部フィールド１６と呼ぶ。素子フィールド１４は、ＩＧＢＴフィールド１７とダイオードフィールド１８を有している。ＩＧＢＴフィールド１７には、ＩＧＢＴが形成されている。ダイオードフィールド１８内には、ダイオードが形成されている。ＩＧＢＴフィールド１７とダイオードフィールド１８は、ｙ方向に交互に繰り返すように配置されている。
図２は、図１の範囲Ｘ１内の部分の斜視図を示している。また、図３は、範囲Ｘ１内の部分のシリコン基板１２の上面１２ａの平面図を示している。なお、図３では、シリコン基板１２の上面１２ａ上の電極、絶縁膜の図示を一部省略している。また、図４〜６は、範囲Ｘ１内の部分の半導体装置１０の断面図を示している。範囲Ｘ１には、ダイオードフィールド１８と、そのダイオードフィールド１８に対してトレンチ２０の長手方向（ｘ方向）において隣接する素子外部フィールド１６が含まれている。
図２〜６に示すように、トレンチ２０は、上面１２ａから下方向（ｚ方向）に伸びている。トレンチ２０の内面は、トレンチ絶縁膜２２によって覆われている。トレンチ２０内には、トレンチ電極２４が配置されている。トレンチ電極２４は、トレンチ絶縁膜２２によってシリコン基板１２から絶縁されている。
シリコン基板１２の上面１２ａは、層間絶縁膜５０に覆われている。層間絶縁膜５０は、素子フィールド１４と素子外部フィールド１６において、シリコン基板１２の上面１２ａを覆っている。層間絶縁膜５０は、トレンチ電極２４の上面も覆っている。層間絶縁膜５０は、ＳｉＯ２（酸化シリコン）によって構成されている。層間絶縁膜５０には、コンタクトホール６０とコンタクトホール６２が形成されている。図３に示すように、トレンチ２０によって挟まれた範囲（トレンチ間範囲）のそれぞれに、コンタクトホール６０とコンタクトホール６２が形成されている。トレンチ２０の上部には、コンタクトホールは形成されていない。各トレンチ間範囲において、３つのコンタクトホール６２が存在している領域と１つのコンタクトホール６０が形成されている領域とが、ｘ方向に交互に繰り返し出現する。３つのコンタクトホール６２が存在している領域では、３つのコンタクトホールが間隔を開けてｙ方向に配列されている。各コンタクトホール６２は、シリコン基板１２の上面においてｘ方向に長く伸びている。各コンタクトホール６２の幅（すなわち、ｙ方向における寸法）は狭い。各コンタクトホール６０は、ｙ方向の寸法がｘ方向の寸法よりも大きい。各コンタクトホール６０の幅（すなわち、ｘ方向における寸法）は、各コンタクトホール６２の幅（すなわち、ｙ方向における寸法）よりも広い。最も素子外部フィールド１６側に位置するコンタクトホール６２ａは、最も素子外部フィールド１６側に位置するコンタクトホール６０ａよりも素子外部フィールド１６側に配置されている。
トレンチ間範囲の間で、コンタクトホール６０、６２の配置は等しい。したがって、最も素子外部フィールド１６側に位置するコンタクトホール６２ａのｘ方向の位置は、トレンチ間範囲の間で等しい。したがって、各トレンチ間範囲内のコンタクトホール６２ａが、ｙ方向に沿って一列に並んでいる。同様に、最も素子外部フィールド１６側に位置するコンタクトホール６０ａのｘ方向の位置は、トレンチ間範囲の間で等しい。したがって、各トレンチ間範囲内のコンタクトホール６０ａが、ｙ方向に沿って一列に並んでいる。その他のコンタクトホール６０、６２も同様に配置されている。図４〜６に示すように、コンタクトホール６０、６２は、層間絶縁膜５０を上面から下面まで貫通している。
図４、６に示すように、コンタクトホール６２内には、コンタクトプラグ５２が形成されている。図７は、コンタクトプラグ５２の拡大断面図を示している。コンタクトプラグ５２は、バリアメタル５２ａと充填金属層５２ｂを有している。バリアメタル５２ａは、Ｔｉ（チタン）によって構成されているＴｉ層と、ＴｉＮ（窒化チタン）によって構成されているＴｉＮ層を有している。Ｔｉ層がシリコン基板１２に接しており、ＴｉＮ層がＴｉ層上に積層されている。充填金属層５２ｂは、Ｗ（タングステン）によって構成されている。充填金属層５２ｂは、コンタクトホール６２のバリアメタル５２ａよりも上側の空間に隙間なく充填されている。充填金属層５２ｂの上面と層間絶縁膜５０の上面は略同じ高さに配置されている。したがって、充填金属層５２ｂの上面と層間絶縁膜５０の上面によって略平坦な平面が構成されている。
図４〜６に示すように、層間絶縁膜５０上、コンタクトプラグ５２上及びコンタクトホール６０内に跨って、上部電極層５４が形成されている。上部電極層５４は、ＡｌＳｉ（アルミニウムシリコン）によって構成されている。上部電極層５４は、素子フィールド１４のほぼ全域において、層間絶縁膜５０の上面、コンタクトプラグ５２の上面及びコンタクトホール６０の内面を覆っている。上部電極層５４は、コンタクトホール６０内でシリコン基板１２に接している。上部電極層５４は、層間絶縁膜５０によって各トレンチ電極２４から絶縁されている。上部電極層５４の上面には、コンタクトホール６０の形状に沿って凹部５４ａが形成されている。他方、コンタクトホール６２はコンタクトプラグ５２によって埋め込まれているので、コンタクトホール６２の上部の上部電極層５４の上面は略平坦となっている。このため、ｙ方向に各コンタクトホール６２を横切る断面（図４参照）では、ｙ方向に各コンタクトホール６０を横切る断面（図５参照）よりも、上部電極層５４の上面の平坦性が高い。
図２、６に示すように、素子外部フィールド１６内の層間絶縁膜５０上には、保護絶縁膜５６が形成されている。保護絶縁膜５６は、ポリイミドによって構成されている。図１、３のドットによりハッチングされている範囲は、保護絶縁膜５６の範囲を示している。図１、３に示すように、保護絶縁膜５６は、素子外部フィールド１６近傍の素子フィールド１４内にも形成されている。図２、６に示すように、素子フィールド１４内の保護絶縁膜５６は、上部電極層５４上に形成されている。すなわち、上部電極層５４の素子外部フィールド近傍の部分が、保護絶縁膜５６によって覆われている。図３に示すように、範囲Ｘ１内では、上部電極層５４上の保護絶縁膜５６の端部５６ａは、ｙ方向に沿って伸びている。つまり、端部５６ａは、上面１２ａを平面視したときに、複数のトレンチ２０と交差するように伸びている。端部５６ａは、素子外部フィールド１６に最も近い位置に配置されているコンタクトホール６２ａの上部を通ってｙ方向に伸びている。
図２、４、５、６に示すように、上部電極層５４上には、表面電極層５８が形成されている。表面電極層５８は、Ｎｉ（ニッケル）によって構成されている。表面電極層５８は、保護絶縁膜５６に覆われていない範囲の上部電極層５４の上面全域を覆っている。また、表面電極層５８の外周縁近傍の部分は、保護絶縁膜５６上に配置されている。すなわち、保護絶縁膜５６の素子フィールド１４近傍の部分が、表面電極層５８によって覆われている。したがって、保護絶縁膜５６の端部５６ａでは、保護絶縁膜５６と、上部電極層５４と、表面電極層５８の３層が互いに接している。
シリコン基板１２の下面１２ｂの全域には、下部電極層７０が形成されている。
図２に示すように、ダイオードフィールド１８内のシリコン基板１２の内部には、アノード領域３０、バリア領域３２、ピラー領域３８、ドリフト領域３４及びカソード領域３６が形成されている。
アノード領域３０は、ｐ型領域であり、シリコン基板１２の上面１２ａに露出するように形成されている。アノード領域３０は、ピラー領域３８が形成されている範囲を除いて、ダイオードフィールド１８の略全域でシリコン基板１２の上面１２ａに露出している。アノード領域３０は、コンタクトホール６２内のコンタクトプラグ５２（すなわち、バリアメタル５２ａ）と接しているとともに、コンタクトホール６０内の上部電極層５４と接している。アノード領域３０内の不純物濃度は、上面１２ａに露出する範囲で、それよりも下側の範囲よりも高くなっている。アノード領域３０は、コンタクトプラグ５２及び上部電極層５４に対して低抵抗で接している。すなわち、アノード領域３０は、コンタクトプラグ５２のバリアメタル５２ａ及び上部電極層５４に対してオーミック接触している。また、アノード領域３０は、トレンチ絶縁膜２２に接している。
バリア領域３２は、ｎ型領域であり、アノード領域３０の下側に形成されている。バリア領域３２は、アノード領域３０に対して下側から接している。バリア領域３２は、アノード領域３０の下側の位置でトレンチ絶縁膜２２に接している。
ピラー領域３８は、ｎ型領域である。図３に示すように、ピラー領域３８は、コンタクトホール６０内でシリコン基板１２の上面１２ａに露出するように形成されている。ピラー領域３８は、コンタクトホール６０内の上部電極層５４に接している。図５、６に示すように、ピラー領域３８は、上部電極層５４に接する位置からバリア領域３２に接する位置まで伸びている。すなわち、ピラー領域３８は、アノード領域３０をｚ方向に貫通している。ピラー領域３８のｎ型不純物濃度は、１×１０１５〜１×１０１９ａｔｏｍｓ／ｃｍ３の範囲内の濃度に調整されている。また、ピラー領域３８上には、ＡｌＳｉからなる上部電極層５４が厚く形成されている。このため、ピラー領域３８は、上部電極層５４に対してショットキー接触している。ピラー領域３８と上部電極層５４の界面３７には、ピラー領域３８から上部電極層５４に向かう電流に対する高い障壁が形成されている。その逆向きの電流に対しては、界面３７の障壁は極めて小さい。ピラー領域３８は、コンタクトホール６２から離れた位置に配置されており、コンタクトプラグ５２には接していない。したがって、ピラー領域３８は、コンタクトホール６０内でのみ上部電極層５４に接続されている。
ドリフト領域３４は、ピラー領域３８及びバリア領域３２よりもｎ型不純物濃度が低いｎ型領域である。ドリフト領域３４は、バリア領域３２の下側に形成されており、バリア領域３２に対して下側から接している。
カソード領域３６は、ドリフト領域３４、ピラー領域３８及びバリア領域３２よりもｎ型不純物濃度が高いｎ型領域である。カソード領域３６は、ドリフト領域３４の下側に形成されており、ドリフト領域３４に対して下側から接している。カソード領域３６は、シリコン基板１２の下面１２ｂに露出している。カソード領域３６は、下部電極層７０に対して低抵抗で接している。すなわち、カソード領域３６は下部電極層７０にオーミック接触している。
図２に示すように、素子外部フィールド１６内のシリコン基板１２の内部には、ドリフト領域３４、カソード領域３６及び外周ｎ型領域４２が形成されている。素子外部フィールド１６内のカソード領域３６は、ダイオードフィールド１８内のカソード領域３６と同様に、シリコン基板１２の下面１２ｂに露出するように形成されている。外周ｎ型領域４２は、シリコン基板１２の端面１２ｃと上面１２ａの両方に露出する位置に形成されている。素子外部フィールド１６内では、外周ｎ型領域４２とカソード領域３６の間の領域の略全体に、ドリフト領域３４が形成されている。
図８、９は、ＩＧＢＴフィールド１７内におけるシリコン基板１２の縦断面図を示している。図８、９に示すように、ＩＧＢＴフィールド１７の構造は、エミッタ領域４４とコレクタ領域４６を有する点でダイオードフィールド１８の構造と異なる。ＩＧＢＴフィールド１７のその他の構造は、ダイオードフィールド１８の構造と等しい。
ＩＧＢＴフィールド１７内のシリコン基板１２には、エミッタ領域４４が形成されている。エミッタ領域４４は、ｎ型領域であり、シリコン基板１２の上面１２ａに露出する範囲に部分的に形成されている。エミッタ領域４４は、コンタクトプラグ５２に対して低抵抗で接している。すなわち、エミッタ領域４４は、コンタクトプラグ５２に対してオーミック接触している。エミッタ領域４４の下側には、アノード領域３０が形成されている。エミッタ領域４４は、アノード領域３０によってバリア領域３２から分離されている。図８に示すように、エミッタ領域４４は、アノード領域３０の上側の位置でトレンチ絶縁膜２２に接している。なお、ＩＧＢＴフィールド１７内のアノード領域３０には、ＩＧＢＴがオンするときにチャネルが形成される。したがって、ＩＧＢＴフィールド１７内のアノード領域３０は、ボディ領域と呼ばれる場合がある。また、ＩＧＢＴフィールド１７内のトレンチ電極２４は、アノード領域３０（ボディ領域）にチャネルを形成するための電極であり、ゲート電極と呼ばれる場合がある。ＩＧＢＴフィールド１７内のトレンチ電極２４（すなわち、ゲート電極）は、ダイオードフィールド１８内のトレンチ電極２４と接続されていてもよいし、ダイオードフィールド１８内のトレンチ電極２４から分離されていてもよい（つまり、ゲート電極がダイオードフィールド１８内のトレンチ電極２４から独立して電位を制御できるようになっていてもよい）。また、ＩＧＢＴフィールド１７内のトレンチ絶縁膜２２は、ゲート絶縁膜と呼ばれる場合がある。
ＩＧＢＴフィールド１７内には、カソード領域３６に代えて、コレクタ領域４６が形成されている。コレクタ領域４６は、ｐ型領域であり、ＩＧＢＴフィールド１７内のシリコン基板１２の下面１２ｂに露出する範囲に形成されている。コレクタ領域４６は、下部電極層７０に対して低抵抗で接触している。すなわち、コレクタ領域４６は、下部電極層７０に対してオーミック接触している。
次に、半導体装置１０の動作について説明する。半導体装置１０の使用時には、表面電極層５８がはんだ層を介して外部端子に接続される。表面電極層５８は、はんだ層に対する濡れ性を向上させるための層である。また、下部電極層７０は、はんだ層を介して別の外部端子に接続される。
最初に、ＩＧＢＴ動作について説明する。ＩＧＢＴ動作では、下部電極層７０に上部電極層５４よりも高い電位が印加される。ゲート電極２４（すなわち、ＩＧＢＴフィールド１７内のトレンチ電極２４）の電位を閾値以上の電位まで上昇させると、ゲート絶縁膜２２に接する範囲のボディ領域３０（すなわち、ＩＧＢＴフィールド１７内のアノード領域３０）にチャネルが形成される。したがって、ＩＧＢＴがオンし、下部電極層７０から上部電極層５４に電流が流れる。ゲート電極２４の電位を閾値よりも低い電位まで低下させると、チャネルが消失し、ＩＧＢＴがオフする。なお、ＩＧＢＴがオフすると、ドリフト領域３４が空乏化して、ドリフト領域３４内に高い電界が発生する。ＩＧＢＴフィールド１７だけでなくダイオードフィールド１８にもトレンチ電極２４が形成されていると、ＩＧＢＴフィールド１７とダイオードフィールド１８の略全域で電界を比較的均一に分布させることができる。これによって、ドリフト領域３４内で局所的に電界が集中することが抑制される。
次に、ダイオード動作について説明する。上部電極層５４の電位が下部電極層７０の電位よりも高いとダイオードフィールド内のダイオードに順方向電圧が印加され、下部電極層７０の電位が上部電極層５４の電位よりも高いとダイオードに逆方向電圧が印加される。
最初に、順方向電圧印加時の動作について説明する。比較的低い順方向電圧が印加されている状態では、図６の矢印８０に示すように、電子が界面３７を通って流れる。より詳細には、下部電極層７０から、カソード領域３６、ドリフト領域３４、バリア領域３２及びピラー領域３８を介して、上部電極層５４に電子が流れる。すなわち、矢印８０の逆向きに電流が流れる。この電流が小さい間は、バリア領域３２の電位が上部電極層５４の電位と略等しい。したがって、アノード領域３０とバリア領域３２の界面のｐｎ接合３１に印加される電圧が小さく、この段階ではｐｎ接合３１はオンしない。順方向電圧が大きくなると、矢印８０の電流が大きくなり、ｐｎ接合３１に印加される電圧が大きくなる。したがって、順方向電圧が所定値よりも大きくなると、ｐｎ接合３１がオンして、図６の矢印８１、８２に示すように電流が流れる。矢印８１に示す経路では、電流が、上部電極層５４から、コンタクトプラグ５２、アノード領域３０、バリア領域３２、ドリフト領域３４及びカソード領域３６を介して下部電極層７０へ流れる。矢印８２に示す経路では、電流が、コンタクトホール６０内の上部電極層５４から、アノード領域３０、バリア領域３２、ドリフト領域３４及びカソード領域３６を介して下部電極層７０へ流れる。ｐｎ接合３１がオンしている状態では、アノード領域３０からドリフト領域３４に正孔が流入する。
以上に説明したように、順方向電圧印加時の動作では、順方向電圧が低い段階においては界面３７を介して電子が流れることで、ｐｎ接合３１に電圧が印加され難くなっている。このため、ｐｎ接合３１がオンするタイミングが遅くなり、アノード領域３０からドリフト領域３４に正孔が流入することが抑制される。
次に、逆方向電圧印加時の動作について説明する。印加電圧を順方向電圧から逆方向電圧に切り換えると、順方向電圧印加時にドリフト領域３４内に存在していた正孔が、バリア領域３２とアノード領域３０を介して上部電極層５４に排出される。このため、ダイオードに瞬間的に逆電流（いわゆる、逆回復電流）が流れる。しかしながら、このダイオードでは、上述したように順方向電圧印加時にドリフト領域３４への正孔の流入が抑制されるので、逆方向電圧印加時に上部電極層５４に排出される正孔が少ない。したがって、逆回復電流が抑制される。このため、この半導体装置では、ダイオードの逆回復動作時の損失が少ない。また、逆方向電圧が定常的に印加されている状態では、ｐｎ接合３１に電圧が印加されるが、ｐｎ接合３１の障壁によってｐｎ接合３１にはほとんど電流は流れない。また、この状態では、ピラー領域３８と上部電極層５４の界面３７にも電圧が印加される。ここで、界面３７には、ピラー領域３８から上部電極層５４に向かう方向の電流に対して高い障壁（ショットキー障壁）が存在しているので、界面３７にもほとんど電流が流れない。このように、この半導体装置では、逆方向電圧が定常的に印加されている状態において、ダイオードに漏れ電流が流れ難い。
ＩＧＢＴとダイオードを動作させると、半導体装置１０が昇温と降温を繰り返す。このため、半導体装置１０内で熱応力が繰り返し発生する。ここで、保護絶縁膜５６の端部５６ａは、上部電極層５４が保護絶縁膜５６に覆われている領域と覆われていない領域との界面にあたる。このため、端部５６ａの直下の部分の上部電極層５４では応力分布が局所的に乱れやすく、温度変化時にこの部分で高い熱応力が発生しやすい。特に、端部５６ａでは、線膨張係数が異なる保護絶縁膜５６と上部電極層５４と表面電極層５８が互いに接しているため、より高い熱応力が発生しやすい。つまり、端部５６ａの直下の部分の上部電極層５４には、その他の部分の上部電極層５４よりも高い熱応力が発生しやすい。この部分の上部電極層５４の上面に深い凹部が形成されていると、この部分でさらに高い熱応力が発生するようになり、上部電極層５４にクラックが生じる場合がある。しかしながら、本実施例の半導体装置１０では、コンタクトホール６２がコンタクトプラグ５２によって埋められているので、コンタクトホール６２の上部の上部電極層５４の上面が略平坦となっている。この部分の上部電極層５４の上面には、凹部５４ａのような深い凹部は形成されていない。したがって、端部５６ａの直下の上部電極層５４に極端に高い熱応力が発生することが抑制されており、この部分で上部電極層５４にクラックが生じることが抑制される。
また、コンタクトホール６０の上部の上部電極層５４の上面には、深い凹部５４ａが形成されている。しかしながら、凹部５４ａ上には、保護絶縁膜５６の端部５６ａが存在していないため、凹部５４ａ近傍の上部電極層５４にも高い熱応力は生じない。したがって、凹部５４ａ近傍の上部電極層５４にクラックが生じることが抑制される。
次に、半導体装置１０の製造方法について説明する。半導体装置１０は、全体がドリフト領域３４と同じｎ型不純物濃度を有するｎ型のシリコン基板（すなわち、加工前のシリコン基板１２）から製造される。
まず、図１０に示すように、イオン注入等によって、アノード領域３０、バリア領域３２、ピラー領域３８及び外周ｎ型領域４２を形成する。また、図示していないが、ここでは、ＩＧＢＴフィールド１７内にエミッタ領域４４も形成する。さらに、トレンチ２０、トレンチ絶縁膜２２及びトレンチ電極２４を形成する。これらは、従来公知の方法により形成することが可能であり、これらはどのような順序で形成されてもよい。
次に、図１１に示すように、シリコン基板１２の上面１２ａに層間絶縁膜５０を形成する。なお、図示していないが、層間絶縁膜５０は、シリコン基板１２の上面１２ａだけでなく、トレンチ電極２４の上面も覆うように形成される。次に、図１２に示すように、層間絶縁膜５０を部分的にエッチングすることによって、層間絶縁膜５０にコンタクトホール６０とコンタクトホール６２を形成する。ここでは、コンタクトホール６２の底面にアノード領域３０が露出するとともにピラー領域３８が露出しないように、コンタクトホール６２を形成する。また、コンタクトホール６０の底面にピラー領域３８とアノード領域３０が露出するように、コンタクトホール６０を形成する。コンタクトホール６２ａの幅がコンタクトホール６０ａの幅よりも狭くなるようにこれらが形成される。また、各トレンチ間範囲において、最も素子外部フィールド１６側のコンタクトホール６２ａが、最も素子外部フィールド１６側のコンタクトホール６０ａよりも素子外部フィールド１６に近い位置に配置されるようにする。
次に、スパッタリングによって、基板の上面全体に、薄くバリアメタル５２ａを形成する。すなわち、バリアメタル５２ａを構成するＴｉ層とＴｉＮ層を順に基板の上面に成長させる。バリアメタル５２ａの厚みが薄いので、幅が狭いコンタクトホール６２の内面にも好適にバリアメタル５２ａが成長する。バリアメタル５２ａは、アノード領域３０に対して低抵抗で接触（すなわち、オーミック接触）する。
その後、図１３、１４に示すように、バリアメタル５２ａ（図１３、１４では図示省略）上に、ＣＶＤによって充填金属層５２ｂを堆積させる。ここでは、膜厚がコンタクトホール６２の幅の１／２よりも厚くなるとともにコンタクトホール６０の幅の１／２よりも薄くなるように、充填金属層５２ｂを堆積させる。充填金属層５２ｂは、コンタクトホール６０の内面、コンタクトホール６２の内面及び層間絶縁膜５０の上面に成長する。
コンタクトホール６２内では、コンタクトホール６２の底面と両側面に充填金属層５２ｂが成長する。コンタクトホール６２の幅の１／２よりも厚く充填金属層５２ｂが成長するため、コンタクトホール６２の両側面に成長する充填金属層５２ｂがコンタクトホール６２の中央部で接続される。このため、充填金属層５２ｂはコンタクトホール６２内に隙間なく成長する。したがって、コンタクトホール６２の底面上の充填金属層５２ｂの厚みＴ２は、層間絶縁膜５０の上部の充填金属層５２ｂの厚みＴ１よりも厚くなる。ＣＶＤによれば、幅が狭いコンタクトホール６２内に、充填金属層５２ｂを密に成長させることができる。したがって、コンタクトホール６２内での空隙の形成が抑制される。
他方、コンタクトホール６０内では、コンタクトホール６０の底面と両側面に充填金属層５２ｂが成長する。コンタクトホール６０の幅の１／２よりも薄く充填金属層５２ｂが成長するため、コンタクトホール６０の両側面に成長する充填金属層５２ｂは互いに接続されることはない。したがって、コンタクトホール６０内では、充填金属層５２ｂがコンタクトホール６０の内面に沿って均一な厚みで成長する。したがって、コンタクトホール６０の底面上の充填金属層５２ｂの厚みＴ３は、層間絶縁膜５０の上部の充填金属層５２ｂの厚みＴ１と略等しくなる。このため、コンタクトホール６０の底面上の充填金属層５２ｂの厚みＴ３は、コンタクトホール６２の底面上の充填金属層５２ｂの厚みＴ２よりも薄くなる。
なお、充填金属層５２ｂを形成する際には、バリアメタル５２ａによって、充填金属層５２ｂを構成している金属元素（すなわち、タングステン）がシリコン基板１２に拡散することが防止される。これによって、シリコン基板１２のコンタクト部に欠陥等が形成されることが防止される。
次に、図１５に示すように、充填金属層５２ｂをエッチングする。ここでは、層間絶縁膜５０の上部の充填金属層５２ｂを除去し、コンタクトホール６２内に充填金属層５２ｂを残存させる。より詳細には、コンタクトホール６２内に残存する充填金属層５２ｂの上面が層間絶縁膜５０の上面と略一致するように、エッチングを行う。また、コンタクトホール６０内の充填金属層５２ｂもエッチングされる。上述したように、コンタクトホール６０内の充填金属層５２ｂの厚みは、層間絶縁膜５０の上部の充填金属層５２ｂの厚みと略等しい。したがって、コンタクトホール６０内の充填金属層５２ｂも除去される。コンタクトホール６０内の充填金属層５２ｂが除去された領域では、バリアメタル５２ａが露出する。次に、露出している範囲のバリアメタル５２ａをエッチングにより除去する。これによって、コンタクトホール６０の底面にシリコン基板１２が露出する。また、層間絶縁膜５０の上面が露出する。コンタクトホール６２内に残存する充填金属層５２ｂとバリアメタル５２ａが、コンタクトプラグ５２である。
次に、図１６に示すように、スパッタリングによって、基板の上面に上部電極層５４を成長させる。すなわち、層間絶縁膜５０の上面、コンタクトプラグ５２の上面及びコンタクトホール６０の内面に、上部電極層５４を成長させる。なお、上部電極層５４（すなわち、ＡｌＳｉ）の厚みが薄いと、上部電極層５４とシリコン基板１２の界面で、上部電極層５４のＡｌとシリコン基板１２のＳｉが相互拡散する。後工程及び半導体装置１０の使用時に熱が生じると、この相互拡散が進行してシリコン基板１２中にＡｌがくさび状に延びる現象（一般に、Ａｌスパイクと呼ばれる）が発生し、半導体装置１０の特性が劣化する。上部電極層５４の厚みが厚いと、上述した相互拡散が抑制され、Ａｌスパイクを防止することができる。ここでは、Ａｌスパイクが生じない程度に厚く上部電極層５４を成長させる。ここでは、バリアメタル５２ａよりも遥かに厚く上部電極層５４を成長させる。コンタクトホール６０の幅が広いので、コンタクトホール６０内に厚く上部電極層５４を成長させても、コンタクトホール６０内には空隙は形成されない。コンタクトホール６０内に厚い上部電極層５４を形成することができる。コンタクトホール６０内の上部電極層５４とピラー領域３８の界面３７に高い障壁が形成される。すなわち、上部電極層５４がピラー領域３８にショットキー接触する。また、コンタクトホール６０内の上部電極層５４は、アノード領域３０にも接触する。上部電極層５４は、ｐ型のアノード領域３０に対してオーミック接触する。また、コンタクトホール６０の幅が広いので、上部電極層５４の上面に、コンタクトホール６０に沿って凹部５４ａが形成される。
次に、図１７に示すように、上部電極層５４を選択的にエッチングすることで、上部電極層５４の不要な部分（例えば、素子外部フィールド１６内の上部電極層５４）を除去する。
次に、図１８に示すように、保護絶縁膜５６を形成する。より詳細には、基板の表面全体に保護絶縁膜５６を形成し、その後に、素子フィールド１４の中央部の保護絶縁膜５６をエッチングにより除去する。素子フィールド１４の外周部（素子外部フィールド１６に近い部分）には、保護絶縁膜５６を残存させる。これによって、図１８に示すように、素子外部フィールド１６の上面とその近傍の上部電極層５４が保護絶縁膜５６に覆われた構造が得られる。ここでは、保護絶縁膜５６のｙ方向に伸びる端部５６ａが、素子外部フィールド１６に最も近い位置のコンタクトホール６２ａの上部を通るように配置する。
次に、図１９に示すように、表面電極層５８を形成する。より詳細には、基板の表面全体に表面電極層５８を形成し、その後、表面電極層５８の不要な部分（例えば、素子外部フィールド１６内の表面電極層５８）をエッチングにより除去する。但し、残存する表面電極層５８が、保護絶縁膜５６の端部５６ａを覆うようにする。保護絶縁膜５６上の表面電極層５８を全て除去すると、保護絶縁膜５６の端部５６ａ近傍で上部電極層５４上の表面電極層５８の厚みが薄くなる場合がある。これに対し、本実施例のように、表面電極層５８の一部が保護絶縁膜５６上を覆うように表面電極層５８を残存させることで、上部電極層５４の全域を略均一な厚みの表面電極層５８によって覆うことができる。
以上の工程によって、上面１２ａ側の加工工程が終了する。その後、下面１２ｂ側の加工工程（すなわち、カソード領域３６の形成、コレクタ領域４６の形成及び下部電極層７０の形成）を行うことで、半導体装置１０が完成する。
以上に説明したように、本実施例では、上部電極層５４をシリコン基板１２に対して低抵抗で接続する必要がある部分に幅が狭いコンタクトホール６２を形成する。そして、コンタクトホール６２をコンタクトプラグで埋め込む。バリアメタル５２ａは厚みが薄いので、幅が狭いコンタクトホール６２内に好適に形成することができる。また、充填金属層５２ｂはＣＶＤにより堆積されるので、幅が狭いコンタクトホール６２内に好適に形成することができる。したがって、コンタクトホール６２をコンタクトプラグ５２で好適に埋め込むことができる。したがって、コンタクトホール６２の上部の上部電極層５４の上面を平坦化することができる。このように、コンタクトホール６２の上部（すなわち、平坦な上部電極層５４上）に保護絶縁膜５６の端部５６ａを配置することで、端部５６ａの直下の上部電極層５４の熱応力を緩和することができる。これによって、端部５６ａの直下の上部電極層５４でのクラックが抑制される。
また、本実施例では、上部電極層５４をピラー領域３８にショットキー接触させる必要がある部分に幅が広いコンタクトホール６０を形成し、そのコンタクトホール６０内に厚く上部電極層５４を形成する。幅が広いコンタクトホール６０を採用することで、コンタクトホール６０内に厚く上部電極層５４を形成しても、コンタクトホール６０内（すなわち、上部電極層５４の内部）に空隙が形成されることが抑制される。さらに、このように厚く上部電極層５４を形成することで、Ａｌスパイクを防止することができる。また、このように上部電極層５４を形成すると、コンタクトホール６０に沿って上部電極層５４の上面に凹部５４ａが形成される。しかしながら、凹部５４ａ上に保護絶縁膜５６の端部５６ａが存在しないので、凹部５４ａ近傍の上部電極層５４に高い熱応力が発生することが抑制される。これによって、凹部５４ａ近傍の上部電極層５４でのクラックが抑制される。
また、この製造方法では、充填金属層５２ｂを堆積させるときに、コンタクトホール６２の幅の１／２よりも厚く、コンタクトホール６０の幅の１／２よりも薄い膜厚で充填金属層５２ｂを堆積させる。したがって、その後に、充填金属層５２ｂをエッチングするだけで、コンタクトホール６２内に充填金属層５２ｂを残存させ、コンタクトホール６０の内部から充填金属層５２ｂを除去することができる。充填金属層５２ｂのマスキング等を行うことなく、コンタクトホール６２内に充填金属層５２ｂを残存させ、コンタクトホール６０の内部から充填金属層５２ｂを除去することができる。したがって、この方法によれば、効率的に半導体装置１０を製造することができる。
なお、上述した実施例では、コンタクトホール６０内から充填金属層５２ｂとバリアメタル５２ａを完全に除去したが、コンタクトホール６０内に充填金属層５２ｂとバリアメタル５２ａが部分的に残存していてもよい。つまり、コンタクトホール６０内で上部電極層５４がピラー領域３８に接することができれば、コンタクトホール６０内に充填金属層５２ｂとバリアメタル５２ａが残存していてもよい。
なお、上述した実施例において、オーミック接触は、電流が半導体から金属に向かう向きにおける障壁が、その逆向きの障壁と略等しいことを意味する。また、ショットキー接触は、電流が半導体から金属に向かう向きにおける障壁が、その逆向きの障壁よりも大きいことを意味する。半導体と金属がオーミック接触するかショットキー接触するかは、金属の仕事関数と半導体中の不純物濃度等によって決まる。金属の仕事関数を半導体に対して適切に設定することで、オーミック接触とショットキー接触を選択的に形成することができる。また、半導体の不純物濃度を高濃度にすることで、金属と半導体の界面に形成される空乏層（障壁部）を薄くすることができる。このように空乏層を薄くすると、キャリアが空乏層をトンネリングして流れるようになる。この場合、金属の仕事関数に係らず、オーミック接触が得られる。
また、上述した実施例では、ピラー領域３８に対してショットキー接触する上部電極層５４がＡｌＳｉによって構成されていた。しかしながら、上部電極層５４が、４．２５〜５．０５ｅＶの範囲内の仕事関数を有する別の金属（例えば、Ｎｉ等）によって構成されていてもよい。
また、上述した実施例では、シリコン基板１２に接する部分のバリアメタル５２ａが、Ｔｉによって構成されていた。しかしながら、この部分のバリアメタル５２ａが、アノード領域３０に対してオーミック接触可能な別の金属（例えば、Ｃｏ等）によって構成されていてもよい。アノード領域３０に対してオーミック接触する金属は、仕事関数が４．２５ｅＶ未満であることが好ましく、４．０５ｅＶ未満であることがより好ましい。また、この金属の仕事関数が４．２５ｅＶよりも高い場合であっても、アノード領域３０の接触部のｐ型不純物濃度を高くすることで、トンネリングによるオーミック接触を得ることができる。
また、上述した実施例では、充填金属層５２ｂが、Ｗによって構成されていた。しかしながら、充填金属層５２ｂが、ＣＶＤによって堆積可能な別の金属（例えば、銅等）によって構成されていてもよい。
また、上述した実施例では、ＩＧＢＴフィールド１７とダイオードフィールド１８が区分けされていた。しかしながら、ＩＧＢＴとダイオードが混在している構造を採用してもよい。例えば、全てのトレンチ間範囲にエミッタ領域４４が形成されていてもよい。このような構造でも、アノード領域３０、バリア領域３２、ピラー領域３８、ドリフト領域３４及びカソード領域３６は、実施例と同様にダイオードとして動作することができる。
また、上述した実施例では、ドリフト領域３４がバリア領域３２に直接接していた。しかしながら、図２０に示すように、ドリフト領域３４とバリア領域３２の間にｐ型領域３９が配置されていてもよい。この構造でも、ｐ型領域３９のｐ型不純物濃度が低ければ、ダイオード及びＩＧＢＴは上述した実施例と同様に動作することができる。
また、上述した実施例の半導体装置１０は、ダイオードとＩＧＢＴを有していたが、ダイオードとＭＯＳＦＥＴを有していてもよい。上述した実施例のコレクタ領域４６をｎ型領域に置き換えることで、ＭＯＳＦＥＴを構成することができる。
また、上述した実施例の半導体装置１０は、表面電極層５８を備えていたが、表面電極層５８を備えていなくてもよい。このような構成でも、保護絶縁膜５６の端部５６ａの下の上部電極層５４で高い応力が発生し得る。したがって、端部５６ａをコンタクトホール６２の上部に配置することで、端部５６ａの下の上部電極層５４のクラックを抑制することができる。
また、上述した実施例では、全てのトレンチ間領域にコンタクトホール６０ａ、６２ａ、アノード領域３０、バリア領域３２及びピラー領域３８が形成されていた。つまり、上述した実施例では、全てのトレンチ間領域が、請求項の特定トレンチ間領域に相当した。しかしながら、これらの少なくとも一部が形成されていないトレンチ間領域が存在していてもよい。つまり、トレンチ間領域の一部が、特定トレンチ間領域でなくてもよい。
上述した実施例の構成要素と、請求項の構成要素との関係について説明する。実施例のコンタクトホール６０ａは、請求項の第１コンタクトホールの一例である。実施例のコンタクトホール６２ａは、請求項の第２コンタクトホールの一例である。実施例のバリアメタル５２ａは、請求項の第１金属層の一例である。実施例の充填金属層５２ｂは、請求項の第２金属層の一例である。
以上に説明した実施例の好適な構成を以下に列記する。なお、以下に列記する構成は、いずれも独立して有用なものである。
本明細書が開示する一例の構成では、半導体装置が、保護絶縁膜に覆われていない範囲の上部電極層の上面と保護絶縁膜の一部を覆っており、上部電極層とは異なる金属によって構成されている表面電極層を有している。
表面電極層は、上部電極層を保護する目的や、上部電極層への接続性（例えば、はんだ濡れ性等）を向上させる目的で形成される。この構成では、保護絶縁膜の端部で、上部電極層と、保護絶縁膜と、表面電極層の３層が互いに接する。このように保護絶縁膜の端部で３つの異種材料が互いに接すると、これら３層の線膨張係数の差によって、保護絶縁膜の端部近傍でより高い応力が発生しやすくなる。つまり、このような構成では、保護絶縁膜の端部の下の上部電極層での応力を緩和する必要性がより高い。したがって、保護絶縁膜の端部を上面が平坦な上部電極層上に配置することで、好適に応力を緩和することができる。
本明細書が開示する一例の構成では、第１コンタクトホール内の上部電極層が、アノード領域に接している。
このような構成によれば、ダイオードがオンするときに上部電極層とアノード電極とのコンタクト部も電流経路となり得る。したがって、ダイオードで生じる損失を抑制することができる。
本明細書が開示する一例の構成では、第２金属層を形成する工程が、第１工程と第２工程を有している。第１工程では、層間絶縁膜の上面、第１コンタクトホールの内面及び第２コンタクトホールの内面に、膜厚が第２コンタクトホールの幅の１／２よりも厚いとともに第１コンタクトホールの幅の１／２よりも薄い第２金属層を堆積させる。第２工程では、層間絶縁膜の上面が露出し、第１コンタクトホールの底面が露出し、第２コンタクトホールの底面を覆っている状態で第１金属層と第２金属層が残存するように、第１金属層と第２金属層をエッチングする。
この構成では、第２金属層の膜厚が第２コンタクトホールの幅の１／２よりも厚いので、第２コンタクトホールの両側面に堆積する第２金属層が第２コンタクトホールの略中央部で接続される。このため、第２コンタクトホールが第２金属層によって埋め込まれる。その結果、第２コンタクトホールを覆っている金属層（第１金属層と第２金属層）の厚み（すなわち、第２コンタクトホールの底面と第２金属層の上面の間の距離）が、層間絶縁膜上の金属層の厚みよりも厚くなる。他方、第２金属層の厚みが第１コンタクトホールの幅の１／２よりも薄いので、第１コンタクトホール内には略均一な厚みで第２金属層が堆積する。その結果、第１コンタクトホール内の金属層の厚みは、層間絶縁膜上の金属層の厚みと略同じとなる。つまり、第２コンタクトホールを覆っている金属層の厚みが、第１コンタクトホールを覆っている金属層の厚みよりも厚くなる。したがって、その後のエッチング工程において、第１コンタクトホールの底面を露出させる一方で、第２コンタクトホールの底面を覆っている状態で第１金属層と第２金属層を残存させることができる。この方法によれば、容易に、第２コンタクトホール内に第１金属層と第２金属層を残存させるとともに第１コンタクトホールの底面を露出させることができる。なお、第１コンタクトホールの底面は、必ずしも全体が露出する必要はなく、少なくとも一部（ピラー領域の表面）が露出すればよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０ ：半導体装置
１２ ：シリコン基板
１４ ：素子フィールド
１６ ：素子外部フィールド
１７ ：ＩＧＢＴフィールド
１８ ：ダイオードフィールド
２０ ：トレンチ
２２ ：トレンチ絶縁膜
２４ ：トレンチ電極
３０ ：アノード領域
３１ ：ｐｎ接合
３２ ：バリア領域
３４ ：ドリフト領域
３６ ：カソード領域
３７ ：界面
３８ ：ピラー領域
４４ ：エミッタ領域
４６ ：コレクタ領域
５０ ：層間絶縁膜
５２ ：コンタクトプラグ
５２ａ ：バリアメタル
５２ｂ ：充填金属層
５４ ：上部電極層
５４ａ ：凹部
５６ ：保護絶縁膜
５６ａ ：端部
５８ ：表面電極層
６０ ：コンタクトホール
６２ ：コンタクトホール
７０ ：下部電極層

Claims (5)

  1. ダイオードを有する半導体装置であって、
    シリコン基板と、トレンチ絶縁膜と、トレンチ電極と、層間絶縁膜と、コンタクトプラグと、上部電極層と、保護絶縁膜と、下部電極層を有しており、
    前記シリコン基板が、以下の構成、すなわち、
    ・縞状に伸びる複数のトレンチが前記シリコン基板の上面に形成されている素子フィールドと、前記トレンチの長手方向において前記素子フィールドに隣接する素子外部フィールドを有しており、
    ・前記シリコン基板の前記上面を平面視したときに隣接する２つの前記トレンチの間に位置するトレンチ間範囲が複数存在しており、
    ・複数の前記トレンチ間範囲から選択された複数個の特定トレンチ間範囲のそれぞれに、アノード領域と、バリア領域と、ピラー領域を有しており、
    ・前記アノード領域が、前記シリコン基板の前記上面に露出しているｐ型領域であり、
    ・前記バリア領域が、前記アノード領域の下側に配置されているｎ型領域であり、
    ・前記ピラー領域が、前記シリコン基板の前記上面に露出する位置から前記バリア領域と接する位置まで伸びているｎ型領域であり、
    ・前記バリア領域の下側に、ドリフト領域とカソード領域を有しており、
    ・前記ドリフト領域が、前記バリア領域の下側に配置されており、前記バリア領域に対して直接、または、ｐ型半導体領域を介して接続されており、前記バリア領域よりも不純物濃度が低いｎ型領域であり、
    ・前記カソード領域が、前記ドリフト領域の下側に配置されており、前記シリコン基板の下面に露出しており、前記ドリフト領域よりも不純物濃度が高いｎ型領域である、
    という構成を有しており、
    前記トレンチ絶縁膜が、前記各トレンチの内面を覆っており、
    前記トレンチ電極が、前記トレンチ絶縁膜によって前記内面が覆われている前記各トレンチ内に配置されており、
    前記層間絶縁膜が、前記素子フィールド内の前記シリコン基板の前記上面と複数の前記トレンチ電極の上面を覆っており、
    前記特定トレンチ間範囲のそれぞれに、前記層間絶縁膜を貫通している第１コンタクトホールと第２コンタクトホールが形成されており、
    前記第２コンタクトホールが、前記第１コンタクトホールよりも前記素子外部フィールドに近い位置に配置されており、前記第１コンタクトホールよりも幅が狭く、
    前記コンタクトプラグが、前記各第２コンタクトホール内に配置されており、
    前記コンタクトプラグが、前記シリコン基板の前記上面と接する部分に配置されている第１金属層と、前記第１金属層上に配置されている第２金属層を有しており、
    前記上部電極層が、前記層間絶縁膜の上面と前記第２金属層の上面と前記第１コンタクトホールの内面を覆っており、前記第１金属層より厚みが厚く、
    前記保護絶縁膜が、前記素子外部フィールドの上面と前記上部電極層の一部を覆っており、前記上部電極層上において複数の前記第２コンタクトホールの上部を通って複数の前記トレンチと交差する方向に伸びる端部を有しており、
    前記下部電極層が、前記シリコン基板の下面を覆っており、
    前記アノード領域が、前記第１金属層にオーミック接触しており、
    前記ピラー領域が、前記上部電極層にショットキー接触しており、前記第１金属層に接しておらず、
    前記カソード領域が、前記下部電極層に接している、
    半導体装置。
  2. 前記保護絶縁膜に覆われていない範囲の前記上部電極層の上面と前記保護絶縁膜の一部を覆っており、前記上部電極層とは異なる金属によって構成されている表面電極層をさらに有する請求項１の半導体装置。
  3. ダイオードを有する半導体装置を製造する方法であって、
    以下の構成を有するシリコン基板、すなわち、
    ・縞状に伸びる複数のトレンチが前記シリコン基板の上面に形成されている素子フィールドと、前記トレンチの長手方向において前記素子フィールドに隣接する素子外部フィールドを有しており、
    ・前記各トレンチの内面がトレンチ絶縁膜によって覆われており、
    ・前記トレンチ絶縁膜によって前記内面が覆われている前記各トレンチ内にトレンチ電極が配置されており、
    ・前記シリコン基板の前記上面を平面視したときに隣接する２つの前記トレンチの間に位置するトレンチ間範囲が複数存在しており、
    ・複数の前記トレンチ間範囲から選択された複数個の特定トレンチ間範囲のそれぞれに、アノード領域と、バリア領域と、ピラー領域を有しており、
    ・前記アノード領域が、前記シリコン基板の前記上面に露出しているｐ型領域であり、
    ・前記バリア領域が、前記アノード領域の下側に配置されているｎ型領域であり、
    ・前記ピラー領域が、前記シリコン基板の前記上面に露出する位置から前記バリア領域と接する位置まで伸びているｎ型領域であり、
    ・前記バリア領域の下側に配置されており、前記バリア領域に対して直接、または、ｐ型半導体領域を介して接続されており、前記バリア領域よりも不純物濃度が低いｎ型のドリフト領域を有している、
    という構成を有するシリコン基板を準備する工程と、
    前記素子フィールド内の前記シリコン基板の前記上面と複数の前記トレンチ電極の上面を覆う層間絶縁膜を形成する工程と、
    前記特定トレンチ間範囲のそれぞれに、前記層間絶縁膜を貫通する第１コンタクトホールと第２コンタクトホールを形成する工程であって、前記第２コンタクトホールが前記第１コンタクトホールよりも前記素子外部フィールドに近い位置に配置され、前記第２コンタクトホールが前記第１コンタクトホールよりも幅が狭くなり、前記第１コンタクトホールの底面に前記ピラー領域が露出し、前記第２コンタクトホールの底面に前記アノード領域が露出するとともに前記ピラー領域が露出しないように前記第１コンタクトホールと前記第２コンタクトホールを形成する工程と、
    前記第２コンタクトホールの底面に、前記アノード領域とオーミック接触する第１金属層を形成する工程と、
    前記第１金属層を形成した後に、ＣＶＤによって、前記第１金属層上に第２金属層を形成する工程と、
    前記第２金属層を形成した後に、前記層間絶縁膜の上面と、前記第２金属層の上面と、前記第１コンタクトホールの内面に、前記第１金属層よりも厚みが厚く、前記第１コンタクトホール内で前記ピラー領域にショットキー接触する上部電極層を形成する工程と、
    前記素子外部フィールドの上面と前記上部電極層の一部を覆っており、前記上部電極層上において複数の前記第２コンタクトホールの上部を通って複数の前記トレンチと交差する方向に伸びる端部を有する保護絶縁膜を形成する工程と、
    前記ドリフト領域の下側に配置されており、前記シリコン基板の下面に露出しており、前記ドリフト領域よりも不純物濃度が高いｎ型のカソード領域を形成する工程と、
    前記シリコン基板の下面に前記カソード領域に接する下部電極層を形成する工程、
    を有する製造方法。
  4. 前記第２金属層を形成する工程が、
    前記層間絶縁膜の上面と、前記第１コンタクトホールの内面と、前記第２コンタクトホールの内面に、膜厚が前記第２コンタクトホールの幅の１／２よりも厚いとともに前記第１コンタクトホールの幅の１／２よりも薄い前記第２金属層を堆積させる工程と、
    前記層間絶縁膜の上面が露出し、前記第１コンタクトホールの底面が露出し、前記第２コンタクトホールの底面を覆っている状態で前記第１金属層と前記第２金属層が残存するように、前記第１金属層と前記第２金属層をエッチングする工程、
    を有している請求項３の製造方法。
  5. 前記保護絶縁膜に覆われていない範囲の前記上部電極層の上面と前記保護絶縁膜の一部を覆い、前記上部電極層とは異なる金属によって構成されている表面電極層を形成する工程をさらに有する請求項３または４の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147790B2 (en) * 2016-06-21 2018-12-04 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
CN109148606B (zh) * 2017-06-28 2022-04-12 联华电子股份有限公司 高压元件
JP7043773B2 (ja) * 2017-10-03 2022-03-30 株式会社デンソー 半導体装置
JP7124339B2 (ja) * 2018-02-28 2022-08-24 富士電機株式会社 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340750A (ja) * 1999-05-28 2000-12-08 Sony Corp 半導体装置の製造方法および半導体装置
JP2004247580A (ja) * 2003-02-14 2004-09-02 Kawasaki Microelectronics Kk 半導体装置の製造方法および半導体装置
US7157785B2 (en) * 2003-08-29 2007-01-02 Fuji Electric Device Technology Co., Ltd. Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices
JP5122762B2 (ja) * 2006-03-07 2013-01-16 株式会社東芝 電力用半導体素子、その製造方法及びその駆動方法
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
JP5396953B2 (ja) * 2009-03-19 2014-01-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2011066371A (ja) * 2009-08-18 2011-03-31 Denso Corp 半導体装置およびその製造方法
JP2011199109A (ja) * 2010-03-23 2011-10-06 Renesas Electronics Corp パワーｍｏｓｆｅｔ
JP5566272B2 (ja) * 2010-11-26 2014-08-06 三菱電機株式会社 半導体装置
DE112012003111T5 (de) 2011-07-27 2014-04-10 Toyota Jidosha Kabushiki Kaisha Diode, Halbleitervorrichtung und Mosfet
KR101561797B1 (ko) 2012-03-22 2015-10-19 도요타지도샤가부시키가이샤 반도체 장치
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6248392B2 (ja) 2013-01-17 2017-12-20 富士電機株式会社 半導体装置
JP2014192351A (ja) 2013-03-27 2014-10-06 Mitsubishi Electric Corp 半導体装置の製造方法
JP6154292B2 (ja) * 2013-11-06 2017-06-28 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP5729497B1 (ja) * 2014-02-04 2015-06-03 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP5918288B2 (ja) * 2014-03-03 2016-05-18 トヨタ自動車株式会社 半導体装置
JP6221922B2 (ja) * 2014-04-25 2017-11-01 トヨタ自動車株式会社 半導体装置の製造方法
JP2016115698A (ja) * 2014-12-11 2016-06-23 トヨタ自動車株式会社 半導体装置とその製造方法

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