CN108346701B - 一种屏蔽栅功率dmos器件 - Google Patents
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Abstract
一种屏蔽栅功率DMOS器件，属于半导体功率器件技术领域。本发明基于传统屏蔽栅DMOS器件进行改进，器件两侧的沟槽栅结构之间的漂移区顶层具有体区，在体区的顶层具有交替排列的源区和接触区，通过合理设置源区和接触区的交替排列方向并且在接触区和沟槽的侧壁之间引入重掺杂的电流引导层形成导通电阻较低的电流通道，而使源区和沟槽侧壁的介质层直接接触。这样设计能够将雪崩击穿电流固定于电流引导层中，并引导雪崩电流直接经由电流引导层从接触区流走而不经过源区下方的体区，这样就防止了寄生BJT的开启，提升了器件的UIS耐量及抗UIS失效能力。另外，由于屏蔽栅电极的横向耗尽作用，能够避免电流引导层对于器件耐压性能的负面影响。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种屏蔽栅功率DMOS器件。
背景技术
功率DMOS因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换领域起到重要作用。不断提高的***性能要求功率DMOS在具备更低功率损耗的同时，在高电应力下也能具有更高的可靠性。为了提高DMOS的性能，浮岛单极器件和屏蔽栅(Split-gate)等新型结构被提出。浮岛单极器件通过在N-外延层中增加P型分压岛，使得漂移区的最大电场被分成两部分，在相同的外延层掺杂浓度下，击穿电压有所提升；屏蔽栅功率DMOS则是利用其第一层多晶层作为“体内场板”来降低漂移区的电场，获得更高的击穿电压。相较于浮岛单极器件，屏蔽栅功率DMOS具有更低的导通电阻和更高的击穿电压。
非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率DMOS在应用中所能面临的最极端的电应力情况。因此器件的抗UIS失效能力常被用于评定功率DMOS的可靠性，而UIS耐量是衡量功率DMOS的抗UIS失效能力的重要参数。寄生BJT(Bipolar Junction Transistor，双极型晶体管)的开启是引起UIS失效的重要原因之一。UIS的失效通常被认为是器件“主动”模式，这是由于在源漏间的寄生BJT在UIS雪崩时的导通，导通后流过体内的大电流将使器件迅速升温，损坏器件。如图1所示为传统N沟道屏蔽栅功率DMOS器件的结构示意图，器件的N+源区作为寄生BJT的发射区，N-漂移区构成寄生BJT的集电极区，而P-body区作为基区。当上述功率DMOS器件发生雪崩击穿时，雪崩电流经由N+源区下方的P-body区到达P+接触区，而雪崩电流流经寄生BJT的基区时，由于P-body区本身存在电阻必然会产生正向压降，当压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩电流，造成器件的热烧毁。由物理级失效机制不难看出，寄生BJT的导通为热击穿创造了条件，因此，业内通常希望改善器件内部结构来抑制寄生BJT的导通。
目前业内用以提高屏蔽栅功率DMOS器件的抗UIS失效能力的方式与普通功率DMOS器件的方式类似，主要是通过减小寄生BJT的基区电阻来抑制其开启。然而，这种方法并不能杜绝寄生BJT的开启，也就无法避免雪崩击穿所引起的器件UIS主动失效模式；另外，通过高能量的硼注入或深扩散来仅仅只能在一定限度上减小基区电阻，并不能无限降低寄生BJT的基区电阻，否则会增加功率DMOS器件的阈值电压。
发明内容
鉴于上文所述，本发明的目的在于：提供一种能够防止器件内部寄生BJT开启，具有高抗UIS失效能力的屏蔽栅功率DMOS器件。
为了实现上述目的，本发明提供如下技术方案：
技术方案一：
一种屏蔽栅功率DMOS器件，其元胞结构包括：自下而上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2、第一导电类型半导体漂移区3和金属化源极12，所述第一导电类型半导体漂移区3的顶层两侧具有沟槽栅结构，所述沟槽栅结构包括设于沟槽7底部的屏蔽栅电极9和设于沟槽7顶部的控制栅电极8以及设于控制栅电极8和屏蔽栅电极9四周的介质层10，并且控制栅电极8和屏蔽栅电极9通过介质层10相隔离；第一导电类型半导体漂移区3顶层两侧的沟槽栅结构之间还具有第二导电类型半导体体区4，其特征在于：所述第二导电类型半导体体区4顶层中具有若干个交替排列的第二导电类型半导体接触区5和第一导电类型半导体源区6，并且每个第二导电类型半导体接触区5和每个第一导电类型半导体源区6的两侧均与沟槽7侧壁的介质层10相接触；所述第二导电类型半导体接触区5下方的第二导电类型半导体体区4及第一导电类型半导体漂移区3与沟槽7侧壁的介质层10之间具有第二导电类型半导体电流引导层11，所述第二导电类型半导体电流引导层11的结深大于第二导电类型半导体体区4的结深且小于沟槽7的深度，并且第二导电类型半导体电流引导层11的掺杂浓度大于第二导电类型半导体体区4的掺杂浓度。
技术方案二：
一种屏蔽栅功率DMOS器件，其元胞结构包括：自下而上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2、第一导电类型半导体漂移区3和金属化源极12，所述第一导电类型半导体漂移区3的顶层两侧具有沟槽栅结构，所述沟槽栅结构包括设于沟槽7底部的屏蔽栅电极9和设于沟槽7顶部的控制栅电极8以及设于控制栅电极8和屏蔽栅电极9四周的介质层10，并且控制栅电极8和屏蔽栅电极9通过介质层10相隔离；第一导电类型半导体漂移区3顶层两侧的沟槽栅结构之间还具有第二导电类型半导体体区4，其特征在于：所述第二导电类型半导体体区4顶层中具有若干个交替排列的第二导电类型半导体接触区5和第一导电类型半导体源区6，并且每个第二导电类型半导体接触区5和每个第一导电类型半导体源区6的两侧均与沟槽7侧壁的介质层10相接触；所述第二导电类型半导体接触区5、第二导电类型半导体体区4及第一导电类型半导体漂移区3与沟槽7侧壁的介质层10之间具有第二导电类型半导体电流引导层11，所述第二导电类型半导体电流引导层11的结深大于第二导电类型半导体体区4的结深且小于沟槽7的深度，并且第二导电类型半导体电流引导层11的掺杂浓度大于第二导电类型半导体体区4的掺杂浓度。
上述两个技术方案中，作为优选方式，所述第二导电类型半导体接触区5和第一导电类型半导体源区6的结深相近，并且第二导电类型半导体接触区5和第一导电类型半导体源区6的结深均大于控制栅电极8上表面的深度。
上述两个技术方案中，作为优选方式，所述第二导电类型半导体体区4的结深小于控制栅电极8下表面的深度。
上述两个技术方案中，作为优选方式，控制栅电极8周侧的介质层10的厚度小于屏蔽栅电极9周侧的介质层10的厚度。
上述两个技术方案中，进一步地，半导体的材料为硅、碳化硅、砷化镓、磷化铟或锗硅。
本发明构思具体如下：
本发明基于传统屏蔽栅功率DMOS器件结构进行改进，器件两侧的沟槽栅结构之间的漂移区的顶层具有体区，在体区的顶层具有交替排列的源区和接触区，通过合理设置源区和接触区的交替排列方向并且在接触区和沟槽的侧壁之间引入重掺杂的电流引导层形成导通电阻较低的电流通道，而使源区和沟槽侧壁的介质层直接接触，电流引导层自其与接触区接触的地方沿沟槽侧壁垂直向下延伸，这样的设计能够引导雪崩电流经由电流引导层从接触区流走，避免电流经过源区下方的体区，从而防止了寄生BJT的开启。因此，本发明通过阻断寄生BJT的导通，提高了器件的UIS耐量，进而提升了器件的抗UIS失效能力。同时，屏蔽栅电极和漂移区以及电流引导层和漂移区之间均产生横向电场，横向电场的存在能够使得电流引导层和漂移区均发生横向耗尽，从而能够保证电流引导层对于器件不会产生负面影响。
相比现有技术，本发明的有益效果是：本发明提供的屏蔽栅功率DMOS器件能够有效防止寄生BJT的开启，同时，屏蔽栅电极的横向耗尽作用避免了电流引导层对于耐压性能的负面影响。
附图说明
图1是传统屏蔽栅功率DMOS器件的元胞结构的剖面示意图。
图2是本发明实施例1提供的一种屏蔽栅功率DMOS器件的元胞结构的剖面示意图。
图3是本发明实施例2提供的一种屏蔽栅功率DMOS器件的元胞结构的立体示意图。
图4是本发明实施例2提供元胞结构沿AA′线的剖面示意图。
图5是本发明实施例2提供元胞结构沿BB′线的剖面示意图。
图中，1为金属化漏极，2为第一导电类型半导体衬底，3为第一导电类型半导体漂移区，4为第二导电类型半导体体区，5为第二导电类型半导体接触区，6为第一导电类型半导体源区，7为沟槽，8为控制栅电极，9为屏蔽栅电极，10为介质层，11为第二导电类型半导体电流引导层，12为金属化源极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，说明书中的各项细节在没有背离本发明的精神下，也可以基于不同观点与应用进行各种修饰或改变。
实施例1：
一种屏蔽栅功率DMOS器件，其元胞结构的剖面示意图如图2所示，包括：自下而上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2、第一导电类型半导体漂移区3和金属化源极12，所述第一导电类型半导体漂移区3的顶层两侧具有沟槽栅结构，所述沟槽栅结构包括设于沟槽7底部的屏蔽栅电极9和设于沟槽7顶部的控制栅电极8以及设于控制栅电极8和屏蔽栅电极9四周的介质层10，并且控制栅电极8和屏蔽栅电极9通过介质层10相隔离；第一导电类型半导体漂移区3顶层两侧的沟槽栅结构之间还具有第二导电类型半导体体区4，所述第二导电类型半导体体区4的结深小于控制栅电极8下表面的深度，其特征在于：所述第二导电类型半导体体区4顶层中具有若干个交替排列的第二导电类型半导体接触区5和第一导电类型半导体源区6，并且每个第二导电类型半导体接触区5和每个第一导电类型半导体源区6的两侧均与沟槽7侧壁的介质层10相接触；所述第二导电类型半导体接触区5和第一导电类型半导体源区6均为重掺杂，第二导电类型半导体接触区5和第一导电类型半导体源区6的结深相近，并且第二导电类型半导体接触区5和第一导电类型半导体源区6的结深均大于控制栅电极8上表面的深度；所述第二导电类型半导体接触区5下方的第二导电类型半导体体区4及第一导电类型半导体漂移区3与沟槽7侧壁的介质层10之间具有第二导电类型半导体电流引导层11，所述第二导电类型半导体电流引导层11的结深大于第二导电类型半导体体区4的结深且小于沟槽7的深度，并且第二导电类型半导体电流引导层11的掺杂浓度大于第二导电类型半导体体区4的掺杂浓度。
实施例2：
一种屏蔽栅功率DMOS器件，其元胞结构的立体示意图如图3所示，图4和图5分别为其沿元胞结构AA′线和BB′线得到的剖面示意图，包括：包括：自下而上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2、第一导电类型半导体漂移区3和金属化源极12，所述第一导电类型半导体漂移区3的顶层两侧具有沟槽栅结构，并且沟槽栅结构包括设于沟槽7底部的屏蔽栅电极9和设于沟槽7顶部的控制栅电极8以及设于控制栅电极8和屏蔽栅电极9四周的介质层10，所述控制栅电极8和屏蔽栅电极9均沿图3所示x轴方向延伸并且二者通过介质层10相隔离；第一导电类型半导体漂移区3顶层两侧的沟槽栅结构之间还具有第二导电类型半导体体区4，所述第二导电类型半导体体区4的结深小于控制栅电极8下表面的深度，其特征在于：所述第二导电类型半导体体区4顶层中具有若干个交替排列的第二导电类型半导体接触区5和第一导电类型半导体源区6，并且每个第二导电类型半导体接触区5和每个第一导电类型半导体源区6的两侧均与沟槽7侧壁的介质层10相接触；如图3所示，第二导电类型半导体接触区5和第一导电类型半导体源区6沿y轴方向交替排列，使得第二导电类型半导体接触区5和第一导电类型半导体源区6不同时位于沿x轴形成的同一剖面上；所述第二导电类型半导体接触区5和第一导电类型半导体源区6均为重掺杂，第二导电类型半导体接触区5和第一导电类型半导体源区6的结深相近，并且第二导电类型半导体接触区5和第一导电类型半导体源区6的结深均大于控制栅电极8上表面的深度；所述第二导电类型半导体接触区5、第二导电类型半导体体区4及第一导电类型半导体漂移区3与沟槽7侧壁的介质层10之间具有第二导电类型半导体电流引导层11，所述第二导电类型半导体电流引导层11的结深大于第二导电类型半导体体区4的结深且小于沟槽7的深度，并且第二导电类型半导体电流引导层11的掺杂浓度大于第二导电类型半导体体区4的掺杂浓度。
下面结合本发明实施例2具体阐述本发明的工作原理，在公开实施例2的工作原理的基础上本领域技术人员能够得到实施例1的工作原理。具体的工作原理详述如下：
正向导通模式下，实施例2中器件的电极连接方式为：金属化源极14接低电位，金属化漏极1接高电位，控制栅电极8接高电位，屏蔽栅电极9与金属化源极14电位相同；当施加于控制栅电极8的正偏电压达到阈值电压时，第二导电类型半导体体区4中靠近沟槽7的侧壁形成反型沟道；此时，第一导电类型自由载流子从重掺杂的第一导电类型半导体源区6经过第二导电类型半导体体区4中的反型沟道注入第一导电类型半导体漂移区3，形成正向导通电流；
反向阻断模式下，实施例2中器件的电极连接方式为：金属化源极14接低电位，金属化漏极1接高电位，控制栅电极8接低电位，屏蔽栅电极9与金属化源极14电位相同。由于屏蔽栅电极9接低电位，与重掺杂第二导电类型半导体接触区5相连的第二导电类型半导体电流引导层11也是低电位，屏蔽栅电极9和第一导电类型半导体漂移区3之间以及屏蔽栅电极9和第二导电类型半导体电流引导层11之间将会产生横向电场；当第二导电类型半导体电流引导层11和第一导电类型半导体漂移区3的掺杂浓度均合适的条件下，该横向电场将使得第二导电类型半导体电流引导层11和第一导电类型半导体漂移区3均发生横向耗尽，从而避免了第二导电类型半导体电流引导层11对器件的耐压性能产生负面影响。
本实施例提供的屏蔽栅功率DMOS器件，在UIS过程中，如若器件发生雪崩击穿，由于掺杂浓度相对高的第二导电类型半导体电流引导层11具有较低的导通电阻，而载流子总会选择电阻最小的路径，因此，雪崩击穿电流能够被固定在第二导电类型半导体电流引导层11中，同时由于第二导电类型半导体电流引导层11与重掺杂第二导电类型半导体接触区5相连，从而能够引导雪崩电流经由第二导电类型半导体电流引导层11自重掺杂第二导电类型半导体接触区5流走，而不会经过重掺杂第一导电类型半导体源区6下方的第二导电类型半导体体区4，因此杜绝了寄生BJT的开启，提高了器件的抗UIS失效能力。
上述实施方式仅仅是示意性的，而非限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可以进行修饰或改变，这些均属于本发明的保护之内。
Claims (6)
1.一种屏蔽栅功率DMOS器件，其元胞结构包括：自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体衬底(2)、第一导电类型半导体漂移区(3)和金属化源极(12)，所述第一导电类型半导体漂移区(3)的顶层两侧具有沟槽栅结构，所述沟槽栅结构包括设于沟槽(7)底部的屏蔽栅电极(9)和设于沟槽(7)顶部的控制栅电极(8)以及设于控制栅电极(8)和屏蔽栅电极(9)四周的介质层(10)，并且控制栅电极(8)和屏蔽栅电极(9)通过介质层(10)相隔离；第一导电类型半导体漂移区(3)顶层两侧的沟槽栅结构之间还具有第二导电类型半导体体区(4)，其特征在于：所述第二导电类型半导体体区(4)顶层中具有若干个交替排列的第二导电类型半导体接触区(5)和第一导电类型半导体源区(6)，并且每个第二导电类型半导体接触区(5)和每个第一导电类型半导体源区(6)的两侧均与沟槽(7)侧壁的介质层(10)相接触；所述第二导电类型半导体接触区(5)下方的第二导电类型半导体体区(4)及第一导电类型半导体漂移区(3)与沟槽(7)侧壁的介质层(10)之间具有第二导电类型半导体电流引导层(11)，所述第二导电类型半导体电流引导层(11)的结深大于第二导电类型半导体体区(4)的结深且小于沟槽(7)的深度，并且第二导电类型半导体电流引导层(11)的掺杂浓度大于第二导电类型半导体体区(4)的掺杂浓度。
2.一种屏蔽栅功率DMOS器件，其元胞结构包括：自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体衬底(2)、第一导电类型半导体漂移区(3)和金属化源极(12)，所述第一导电类型半导体漂移区(3)的顶层两侧具有沟槽栅结构，所述沟槽栅结构包括设于沟槽(7)底部的屏蔽栅电极(9)和设于沟槽(7)顶部的控制栅电极(8)以及设于控制栅电极(8)和屏蔽栅电极(9)四周的介质层(10)，并且控制栅电极(8)和屏蔽栅电极(9)通过介质层(10)相隔离；第一导电类型半导体漂移区(3)顶层两侧的沟槽栅结构之间还具有第二导电类型半导体体区(4)，其特征在于：所述第二导电类型半导体体区(4)顶层中具有若干个交替排列的第二导电类型半导体接触区(5)和第一导电类型半导体源区(6)，并且每个第一导电类型半导体源区(6)的两侧均与沟槽(7)侧壁的介质层(10)相接触；所述第二导电类型半导体接触区(5)下方的第二导电类型半导体体区(4)及第一导电类型半导体漂移区(3)与沟槽(7)侧壁的介质层(10)之间具有第二导电类型半导体电流引导层(11)，所述第二导电类型半导体电流引导层(11)的结深大于第二导电类型半导体体区(4)的结深且小于沟槽(7)的深度，并且第二导电类型半导体电流引导层(11)的掺杂浓度大于第二导电类型半导体体区(4)的掺杂浓度，所述第二导电类型半导体接触区(5)与沟槽(7)侧壁的介质层(10)之间具有第二导电类型半导体电流引导层(11)。
3.根据权利要求1或2所述的一种屏蔽栅功率DMOS器件，其特征在于：所述第二导电类型半导体接触区(5)和第一导电类型半导体源区(6)的结深相近，并且第二导电类型半导体接触区(5)和第一导电类型半导体源区(6)的结深均大于控制栅电极(8)上表面的深度。
4.根据权利要求1或2所述的一种屏蔽栅功率DMOS器件，其特征在于：所述第二导电类型半导体体区(4)的结深小于控制栅电极(8)下表面的深度。
5.根据权利要求1或2所述的一种屏蔽栅功率DMOS器件，其特征在于：控制栅电极(8)周侧的介质层(10)的厚度小于屏蔽栅电极(9)周侧的介质层(10)的厚度。
6.根据权利要求1或2所述的一种屏蔽栅功率DMOS器件，其特征在于：半导体的材料为硅、碳化硅、砷化镓、磷化铟或锗硅。
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| CN101924137A (zh) * | 2009-06-12 | 2010-12-22 | 万国半导体股份有限公司 | 纳米管半导体器件及其制备方法 |
| CN104051534A (zh) * | 2012-12-19 | 2014-09-17 | 万国半导体股份有限公司 | 垂直dmos晶体管 |
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