JPH08306914A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08306914A JPH08306914A JP7104159A JP10415995A JPH08306914A JP H08306914 A JPH08306914 A JP H08306914A JP 7104159 A JP7104159 A JP 7104159A JP 10415995 A JP10415995 A JP 10415995A JP H08306914 A JPH08306914 A JP H08306914A
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Abstract
(57)【要約】
【目的】 バスタブ形状の溝を有するパワーＭＯＳＦＥ
Ｔにおいて、スイッチングスピードを速く、ゲート酸化
膜の破壊電界強度を高くすることである。 【構成】 溝底面のゲート酸化膜（８）を厚膜化した構
造とし、すなわちゲート電極（９）と第１導電型の半導
体基板（１）が対向する部分のゲート酸化膜（８）が膜
厚が厚くなっているため、ゲート電極と第１導電型の半
導体基板との間の酸化膜容量が小さくなる。従って、ゲ
ート酸化膜の入力容量や出力容量が小さくでき、スイッ
チング時間を短縮できるためスイッチング損失を小さく
でき、さらに、溝底面のゲート酸化膜の膜厚が厚膜化さ
れているため、ゲート酸化膜の破壊電界強度を大きくす
ることができる。
Ｔにおいて、スイッチングスピードを速く、ゲート酸化
膜の破壊電界強度を高くすることである。 【構成】 溝底面のゲート酸化膜（８）を厚膜化した構
造とし、すなわちゲート電極（９）と第１導電型の半導
体基板（１）が対向する部分のゲート酸化膜（８）が膜
厚が厚くなっているため、ゲート電極と第１導電型の半
導体基板との間の酸化膜容量が小さくなる。従って、ゲ
ート酸化膜の入力容量や出力容量が小さくでき、スイッ
チング時間を短縮できるためスイッチング損失を小さく
でき、さらに、溝底面のゲート酸化膜の膜厚が厚膜化さ
れているため、ゲート酸化膜の破壊電界強度を大きくす
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
およびＩＧＢＴ（Insulated Gate Bipolar Transistor
）に関し、その用途としては、例えば電力用半導体素
子を組み込んだＭＯＳＩＣ等がある。
て用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
およびＩＧＢＴ（Insulated Gate Bipolar Transistor
）に関し、その用途としては、例えば電力用半導体素
子を組み込んだＭＯＳＩＣ等がある。
【０００２】
【従来の技術】従来技術としては、例えば国際公開WO93
/03502号や特開昭６２−１２１６７号に開示されたよう
な半導体装置、いわゆるパワーＭＯＳＦＥＴが知られて
いる。この構造は、いわゆるバスタブ形状の溝と、その
溝にゲート酸化膜を介してゲート電極を設ける溝型のゲ
ート構造を有していることが特徴の１つで、プレーナ
型、トレンチ型に比較して、オン抵抗を著しく低減でき
ることが、知られている。
/03502号や特開昭６２−１２１６７号に開示されたよう
な半導体装置、いわゆるパワーＭＯＳＦＥＴが知られて
いる。この構造は、いわゆるバスタブ形状の溝と、その
溝にゲート酸化膜を介してゲート電極を設ける溝型のゲ
ート構造を有していることが特徴の１つで、プレーナ
型、トレンチ型に比較して、オン抵抗を著しく低減でき
ることが、知られている。
【０００３】
【発明が解決しようとする課題】しかしながら, 上記WO
９３/ ０３５０２号公報や特開昭６２−１２１６７号公
報などに開示された半導体装置、いわゆるパワーＭＯＳ
ＦＥＴを通常の製造方法で製造してみると、溝部分に形
成されたゲート酸化膜の膜厚が一様でなく、溝の底面部
の酸化膜がその側面部の酸化膜より薄くなる。このた
め、ドレイン・ゲート間の酸化膜容量が大きくなり、ゲ
ート酸化膜の入力容量、出力容量、帰還容量が大きくな
り、スイッチングスピードが遅くなるという問題があっ
た。また、溝の底部の酸化膜厚が薄くなるため、この部
分のゲート酸化膜の破壊電界強度が低いという問題があ
った。
９３/ ０３５０２号公報や特開昭６２−１２１６７号公
報などに開示された半導体装置、いわゆるパワーＭＯＳ
ＦＥＴを通常の製造方法で製造してみると、溝部分に形
成されたゲート酸化膜の膜厚が一様でなく、溝の底面部
の酸化膜がその側面部の酸化膜より薄くなる。このた
め、ドレイン・ゲート間の酸化膜容量が大きくなり、ゲ
ート酸化膜の入力容量、出力容量、帰還容量が大きくな
り、スイッチングスピードが遅くなるという問題があっ
た。また、溝の底部の酸化膜厚が薄くなるため、この部
分のゲート酸化膜の破壊電界強度が低いという問題があ
った。
【０００４】そこで本発明は上記問題に鑑みたものであ
り、その目的は、いわゆるバスタブ形状の溝を有するパ
ワーＭＯＳＦＥＴにおいて、スイッチングスピードを速
く、ゲート酸化膜の破壊電界強度を高くすることであ
る。
り、その目的は、いわゆるバスタブ形状の溝を有するパ
ワーＭＯＳＦＥＴにおいて、スイッチングスピードを速
く、ゲート酸化膜の破壊電界強度を高くすることであ
る。
【０００５】
【課題を解決するための手段】そこで、上記問題点が、
バスタブ形状の溝底面部のゲート酸化膜が溝側面よりも
薄くなるという原因で発生するという点に着目し、本発
明は、溝底面のゲート酸化膜を厚膜化した構造とするこ
とにより、スイッチングスピードを速く、ゲート酸化膜
の破壊電界強度を高くすることが特徴の１つである。
バスタブ形状の溝底面部のゲート酸化膜が溝側面よりも
薄くなるという原因で発生するという点に着目し、本発
明は、溝底面のゲート酸化膜を厚膜化した構造とするこ
とにより、スイッチングスピードを速く、ゲート酸化膜
の破壊電界強度を高くすることが特徴の１つである。
【０００６】なお、次の各構成要素の括弧内の符号は、
後述する実施例記載の具体的な手段との対応関係を示す
が、実施例に限定されるものではない。上記目的を達成
するために構成された請求項１記載の発明は、第１導電
型の半導体基板（１、２：図２１）と、前記半導体基板
の主表面側（５０Ｃ）に形成され、前記主表面から所定
の深さを有するとともに前記主表面と略平行な面を有す
る底面（５０Ａ）、及び前記主表面と前記底面とを連続
的に結ぶ側面（５０Ｂ）、からなる溝部（５０）と、前
記溝部における前記側面を含み、前記主表面側から前記
底面よりも深い位置まで形成された第２導電型のベース
層（１６）と、 前記ベース層内における前記主表面側
に形成され、前記溝部における前記側面にチャネル領域
（５）を形成させるソース層（４）と、前記ベース層と
前記ソース層の表面に形成されたソース電極層（１９）
と前記半導体基板の溝部（５０）の前記側面及び前記底
面を含む領域表面に、ゲート酸化膜（８）を介して形成
されたゲート電極（９）と、前記第１導電型の半導体基
板と前記第１導電型の半導体基板より高濃度であるドレ
イン層を介して接触するドレイン電極（２０）を備える
ユニットセル構造の半導体装置であって、前記溝部（５
０）の側面及び底面を含む領域の表面に形成されたゲー
ト酸化膜（８）は、前記主表面から溝部の入口部分まで
の上面部（８Ｃ）と、前記溝部の入口部分から底面まで
の側面部（８Ｂ）と、前記溝部の底面部分の底面部（８
Ａ）とから成り、前記ゲート絶縁膜の底面部（８Ａ）の
膜厚（Ｄ１：図２０（ｄ））は、前記側面部（８Ｂ）の
膜厚（Ｄ２）より厚いことを特徴とする。
後述する実施例記載の具体的な手段との対応関係を示す
が、実施例に限定されるものではない。上記目的を達成
するために構成された請求項１記載の発明は、第１導電
型の半導体基板（１、２：図２１）と、前記半導体基板
の主表面側（５０Ｃ）に形成され、前記主表面から所定
の深さを有するとともに前記主表面と略平行な面を有す
る底面（５０Ａ）、及び前記主表面と前記底面とを連続
的に結ぶ側面（５０Ｂ）、からなる溝部（５０）と、前
記溝部における前記側面を含み、前記主表面側から前記
底面よりも深い位置まで形成された第２導電型のベース
層（１６）と、 前記ベース層内における前記主表面側
に形成され、前記溝部における前記側面にチャネル領域
（５）を形成させるソース層（４）と、前記ベース層と
前記ソース層の表面に形成されたソース電極層（１９）
と前記半導体基板の溝部（５０）の前記側面及び前記底
面を含む領域表面に、ゲート酸化膜（８）を介して形成
されたゲート電極（９）と、前記第１導電型の半導体基
板と前記第１導電型の半導体基板より高濃度であるドレ
イン層を介して接触するドレイン電極（２０）を備える
ユニットセル構造の半導体装置であって、前記溝部（５
０）の側面及び底面を含む領域の表面に形成されたゲー
ト酸化膜（８）は、前記主表面から溝部の入口部分まで
の上面部（８Ｃ）と、前記溝部の入口部分から底面まで
の側面部（８Ｂ）と、前記溝部の底面部分の底面部（８
Ａ）とから成り、前記ゲート絶縁膜の底面部（８Ａ）の
膜厚（Ｄ１：図２０（ｄ））は、前記側面部（８Ｂ）の
膜厚（Ｄ２）より厚いことを特徴とする。
【０００７】また、上記目的を達成するために構成され
た請求項２記載の発明は、請求項１記載の半導体装置に
おいて、前記ゲート酸化膜（８）の底面部の下部には、
底面不純物層（７５、７６、７７）が形成され、前記底
面不純物層（７５）は、前記半導体基板より高濃度の第
１導電型の不純物からなることを特徴としている。ま
た、上記目的を達成するために構成された請求項３記載
の発明は、請求項２記載の半導体装置において、前記底
面不純物層（７５、７６）は、前記第２導電型のベース
層（１６）と離間して形成されることを特徴としてい
る。
た請求項２記載の発明は、請求項１記載の半導体装置に
おいて、前記ゲート酸化膜（８）の底面部の下部には、
底面不純物層（７５、７６、７７）が形成され、前記底
面不純物層（７５）は、前記半導体基板より高濃度の第
１導電型の不純物からなることを特徴としている。ま
た、上記目的を達成するために構成された請求項３記載
の発明は、請求項２記載の半導体装置において、前記底
面不純物層（７５、７６）は、前記第２導電型のベース
層（１６）と離間して形成されることを特徴としてい
る。
【０００８】また、上記目的を達成するために構成され
た請求項４記載の発明は、請求項２記載の半導体装置に
おいて、前記ゲート酸化膜の底面部の下部には、底面不
純物層が形成され、前記底面不純物層（７７）は、前記
第１、第２不純物と相違する不純物からなり、前記半導
体基板の第１導電型より高濃度であることを特徴として
いる。
た請求項４記載の発明は、請求項２記載の半導体装置に
おいて、前記ゲート酸化膜の底面部の下部には、底面不
純物層が形成され、前記底面不純物層（７７）は、前記
第１、第２不純物と相違する不純物からなり、前記半導
体基板の第１導電型より高濃度であることを特徴として
いる。
【０００９】また、上記目的を達成するために構成され
た請求項５記載の発明は、請求項１記載の半導体装置に
おいて、前記ゲート酸化膜（８）の側面部（８Ｂ）の膜
厚は、前記上面側（８Ｃ）と底面側（８Ａ）と比較する
と、前記溝の底面（８Ａ）側が上面（８Ｃ）側より薄い
ことを特徴としている。また、上記目的を達成するため
に構成された請求項６記載の発明は、請求項１記載の半
導体装置において、前記ゲート酸化膜の上面部（８Ｃ）
の膜厚は、前記ゲート絶縁膜の側面部（８Ｂ）の膜厚よ
り厚いことことを特徴としている。
た請求項５記載の発明は、請求項１記載の半導体装置に
おいて、前記ゲート酸化膜（８）の側面部（８Ｂ）の膜
厚は、前記上面側（８Ｃ）と底面側（８Ａ）と比較する
と、前記溝の底面（８Ａ）側が上面（８Ｃ）側より薄い
ことを特徴としている。また、上記目的を達成するため
に構成された請求項６記載の発明は、請求項１記載の半
導体装置において、前記ゲート酸化膜の上面部（８Ｃ）
の膜厚は、前記ゲート絶縁膜の側面部（８Ｂ）の膜厚よ
り厚いことことを特徴としている。
【００１０】また、上記目的を達成するために構成され
た請求項７記載の発明は、請求項１乃至請求項６記載の
半導体装置において、前記ユニットセルの形状は、主表
面から見ると四角形であることを特徴としている。ま
た、上記目的を達成するために構成された請求項８記載
の発明は、半導体基板の一主面側に該半導体基板よりも
低不純物濃度であって第１導電型の半導体層（２）を形
成し、この低濃度の半導体層の表面を主表面としてその
所定領域を選択酸化することにより、該所定領域の前記
半導体層内に前記主表面より所定深さを有する選択酸化
膜（６５）を形成する選択酸化工程と（図２〜図８）、
前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネルを形成すべく、第２導電型と第１導電型の不純物を
前記主表面より拡散し、この拡散により前記チャネルの
長さを規定すると同時に第２導電型のベース層（１６）
と第１導電型のソース層（４）を形成し、前記半導体層
を第１導電型のドレイン層とする不純物導入工程と（図
９〜図１２）、前記選択酸化膜を除去して前記所定深さ
を有する溝（５０）構造を形成する選択酸化膜除去工程
と（図１３）、前記溝の底面を側面と等しくもしくは厚
い酸化膜とすべく酸化膜（７０：図２０（Ｃ））を溝に
形成する厚膜酸化膜形成工程と（図２０２２、２３、２
５、２６、２７）、前記チャネルとなる部分を含む前記
溝の内壁を酸化してゲート酸化膜（８）とするゲート酸
化膜形成工程と（図２０（ｄ）、２２（ｃ）、２３
（ｂ））、前記ゲート酸化膜上にゲート電極を形成する
ゲート電極形成工程と（図１９）、前記ソース層および
前記ベース層にともに電気的に接触するソース電極と、
前記半導体基板の他主面側に電気的に接触するドレイン
電極とを形成するソース、ドレイン電極形成工程と（図
１（ｂ）、図２１、２４、２８）を含むことを特徴とす
る。
た請求項７記載の発明は、請求項１乃至請求項６記載の
半導体装置において、前記ユニットセルの形状は、主表
面から見ると四角形であることを特徴としている。ま
た、上記目的を達成するために構成された請求項８記載
の発明は、半導体基板の一主面側に該半導体基板よりも
低不純物濃度であって第１導電型の半導体層（２）を形
成し、この低濃度の半導体層の表面を主表面としてその
所定領域を選択酸化することにより、該所定領域の前記
半導体層内に前記主表面より所定深さを有する選択酸化
膜（６５）を形成する選択酸化工程と（図２〜図８）、
前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネルを形成すべく、第２導電型と第１導電型の不純物を
前記主表面より拡散し、この拡散により前記チャネルの
長さを規定すると同時に第２導電型のベース層（１６）
と第１導電型のソース層（４）を形成し、前記半導体層
を第１導電型のドレイン層とする不純物導入工程と（図
９〜図１２）、前記選択酸化膜を除去して前記所定深さ
を有する溝（５０）構造を形成する選択酸化膜除去工程
と（図１３）、前記溝の底面を側面と等しくもしくは厚
い酸化膜とすべく酸化膜（７０：図２０（Ｃ））を溝に
形成する厚膜酸化膜形成工程と（図２０２２、２３、２
５、２６、２７）、前記チャネルとなる部分を含む前記
溝の内壁を酸化してゲート酸化膜（８）とするゲート酸
化膜形成工程と（図２０（ｄ）、２２（ｃ）、２３
（ｂ））、前記ゲート酸化膜上にゲート電極を形成する
ゲート電極形成工程と（図１９）、前記ソース層および
前記ベース層にともに電気的に接触するソース電極と、
前記半導体基板の他主面側に電気的に接触するドレイン
電極とを形成するソース、ドレイン電極形成工程と（図
１（ｂ）、図２１、２４、２８）を含むことを特徴とす
る。
【００１１】また、上記目的を達成するために構成され
た請求項９記載の発明は、前記請求項８において、前記
厚膜酸化膜形成工程は、溝底面に不純物をイオン注入後
に熱酸化する不純物注入熱酸化工程（図２０２２）を含
むことを特徴とする。また、上記目的を達成するために
構成された請求項１０記載の発明は、前記請求項９にお
いて、前記不純物注入熱酸化工程の不純物が、第１導電
型の不純物であること（図２０（ｃ）、２２（ａ）を特
徴とする。
た請求項９記載の発明は、前記請求項８において、前記
厚膜酸化膜形成工程は、溝底面に不純物をイオン注入後
に熱酸化する不純物注入熱酸化工程（図２０２２）を含
むことを特徴とする。また、上記目的を達成するために
構成された請求項１０記載の発明は、前記請求項９にお
いて、前記不純物注入熱酸化工程の不純物が、第１導電
型の不純物であること（図２０（ｃ）、２２（ａ）を特
徴とする。
【００１２】また、上記目的を達成するために構成され
た請求項１１記載の発明は、前記請求項９において、前
記不純物注入熱酸化工程の不純物が、第１導電型、第２
導電型を形成しない不純物であること（図２３（ａ））
を特徴とする。また、上記目的を達成するために構成さ
れた請求項１２記載の発明は、前記請求項１０項乃至請
求項１１項において、前記不純物注入熱酸化工程のイオ
ン注入がレジストマスクを利用すること（図２２
（ａ）、２３（ａ））を特徴とする。
た請求項１１記載の発明は、前記請求項９において、前
記不純物注入熱酸化工程の不純物が、第１導電型、第２
導電型を形成しない不純物であること（図２３（ａ））
を特徴とする。また、上記目的を達成するために構成さ
れた請求項１２記載の発明は、前記請求項１０項乃至請
求項１１項において、前記不純物注入熱酸化工程のイオ
ン注入がレジストマスクを利用すること（図２２
（ａ）、２３（ａ））を特徴とする。
【００１３】また、上記目的を達成するために構成され
た請求項１３記載の発明は、前記請求項１０乃至請求項
１１において、前記厚膜酸化膜形成工程は、前記主表面
に略垂直方向の酸化膜厚が、側面酸化膜より底面酸化膜
の方が薄くなるように酸化膜を形成する仮酸化工程と
（図２０（ｂ））、前記不純物のイオン注入が、酸化膜
中の飛程を仮酸化後の前記主表面に略垂直方向の底面酸
化膜の膜厚と側面酸化膜の膜厚の間となるように調整し
て、主表面に対して略垂直方向になされる飛程選択イオ
ン注入工程と（図２０（ｃ））、熱酸化する熱酸化工程
と（図２０（ｄ））を含むことを特徴とする。
た請求項１３記載の発明は、前記請求項１０乃至請求項
１１において、前記厚膜酸化膜形成工程は、前記主表面
に略垂直方向の酸化膜厚が、側面酸化膜より底面酸化膜
の方が薄くなるように酸化膜を形成する仮酸化工程と
（図２０（ｂ））、前記不純物のイオン注入が、酸化膜
中の飛程を仮酸化後の前記主表面に略垂直方向の底面酸
化膜の膜厚と側面酸化膜の膜厚の間となるように調整し
て、主表面に対して略垂直方向になされる飛程選択イオ
ン注入工程と（図２０（ｃ））、熱酸化する熱酸化工程
と（図２０（ｄ））を含むことを特徴とする。
【００１４】また、上記目的を達成するために構成され
た請求項１４記載の発明は、前記請求項１０項乃至請求
項１３項において、前記不純物が注入される領域と第２
導電型のベース層が離間されるように不純物を注入する
（図２０（ｃ）、２２（ａ）ことを特徴とする。また、
上記目的を達成するために構成された請求項１５記載の
発明は、前記請求項８において、前記厚膜酸化膜形成工
程は、溝底面に酸化膜をデポシションにより形成するデ
ポ酸化膜形成工程（図２５（ｂ））を含むことを特徴と
する。
た請求項１４記載の発明は、前記請求項１０項乃至請求
項１３項において、前記不純物が注入される領域と第２
導電型のベース層が離間されるように不純物を注入する
（図２０（ｃ）、２２（ａ）ことを特徴とする。また、
上記目的を達成するために構成された請求項１５記載の
発明は、前記請求項８において、前記厚膜酸化膜形成工
程は、溝底面に酸化膜をデポシションにより形成するデ
ポ酸化膜形成工程（図２５（ｂ））を含むことを特徴と
する。
【００１５】また、上記目的を達成するために構成され
た請求項１６記載の発明は、前記請求項１５において、
前記デポ酸化膜形成工程は、レジストマスクを利用して
溝底面に酸化膜を形成する工程（図２５（ｂ）、
（ｃ））であることを特徴とする。また、上記目的を達
成するために構成された請求項１７記載の発明は、前記
請求項１５において、前記デポ酸化膜形成工程は、液層
ＣＶＤ法利用する（図２６）ことを特徴とする。
た請求項１６記載の発明は、前記請求項１５において、
前記デポ酸化膜形成工程は、レジストマスクを利用して
溝底面に酸化膜を形成する工程（図２５（ｂ）、
（ｃ））であることを特徴とする。また、上記目的を達
成するために構成された請求項１７記載の発明は、前記
請求項１５において、前記デポ酸化膜形成工程は、液層
ＣＶＤ法利用する（図２６）ことを特徴とする。
【００１６】また、上記目的を達成するために構成され
た請求項１８記載の発明は、前記請求項８おいて、前記
厚膜酸化膜形成工程は、基板全面にＣＶＤ膜を形成し、
レジストを塗布し、エッチバック法によりＣＶＤ膜をエ
ッチングして溝底面のみに酸化膜を残すことを特徴とす
る工程（図２７）を含むことを特徴とする。また、上記
目的を達成するために構成された請求項１９記載の発明
は、前記請求項８において、前記厚膜酸化膜形成工程
は、少なくとも溝底面上に酸化膜を形成する工程と、す
くなくとも溝底面以外の部分の酸化膜をエッチングによ
り薄くする工程を含むことを特徴とする。
た請求項１８記載の発明は、前記請求項８おいて、前記
厚膜酸化膜形成工程は、基板全面にＣＶＤ膜を形成し、
レジストを塗布し、エッチバック法によりＣＶＤ膜をエ
ッチングして溝底面のみに酸化膜を残すことを特徴とす
る工程（図２７）を含むことを特徴とする。また、上記
目的を達成するために構成された請求項１９記載の発明
は、前記請求項８において、前記厚膜酸化膜形成工程
は、少なくとも溝底面上に酸化膜を形成する工程と、す
くなくとも溝底面以外の部分の酸化膜をエッチングによ
り薄くする工程を含むことを特徴とする。
【００１７】また、上記目的を達成するために構成され
た請求項２０記載の発明は、前記請求項８において、前
記厚膜酸化膜形成工程は、少なくとも溝底面以外を耐酸
化性マスクでおおい、溝底面を酸化することにより厚く
する第２の選択酸化工程を含むことを特徴とする。
た請求項２０記載の発明は、前記請求項８において、前
記厚膜酸化膜形成工程は、少なくとも溝底面以外を耐酸
化性マスクでおおい、溝底面を酸化することにより厚く
する第２の選択酸化工程を含むことを特徴とする。
【００１８】
【作用および発明の効果】上記構成の請求項１記載の発
明によれば、溝底面のゲート酸化膜（８）を厚膜化した
構造とし、すなわちゲート電極（９）と第１導電型の半
導体基板（１）が対向する部分のゲート酸化膜（８）が
膜厚が厚くなっているため、ゲート電極と第１導電型の
半導体基板との間の酸化膜容量が小さくなる。従って、
ゲート酸化膜の入力容量や出力容量が小さくでき、スイ
ッチング時間を短縮できるためスイッチング損失を小さ
くでき、さらに、溝底面のゲート酸化膜の膜厚が厚膜化
されているため、ゲート酸化膜の破壊電界強度を大きく
することができるという基本効果を有する。
明によれば、溝底面のゲート酸化膜（８）を厚膜化した
構造とし、すなわちゲート電極（９）と第１導電型の半
導体基板（１）が対向する部分のゲート酸化膜（８）が
膜厚が厚くなっているため、ゲート電極と第１導電型の
半導体基板との間の酸化膜容量が小さくなる。従って、
ゲート酸化膜の入力容量や出力容量が小さくでき、スイ
ッチング時間を短縮できるためスイッチング損失を小さ
くでき、さらに、溝底面のゲート酸化膜の膜厚が厚膜化
されているため、ゲート酸化膜の破壊電界強度を大きく
することができるという基本効果を有する。
【００１９】上記構成の請求項２記載の発明によれば、
上記基本効果のほかに、さらに溝底面（５０）の下部に
高濃度の第１導電型の底面不純物層（７５）の存在によ
り、トランジスタ動作時に溝底面に形成されるアキュム
レーション層の抵抗が小さくなり、オン抵抗を小さくで
きる。上記構成の請求項３記載の発明によれば、上記基
本効果のほかに、溝底面部の底面不純物層（７５）と第
２導電型のベース層（１６）が離間して形成されている
ので、高濃度のｐｎ接合がドレイン・ソース間に形成さ
れず、ドレイン・ソース間の耐圧低下が起こらない。
上記基本効果のほかに、さらに溝底面（５０）の下部に
高濃度の第１導電型の底面不純物層（７５）の存在によ
り、トランジスタ動作時に溝底面に形成されるアキュム
レーション層の抵抗が小さくなり、オン抵抗を小さくで
きる。上記構成の請求項３記載の発明によれば、上記基
本効果のほかに、溝底面部の底面不純物層（７５）と第
２導電型のベース層（１６）が離間して形成されている
ので、高濃度のｐｎ接合がドレイン・ソース間に形成さ
れず、ドレイン・ソース間の耐圧低下が起こらない。
【００２０】上記構成の請求項４記載の発明によれば、
上記基本効果のほかに、溝底面部の底面不純物層（７
７）が、第１導電型ではない。このため、この底面不純
物層と第２導電型のベース層が接触しても、高濃度のｐ
ｎ接合がドレイン・ソース間に形成されない。よって、
ドレイン・ソース間の耐圧低下が起こらないので、耐圧
を確保できる。
上記基本効果のほかに、溝底面部の底面不純物層（７
７）が、第１導電型ではない。このため、この底面不純
物層と第２導電型のベース層が接触しても、高濃度のｐ
ｎ接合がドレイン・ソース間に形成されない。よって、
ドレイン・ソース間の耐圧低下が起こらないので、耐圧
を確保できる。
【００２１】上記構成の請求項５記載の発明によれば、
上記基本効果のほかに、上面部・側面部・底面部で構成
されるゲート酸化膜（８）の中で、チャネル（５）が形
成される側面部（８Ｂ）の膜厚が最も薄い構成となり、
ゲート酸化膜（８）の破壊電界強度は、側面部（８Ｂ）
の膜厚で決まる。従って、ゲート酸化膜（８）の側面部
が、所定の破壊電界強度となる限界まで薄くでき、その
結果、しきい電圧を低く設定できる。
上記基本効果のほかに、上面部・側面部・底面部で構成
されるゲート酸化膜（８）の中で、チャネル（５）が形
成される側面部（８Ｂ）の膜厚が最も薄い構成となり、
ゲート酸化膜（８）の破壊電界強度は、側面部（８Ｂ）
の膜厚で決まる。従って、ゲート酸化膜（８）の側面部
が、所定の破壊電界強度となる限界まで薄くでき、その
結果、しきい電圧を低く設定できる。
【００２２】上記構成の請求項６記載の発明によれば、
上記基本効果のほかに、さらにゲート電極（９）端部
が、厚い上面部（８Ｃ）のゲート酸化膜（８）上に形成
されているため、ゲート電極端部の下の酸化膜（８Ｃ）
にかかる電界集中が緩和され、上面部・側面部・底面部
で構成されるゲート酸化膜（８）の寿命を延ばすことが
できる。またゲート酸化膜（８）は、上面部（８Ｃ）の
膜厚が側面部（８Ｂ）の膜厚より厚いこと、かつ底面部
（８Ａ）の膜厚が側面部（８Ｂ）の膜厚より厚いことか
ら、側面部（８Ｂ）の膜厚が最小となり、ゲート酸化膜
（８）の破壊電界強度は、側面部の膜厚できまる。従っ
て、ゲート酸化膜の側面部が、所定の破壊電界強度とな
るように限界まで薄くできる。その結果、しきい電圧を
低く設定できる。
上記基本効果のほかに、さらにゲート電極（９）端部
が、厚い上面部（８Ｃ）のゲート酸化膜（８）上に形成
されているため、ゲート電極端部の下の酸化膜（８Ｃ）
にかかる電界集中が緩和され、上面部・側面部・底面部
で構成されるゲート酸化膜（８）の寿命を延ばすことが
できる。またゲート酸化膜（８）は、上面部（８Ｃ）の
膜厚が側面部（８Ｂ）の膜厚より厚いこと、かつ底面部
（８Ａ）の膜厚が側面部（８Ｂ）の膜厚より厚いことか
ら、側面部（８Ｂ）の膜厚が最小となり、ゲート酸化膜
（８）の破壊電界強度は、側面部の膜厚できまる。従っ
て、ゲート酸化膜の側面部が、所定の破壊電界強度とな
るように限界まで薄くできる。その結果、しきい電圧を
低く設定できる。
【００２３】上記構成の請求項７記載の発明によれば、
上記基本効果のほかに、ユニットセルが四角形で単純な
形状であるため、ゲート酸化膜（８）の溝底面部の膜厚
を容易に厚くできる。上記のように構成された請求項第
８の発明によれば、ゲート電極と第１導電型の半導体基
板が対向する溝底面部分の酸化膜の膜厚を厚くすること
ができるためゲート電極と第１導電型の半導体基板の間
の酸化膜容量を小さくできる。従って、入力容量や出力
容量が小さくでき、スイッチング時間を短縮できるため
スイッチング損失を小さくできる。さらに、溝底面の酸
化膜厚が厚膜化されているためゲ−ト酸化膜の破壊耐量
を高くすることができる。
上記基本効果のほかに、ユニットセルが四角形で単純な
形状であるため、ゲート酸化膜（８）の溝底面部の膜厚
を容易に厚くできる。上記のように構成された請求項第
８の発明によれば、ゲート電極と第１導電型の半導体基
板が対向する溝底面部分の酸化膜の膜厚を厚くすること
ができるためゲート電極と第１導電型の半導体基板の間
の酸化膜容量を小さくできる。従って、入力容量や出力
容量が小さくでき、スイッチング時間を短縮できるため
スイッチング損失を小さくできる。さらに、溝底面の酸
化膜厚が厚膜化されているためゲ−ト酸化膜の破壊耐量
を高くすることができる。
【００２４】上記のように構成された請求項第９の発明
によれば、イオン注入法により溝底面にイオン注入した
場所の表面がアモルファス状態になるため、酸化速度が
速くなり、溝底面の酸化膜を容易に厚くすることができ
る。従って、ゲート電極と第１導電型の半導体基板が対
向する溝底部の酸化膜の膜厚を厚くすることができ、ゲ
ート電極と第１導電型の半導体基板の間の酸化膜容量を
小さくできる。さらに、熱酸化法により底面の酸化膜を
厚くすることにより底面の酸化膜の膜質をよくすること
ができる。
によれば、イオン注入法により溝底面にイオン注入した
場所の表面がアモルファス状態になるため、酸化速度が
速くなり、溝底面の酸化膜を容易に厚くすることができ
る。従って、ゲート電極と第１導電型の半導体基板が対
向する溝底部の酸化膜の膜厚を厚くすることができ、ゲ
ート電極と第１導電型の半導体基板の間の酸化膜容量を
小さくできる。さらに、熱酸化法により底面の酸化膜を
厚くすることにより底面の酸化膜の膜質をよくすること
ができる。
【００２５】上記のように構成された請求項第１０の発
明によれば、さらに、溝底面の下部に高濃度層の第１導
電型の底面不純物層の存在によりトランジスタの動作時
に、溝底面に形成されるアキュムレーション部分の抵抗
が小さくなり、オン抵抗を小さくできる。上記のように
構成された請求項第１１の発明によれば、さらに、溝底
面の下部の不純物層は第１導電型層ではないためこの不
純物層と第２導電型のベース層が接触しても高濃度のｐ
ｎ接合がドレイン−ソース間に形成されないためドレイ
ンソ−ス間の耐圧の低下が起こらない。
明によれば、さらに、溝底面の下部に高濃度層の第１導
電型の底面不純物層の存在によりトランジスタの動作時
に、溝底面に形成されるアキュムレーション部分の抵抗
が小さくなり、オン抵抗を小さくできる。上記のように
構成された請求項第１１の発明によれば、さらに、溝底
面の下部の不純物層は第１導電型層ではないためこの不
純物層と第２導電型のベース層が接触しても高濃度のｐ
ｎ接合がドレイン−ソース間に形成されないためドレイ
ンソ−ス間の耐圧の低下が起こらない。
【００２６】上記のように構成された請求項第１２の発
明によれば、さらに、レジストマスクを用いているため
簡便に溝底部のみに制限してイオン注入をすることがで
きる。上記のように構成された請求項第１３の発明によ
れば、さらに、ホト工程を利用せずにイオン注入と熱酸
化のみで溝底面を厚膜化することができるため、工数を
減らすことができる。また、溝底面に対するイオン注入
のマスクの合わせずれが無く、すなわちセルフアライン
で正確に底面にイオン注入することができ、底面を厚く
できる。
明によれば、さらに、レジストマスクを用いているため
簡便に溝底部のみに制限してイオン注入をすることがで
きる。上記のように構成された請求項第１３の発明によ
れば、さらに、ホト工程を利用せずにイオン注入と熱酸
化のみで溝底面を厚膜化することができるため、工数を
減らすことができる。また、溝底面に対するイオン注入
のマスクの合わせずれが無く、すなわちセルフアライン
で正確に底面にイオン注入することができ、底面を厚く
できる。
【００２７】上記のように構成された請求項第１４の発
明によれば、請求項１０に適用した場合には、溝底面の
下部の不純物が注入される領域と第２導電型のベース層
が離間されているため、高濃度のｐｎ接合がドレイン−
ソース間に形成されずドレインソ−ス間の耐圧の低下が
起こらない。さらにチャネル部分の酸化膜厚が厚くなら
ないためしきい電圧の制御性が良い。さらに、請求項１
１に適用した場合には、溝底面の下部の不純物が注入さ
れる領域と第２導電型のベース層が離間されているた
め、チャネル部分の酸化膜厚が厚くならないためしきい
電圧の制御性が良い。
明によれば、請求項１０に適用した場合には、溝底面の
下部の不純物が注入される領域と第２導電型のベース層
が離間されているため、高濃度のｐｎ接合がドレイン−
ソース間に形成されずドレインソ−ス間の耐圧の低下が
起こらない。さらにチャネル部分の酸化膜厚が厚くなら
ないためしきい電圧の制御性が良い。さらに、請求項１
１に適用した場合には、溝底面の下部の不純物が注入さ
れる領域と第２導電型のベース層が離間されているた
め、チャネル部分の酸化膜厚が厚くならないためしきい
電圧の制御性が良い。
【００２８】上記のように構成された請求項第１５の発
明によれば、酸化膜をデポシションにより形成するた
め、容易に製造できる。上記のように構成された請求項
第１６の発明によれば、さらに、レジストマスクを用い
ているため簡便に溝底部のみに制限してイオン注入をす
ることができる。
明によれば、酸化膜をデポシションにより形成するた
め、容易に製造できる。上記のように構成された請求項
第１６の発明によれば、さらに、レジストマスクを用い
ているため簡便に溝底部のみに制限してイオン注入をす
ることができる。
【００２９】上記のように構成された請求項第１７の発
明によれば、ホト工程を利用せずに溝底面を厚膜化する
ことができるため、工数を減らすことができる。また、
溝底面に対するマスクの合わせずれが無く正確に底面に
イオン注入することができ、底面を厚くできる。上記の
ように構成された請求項第１８の発明によれば、ホト工
程を利用しずに溝底面を厚膜化することができるため、
工数を減らすことができる。また、溝底面に対するマス
クの合わせずれが無く正確に底面にイオン注入すること
ができ、底面を厚くできる。
明によれば、ホト工程を利用せずに溝底面を厚膜化する
ことができるため、工数を減らすことができる。また、
溝底面に対するマスクの合わせずれが無く正確に底面に
イオン注入することができ、底面を厚くできる。上記の
ように構成された請求項第１８の発明によれば、ホト工
程を利用しずに溝底面を厚膜化することができるため、
工数を減らすことができる。また、溝底面に対するマス
クの合わせずれが無く正確に底面にイオン注入すること
ができ、底面を厚くできる。
【００３０】
【実施例】以下図面を参照して本発明の実施例について
説明する。まず、図１〜図１９で、本発明の基本的な実
施例を説明し、図２０以降に改良した実施例を説明す
る。基本的な実施例においては、便宜的にゲート酸化膜
の膜厚を均一として図示し、説明する。改良した実施例
では、本発明の特徴点となるゲート酸化膜の膜厚等を図
示して説明する。
説明する。まず、図１〜図１９で、本発明の基本的な実
施例を説明し、図２０以降に改良した実施例を説明す
る。基本的な実施例においては、便宜的にゲート酸化膜
の膜厚を均一として図示し、説明する。改良した実施例
では、本発明の特徴点となるゲート酸化膜の膜厚等を図
示して説明する。
【００３１】図１（ａ）は、四角形ユニットセル１５か
らなる縦型パワーＭＯＳＦＥＴの平面図であり、同図
（ｂ）は同図（ａ）におけるＡ−Ａ断面図である。図２
〜図１９は同じく縦型パワーＭＯＳＦＥＴの製造におけ
る各段階での説明図である。また、図４はｐ型ベース層
（１６）の中央部形成のためにボロンイオン注入をした
ウエハの断面図、図５はＬＯＣＯＳ酸化のために窒化シ
リコン膜をユニットセル寸法ａの間隔でパターニングし
たウエハの断面図、図８はＬＯＣＯＳ酸化膜が形成され
たウエハの断面図、図９はＬＯＣＯＳ酸化膜をマスクと
してｐ型ベース層（１６）形成のためにボロンイオン注
入をしたウエハの断面図、図１０は熱拡散によりｐ型ベ
ース層１６を形成し、ｐ＋型ベースコンタクト層（１
７）形成のためにボロンイオン注入をしたウエハの断面
図、図１１はＬＯＣＯＳ酸化膜６５をマスクとしてｎ+
型ソース層形成のために砒素イオン注入をしたウエハの
断面図、図１２は熱拡散によりｎ+ 型ソース層４を形成
したウエハの断面図、図１８はＬＯＣＯＳ酸化膜６５を
除去した後に熱酸化によりゲート酸化膜８を形成したウ
エハの断面図、図１９はゲート酸化膜８の上にゲート電
極９が形成されたウエハの断面図、そして、図１（ｂ）
が層間絶縁膜、ソース電極およびドレイン電極を形成し
たウエハの完成断面図である。
らなる縦型パワーＭＯＳＦＥＴの平面図であり、同図
（ｂ）は同図（ａ）におけるＡ−Ａ断面図である。図２
〜図１９は同じく縦型パワーＭＯＳＦＥＴの製造におけ
る各段階での説明図である。また、図４はｐ型ベース層
（１６）の中央部形成のためにボロンイオン注入をした
ウエハの断面図、図５はＬＯＣＯＳ酸化のために窒化シ
リコン膜をユニットセル寸法ａの間隔でパターニングし
たウエハの断面図、図８はＬＯＣＯＳ酸化膜が形成され
たウエハの断面図、図９はＬＯＣＯＳ酸化膜をマスクと
してｐ型ベース層（１６）形成のためにボロンイオン注
入をしたウエハの断面図、図１０は熱拡散によりｐ型ベ
ース層１６を形成し、ｐ＋型ベースコンタクト層（１
７）形成のためにボロンイオン注入をしたウエハの断面
図、図１１はＬＯＣＯＳ酸化膜６５をマスクとしてｎ+
型ソース層形成のために砒素イオン注入をしたウエハの
断面図、図１２は熱拡散によりｎ+ 型ソース層４を形成
したウエハの断面図、図１８はＬＯＣＯＳ酸化膜６５を
除去した後に熱酸化によりゲート酸化膜８を形成したウ
エハの断面図、図１９はゲート酸化膜８の上にゲート電
極９が形成されたウエハの断面図、そして、図１（ｂ）
が層間絶縁膜、ソース電極およびドレイン電極を形成し
たウエハの完成断面図である。
【００３２】なお、図１から図１９までは、便宜上ゲー
ト酸化膜８の膜厚を均一として示すが、実際は図２０
（ｄ）などに示すように、ゲート酸化膜８は、その底面
部（８Ａ）、側面部（８Ｂ）、上面部（８Ｃ）の膜厚が
異なり、底面部（８Ａ）の膜厚（Ｄ１）は側面部（８
Ｂ）の膜厚（Ｄ２）より厚く、上面部（８Ｃ）の膜厚
（Ｄ３）は側面部（８Ｂ）の膜厚（Ｄ２）より厚い。
ト酸化膜８の膜厚を均一として示すが、実際は図２０
（ｄ）などに示すように、ゲート酸化膜８は、その底面
部（８Ａ）、側面部（８Ｂ）、上面部（８Ｃ）の膜厚が
異なり、底面部（８Ａ）の膜厚（Ｄ１）は側面部（８
Ｂ）の膜厚（Ｄ２）より厚く、上面部（８Ｃ）の膜厚
（Ｄ３）は側面部（８Ｂ）の膜厚（Ｄ２）より厚い。
【００３３】この実施例の縦型パワーＭＯＳＦＥＴは、
その要部、すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１（ａ），（ｂ）、図２１に
おいて、基本構造を説明する。ウエハ２１は、ｎ+ 型シ
リコンからなる半導体基板１上にｎ- 型エピタキシャル
層２が構成されたものであり、このウエハ２１の主表面
にユニットセル１５が構成される。ウエハ２１の主表面
に１２μｍ程度のユニットセル寸法ａでＵ溝５０を形成
するために、厚さ１μｍ程度のＬＯＣＯＳ酸化膜を一旦
形成し、この酸化膜をマスクとしてボロン（Ｂ）と砒素
（Ａｓ）とを自己整合的な二重拡散により接合深さが１
μｍ程度のｐ型ベース層１６と、接合深さが１μｍ程度
のｎ+ 型ソース層４とが形成される。
その要部、すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１（ａ），（ｂ）、図２１に
おいて、基本構造を説明する。ウエハ２１は、ｎ+ 型シ
リコンからなる半導体基板１上にｎ- 型エピタキシャル
層２が構成されたものであり、このウエハ２１の主表面
にユニットセル１５が構成される。ウエハ２１の主表面
に１２μｍ程度のユニットセル寸法ａでＵ溝５０を形成
するために、厚さ１μｍ程度のＬＯＣＯＳ酸化膜を一旦
形成し、この酸化膜をマスクとしてボロン（Ｂ）と砒素
（Ａｓ）とを自己整合的な二重拡散により接合深さが１
μｍ程度のｐ型ベース層１６と、接合深さが１μｍ程度
のｎ+ 型ソース層４とが形成される。
【００３４】ｐ型ベース層１６の中央部表面に接合深さ
が０．５μｍ程度のｐ+ 型ベースコンタクト層１７が形
成される。このベース層１６、ソース層４によりＵ溝５
０の側壁部５１（５１Ｂ）に０．５μｍ程度のチャネル
５が設定される。なお、ｐ型ベース層１６の接合深さは
Ｕ溝５０底辺のエッジ部１２でブレークダウンによる破
壊が生じない深さに設定されている。また、ｐ型ベース
層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。即ち、Ｕ溝５０
はｐ型ベース層１６よりも浅くなるように設定されてい
る。
が０．５μｍ程度のｐ+ 型ベースコンタクト層１７が形
成される。このベース層１６、ソース層４によりＵ溝５
０の側壁部５１（５１Ｂ）に０．５μｍ程度のチャネル
５が設定される。なお、ｐ型ベース層１６の接合深さは
Ｕ溝５０底辺のエッジ部１２でブレークダウンによる破
壊が生じない深さに設定されている。また、ｐ型ベース
層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。即ち、Ｕ溝５０
はｐ型ベース層１６よりも浅くなるように設定されてい
る。
【００３５】また、二重拡散後にこの拡散マスク及びＵ
溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去さ
れて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート
酸化膜８が形成され、さらに、その上に厚さが４００ｎ
ｍ程度のポリシリコンからなるゲート電極９、厚さが１
μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成され
ている。さらに、層間絶縁膜１８の上に形成されたソー
ス電極１９とｎ+ 型ソース層４およびｐ+ 型ベースコン
タクト層１７がコンタクト穴を介してオーミック接触し
ている。また、半導体基板１の裏面にオーミック接触す
るようにドレイン電極２０が形成されている。
溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去さ
れて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート
酸化膜８が形成され、さらに、その上に厚さが４００ｎ
ｍ程度のポリシリコンからなるゲート電極９、厚さが１
μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成され
ている。さらに、層間絶縁膜１８の上に形成されたソー
ス電極１９とｎ+ 型ソース層４およびｐ+ 型ベースコン
タクト層１７がコンタクト穴を介してオーミック接触し
ている。また、半導体基板１の裏面にオーミック接触す
るようにドレイン電極２０が形成されている。
【００３６】次に、本実施例の基本の製造方法を述べ
る。なお、この基本の製造方法は、ゲート酸化膜を均一
に形成する場合いい、ゲート酸化膜の膜厚を制御する実
施例は、後述する。まず、図２、図３に示されるよう
に、ｎ+ 型シリコンからなる面方位が（１００）である
半導体基板１の主表面にｎ- 型のエピタキシャル層２を
成長させたウエハ２１（半導体基板１とエピタキシャル
層２とで半導体基板に相当）を用意する。この半導体基
板１はその不純物濃度が１〜３×１０19ｃｍ-3程度、厚
さ４００μｍになっている。また、エピタキシャル層２
はその厚さが７μｍ程度で、その不純物濃度は１０16ｃ
ｍ-3程度となっている。
る。なお、この基本の製造方法は、ゲート酸化膜を均一
に形成する場合いい、ゲート酸化膜の膜厚を制御する実
施例は、後述する。まず、図２、図３に示されるよう
に、ｎ+ 型シリコンからなる面方位が（１００）である
半導体基板１の主表面にｎ- 型のエピタキシャル層２を
成長させたウエハ２１（半導体基板１とエピタキシャル
層２とで半導体基板に相当）を用意する。この半導体基
板１はその不純物濃度が１〜３×１０19ｃｍ-3程度、厚
さ４００μｍになっている。また、エピタキシャル層２
はその厚さが７μｍ程度で、その不純物濃度は１０16ｃ
ｍ-3程度となっている。
【００３７】次に、図４に示される様に、このウエハ２
１の主表面を熱酸化して厚さ５０ｎｍ程度のフィールド
酸化膜６０を形成し、その後レジスト膜６１を堆積して
公知のフォトリソ工程にてセル形成予定位置の中央部に
開口するパターンにレジスト膜６１をパターニングす
る。そして、このレジスト膜６１をマスクとしてボロン
（Ｂ+ ）をイオン注入する。
１の主表面を熱酸化して厚さ５０ｎｍ程度のフィールド
酸化膜６０を形成し、その後レジスト膜６１を堆積して
公知のフォトリソ工程にてセル形成予定位置の中央部に
開口するパターンにレジスト膜６１をパターニングす
る。そして、このレジスト膜６１をマスクとしてボロン
（Ｂ+ ）をイオン注入する。
【００３８】レジスト剥離後、熱拡散により図５に示す
ように接合深さが１μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
ように接合深さが１μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
【００３９】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【００４０】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
【００４１】次に、図８に示すように、窒化シリコン膜
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にバスタ
ブ形状のＵ溝５０が形成され、かつＵ溝５０の形状が確
定する。
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にバスタ
ブ形状のＵ溝５０が形成され、かつＵ溝５０の形状が確
定する。
【００４２】この時、Ｕ溝５０の側面のチャネル形成部
の面方位が（１１１）面もしくは（１１１）面に近い面
となるようにケミカルドライエッチングの条件とＬＯＣ
ＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯＳ酸化
により形成されたＵ溝５０の内壁表面は平坦で欠陥が少
なく、その表面は図２に示されるウエハ２１の初期の主
表面と同程度に表面状態が良い。
の面方位が（１１１）面もしくは（１１１）面に近い面
となるようにケミカルドライエッチングの条件とＬＯＣ
ＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯＳ酸化
により形成されたＵ溝５０の内壁表面は平坦で欠陥が少
なく、その表面は図２に示されるウエハ２１の初期の主
表面と同程度に表面状態が良い。
【００４３】次に、図９に示すように、ＬＯＣＯＳ酸化
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ１μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６（ベース層に相当）を形成する。また、ｐ型ベース
層１６の領域の両端面はＵ溝５０の側壁の位置で自己整
合的に規定される。次に、レジスト膜６８塗布し、ｐ型
ベース層１６の中央をパターンニングにより開孔し、こ
のレジスト膜６８をマスクとして、ボロンを酸化膜６０
を透過してイオン注入し、熱拡散してｐ+ 型ベースコン
タクト層１７を形成する。このときの熱拡散温度は、比
較的高いので、後述するリン（又はひ素）のイオン注入
前に、これらの熱拡散処理を実施する。
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ１μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６（ベース層に相当）を形成する。また、ｐ型ベース
層１６の領域の両端面はＵ溝５０の側壁の位置で自己整
合的に規定される。次に、レジスト膜６８塗布し、ｐ型
ベース層１６の中央をパターンニングにより開孔し、こ
のレジスト膜６８をマスクとして、ボロンを酸化膜６０
を透過してイオン注入し、熱拡散してｐ+ 型ベースコン
タクト層１７を形成する。このときの熱拡散温度は、比
較的高いので、後述するリン（又はひ素）のイオン注入
前に、これらの熱拡散処理を実施する。
【００４４】次に、図１１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６
と、ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフ
ィールド酸化膜６０を透過させてｎ+ 型ソース層４を形
成するためのリン（又はひ素）をイオン注入する。この
場合も図９に示す工程においてボロンをイオン注入した
場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化
膜６０の境界部分が自己整合位置になり、イオン注入さ
れる領域が正確に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６
と、ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフ
ィールド酸化膜６０を透過させてｎ+ 型ソース層４を形
成するためのリン（又はひ素）をイオン注入する。この
場合も図９に示す工程においてボロンをイオン注入した
場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化
膜６０の境界部分が自己整合位置になり、イオン注入さ
れる領域が正確に規定される。
【００４５】次に、図１２に示すように、接合深さ０．
５μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチ
ャネル５（チャネル領域に相当）も設定する。この熱拡
散において、ｎ+ 型ソース層４の領域のＵ溝５０に接し
た端面は、Ｕ溝５０の側壁の位置で自己整合的に規定さ
れる。以上、図９〜図１２の工程によりｐ型ベース層１
６の接合深さとその形状が確定する。このｐ型ベース層
１６の形状において重要なことは、ｐ型ベース層１６の
側面の位置がＵ溝５０の側面により規定され、自己整合
されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層
１６の形状は完全に左右対称になる。また、半導体基板
の上面は、ソース層４、ベース層１６ベースコンタクト
層１７を形成するためのイオン注入によりアモルファス
状態に成っているので、後述するゲート酸化膜形成時
に、上面の酸化膜を厚く（溝５０の側面と比較して）す
ることが容易にできる。
５μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチ
ャネル５（チャネル領域に相当）も設定する。この熱拡
散において、ｎ+ 型ソース層４の領域のＵ溝５０に接し
た端面は、Ｕ溝５０の側壁の位置で自己整合的に規定さ
れる。以上、図９〜図１２の工程によりｐ型ベース層１
６の接合深さとその形状が確定する。このｐ型ベース層
１６の形状において重要なことは、ｐ型ベース層１６の
側面の位置がＵ溝５０の側面により規定され、自己整合
されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層
１６の形状は完全に左右対称になる。また、半導体基板
の上面は、ソース層４、ベース層１６ベースコンタクト
層１７を形成するためのイオン注入によりアモルファス
状態に成っているので、後述するゲート酸化膜形成時
に、上面の酸化膜を厚く（溝５０の側面と比較して）す
ることが容易にできる。
【００４６】次に、図１３に示すように、ＬＯＣＯＳ酸
化膜６５を弗酸を含む水溶液７００中で、シリコンの表
面を水素で終端させながら酸化膜を除去してＵ溝５０の
内壁５１を露出させる。この後、水溶液中から取りだ
し、清浄な空気中で乾燥させる。次に、図１５に示すよ
うに、チャネルが形成される予定のｐ型ベース層１６の
Ｕ溝５０の側面５に（１１１）面が形成されるまで酸化
膜６００を形成する。この熱酸化工程により、チャネル
５が形成される予定面の原子オーダーでの平坦度が高く
なる。
化膜６５を弗酸を含む水溶液７００中で、シリコンの表
面を水素で終端させながら酸化膜を除去してＵ溝５０の
内壁５１を露出させる。この後、水溶液中から取りだ
し、清浄な空気中で乾燥させる。次に、図１５に示すよ
うに、チャネルが形成される予定のｐ型ベース層１６の
Ｕ溝５０の側面５に（１１１）面が形成されるまで酸化
膜６００を形成する。この熱酸化工程により、チャネル
５が形成される予定面の原子オーダーでの平坦度が高く
なる。
【００４７】この熱酸化工程は、図１４に示すように、
酸素雰囲気に保たれ、約１０００℃に保持されている酸
化炉６０１にウエハ２１を徐々に挿入することにより行
う。このようにすると、酸化の初期は比較的低い温度で
行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領域
４の不純物が、酸化工程中にウエハ外部に飛散すること
を抑えられる。なお、図中６０３は、ウエハを保持する
ウエハボードで、石英からなる。
酸素雰囲気に保たれ、約１０００℃に保持されている酸
化炉６０１にウエハ２１を徐々に挿入することにより行
う。このようにすると、酸化の初期は比較的低い温度で
行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領域
４の不純物が、酸化工程中にウエハ外部に飛散すること
を抑えられる。なお、図中６０３は、ウエハを保持する
ウエハボードで、石英からなる。
【００４８】次に、図１６に示すように、この酸化膜６
００を除去する。この酸化膜６００の除去も選択酸化膜
の除去と同様に弗酸を含む水溶液中で、露出されたシリ
コンの表面を水素で終端させながら行う。このような方
法で形成されたＵ溝５０の内壁５１は、平坦度が高く、
また欠陥も少ない良好なシリコン表面となる。つづいて
図１８に示すように、Ｕ溝５０の側面及び底面に熱酸化
により厚さ５０ｎｍ程度のゲート酸化膜８を形成する。
００を除去する。この酸化膜６００の除去も選択酸化膜
の除去と同様に弗酸を含む水溶液中で、露出されたシリ
コンの表面を水素で終端させながら行う。このような方
法で形成されたＵ溝５０の内壁５１は、平坦度が高く、
また欠陥も少ない良好なシリコン表面となる。つづいて
図１８に示すように、Ｕ溝５０の側面及び底面に熱酸化
により厚さ５０ｎｍ程度のゲート酸化膜８を形成する。
【００４９】この酸化工程は前述したのと同様に、図１
７に示すように、酸素雰囲気に保たれ、約１０００℃に
保持されている酸化炉６０１にウエハ２１を徐々に挿入
する。このようにすると、酸化の初期は比較的低い温度
で行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領
域４の不純物が、酸化工程中にウエハ外部に飛散するこ
とを抑えられる。ゲート酸化膜８の膜質や、厚さの均一
性、チャネル５の界面の界面準位密度、キャリア移動度
は従来のＤＭＯＳと同程度に良好である。
７に示すように、酸素雰囲気に保たれ、約１０００℃に
保持されている酸化炉６０１にウエハ２１を徐々に挿入
する。このようにすると、酸化の初期は比較的低い温度
で行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領
域４の不純物が、酸化工程中にウエハ外部に飛散するこ
とを抑えられる。ゲート酸化膜８の膜質や、厚さの均一
性、チャネル５の界面の界面準位密度、キャリア移動度
は従来のＤＭＯＳと同程度に良好である。
【００５０】次に、図１９に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。以上、図９
〜図１９に示す工程は本実施例において最も重要な製造
工程の部分であり、ＬＯＣＯＳ酸化膜６５を自己整合的
な二重拡散のマスクとして使用し、ｐ型ベース層１６、
ｎ+ 型ソース層４及びチャネル５を形成し、次にＬＯＣ
ＯＳ酸化膜６５を除去した後、ゲート酸化膜８、ゲート
電極９を形成する。
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。以上、図９
〜図１９に示す工程は本実施例において最も重要な製造
工程の部分であり、ＬＯＣＯＳ酸化膜６５を自己整合的
な二重拡散のマスクとして使用し、ｐ型ベース層１６、
ｎ+ 型ソース層４及びチャネル５を形成し、次にＬＯＣ
ＯＳ酸化膜６５を除去した後、ゲート酸化膜８、ゲート
電極９を形成する。
【００５１】次に、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
【００５２】次に、本発明となるゲート酸化膜の膜厚の
制御についての実施例１〜６の製造工程例についての説
明する。これらの実施例の製造工程は、上述したゲート
酸化膜８の基本お製造方法（図１４〜図１８）を、以下
の様に変更する。まず、実施例１の製造工程について説
明する。上述の基本実施例に記載された図１３までの製
造工程は同じである。
制御についての実施例１〜６の製造工程例についての説
明する。これらの実施例の製造工程は、上述したゲート
酸化膜８の基本お製造方法（図１４〜図１８）を、以下
の様に変更する。まず、実施例１の製造工程について説
明する。上述の基本実施例に記載された図１３までの製
造工程は同じである。
【００５３】表面に形成された選択（ＬＯＣＯＳ）酸化
膜６０を、図２０に示すように除去した後、図２０
（ｂ）に示すように仮酸化を行い、仮酸化膜７０を形成
する。この時、溝５０の上面５０Ｃは、ｎ＋ソース層
４、ベースコンタクト層１７の不純物のイオン注入が行
われているため表面がアモルファス状態となっている。
従って、溝５０の上面５０Ｃは、酸化速度が溝５０の底
面５０Ａより速く、溝５０の上面５０Ｃの酸化膜７０の
膜厚ｃは、底面５０Ａの膜厚ａより厚くなる。また酸化
膜７０の溝５０側面部おいて、５０Ａの酸化膜厚ａより
厚くなる．次に、図２０（ｃ）に示すように、ｎ型の不
純物を主表面に対して略垂直方向にイオン注入する。こ
のイオンは、酸化膜７０中の飛程Ｒｐが膜厚ａより大き
く、膜厚ｂ、ｃより小さくなるように、エネルギーを調
整する。この様にすると、不純物は、溝５０の底面５０
Ａのシリコン表面には打ち込まれるが、溝５０の側面５
０Ｂや上面５０Ｃは酸化膜７０中で止まるためシリコン
表面に打ち込まれない。
膜６０を、図２０に示すように除去した後、図２０
（ｂ）に示すように仮酸化を行い、仮酸化膜７０を形成
する。この時、溝５０の上面５０Ｃは、ｎ＋ソース層
４、ベースコンタクト層１７の不純物のイオン注入が行
われているため表面がアモルファス状態となっている。
従って、溝５０の上面５０Ｃは、酸化速度が溝５０の底
面５０Ａより速く、溝５０の上面５０Ｃの酸化膜７０の
膜厚ｃは、底面５０Ａの膜厚ａより厚くなる。また酸化
膜７０の溝５０側面部おいて、５０Ａの酸化膜厚ａより
厚くなる．次に、図２０（ｃ）に示すように、ｎ型の不
純物を主表面に対して略垂直方向にイオン注入する。こ
のイオンは、酸化膜７０中の飛程Ｒｐが膜厚ａより大き
く、膜厚ｂ、ｃより小さくなるように、エネルギーを調
整する。この様にすると、不純物は、溝５０の底面５０
Ａのシリコン表面には打ち込まれるが、溝５０の側面５
０Ｂや上面５０Ｃは酸化膜７０中で止まるためシリコン
表面に打ち込まれない。
【００５４】次に、一旦仮酸化膜７０を除去した後（図
１６と同様）、図２０（ｄ）に示すようにゲート酸化膜
８を形成するため熱処理すると、溝５０の底面５０Ａ
は、イオンの打ち込みにより表面がアモルファス状態に
なっているため、酸化速度が溝５０の側面５０Ｂや上面
５０Ｃに比べ速くなる。その結果、溝５０の底面５０Ａ
のゲート酸化膜８を厚膜化することができる。また、こ
の時、溝５０の底面５０Ａには、ｎ型の不純物の拡散層
７５が形成される。
１６と同様）、図２０（ｄ）に示すようにゲート酸化膜
８を形成するため熱処理すると、溝５０の底面５０Ａ
は、イオンの打ち込みにより表面がアモルファス状態に
なっているため、酸化速度が溝５０の側面５０Ｂや上面
５０Ｃに比べ速くなる。その結果、溝５０の底面５０Ａ
のゲート酸化膜８を厚膜化することができる。また、こ
の時、溝５０の底面５０Ａには、ｎ型の不純物の拡散層
７５が形成される。
【００５５】以下の製造方法は、上述の基本実施例に記
載された図１９以降と同じで、最終的には、図２１に示
すような構造となる。図２１は、基本構造（図１
（ｂ））と相違する点として、Ｕ溝５０の側面５０Ｂ及
び底面５０Ａを含む領域の表面に形成されたゲート酸化
膜８は、前記主表面から溝部の入口部分までの上面部８
Ｃと、前記溝部の入口部分から底面までの側面部８Ｂ
と、前記溝部の底面部分の底面部８Ｃとか成り、その底
面部８Ａの膜厚Ｄ１は、前記側面部８Ｂの膜厚Ｄ２より
厚い点である。また、溝５０の底面５０Ａには、ｎ型の
不純物の拡散層７５が形成される。
載された図１９以降と同じで、最終的には、図２１に示
すような構造となる。図２１は、基本構造（図１
（ｂ））と相違する点として、Ｕ溝５０の側面５０Ｂ及
び底面５０Ａを含む領域の表面に形成されたゲート酸化
膜８は、前記主表面から溝部の入口部分までの上面部８
Ｃと、前記溝部の入口部分から底面までの側面部８Ｂ
と、前記溝部の底面部分の底面部８Ｃとか成り、その底
面部８Ａの膜厚Ｄ１は、前記側面部８Ｂの膜厚Ｄ２より
厚い点である。また、溝５０の底面５０Ａには、ｎ型の
不純物の拡散層７５が形成される。
【００５６】この構造により、ゲート電極９と第１導電
型の半導体基板２が対向する部分８Ａのゲート酸化膜８
が膜厚（Ｄ１）が厚くなっているため、ゲート電極９と
第１導電型の半導体基板２との間の酸化膜容量が小さく
なる。従って、ゲート酸化膜８の入力容量や出力容量が
小さくでき、スイッチング時間を短縮できるためスイッ
チング損失を小さくでき、さらに、溝底面５０Ａのゲー
ト酸化膜８Ａの膜厚が厚膜化されているため、ゲート酸
化膜８の破壊電界強度を大きくすることができるという
基本効果を有する。
型の半導体基板２が対向する部分８Ａのゲート酸化膜８
が膜厚（Ｄ１）が厚くなっているため、ゲート電極９と
第１導電型の半導体基板２との間の酸化膜容量が小さく
なる。従って、ゲート酸化膜８の入力容量や出力容量が
小さくでき、スイッチング時間を短縮できるためスイッ
チング損失を小さくでき、さらに、溝底面５０Ａのゲー
ト酸化膜８Ａの膜厚が厚膜化されているため、ゲート酸
化膜８の破壊電界強度を大きくすることができるという
基本効果を有する。
【００５７】また溝底面５０Ａの下部に高濃度の第１導
電型の底面不純物層７５の存在により、トランジスタ動
作時に溝底面に形成されるアキュムレーション抵抗が小
さくなり、オン抵抗を小さくできる。上述した実施例１
では、ホト工程を利用せずに、イオン注入と熱酸化のみ
でゲート酸化膜の溝底面を厚膜化することができるた
め、工数を減らすことができる。また、溝底面に対する
イオン注入のマスクの合わせずれが無く、すなわちセル
フアラインで正確に底面にイオン注入することができ
る。
電型の底面不純物層７５の存在により、トランジスタ動
作時に溝底面に形成されるアキュムレーション抵抗が小
さくなり、オン抵抗を小さくできる。上述した実施例１
では、ホト工程を利用せずに、イオン注入と熱酸化のみ
でゲート酸化膜の溝底面を厚膜化することができるた
め、工数を減らすことができる。また、溝底面に対する
イオン注入のマスクの合わせずれが無く、すなわちセル
フアラインで正確に底面にイオン注入することができ
る。
【００５８】なお、上述した実施例１では、先に仮酸化
膜を形成し、イオン注入の後、仮酸化膜を除去しゲート
酸化膜を形成したが、仮酸化膜を除去せずに、再びゲー
ト酸化膜を形成しても、上述と同様にゲート酸化膜の膜
厚を制御できる。次に、実施例２の製造工程について図
２２で説明する。上述の基本実施例に記載された図１３
までの製造工程は同じである。
膜を形成し、イオン注入の後、仮酸化膜を除去しゲート
酸化膜を形成したが、仮酸化膜を除去せずに、再びゲー
ト酸化膜を形成しても、上述と同様にゲート酸化膜の膜
厚を制御できる。次に、実施例２の製造工程について図
２２で説明する。上述の基本実施例に記載された図１３
までの製造工程は同じである。
【００５９】まず、表面を仮酸化して、仮酸化膜７０を
形成した後、レジスト膜８０を塗布する。ホトリソ工程
により溝底部５０Ａの上面にあるレジスト膜を、図２２
（ａ）に示す様に除去する。除去する領域は、溝底面５
０Ａの中央部分で、次に、イオン注入する不純物が、ソ
ース層４と離間するように設定されている。次に、ｎ型
の不純物であるＡｓをイオン注入する。その結果、図２
２（ｂ）に示す様に溝底部５０Ａに不純物が打ち込まれ
た後、熱拡散し、仮酸化膜７０を除去し、次に、レジス
ト膜８０を除去した後に、ゲート酸化を行い、図２２
（ｃ）の様にゲート酸化膜８を形成する。その結果、溝
５０の底面は、イオンの打ち込みにより表面がアモルフ
ァス状態になっているため、酸化速度が溝５０の側面５
０Ｂや上面５０Ｃに比べ速くなる。従って、溝５０の底
面５０Ａのゲート酸化膜８Ａを厚膜化することができ
る。また、この時、溝５０の底面には、ｎ型の不純物の
拡散層７６が形成される。
形成した後、レジスト膜８０を塗布する。ホトリソ工程
により溝底部５０Ａの上面にあるレジスト膜を、図２２
（ａ）に示す様に除去する。除去する領域は、溝底面５
０Ａの中央部分で、次に、イオン注入する不純物が、ソ
ース層４と離間するように設定されている。次に、ｎ型
の不純物であるＡｓをイオン注入する。その結果、図２
２（ｂ）に示す様に溝底部５０Ａに不純物が打ち込まれ
た後、熱拡散し、仮酸化膜７０を除去し、次に、レジス
ト膜８０を除去した後に、ゲート酸化を行い、図２２
（ｃ）の様にゲート酸化膜８を形成する。その結果、溝
５０の底面は、イオンの打ち込みにより表面がアモルフ
ァス状態になっているため、酸化速度が溝５０の側面５
０Ｂや上面５０Ｃに比べ速くなる。従って、溝５０の底
面５０Ａのゲート酸化膜８Ａを厚膜化することができ
る。また、この時、溝５０の底面には、ｎ型の不純物の
拡散層７６が形成される。
【００６０】以下の製造方法は、上述の基本実施例に記
載された図１９以降と同じである。また、溝底面５０Ａ
の下部に高濃度の第１導電型の底面不純物層７６の存在
により、トランジスタ動作時に溝底面に形成されるアキ
ュムレーション抵抗が小さくなり、オン抵抗を小さくで
きる。ここでは、イオン注入の後仮酸化膜７０を除去
し、ゲート酸化したが、図２２（ｂ）に示したイオン注
入をした後に、仮酸化膜を除去せずにゲート酸化をした
場合も同様の形状を得ることができる。
載された図１９以降と同じである。また、溝底面５０Ａ
の下部に高濃度の第１導電型の底面不純物層７６の存在
により、トランジスタ動作時に溝底面に形成されるアキ
ュムレーション抵抗が小さくなり、オン抵抗を小さくで
きる。ここでは、イオン注入の後仮酸化膜７０を除去
し、ゲート酸化したが、図２２（ｂ）に示したイオン注
入をした後に、仮酸化膜を除去せずにゲート酸化をした
場合も同様の形状を得ることができる。
【００６１】実施例３の製造工程について簡単に説明す
る。実施例３は、上記実施例２の『ｎ型の不純物である
Ａｓ』の代わりに『ｎ型、ｐ型を形成しない不純物であ
るＮあるいはＳｉあるいはＯ等』をイオン注入する点の
みが相違し、他は実施例２と同様である。まず、表面を
仮酸化して、仮酸化膜７０を形成した後、レジスト膜８
０を塗布する。ホトリソ工程により溝底部５０Ａの上面
にあるレジスト膜を、図２３（ａ）に示す様に除去す
る。除去する領域は、溝底面５０Ａの全体である。
る。実施例３は、上記実施例２の『ｎ型の不純物である
Ａｓ』の代わりに『ｎ型、ｐ型を形成しない不純物であ
るＮあるいはＳｉあるいはＯ等』をイオン注入する点の
みが相違し、他は実施例２と同様である。まず、表面を
仮酸化して、仮酸化膜７０を形成した後、レジスト膜８
０を塗布する。ホトリソ工程により溝底部５０Ａの上面
にあるレジスト膜を、図２３（ａ）に示す様に除去す
る。除去する領域は、溝底面５０Ａの全体である。
【００６２】次に、ｎ型、ｐ型を形成しない不純物であ
るＮあるいはＳｉあるいはＯ等をイオン注入する。その
結果、溝底部５０Ａに不純物が打ち込まれる。次に、レ
ジスト膜８０を除去した後に、ゲート酸化を行い、ゲー
ト酸化膜８を形成する。その結果、溝５０の底面は、イ
オンの打ち込みにより表面がアモルファス状態になって
いるため、酸化速度が溝５０の側面５０Ｂや上面５０Ｃ
に比べ速くなる。従って、溝５０の底面５０Ａの酸化膜
８Ａを厚膜化することができる。また、この時、溝５０
の底面には、ｎ型、ｐ型を形成しない不純物の不純物拡
散層７７が形成される。
るＮあるいはＳｉあるいはＯ等をイオン注入する。その
結果、溝底部５０Ａに不純物が打ち込まれる。次に、レ
ジスト膜８０を除去した後に、ゲート酸化を行い、ゲー
ト酸化膜８を形成する。その結果、溝５０の底面は、イ
オンの打ち込みにより表面がアモルファス状態になって
いるため、酸化速度が溝５０の側面５０Ｂや上面５０Ｃ
に比べ速くなる。従って、溝５０の底面５０Ａの酸化膜
８Ａを厚膜化することができる。また、この時、溝５０
の底面には、ｎ型、ｐ型を形成しない不純物の不純物拡
散層７７が形成される。
【００６３】以下の製造方法は、上述の基本実施例に記
載された図１９以降と同じで、最終的には図２４に示す
構造となる。この実施例では、溝底面部の底面不純物拡
散層７７が、第１、２導電型ではない。このため、この
底面不純物層７７と第２導電型のベース層１６が接触し
ても、高濃度のｐｎ接合がドレイン・ソース間に形成さ
れない。よって、ドレイン・ソース間の耐圧低下が起こ
らないので、耐圧を確保できる。
載された図１９以降と同じで、最終的には図２４に示す
構造となる。この実施例では、溝底面部の底面不純物拡
散層７７が、第１、２導電型ではない。このため、この
底面不純物層７７と第２導電型のベース層１６が接触し
ても、高濃度のｐｎ接合がドレイン・ソース間に形成さ
れない。よって、ドレイン・ソース間の耐圧低下が起こ
らないので、耐圧を確保できる。
【００６４】実施例４の製造工程について説明する。上
述の基本実施例に記載された図１３までの工程は同じで
ある。まず、図２５（ａ）に示すように表面にレジスト
膜８０を塗布する。次に図２５（ｂ）に示すようにホト
リソ工程によりレジスト膜８０を溝底部が開口し、下側
が拡がりテーパ状になるようにレジスト膜８０を加工す
る。次に図２５（Ｃ）に示すようにＣＶＤ法等の異方性
のある方法により酸化膜８５をデポジションする。次
に、図２５（ｄ）に示すようにリフトオフ法等によりレ
ジスト膜８０を除去することにより溝５０の底部に厚膜
の酸化膜を形成する。次にゲート酸化を行う。以下の製
造方法は、上述の基本実施例に記載された図１９以降と
同じで、最終的には図２８の構造となる。
述の基本実施例に記載された図１３までの工程は同じで
ある。まず、図２５（ａ）に示すように表面にレジスト
膜８０を塗布する。次に図２５（ｂ）に示すようにホト
リソ工程によりレジスト膜８０を溝底部が開口し、下側
が拡がりテーパ状になるようにレジスト膜８０を加工す
る。次に図２５（Ｃ）に示すようにＣＶＤ法等の異方性
のある方法により酸化膜８５をデポジションする。次
に、図２５（ｄ）に示すようにリフトオフ法等によりレ
ジスト膜８０を除去することにより溝５０の底部に厚膜
の酸化膜を形成する。次にゲート酸化を行う。以下の製
造方法は、上述の基本実施例に記載された図１９以降と
同じで、最終的には図２８の構造となる。
【００６５】実施例５の製造工程について説明する。上
述の基本実施例に記載された図１３までの工程は同じで
ある。まず、表面に形成された選択酸化膜を図２６
（ａ）に示すように除去した後、基板を窒素温度まで冷
却し有機シリケ−トガス雰囲気にする。このようにする
と、図２６（ｂ）に示すように、有機シリケート８５が
基板表面で液体状になるため溝５０の底部にたまる。そ
の後、図２６（ｃ）に示すように基板を炉の中で数百度
に過熱する。その結果溝底部に厚膜の仮酸化膜７９が形
成される。
述の基本実施例に記載された図１３までの工程は同じで
ある。まず、表面に形成された選択酸化膜を図２６
（ａ）に示すように除去した後、基板を窒素温度まで冷
却し有機シリケ−トガス雰囲気にする。このようにする
と、図２６（ｂ）に示すように、有機シリケート８５が
基板表面で液体状になるため溝５０の底部にたまる。そ
の後、図２６（ｃ）に示すように基板を炉の中で数百度
に過熱する。その結果溝底部に厚膜の仮酸化膜７９が形
成される。
【００６６】次に、ゲート酸化を行う。以下の製造方法
は、上述の基本実施例に記載された図１９以降と同じ
で、最終的には図２８に示す構造となる。実施例６の製
造工程について説明する。上述の基本実施例に記載され
た図１３までの工程は同じである。表面に形成された選
択酸化膜を除去した後、図２７（ａ）に示すように表面
にＣＶＤ法等の異方性のある方法により酸化膜７９をデ
ポジションする。次にレジスト膜８０を図２７（ｂ）に
示すように塗布する。表面の凹凸により溝底部の上のレ
ジスト膜８０が厚くなる。次に、レジスト膜とＣＶＤ膜
を異方性エッチングによりエッチングをすると、溝底部
の上のレジスト膜が厚くなっていたため、図２７（ｃ）
に示すように溝底部５０の上に酸化膜８５を残すことが
できる。
は、上述の基本実施例に記載された図１９以降と同じ
で、最終的には図２８に示す構造となる。実施例６の製
造工程について説明する。上述の基本実施例に記載され
た図１３までの工程は同じである。表面に形成された選
択酸化膜を除去した後、図２７（ａ）に示すように表面
にＣＶＤ法等の異方性のある方法により酸化膜７９をデ
ポジションする。次にレジスト膜８０を図２７（ｂ）に
示すように塗布する。表面の凹凸により溝底部の上のレ
ジスト膜８０が厚くなる。次に、レジスト膜とＣＶＤ膜
を異方性エッチングによりエッチングをすると、溝底部
の上のレジスト膜が厚くなっていたため、図２７（ｃ）
に示すように溝底部５０の上に酸化膜８５を残すことが
できる。
【００６７】次にゲート酸化を行う。以下の製造方法
は、上述の基本実施例に記載された図１９以降と同じ
で、最終的には図２８の構造となる。次に、実施例７の
製造工程について図２０を用いて説明する。上述の基本
実施例に記載された図１３までの工程は同じである。表
面に形成された選択酸化膜を除去したのち図２０（ａ）
に示すように表面にデポジションもしくは熱酸化により
図２０（ｂ）のように表面に仮酸化膜を形成する。図２
０（ｂ）は、酸化膜厚に差が見られるが差が無くてもよ
い。次に、厚くしたい溝底部のみをレジスト膜で覆う。
つぎにレジスト膜で覆った場所以外の酸化膜をエッチン
グにより薄くする。次にゲート酸化を行う。以下の製造
方法は、上述の基本実施例に記載された図１９以降と同
じである。
は、上述の基本実施例に記載された図１９以降と同じ
で、最終的には図２８の構造となる。次に、実施例７の
製造工程について図２０を用いて説明する。上述の基本
実施例に記載された図１３までの工程は同じである。表
面に形成された選択酸化膜を除去したのち図２０（ａ）
に示すように表面にデポジションもしくは熱酸化により
図２０（ｂ）のように表面に仮酸化膜を形成する。図２
０（ｂ）は、酸化膜厚に差が見られるが差が無くてもよ
い。次に、厚くしたい溝底部のみをレジスト膜で覆う。
つぎにレジスト膜で覆った場所以外の酸化膜をエッチン
グにより薄くする。次にゲート酸化を行う。以下の製造
方法は、上述の基本実施例に記載された図１９以降と同
じである。
【００６８】次に、実施例８の製造工程について図２０
を用いて説明する。上述の基本実施例に記載された図１
３までの工程は同じである。表面に形成された選択酸化
膜を除去したのち図２０（ａ）に示すように表面にデポ
ジションもしくは熱酸化により図２０（ｂ）のように表
面に酸化膜を形成する。図２０（ｂ）は、酸化膜厚に差
が見られるが差が無くてもよい。次に耐酸化性のマスク
材を表面に形成する。次に、ホトリソ技術を用いて厚く
したい溝底部の部分のみを残して耐酸化性マスク材をエ
ッチングにより除去する。。つぎにマスク材が除去され
た場所を選択的に酸化する。次に耐酸化性のマス材をエ
ッチングにより除去する。次にゲート酸化を行う。以下
の製造方法は、上述の基本実施例に記載された図１９以
降と同じである。
を用いて説明する。上述の基本実施例に記載された図１
３までの工程は同じである。表面に形成された選択酸化
膜を除去したのち図２０（ａ）に示すように表面にデポ
ジションもしくは熱酸化により図２０（ｂ）のように表
面に酸化膜を形成する。図２０（ｂ）は、酸化膜厚に差
が見られるが差が無くてもよい。次に耐酸化性のマスク
材を表面に形成する。次に、ホトリソ技術を用いて厚く
したい溝底部の部分のみを残して耐酸化性マスク材をエ
ッチングにより除去する。。つぎにマスク材が除去され
た場所を選択的に酸化する。次に耐酸化性のマス材をエ
ッチングにより除去する。次にゲート酸化を行う。以下
の製造方法は、上述の基本実施例に記載された図１９以
降と同じである。
【００６９】以上述べたように、本発明の実施例では、
ゲート電極と第１導電型の半導体基板が対向する部分の
ゲート酸化膜が膜厚が厚くなっているため、ゲート電極
と第１導電型の半導体基板との間の酸化膜容量が小さく
なる。従って、ゲート酸化膜の入力容量や出力容量が小
さくでき、スイッチング時間を短縮できるためスイッチ
ング損失を小さくでき、さらに、溝底面のゲート酸化膜
の膜厚が厚膜化されているため、ゲート酸化膜の破壊電
界強度を大きくすることができるという基本効果を有す
る。
ゲート電極と第１導電型の半導体基板が対向する部分の
ゲート酸化膜が膜厚が厚くなっているため、ゲート電極
と第１導電型の半導体基板との間の酸化膜容量が小さく
なる。従って、ゲート酸化膜の入力容量や出力容量が小
さくでき、スイッチング時間を短縮できるためスイッチ
ング損失を小さくでき、さらに、溝底面のゲート酸化膜
の膜厚が厚膜化されているため、ゲート酸化膜の破壊電
界強度を大きくすることができるという基本効果を有す
る。
【図１】図（ａ）は本発明基本実施例による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は図
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は図
（ａ）のＡ−Ａ断面図である。
【図２】本発明基本実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する図である。
Ｔの製造工程の説明に供する図である。
【図３】本発明基本実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する断面図である。
Ｔの製造工程の説明に供する断面図である。
【図４】本発明基本実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図５】本発明基本実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図６】本発明基本実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部平面図である。
Ｔの製造工程の説明に供する要部平面図である。
【図７】本発明基本実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する図である。
Ｔの製造工程の説明に供する図である。
【図８】本発明基本実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図９】本発明基本実施例による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図１０】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図１４】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図１５】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１６】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図１７】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図１８】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１９】本発明基本実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図２０】本発明実施例１による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図２１】本発明実施例１による縦型パワーＭＯＳＦＥ
Ｔ要部断面図である。
Ｔ要部断面図である。
【図２２】本発明実施例２による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図２３】本発明実施例３による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図２４】本発明実施例３による縦型パワーＭＯＳＦＥ
Ｔの要部断面図である。
Ｔの要部断面図である。
【図２５】本発明実施例４による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図２６】本発明実施例５による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図２７】本発明実施例６による縦型パワーＭＯＳＦＥ
Ｔの製造工程の説明に供する要部断面図である。
Ｔの製造工程の説明に供する要部断面図である。
【図２８】本発明実施例４から６による縦型パワーＭＯ
ＳＦＥＴの要部断面図である。
ＳＦＥＴの要部断面図である。
１ ｎ+ 型半導体基板 ２ ｎ- 型エピタキシャル層 ４ ｎ+ 型ソース層 ５ チャネル ６ ｎ- 型ドレイン層 ７ ＪＦＥＴ部 ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ５１ Ｕ溝の内壁 ６５ ＬＯＣＯＳ酸化膜 ５０Ａ Ｕ溝の底面部 ５０Ｂ Ｕ溝の側面部 ５０Ｃ Ｕ溝の上面部 ８Ａ ゲート酸化膜の溝底面部 ８Ｂ ゲート酸化膜の溝側面部 ８Ｃ ゲート酸化膜の溝上面部
Claims (20)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板の主表面側に形成され、前記主表面から所定の深さ
を有するとともに前記主表面と略平行な面を有する底
面、及び前記主表面と前記底面とを連続的に結ぶ側面、
からなる溝部と、 前記溝部における前記側面を含み、前記主表面側から前
記底面よりも深い位置まで形成された第２導電型のベー
ス層と、 前記ベース層内における前記主表面側に形成され、前記
溝部における前記側面にチャネル領域を形成させるソー
ス層と、 前記ベース層と前記ソース層の表面に形成されたソース
電極層と前記半導体基板の溝部の前記側面及び前記底面
を含む領域表面に、ゲート酸化膜を介して形成されたゲ
ート電極と、前記第１導電型の半導体基板と前記第１導
電型の半導体基板より高濃度であるドレイン層を介して
接触するドレイン電極を備えるユニットセル構造の半導
体装置であって、 前記溝部の側面及び底面を含む領域の表面に形成された
ゲート酸化膜は、前記主表面から溝部の入口部分までの
上面部と、前記溝部の入口部分から底面までの側面部
と、前記溝部の底面部分の底面部とから成り、 前記ゲート絶縁膜の底面部の膜厚は、前記側面部の膜厚
より厚いことを特徴とする半導体装置。 - 【請求項２】 前記ゲート酸化膜の底面部の下部には、
底面不純物層が形成され、前記底面不純物層は、前記半
導体基板より高濃度の第１導電型の不純物からなること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記底面不純物層は、前記第２導電型の
ベース層と離間して形成されることを特徴とする請求項
２記載の半導体装置。 - 【請求項４】前記ゲート酸化膜の底面部の下部には、底
面不純物層が形成され、前記底面不純物層は、前記第
１、第２不純物と相違する不純物からなり、前記半導体
基板の第１導電型より高濃度であることを特徴とする請
求項２記載の半導体装置。 - 【請求項５】 前記ゲート酸化膜の側面部の膜厚は、前
記溝の入口側と底面側と比較すると、前記溝の底面側が
入口側より薄いことを特徴とする請求項１記載の半導体
装置。 - 【請求項６】 前記ゲート酸化膜の上面部の膜厚は、前
記ゲート絶縁膜の側面部の膜厚より厚いことを特徴とす
る請求項１記載の半導体装置。 - 【請求項７】前記ユニットセルの形状は、主表面から見
ると四角形であることを特徴とする請求項１乃至請求項
６記載の半導体装置。 - 【請求項８】 半導体基板の一主面側に該半導体基板よ
りも低不純物濃度であって第１導電型の半導体層を形成
し、この低濃度の半導体層の表面を主表面としてその所
定領域を選択酸化することにより、該所定領域の前記半
導体層内に前記主表面より所定深さを有する選択酸化膜
を形成する選択酸化工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネルを形成すべく、第２導電型と第１導電型の不純物を
前記主表面より拡散し、この拡散により前記チャネルの
長さを規定すると同時に第２導電型のベース層と第１導
電型のソース層を形成し、前記半導体層を第１導電型の
ドレイン層とする不純物導入工程と、 前記選択酸化膜を除去して前記所定深さを有する溝構造
を形成する選択酸化膜除去工程と、 前記溝の底面を側面と等しくもしくは厚い酸化膜とすべ
く酸化膜を溝に形成する厚膜酸化膜形成工程と、 前記チャネルとなる部分を含む前記溝の内壁を酸化して
ゲート酸化膜とするゲート酸化膜形成工程と、 前記ゲート酸化膜上にゲート電極を形成するゲート電極
形成工程と、前記ソース層および前記ベース層にともに
電気的に接触するソース電極と、前記半導体基板の他主
面側に電気的に接触するドレイン電極とを形成するソー
ス、ドレイン電極形成工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項９】 前記厚膜酸化膜形成工程は、溝底面に不
純物をイオン注入後に熱酸化する不純物注入熱酸化工程
を含むことを特徴とする請求項８項記載の半導体装置の
製造方法。 - 【請求項１０】 前記不純物注入熱酸化工程の不純物
が、第１導電型の不純物であることを特徴とする請求項
９項記載の半導体装置の製造方法。 - 【請求項１１】 前記不純物注入熱酸化工程の不純物
が、第１導電型、第２導電型を形成しない不純物である
ことを特徴とする請求項９項記載の半導体装置の製造方
法。 - 【請求項１２】 前記不純物注入熱酸化工程のイオン注
入がレジストマスクを利用することを特徴とする請求項
１０項乃至請求項１１項記載の半導体装置の製造方法。 - 【請求項１３】 前記厚膜酸化膜形成工程は、前記主表
面に略垂直方向の酸化膜厚が、側面酸化膜より底面酸化
膜の方が薄くなるように酸化膜を形成する仮酸化工程
と、前記不純物のイオン注入が、酸化膜中の飛程を仮酸
化後の前記主表面に略垂直方向の底面酸化膜の膜厚と側
面酸化膜の膜厚の間となるように調整して、主表面に対
して略垂直方向になされる飛程選択イオン注入工程と、
熱酸化する熱酸化工程を含むことを特徴とする請求項１
０乃至請求項１１記載の半導体装置の製造方法。 - 【請求項１４】 前記不純物が注入される領域と第２導
電型のベース層が離間されるように不純物を注入するこ
とを特徴とする請求項１０項乃至請求項１３項記載の半
導体装置の製造方法。 - 【請求項１５】 前記厚膜酸化膜形成工程は、溝底面に
酸化膜をデポシションにより形成するデポ酸化膜形成工
程を含むことを特徴とする請求項８項記載の半導体装置
の製造方法。 - 【請求項１６】 前記デポ酸化膜形成工程は、レジスト
マスクを利用して溝底面に酸化膜を形成する工程である
ことを特徴とする請求項１５項記載の半導体装置の製造
方法。 - 【請求項１７】 前記デポ酸化膜形成工程は、液層ＣＶ
Ｄ法利用することを特徴とする請求項１５項記載の半導
体装置の製造方法。 - 【請求項１８】 前記厚膜酸化膜形成工程は、基板全面
にＣＶＤ膜を形成し、レジストを塗布し、エッチバック
法によりＣＶＤ膜をエッチングして溝底面のみに酸化膜
を残すことを特徴とする工程を含む請求項８項記載の半
導体装置の製造方法。 - 【請求項１９】 前記厚膜酸化膜形成工程は、少なくと
も溝底面上に酸化膜を形成する工程と、すくなくとも溝
底面以外の部分の酸化膜をエッチングによりうすくする
工程を含む請求項８項記載の半導体装置の製造方法。 - 【請求項２０】 前記厚膜酸化膜形成工程は、少なくと
も溝底面以外を耐酸化性マスクでおおい、溝底面を酸化
することにより厚くする第２の選択酸化工程を含む請求
項８項記載の半導体装置の製造方法。
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|---|---|---|---|
| JP7104159A JPH08306914A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050315 |