JP3626452B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、プログラマブルインピーダンス出力バッファ方式におけるバッファサイズの更新制御に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置（メモリ）に要求されるデータ転送速度は高速化され、その動作周波数は数百ＭＨｚレベルに達している。
【０００３】
この高速化技術の一つとして、プログラマブルインピーダンス（ＰＩ）回路技術というものが知られている。以下にプログラマブルインピーダンス回路技術について簡単に説明する。
【０００４】
半導体装置と外部とのデータの送受信を高速に行う場合、外部と接続されている配線の抵抗やインダクタンス、接続先容量に起因するある一定のインピーダンスによりデータ信号の反射が起こり、正常なデータの送受信ができなくなることがある。このデータの反射を解決するには、半導体装置内部と外部のインピーダンスを一致させればよい。
【０００５】
ところが、半導体装置は原理的に動作電圧、温度、といった外部要因の変化によって内部のインピーダンスが容易に変化してしまうという特性をもつ。
【０００６】
そこで、外部のインピーダンスを参照し、半導体装置内部のインピーダンスを動作電圧や温度変化に関わらず自動的に外部のインピーダンスに一致させるように制御する。
【０００７】
より具体的には、出力バッファを構成するトランジスタの駆動力（バッファサイズ）を変化させることにより、出力バッファのインピーダンスを外部のインピーダンス（通常はユーザが設定した抵抗値）に対して高精度で合わせ込み、使用環境の変化などによる回路設計時からのズレを補正する。
【０００８】
このようなインピーダンスの合わせ込み（バッファサイズの更新）は、更新コントローラを用いて書き込み動作時やＮＯＰ（ｎｏ ｏｐｅｒａｔｉｏｎ）状態のときに行われる。
【０００９】
【発明が解決しようとする課題】
しかし、インピーダンスの合わせ込みを書き込み動作時やＮＯＰ状態のときに行うため、従来の方式ではリード動作が連続するときにはインピーダンスの合わせ込みは行われない。
【００１０】
そのため、リード動作が連続したときに半導体装置内部のインピーダンスが変化すると、上記の通り、データ信号の反射が起こるなどの問題が生じることになる。
【００１１】
本発明は上記課題に鑑みてなされたものであり、プログラマブルインピーダンス回路技術において、インピーダンスの合わせ込みの精度を向上させることを目的とする。
【００１２】
【課題を解決するための手段】
本発明にかかる半導体装置は、例えば、それぞれデータを記憶する複数のメモリセルと、出力バッファを有し、第１のクロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、前記出力バッファのバッファサイズを決定するバッファサイズ決定信号、及び前記バッファサイズ決定信号が遷移するタイミングに基づいた所定の期間だけ所定値になるフィルター信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、を具備し、前記出力バッファ部は、前記フィルター信号を前記第１のクロック信号に同期させ、前記第１のクロック信号に同期した前記フィルター信号が前記所定値である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を禁止して、前記フィルター信号が前記所定値以外である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を許容することを特徴とする。
【００１３】
また、本発明にかかる半導体装置は、例えば、それぞれデータを記憶する複数のメモリセルと、プルアップ用出力トランジスタ群及びプルダウン用出力トランジスタ群からなる出力バッファを有し、クロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、前記出力バッファのバッファサイズを決定するバッファサイズ決定信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、を具備し、前記出力バッファ部は、前記出力バッファがハイレベルを出力するときに前記プルダウン用出力トランジスタ群のバッファサイズを更新し、前記出力バッファがロウレベルを出力するときに前記プルアップ用出力トランジスタ群のバッファサイズを更新することを特徴とする。
【００１４】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して詳細に説明する。
≪第１の実施の形態≫
図１は本発明の第１の実施形態の構成図である。
【００１５】
図１において、ボート（ＰＣＢ）１０上には、メモリチップ１１が搭載されている。このメモリチップ１１のＩ／Ｏ端子１２がデータバス１３を介してＭＰＵ１４の入力端子１５に接続されている。
【００１６】
図２にメモリチップ１１のレイアウト例を示す。
【００１７】
メモリチップ１１には、例えば４つのメモリブロック２３が配置され、それぞれのメモリブロック２３に対応してデータ出力部２２が設けられている。このデータ出力部２２には、Ｉ／Ｏ端子や出力バッファなどが含まれる。また、データ出力部２２に含まれる出力バッファのバッファサイズを決定するためのバッファサイズ決定回路２１がメモリチップ１１の中央部に設けられ、そのバッファサイズ決定回路２１の出力は各データ出力部２２に接続されている。なお、バッファサイズ決定回路２１に接続された抵抗ＲＱは、合わせ込むインピーダンス値を決めるために接続されたものである。
【００１８】
図３は、図１及び図２のメモリチップ１１をより詳細にした構成図である（各構成要素の配置は実際のものと異なることに留意する）。
【００１９】
図３に示したように、メモリチップ１１は、行列状に配置された複数のメモリセルを有するメモリアレイ３１と、所望のメモリセルを選択するロウセレクタ３２及びカラムセレクタ３３と、センスアンプ３４と、ライトバッファ３５と、アドレスデータが入力されるアドレス端子３６と、アドレス端子３６とロウセレクタ３２及びカラムセレクタ３３との間に接続されたアドレスバッファ３７と、データバスに接続された入力バッファ部３９及び出力バッファ部４０と、入力バッファ部３９及び出力バッファ部４０に接続されたＩ／Ｏ端子１２と、出力バッファ４０のインピーダンス（バッファサイズ）を自動調整するバッファサイズ決定回路２１と、書き込み時または読み出し時における動作タイミングのコントロールを行うタイミングコントロール回路４１と、そのタイミングコントロール回路４１からの出力を受けるバッファ４２とを有する。
【００２０】
次に、図３に示した回路の動作を説明する。
【００２１】
まず、アドレス信号がアドレス端子３６から入力され、アドレスバッファ３７を介してロウセレクタ３２及びカラムセレクタ３３へ供給される。このアドレス信号に基づいて、メモリアレイ３１中の所望のメモリセルが選択される。
【００２２】
なお、図３では、説明を簡単にするために、アドレス端子３６及びアドレスバッファ３７をそれぞれ１つずつ示した。しかし実際のアドレス信号は、ｎビットのロウアドレス信号とｍビットのカラムアドレス信号とで構成されている。従って、アドレス端子３６はｎ＋ｍ個存在し、アドレスバッファ３７はｎ個のロウアドレスバッファとｍ個のカラムアドレスバッファとから構成される。そして、ｎ個のロウアドレスバッファがロウセレクタ３２に接続され、ｍ個のカラムアドレスバッファがカラムセレクタ３３に接続される。
【００２３】
同様に、図３においては、Ｉ／Ｏ端子１２、入力バッファ部３９、及び出力バッファ部４０を１つづづ示した。しかし実際には、データバスがｋビットであるとすると、これに対応して、Ｉ／Ｏ端子１２、入力バッファ部３９、及び出力バッファ部４０はそれぞれｋ個ずつ存在することになる。
【００２４】
データ書き込み時には、Ｉ／Ｏ端子１２から入力された書き込みデータが、入力バッファ部３９を介してライトバッファ３５へ与えられ、メモリアレイ３１中の所望のメモリセルに書き込まれる。
【００２５】
一方、データ読み出し時には、選択されたメモリセルから読み出された出力データＤＡＴＡが、センスアンプ３４を介して出力バッファ部４０へ伝送され、出力バッファ部４０からＩ／Ｏ端子１２を介してメモリチップ１１外部へ出力される。なお、タイミング制御信号が、タイミングコントロール回路４１からバッファ４２を介してロウセレクタ３２、カラムセレクタ３３、センスアンプ３４、及びライトバッファ３５に供給されて、書き込み時または読み出し時における動作タイミングの制御が行われる。
【００２６】
バッファサイズ決定回路２１は、出力バッファ部４０と同様の回路形式を持つ（あるいはサイズが定数倍の）ダミーバッファ回路と、外部端子ＺＱとを有する。外部端子ＺＱには、マッチングすべきインピーダンスを指定するための外部抵抗ＲＱが接続されている。そして、バッファサイズ決定回路２１はダミーバッファ回路のインピーダンスが外部抵抗ＲＱと等しくなるようなトランジスタサイズを自動的に探す。そして、バッファサイズ決定回路２１はバッファサイズを決定するためのバッファサイズ決定信号Ｐｚをシステムのクロック信号ＣＫに同期したクロック信号ＣＫ’に基づいて出力する。このバッファサイズ決定信号Ｐｚにより出力バッファ部４０のバッファサイズが制御される。なお、このバッファサイズ決定回路２１は、例えばシステムのクロック信号ＣＫの６４サイクルに１サイクルであるといったように、クロック信号ＣＫのサイクルより大きいサイクルでバッファサイズ決定信号Ｐｚを出力する。
＜データ出力に関係する部分の説明＞
次に、図３に示したメモリチップ１１のうち、データ出力に関係する部分（出力バッファ部４０、バッファサイズ決定回路２１）を図４に抜き出して説明する。
【００２７】
出力バッファ部４０には、出力データＤＡＴＡが入力される出力レジスタ５３、バッファサイズ更新制御回路５４、及び出力バッファ５２が含まれる。また、バッファサイズ更新制御回路５４には、出力バッファ５２のインピーダンス（バッファサイズ）を決定するバッファサイズ決定回路２１が接続されている。
【００２８】
メモリセルアレイ３１の所望のメモリセルから読み出された出力データＤＡＴＡはシステムのクロック信号ＣＫの反転クロック信号ＣＫＢに同期して出力レジスタ５３に取り込まれ、クロック信号ＣＫに同期して出力レジスタ５３から出力バッファ５２及びバッファサイズ更新制御回路５４に向けて出力される。
【００２９】
一方、バッファサイズ決定回路２１から出力されたバッファサイズ決定信号Ｐｚ（Ｐｚ（Ｐｉ）、Ｐｚ（Ｎｉ））は中間バッファ５１で増幅され、バッファサイズ更新制御回路５４に入力される。このバッファサイズ決定信号Ｐｚは、出力バッファ５２のバッファサイズを決定するための信号である。
【００３０】
そして、バッファサイズ更新制御回路５４はバッファサイズ決定信号Ｐｚ及び出力データＤＡＴＡの値に基づき、出力バッファ５２のバッファサイズ（インピーダンス）を更新する。
＜バッファサイズ更新制御回路５４及び出力バッファ５２の説明＞
図５は図４のうちバッファサイズ更新制御回路５４及び出力バッファ５２をより詳細に示したものである。
【００３１】
図５に示すように、バッファサイズ更新制御回路５４は、ＰＭＯＳゲート制御回路６１とＮＭＯＳゲート制御回路６２とを有する。また、出力バッファ５２は、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）と、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）とを有する。
【００３２】
プルアップ用トランジスタ群（Ｐ０〜Ｐ５）は、所定の単位チャネル幅Ｗの１倍、２倍、４倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６個のＰＭＯＳトランジスタからなる。各ＰＭＯＳトランジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、各ＰＭＯＳトランジスタの電流経路の他端に高レベル電源電位（ＶＤＤＱ）が印加されている。
【００３３】
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）は、所定の単位チャネル幅Ｗ’の１倍、２倍、４倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６個のＮＭＯＳトランジスタからなる。各ＮＭＯＳトランジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、各ＮＭＯＳトランジスタの電流経路の他端に低レベル電源電位（ＶＳＳＱ）が印加されている。通常、この低レベル電源電位（ＶＳＳＱ）は接地電位となる。
【００３４】
プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のそれぞれのゲートにはＰＭＯＳゲート制御回路６１が接続される。それぞれのＰＭＯＳゲート制御回路６１には、出力レジスタ５３から出力された出力データＤＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐｚ（Ｐｉ（ｉ＝０〜５））が入力される。なお、図５にはＰＭＯＳトランジスタＰ５のゲートに接続されるＰＭＯＳゲート制御回路６１しか図示していないが、同じ構成のＰＭＯＳゲート制御回路６１がＰＭＯＳトランジスタＰ０〜Ｐ４のゲートにそれぞれ接続される。
【００３５】
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のそれぞれのゲートにはＮＭＯＳゲート制御回路６２が接続される。それぞれのＮＭＯＳゲート制御回路６２には、出力レジスタ５３から出力された出力データＤＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐｚ（Ｎｉ（ｉ＝０〜５））が入力される。なお、図５にはＮＭＯＳトランジスタＮ５のゲートに接続されるＮＭＯＳゲート制御回路６２しか開示していないが、ＮＭＯＳトランジスタＮ０〜Ｎ４のゲートにはそれぞれＮＭＯＳゲート制御回路６２が接続される。
【００３６】
ＰＭＯＳゲート制御回路６１は、出力データＤＡＴＡに応じて開閉されるスイッチ６５と、ラッチ回路６３を有する。
【００３７】
同様に、ＮＭＯＳゲート制御回路６２は、出力データＤＡＴＡに応じて開閉されるスイッチ６６と、ラッチ回路６４を有する。
【００３８】
そして、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）とプルダウン用トランジスタ群（Ｎ０〜Ｎ５）とからなる出力トランジスタ群６０は、ラッチ回路６３、６４にそれぞれラッチされたデータに従って、その一部が閉じたままになる。そのため、ラッチ回路６３、６４にラッチされたデータに基づいて出力インピーダンス（バッファサイズ）を制御することができる。
【００３９】
具体的に、出力トランジスタ群６０のバッファサイズは以下の通り制御される。
【００４０】
まず、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のインピーダンスの合わせ込みについて説明する。
【００４１】
出力データＤＡＴＡがＬの場合、ラッチ回路６３にラッチされているデータにかかわらず、ＰＭＯＳゲート制御回路６１の出力はＨとなる。これにより、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。
【００４２】
逆に、出力データＤＡＴＡがＨの場合、ラッチ回路６３にラッチされているデータがＨであればＰＭＯＳゲート制御回路６１の出力はＬとなり、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオンとなる。また、ラッチ回路６３にラッチされているデータがＬであれば、ＰＭＯＳゲート制御回路６１の出力はＨとなり、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。
【００４３】
ここで、上記構成によると、バッファサイズ決定信号Ｐｚ（Ｐｉ）は出力データＤＡＴＡがＬであるときにラッチ回路６３に取り込まれることになる。出力データＤＡＴＡがＬであれば、ラッチ回路６３の出力が変化しても、ＰＭＯＳゲート制御回路６１の出力はＨのままで不定にならないからである。また、出力データＤＡＴＡがＬからＨに変わるときにＰＭＯＳトランジスタＰ０〜Ｐ５のインピーダンス（バッファサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重要であり、出力データＤＡＴＡとして連続してＨを出力しているときにインピーダンスを合わせ込むと、それにより生じたノイズが出力に乗ってしまうからである。
【００４４】
次に、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のインピーダンスの合わせ込みについて説明する。
【００４５】
出力データＤＡＴＡがＬの場合、ラッチ回路６４にラッチされているデータがＨであればＮＭＯＳゲート制御回路６２の出力はＬとなり、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフとなる。また、ラッチ回路６４にラッチされているデータがＬであれば、ＮＭＯＳゲート制御回路６２の出力はＨとなり、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオンとなる。
【００４６】
逆に、出力データＤＡＴＡがＨの場合、ラッチ回路６４にラッチされているデータにかかわらず、ＮＭＯＳゲート制御回路６２の出力はＨとなる。これにより、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフとなる。
【００４７】
ここで、上記構成によると、バッファサイズ決定信号Ｐｚ（Ｎｉ）は、出力データＤＡＴＡがＨであるときにラッチ回路１０９に取り込まれることになる。出力データＤＡＴＡがＨであれば、ラッチ回路１０９の出力が変化しても、ＮＭＯＳゲート制御回路１０７の出力はＬのままで、不定にならないからである。また、出力データＤＡＴＡがＨからＬに変わるときにＮＭＯＳトランジスタＮ０〜Ｎ５のインピーダンス（バッファサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重要であり、出力データＤＡＴＡとして連続してＬを出力しているときにインピーダンスを合わせ込むと、それにより生じたノイズが出力に乗ってしまうからである。
【００４８】
なお、バッファサイズの更新サイクルは、動作電圧や温度といった外部要因の変化がシステムのクロック信号ＣＫの周波数に比べて十分遅いため、クロック信号ＣＫに対して十分低速に設定されている。
【００４９】
上述の通り、本発明の第１の実施形態によれば、リード動作が連続した場合でも、出力データＤＡＴＡに応じて出力トランジスタ群６０のバッファサイズを更新できることになり、インピーダンスの合わせ込みの精度を向上させることが可能となる。
≪本発明の第２の実施形態≫
＜第１の実施形態の問題点＞
まず、本発明の第１の実施形態の問題点について説明する。
【００５０】
図６及び図７に本発明の第１の実施形態にかかる半導体装置の動作タイミングチャートを示す。
【００５１】
出力データＤＡＴＡはクロック信号ＣＫに同期して出力レジスタ５３から出力バッファ５２へ出力される。バッファサイズ決定信号Ｐｚはクロック信号ＣＫ’に同期してバッファサイズ決定回路２１から出力される。クロック信号ＣＫ’はシステムのクロック信号ＣＫに同期しているが、図２に示したように、バッファサイズ決定回路２１から出力バッファ５２までは長い配線を通る必要がある。その配線遅延などにより、バッファサイズ決定信号Ｐｚが出力バッファ５２に入力されるまでに所定の遅延時間が生じる。
【００５２】
システムのクロック信号ＣＫの周波数が比較的遅い場合は、図６に示したように、バッファサイズ決定回路２１から出力バッファ５２までの配線遅延やスキューをクロック周期内に収めることができた。
【００５３】
しかし、クロック周波数が高速になると、図７に示したように、この配線遅延やスキューがクロック周期内に収まらなくなってしまう。
【００５４】
そして、出力データＤＡＴＡはクロック信号ＣＫに同期して出力レジスタ５３から出力バッファ５２に出力されるが、バッファサイズの更新中（つまり、バッファサイズ決定信号Ｐｚをラッチ回路６３、６４に取り込んでいるとき）に、出力データＤＡＴＡが遷移すると、バッファサイズ決定信号Ｐｚの一部を誤ラッチしてしまい、バッファサイズの更新を正常にできなくなってしまう恐れがある。逆に言うと、出力データＤＡＴＡが遷移している期間にバッファサイズの更新が行われると、バッファサイズ決定信号Ｐｚの一部を誤ラッチしてしまい、バッファサイズの更新を正常にできなくなってしまう恐れがある。
【００５５】
特に、図７のようなＤＤＲ（Ｄｕａｌ−Ｄａｔａ−Ｒａｔｅ）方式では、クロックの立ち上がり、立ち下がりの両方でデータ出力が変化する。そのため、バッファサイズの更新に許容される期間はクロックの半周期に制限されてしまい、タイミング条件は一層厳しくなっている。
【００５６】
そこで、上記問題点を解決した本発明の第２の実施形態について、第１の実施形態と同じ構成の部分については説明を省略し（第１の実施形態における図１〜３に相当する部分）、相違点を中心に説明する（図４及び図５に相当する部分）。
＜データ出力に関係する部分の説明＞
図８は、本発明の第２の実施形態にかかる半導体装置のデータ出力に関係する部分を抜き出したものである。つまり、図３に示したメモリチップ１１のうち、データ出力に関係する部分（出力バッファ部４０、バッファサイズ決定回路２１）を抜き出したものである。
【００５７】
出力バッファ部４０には、出力レジスタ５３、第１のレジスタ７３、第２のレジスタ７４、バッファサイズ更新制御回路７５、及び出力バッファ５２が含まれる。
【００５８】
バッファサイズ更新制御回路７５には、出力バッファ５２のバッファサイズ（インピーダンス）を決定するバッファサイズ決定回路２１が接続されている。第１のレジスタ７３は、バッファサイズ決定回路２１と中間バッファ７２を介して接続されている。第２のレジスタ７４は、バッファサイズ決定回路２１と中間バッファ７１を介して接続されている。出力レジスタ４０及び第２のレジスタ４４は出力バッファ４５に接続されている。出力バッファ４５はＩ／Ｏ端子１２に接続されている。
【００５９】
次に、図８に示した回路の動作について、図９に示したタイミングチャート図を参照して説明する。
【００６０】
バッファサイズ決定回路２１は、クロック信号ＣＫ’に同期して、例えば１２ビットのバッファサイズ決定信号Ｐｚ（Ｐｚ（Ｐ０）〜Ｐｚ（Ｐ５）、Ｐｚ（Ｎ０）〜Ｐｚ（Ｎ５））及びバッファサイズの更新制御を行うフィルター信号ｆｉｌを出力する。ここで、フィルター信号ｆｉｌは例えばバッファサイズ決定信号Ｐｚがバッファサイズ決定回路２１から出力される前後２クロック分ずつの幅でＬとなるパルス信号であり、このフィルター信号ｆｉｌがＬの期間はバッファサイズの更新が禁止される。バッファサイズ決定信号Ｐｚは、中間バッファ７１で増幅され、第２のレジスタ７４に入力される。フィルター信号ｆｉｌは、中間バッファ７２で増幅され、第１のレジスタ７３に入力される。
【００６１】
第１のレジスタ７３は、クロック信号ＣＫの反転クロック信号ＣＫＢに同期してフィルター信号ｆｉｌを取り込み、クロック信号ＣＫに同期して出力する。このクロック信号ＣＫに同期されたフィルター信号をｆｃｋと図示してある。
【００６２】
このフィルター信号ｆｃｋは第２のレジスタ７４に入力される。第２のレジスタ７４は、フィルター信号ｆｃｋに同期してバッファサイズ決定信号Ｐｚを取り込み、バッファサイズ更新制御回路７５に入力される。
【００６３】
ここで、フィルター信号ｆｃｋはクロック信号ＣＫに同期しているため、バッファサイズ決定信号Ｐｚもクロック信号ＣＫに同期してバッファサイズ更新制御回路７５に入力されることになる。また、図示せぬメモリセルから読み出された出力データＤＡＴＡは、クロック信号ＣＫの反転信号ＣＫＢに同期して出力レジスタ５３に取り込まれ、クロック信号ＣＫに同期して出力バッファ５２に向けて出力される。
【００６４】
このようにして、出力データＤＡＴＡの出力バッファ５２への入力とバッファサイズ更新制御回路７５による出力バッファ５２のバッファサイズの更新とが同期して行われることになる。
【００６５】
ここで、バッファサイズ決定信号Ｐｚとフィルター信号ｆｉｌとは、出力バッファ部４０まではほぼ同じ経路で接続され、ほぼ等しいＲＣ遅延を有する配線を経由して伝播される。そのため、バッファサイズ決定信号Ｐｚとフィルター信号ｆｉｌとは出力バッファ部４０においても、タイミング関係は保存されている。しかし、配線遅延やスキューにより、出力データＤＡＴＡの出力から数えてクロックＣＫの半周期分の時間内に収まらない可能性がある。
【００６６】
しかし、フィルター信号ｆｉｌは、第１のレジスタ７３によりクロック信号ＣＫに同期して出力される（フィルター信号ｆｃｋ）。上述の通り、フィルター信号ｆｉｌはバッファサイズ決定信号Ｐｚがバッファサイズ決定回路２１から出力される前後２クロック分ずつの幅でＬとなるパルス信号であり、このフィルター信号ｆｉｌがＬの期間はバッファサイズの更新が禁止される。つまり、第２のレジスタ７４は、フィルター信号ｆｃｋがＬの期間はバッファサイズ決定信号Ｐｚを取り込まず、フィルター信号ｆｃｋがＨになってからバッファサイズ決定信号Ｐｚを取り込む。このように、クロック信号ＣＫに同期したフィルター信号ｆｃｋがＨとなってからバッファサイズの更新が行われるため、クロック信号ＣＫに同期して出力される出力データＤＡＴＡが遷移しているときにバッファサイズの更新をしてしまうことを防止でき、バッファサイズ決定信号Ｐｚの誤ラッチを防止することが可能となる。
＜出力バッファ５２、バッファサイズ更新制御回路７５、及び第２のレジスタ７４についての説明＞
次に、図８に示した出力バッファ部４０のうち、出力バッファ５２、バッファサイズ更新制御回路７５、及び第２のレジスタ７４の部分７６を図１０に抜き出して詳細に説明する。
【００６７】
図１０に示すように、バッファサイズ更新制御回路７５は、ＰＭＯＳゲート制御回路８１とＮＭＯＳゲート制御回路８２とを有する。また、出力バッファ５２は、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）と、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）とを有する。
【００６８】
プルアップ用トランジスタ群（Ｐ０〜Ｐ５）は、所定の単位チャネル幅Ｗの１倍、２倍、４倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６個のＰＭＯＳトランジスタからなる。各ＰＭＯＳトランジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、各ＰＭＯＳトランジスタの電流経路の他端に高レベル電源電位（ＶＤＤＱ）が印加されている。
【００６９】
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）は、所定の単位チャネル幅Ｗ’の１倍、２倍、４倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６個のＮＭＯＳトランジスタからなる。各ＮＭＯＳトランジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、各ＮＭＯＳトランジスタの電流経路の他端に低レベル電源電位（ＶＳＳＱ）が印加されている。通常、この低レベル電源電位（ＶＳＳＱ）は接地電位とする。
【００７０】
プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のそれぞれのゲートにはＰＭＯＳゲート制御回路８１が接続される。それぞれのＰＭＯＳゲート制御回路８１には、出力データＤＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐｚ（Ｐｉ（ｉ＝０〜５））が入力される。なお、図１０にはＰＭＯＳトランジスタＰ５のゲートに接続されるＰＭＯＳゲート制御回路８１しか図示していないが、同じ構成のＰＭＯＳゲート制御回路８１がＰＭＯＳトランジスタＰ０〜Ｐ４のゲートにそれぞれ接続される。
【００７１】
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のそれぞれのゲートにはＮＭＯＳゲート制御回路８２が接続される。それぞれのＮＭＯＳゲート制御回路８２には、出力データＤＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐｚ（Ｎｉ（ｉ＝０〜５））が入力される。なお、図１０にはＮＭＯＳトランジスタＮ５のゲートに接続されるＮＭＯＳゲート制御回路８２しか図示していないが、同じ構成のＮＭＯＳゲート制御回路８２がＮＭＯＳトランジスタＮ０〜Ｎ４のゲートにそれぞれ接続される。
【００７２】
ＰＭＯＳゲート制御回路８１は、出力データＤＡＴＡに応じて開閉されるスイッチ８３及びラッチ回路８５を有する。
【００７３】
ＮＭＯＳゲート制御回路８２は、出力データＤＡＴＡに応じて開閉されるスイッチ８４及びラッチ回路８６を有する。
【００７４】
そして、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）とプルダウン用トランジスタ群（Ｎ０〜Ｎ５）とからなる出力トランジスタ群６０は、ラッチ回路８５、８６にそれぞれラッチされたデータに従って、その一部が閉じたままになる。そのため、ラッチ回路８５、８６にラッチされたデータに基づいて出力インピーダンス（バッファサイズ）を制御することができる。
【００７５】
具体的に、出力トランジスタ群６０のバッファサイズは以下の通り制御される。
【００７６】
まず、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のインピーダンスの合わせ込みについて説明する。
【００７７】
出力データＤＡＴＡがＬの場合、ラッチ回路８５にラッチされているデータにかかわらず、ＰＭＯＳゲート制御回路８１の出力はＨとなる。これにより、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。
【００７８】
出力データＤＡＴＡがＨの場合、ラッチ回路８５にラッチされているデータがＨであればＰＭＯＳゲート制御回路８１の出力はＬとなり、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオンとなる。逆に、ラッチ回路８５にラッチされているデータがＬであれば、ＰＭＯＳゲート制御回路８１の出力はＨとなり、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。
【００７９】
ここで、バッファサイズ決定信号Ｐｚ（Ｐｉ）は、フィルター信号ｆｃｋがＨの期間にラッチ回路７４Ｐに取り込まれ、フィルター信号ｆｃｋがＬの期間にはラッチ回路７４Ｐへ取り込まれない（取り込みが禁止される）。
【００８０】
さらに、出力データＤＡＴＡがＬになると、ラッチ回路７４Ｐに取り込まれていたバッファサイズ決定信号Ｐｚ（Ｐｉ）はスイッチ８３を介してラッチ回路８５に取り込まれることになる。出力データＤＡＴＡがＬであれば、ラッチ回路８５の出力が変化しても、ＰＭＯＳゲート制御回路８１の出力はＨのままで、不定にならないからである。また、出力データＤＡＴＡがＬからＨに変わるときにＰＭＯＳトランジスタＰ０〜Ｐ５のインピーダンス（バッファサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重要であり、出力データＤＡＴＡとして連続してＨを出力しているときは、インピーダンスを合わせ込む必要性は高くないからである。
【００８１】
次に、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のインピーダンスの合わせ込みについて説明する。
【００８２】
出力データＤＡＴＡがＬの場合、ラッチ回路８６にラッチされているデータがＨであればＮＭＯＳゲート制御回路８２の出力はＬとなり、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフとなる。また、ラッチ回路８６にラッチされているデータがＬであれば、ＮＭＯＳゲート制御回路８２の出力はＨとなり、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオンとなる。
【００８３】
逆に、出力データＤＡＴＡがＨの場合、ラッチ回路８６にラッチされているデータにかかわらず、ＮＭＯＳゲート制御回路８２の出力はＨとなる。これにより、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフとなる。
【００８４】
ここで、バッファサイズ決定信号Ｐｚ（Ｎｉ）は、フィルター信号ｆｃｋがＨの期間にラッチ回路７４Ｎに取り込まれ、フィルター信号ｆｃｋがＬの期間にはレジスタ７４Ｎに取り込まれない（取り込みが禁止される）。
【００８５】
さらに、出力データＤＡＴＡがＬになると、ラッチ回路７４Ｎに取り込まれていたバッファサイズ決定信号Ｐｚ（Ｎｉ）はスイッチ８４を介してラッチ回路８６に取り込まれることになる。出力データＤＡＴＡがＬであれば、ラッチ回路８６の出力が変化しても、ＰＭＯＳゲート制御回路８２の出力はＨのままで、不定にならないからである。また、出力データＤＡＴＡがＨからＬに変わるときにＮＭＯＳトランジスタＰ０〜Ｐ５のインピーダンス（バッファサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重要であり、出力データＤＡＴＡとして連続してＬを出力しているときは、インピーダンスを合わせ込む必要性は高くないからである。
【００８６】
このようにして、各ＰＭＯＳトランジスタＰ０〜Ｐ５及び各ＮＭＯＳトランジスタＮ０〜Ｎ５は、バッファサイズ決定回路２１から出力されるバッファサイズ決定信号Ｐｚによって導通／非導通が制御される。そして、各ＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタの導通／非導通によって、出力バッファ５２のバッファサイズ（インピーダンス）が制御される。
＜バッファサイズ決定回路２１の説明＞
次に、図１１及び図１２を参照して、バッファサイズ決定回路２１の詳細を説明する。
【００８７】
バッファサイズ決定回路２１は、バッファサイズ決定信号Ｐｚを生成するバッファサイズ決定信号生成部９０と、フィルター信号ｆｉｌを生成するフィルター信号生成部１００とを有する。図１１にバッファサイズ決定信号生成部９０を示し、図１２にフィルター信号生成部１００を示す。
【００８８】
まず、図１１を参酌してバッファサイズ決定信号生成部９０について説明する。
【００８９】
バッファサイズ決定信号生成部９０は、プルダウン用トランジスタ群（Ｎ１００〜Ｎ１０５）のインピーダンスを整合するためのプルダウン制御系９１と、プルアップ用トランジスタ群（Ｐ１００〜Ｐ１０５）のインピーダンスを整合するためのプルアップ制御系９２とを有する。このバッファサイズ決定信号生成部９０は、バッファサイズ決定信号Ｐｚとして、プルアップ側のバッファサイズ決定信号Ｐｚ（Ｐｉ（ｉ＝０〜５））及びプルダウン側のバッファサイズ決定信号Ｐｚ（Ｎｉ（ｉ＝０〜５））を出力する。
【００９０】
ここでは、インピーダンス信号Ｐｚ（Ｎｉ）を出力するプルダウン側のバッファサイズ制御についてのみ説明し、プルアップ側についての説明を省略する。
【００９１】
バッファサイズ決定信号生成部９０は、ＺＱ端子に直列接続されたＰＭＯＳトランジスタＰ１１１と、ＰＭＯＳトランジスタＰ１１１とゲート及びソースをそれぞれ共通としたＰＭＯＳトランジスタＰ１１２とを備える。ＰＭＯＳトランジスタＰ１１１のゲートレベルは、ＺＱ端子の電位ＶＺＱが高レベル側電源電圧ＶＤＤＱの二分の一になるように、オペアンプＯＰ１によってレベル制御される。ここで、高レベル側電源電圧ＶＤＤＱは出力バッファ５２を駆動する高レベル側電源電圧である。
【００９２】
そして、ＰＭＯＳトランジスタＰ１１２のドレイン（ノードＲＥＦＩＵ）はオペアンプＯＰ２の反転入力端子に接続され、ＶＤＤＱ／２が供給される。一方、オペアンプＯＰ２の非反転入力端子には電圧ＶＺＱが供給される。Ｕ／Ｄカウンタ９３は、出力信号Ｄ０，Ｄ１，…Ｄ５により、ダミーバッファ回路ＮｄｍのＮＭＯＳトランジスタ群Ｎ１００，Ｎ１０１，…，Ｎ１０５に対して選択的に導通、非導通を制御する。ＮＭＯＳトランジスタ群Ｎ１００，Ｎ１０１，…，Ｎ１０５のドレインは、オペアンプＯＰ２の反転入力端子（ノードＲＥＦＩＵ）に帰還されている。
【００９３】
従って、プルダウン制御系９１は、ノードＲＥＦＩＵの電圧が基準電圧ａ１（＝ＶＤＤＱ／２）に一致するように、ダミーバッファ回路ＮｄｍのＮＭＯＳトランジスタＮ１００，Ｎ１０１，…，Ｎ１０５の導通／非道通を決定し、これによって、ダミーバッファ回路Ｎｄｍのバッファサイズ（インピーダンス）が決定される。さらに、Ｕ／Ｄカウンタ９３の出力信号Ｄ０，Ｄ１，…Ｄ５に基づいて、バッファサイズ決定信号Ｐｚ（Ｎｉ）が出力される。
【００９４】
なお、プルアップ制御系９２も同様にしてバッファサイズ決定信号Ｐｚ（Ｐｉ）を出力する。
【００９５】
このようにして、マッチングすべきインピーダンスを指定するための外部抵抗ＲＱをＺＱ端子に接続することにより、バッファサイズ決定信号生成部９０は、出力バッファ５２のインピーダンスが外部抵抗ＲＱの値（あるいはその定数倍）になるように、バッファサイズ決定信号Ｐｚを生成することができる。
【００９６】
次に、図１２を参酌してフィルター信号生成部１００について説明する。
【００９７】
フィルター信号生成部１００には、クロック信号ＣＫをそれぞれ２，４，８，１６，３２，６４分周するためのレジスタ回路１２１〜１２６と、クロック信号ＣＫを８分周した信号の位相を半周期ずらした信号８Ｋ２を出力するレジスタ回路１２７と、クロック信号ＣＫを３２分周した信号３２Ｋとクロック信号ＣＫを６４分周した信号６４Ｋとレジスタ１２７から出力される信号８Ｋ２とが入力されるＮＡＮＤ回路１２８とを有する。このＮＡＮＤ回路１２８の出力がフィルター信号ｆｉｌとなる。
【００９８】
レジスタ回路１２１は、反転出力端子ＱＢから出力された信号２Ｋを反転クロック信号ＣＫＢのＨに同期して入力端子Ｄから取り込み、クロック信号ＣＫのＨに同期して信号２Ｋを２分周した信号２ＫＢを出力端子Ｑから出力する。ここで、信号２Ｋと信号２ＫＢとは相補信号である。
【００９９】
レジスタ回路１２２は、反転出力端子ＱＢから出力された信号４Ｋをレジスタ回路１２１の出力端子Ｑから出力された信号２ＫＢのＨに同期して入力端子Ｄから取り込み、レジスタ回路１２１の出力端子ＱＢから出力された信号２ＫのＨに同期して信号２Ｋを２分周した信号４ＫＢ（クロック信号ＣＫを４分周した信号）を出力端子Ｑから出力する。ここで、信号４Ｋと信号４ＫＢとは相補信号である。
【０１００】
以下、同様にして、レジスタ回路１２３はクロック信号ＣＫを８分周した信号８Ｋを生成し、レジスタ回路１２４はクロック信号ＣＫを１６分周した信号１６Ｋを生成し、レジスタ回路１２５はクロック信号ＣＫを３２分周した信号３２Ｋを生成し、レジスタ回路１２６はクロック信号ＣＫを６４分周した信号６４Ｋを生成する。また、レジスタ１２７は、クロック信号ＣＫを８分周した信号８Ｋの位相を半周期ずらした信号８Ｋ２を出力する。
【０１０１】
ＮＡＮＤ回路１２８には、クロック信号ＣＫを８分周した信号の位相を半周期ずらした信号８Ｋ２と、クロック信号ＣＫを３２分周した信号３２Ｋと、クロック信号ＣＫを６４分周した信号６４Ｋとが入力される。そのため、図９に示したように、ＮＡＮＤ回路１２８はクロック信号ＣＫの６４周期目にあたるパルスの前後２クロック分だけＬを出力し、これがフィルター信号ｆｉｌとなる。
【０１０２】
上記説明では、フィルター信号ｆｉｌをクロック信号ＣＫの６４周期目のパルスの前後２クロック分だけＬになるような信号とした。
【０１０３】
ここで、フィルター信号ｆｉｌをクロック信号ＣＫの６４周期目のパルスの前後４クロック分だけＬになるような信号とするのであれば、図１２に示したレジスタ回路１２７がクロック信号ＣＫを１６分周した信号１６Ｋの位相が半周期ずれた信号１６Ｋ２を出力するように設計すればよい。
【０１０４】
また、バッファサイズの更新サイクルをクロック信号ＣＫの１２８クロックに１回とするのであれば、図１２のＮＡＮＤ回路１２８に入力される信号を全て２分周したものとすればよい。
【０１０５】
つまり、バッファサイズの更新サイクルとフィルター信号ｆｉｌのパルス幅に応じてフィルター信号生成部１００を変更すればよい。
【０１０６】
なお、上記説明では、バッファサイズ決定回路２１はクロック信号ＣＫを６４分周したクロック信号ＣＫ’により制御されることとした。その場合、図１３に示したように、図１２のレジスタ回路１２４〜１２６の各出力信号１６Ｋ（クロック信号ＣＫを１６分周したもの），３２Ｋ（クロック信号ＣＫを３２分周したもの），６４Ｋ（クロック信号ＣＫを６４分周したもの）がＮＡＮＤ回路１３１に入力されて、そのＮＡＮＤ回路１３１の出力がクロック信号ＣＫ’となる。
【０１０７】
以上の通り、本実施形態では、クロック信号ＣＫに同期したフィルター信号ｆｃｋがＨとなってからバッファサイズの更新が行われるため、クロック信号ＣＫに同期して出力される出力データＤＡＴＡが遷移しているときにバッファサイズの更新をしてしまうことを防止でき、バッファサイズ決定信号Ｐｚの誤ラッチを防止することが可能となる。
【０１０８】
なお、本実施形態によると、従来の方法に比べてバッファサイズの更新が２クロック分遅れることになるが、バッファサイズの更新サイクルはこの２クロックに比べて十分大きいので（例えば６４クロックに１回更新）、問題とはならない。
【０１０９】
また、バッファサイズ決定回路２１を駆動するクロック信号ＣＫ’と、出力データＤＡＴＡの出力制御をするクロック信号ＣＫとを、同じクロック信号にしても構わない。
【０１１０】
さらに、図４で示した中間バッファ５１や、図８で示した中間バッファ７１、７２は省略しても構わない。これにより、バッファの個数を減らすことができ、レイアウト面積の削減を図ることができる。
【０１１１】
【発明の効果】
本発明は、プログラマブルインピーダンス回路技術において、インピーダンスの合わせ込みの精度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるメモリチップの配置図。
【図２】メモリチップ１１のレイアウト例を示した図。
【図３】メモリチップ１１の構成図。
【図４】メモリチップ１１のうちデータ出力に関係する部分を抜き出した図。
【図５】図４に示したバッファサイズ更新制御回路５４及び出力バッファ５２をより詳細に示した図。
【図６】本発明の第１の実施形態にかかる半導体装置の動作タイミングチャート図。
【図７】本発明の第１の実施形態にかかる半導体装置の動作タイミングチャート図。
【図８】本発明の第２の実施形態にかかる半導体装置のデータ出力に関係する部分を抜き出した図。
【図９】図８に示した半導体装置の動作タイミングチャート図。
【図１０】図８に示した出力バッファ部４０のうち、出力バッファ５２、バッファサイズ更新制御回路７５、及び第２のレジスタ７４の部分７６を抜き出した図。
【図１１】バッファサイズ決定回路２１のバッファサイズ決定信号生成部９０の構成図。
【図１２】バッファサイズ決定回路２１のフィルター信号ｆｉｌを生成するフィルター信号生成部１００の構成図。
【図１３】バッファサイズ決定回路２１の動作を制御するクロック信号ＣＫ’を生成する回路図。
【符号の説明】
１０…ボード（ＰＣＢ）、１１…メモリチップ、１２…Ｉ／Ｏ端子、１３…データバス、
１４…ＭＰＵ、１５…入力端子、２１…バッファサイズ決定回路、２２…データ出力部、２３…メモリブロック、３１…メモリアレイ、３２…ロウセレクタ、３３…カラムセレクタ、３４…センスアンプ、３５…ライトバッファ、３６…アドレス端子、３７…アドレスバッファ、３９…入力バッファ部、４０…出力バッファ部、４１…タイミングコントロール部、４２…バッファ、５２…出力バッファ、５３…出力レジスタ、５４…バッファサイズ更新制御回路、６０…出力トランジスタ群、６１…ＰＭＯＳゲート制御回路、６２…ＮＭＯＳゲート制御回路、６３…ラッチ回路、６４…ラッチ回路、６５…スイッチ、６６…スイッチ、７１…中間バッファ、７２…中間バッファ、７３…第１のレジスタ、７４…第２のレジスタ、７４Ｐ…ラッチ回路、７４Ｎ…ラッチ回路、７５…バッファサイズ更新制御回路、８１…ＰＭＯＳゲート制御回路、８２…ＮＭＯＳゲート制御回路、８３…スイッチ、８４…スイッチ、８５…ラッチ回路、８６…ラッチ回路、９０…バッファサイズ決定信号生成部、９１…プルダウン制御系、９２…プルアップ制御系、９３…Ｕ／Ｄカウンタ、９４…Ｕ／Ｄカウンタ、１００…フィルター信号生成部、１２１〜１２７…レジスタ回路、１２８…ＮＡＮＤ回路、１３１…ＮＡＮＤ回路。
【発明の属する技術分野】
本発明は半導体装置に係り、特に、プログラマブルインピーダンス出力バッファ方式におけるバッファサイズの更新制御に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置（メモリ）に要求されるデータ転送速度は高速化され、その動作周波数は数百ＭＨｚレベルに達している。
【０００３】
この高速化技術の一つとして、プログラマブルインピーダンス（ＰＩ）回路技術というものが知られている。以下にプログラマブルインピーダンス回路技術について簡単に説明する。
【０００４】
半導体装置と外部とのデータの送受信を高速に行う場合、外部と接続されている配線の抵抗やインダクタンス、接続先容量に起因するある一定のインピーダンスによりデータ信号の反射が起こり、正常なデータの送受信ができなくなることがある。このデータの反射を解決するには、半導体装置内部と外部のインピーダンスを一致させればよい。
【０００５】
ところが、半導体装置は原理的に動作電圧、温度、といった外部要因の変化によって内部のインピーダンスが容易に変化してしまうという特性をもつ。
【０００６】
そこで、外部のインピーダンスを参照し、半導体装置内部のインピーダンスを動作電圧や温度変化に関わらず自動的に外部のインピーダンスに一致させるように制御する。
【０００７】
より具体的には、出力バッファを構成するトランジスタの駆動力（バッファサイズ）を変化させることにより、出力バッファのインピーダンスを外部のインピーダンス（通常はユーザが設定した抵抗値）に対して高精度で合わせ込み、使用環境の変化などによる回路設計時からのズレを補正する。
【０００８】
このようなインピーダンスの合わせ込み（バッファサイズの更新）は、更新コントローラを用いて書き込み動作時やＮＯＰ（ｎｏ ｏｐｅｒａｔｉｏｎ）状態のときに行われる。
【０００９】
【発明が解決しようとする課題】
しかし、インピーダンスの合わせ込みを書き込み動作時やＮＯＰ状態のときに行うため、従来の方式ではリード動作が連続するときにはインピーダンスの合わせ込みは行われない。
【００１０】
そのため、リード動作が連続したときに半導体装置内部のインピーダンスが変化すると、上記の通り、データ信号の反射が起こるなどの問題が生じることになる。
【００１１】
本発明は上記課題に鑑みてなされたものであり、プログラマブルインピーダンス回路技術において、インピーダンスの合わせ込みの精度を向上させることを目的とする。
【００１２】
【課題を解決するための手段】
本発明にかかる半導体装置は、例えば、それぞれデータを記憶する複数のメモリセルと、出力バッファを有し、第１のクロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、前記出力バッファのバッファサイズを決定するバッファサイズ決定信号、及び前記バッファサイズ決定信号が遷移するタイミングに基づいた所定の期間だけ所定値になるフィルター信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、を具備し、前記出力バッファ部は、前記フィルター信号を前記第１のクロック信号に同期させ、前記第１のクロック信号に同期した前記フィルター信号が前記所定値である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を禁止して、前記フィルター信号が前記所定値以外である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を許容することを特徴とする。
【００１３】
また、本発明にかかる半導体装置は、例えば、それぞれデータを記憶する複数のメモリセルと、プルアップ用出力トランジスタ群及びプルダウン用出力トランジスタ群からなる出力バッファを有し、クロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、前記出力バッファのバッファサイズを決定するバッファサイズ決定信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、を具備し、前記出力バッファ部は、前記出力バッファがハイレベルを出力するときに前記プルダウン用出力トランジスタ群のバッファサイズを更新し、前記出力バッファがロウレベルを出力するときに前記プルアップ用出力トランジスタ群のバッファサイズを更新することを特徴とする。
【００１４】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して詳細に説明する。
≪第１の実施の形態≫
図１は本発明の第１の実施形態の構成図である。
【００１５】
図１において、ボート（ＰＣＢ）１０上には、メモリチップ１１が搭載されている。このメモリチップ１１のＩ／Ｏ端子１２がデータバス１３を介してＭＰＵ１４の入力端子１５に接続されている。
【００１６】
図２にメモリチップ１１のレイアウト例を示す。
【００１７】
メモリチップ１１には、例えば４つのメモリブロック２３が配置され、それぞれのメモリブロック２３に対応してデータ出力部２２が設けられている。このデータ出力部２２には、Ｉ／Ｏ端子や出力バッファなどが含まれる。また、データ出力部２２に含まれる出力バッファのバッファサイズを決定するためのバッファサイズ決定回路２１がメモリチップ１１の中央部に設けられ、そのバッファサイズ決定回路２１の出力は各データ出力部２２に接続されている。なお、バッファサイズ決定回路２１に接続された抵抗ＲＱは、合わせ込むインピーダンス値を決めるために接続されたものである。
【００１８】
図３は、図１及び図２のメモリチップ１１をより詳細にした構成図である（各構成要素の配置は実際のものと異なることに留意する）。
【００１９】
図３に示したように、メモリチップ１１は、行列状に配置された複数のメモリセルを有するメモリアレイ３１と、所望のメモリセルを選択するロウセレクタ３２及びカラムセレクタ３３と、センスアンプ３４と、ライトバッファ３５と、アドレスデータが入力されるアドレス端子３６と、アドレス端子３６とロウセレクタ３２及びカラムセレクタ３３との間に接続されたアドレスバッファ３７と、データバスに接続された入力バッファ部３９及び出力バッファ部４０と、入力バッファ部３９及び出力バッファ部４０に接続されたＩ／Ｏ端子１２と、出力バッファ４０のインピーダンス（バッファサイズ）を自動調整するバッファサイズ決定回路２１と、書き込み時または読み出し時における動作タイミングのコントロールを行うタイミングコントロール回路４１と、そのタイミングコントロール回路４１からの出力を受けるバッファ４２とを有する。
【００２０】
次に、図３に示した回路の動作を説明する。
【００２１】
まず、アドレス信号がアドレス端子３６から入力され、アドレスバッファ３７を介してロウセレクタ３２及びカラムセレクタ３３へ供給される。このアドレス信号に基づいて、メモリアレイ３１中の所望のメモリセルが選択される。
【００２２】
なお、図３では、説明を簡単にするために、アドレス端子３６及びアドレスバッファ３７をそれぞれ１つずつ示した。しかし実際のアドレス信号は、ｎビットのロウアドレス信号とｍビットのカラムアドレス信号とで構成されている。従って、アドレス端子３６はｎ＋ｍ個存在し、アドレスバッファ３７はｎ個のロウアドレスバッファとｍ個のカラムアドレスバッファとから構成される。そして、ｎ個のロウアドレスバッファがロウセレクタ３２に接続され、ｍ個のカラムアドレスバッファがカラムセレクタ３３に接続される。
【００２３】
同様に、図３においては、Ｉ／Ｏ端子１２、入力バッファ部３９、及び出力バッファ部４０を１つづづ示した。しかし実際には、データバスがｋビットであるとすると、これに対応して、Ｉ／Ｏ端子１２、入力バッファ部３９、及び出力バッファ部４０はそれぞれｋ個ずつ存在することになる。
【００２４】
データ書き込み時には、Ｉ／Ｏ端子１２から入力された書き込みデータが、入力バッファ部３９を介してライトバッファ３５へ与えられ、メモリアレイ３１中の所望のメモリセルに書き込まれる。
【００２５】
一方、データ読み出し時には、選択されたメモリセルから読み出された出力データＤＡＴＡが、センスアンプ３４を介して出力バッファ部４０へ伝送され、出力バッファ部４０からＩ／Ｏ端子１２を介してメモリチップ１１外部へ出力される。なお、タイミング制御信号が、タイミングコントロール回路４１からバッファ４２を介してロウセレクタ３２、カラムセレクタ３３、センスアンプ３４、及びライトバッファ３５に供給されて、書き込み時または読み出し時における動作タイミングの制御が行われる。
【００２６】
バッファサイズ決定回路２１は、出力バッファ部４０と同様の回路形式を持つ（あるいはサイズが定数倍の）ダミーバッファ回路と、外部端子ＺＱとを有する。外部端子ＺＱには、マッチングすべきインピーダンスを指定するための外部抵抗ＲＱが接続されている。そして、バッファサイズ決定回路２１はダミーバッファ回路のインピーダンスが外部抵抗ＲＱと等しくなるようなトランジスタサイズを自動的に探す。そして、バッファサイズ決定回路２１はバッファサイズを決定するためのバッファサイズ決定信号Ｐｚをシステムのクロック信号ＣＫに同期したクロック信号ＣＫ’に基づいて出力する。このバッファサイズ決定信号Ｐｚにより出力バッファ部４０のバッファサイズが制御される。なお、このバッファサイズ決定回路２１は、例えばシステムのクロック信号ＣＫの６４サイクルに１サイクルであるといったように、クロック信号ＣＫのサイクルより大きいサイクルでバッファサイズ決定信号Ｐｚを出力する。
＜データ出力に関係する部分の説明＞
次に、図３に示したメモリチップ１１のうち、データ出力に関係する部分（出力バッファ部４０、バッファサイズ決定回路２１）を図４に抜き出して説明する。
【００２７】
出力バッファ部４０には、出力データＤＡＴＡが入力される出力レジスタ５３、バッファサイズ更新制御回路５４、及び出力バッファ５２が含まれる。また、バッファサイズ更新制御回路５４には、出力バッファ５２のインピーダンス（バッファサイズ）を決定するバッファサイズ決定回路２１が接続されている。
【００２８】
メモリセルアレイ３１の所望のメモリセルから読み出された出力データＤＡＴＡはシステムのクロック信号ＣＫの反転クロック信号ＣＫＢに同期して出力レジスタ５３に取り込まれ、クロック信号ＣＫに同期して出力レジスタ５３から出力バッファ５２及びバッファサイズ更新制御回路５４に向けて出力される。
【００２９】
一方、バッファサイズ決定回路２１から出力されたバッファサイズ決定信号Ｐｚ（Ｐｚ（Ｐｉ）、Ｐｚ（Ｎｉ））は中間バッファ５１で増幅され、バッファサイズ更新制御回路５４に入力される。このバッファサイズ決定信号Ｐｚは、出力バッファ５２のバッファサイズを決定するための信号である。
【００３０】
そして、バッファサイズ更新制御回路５４はバッファサイズ決定信号Ｐｚ及び出力データＤＡＴＡの値に基づき、出力バッファ５２のバッファサイズ（インピーダンス）を更新する。
＜バッファサイズ更新制御回路５４及び出力バッファ５２の説明＞
図５は図４のうちバッファサイズ更新制御回路５４及び出力バッファ５２をより詳細に示したものである。
【００３１】
図５に示すように、バッファサイズ更新制御回路５４は、ＰＭＯＳゲート制御回路６１とＮＭＯＳゲート制御回路６２とを有する。また、出力バッファ５２は、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）と、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）とを有する。
【００３２】
プルアップ用トランジスタ群（Ｐ０〜Ｐ５）は、所定の単位チャネル幅Ｗの１倍、２倍、４倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６個のＰＭＯＳトランジスタからなる。各ＰＭＯＳトランジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、各ＰＭＯＳトランジスタの電流経路の他端に高レベル電源電位（ＶＤＤＱ）が印加されている。
【００３３】
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）は、所定の単位チャネル幅Ｗ’の１倍、２倍、４倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６個のＮＭＯＳトランジスタからなる。各ＮＭＯＳトランジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、各ＮＭＯＳトランジスタの電流経路の他端に低レベル電源電位（ＶＳＳＱ）が印加されている。通常、この低レベル電源電位（ＶＳＳＱ）は接地電位となる。
【００３４】
プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のそれぞれのゲートにはＰＭＯＳゲート制御回路６１が接続される。それぞれのＰＭＯＳゲート制御回路６１には、出力レジスタ５３から出力された出力データＤＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐｚ（Ｐｉ（ｉ＝０〜５））が入力される。なお、図５にはＰＭＯＳトランジスタＰ５のゲートに接続されるＰＭＯＳゲート制御回路６１しか図示していないが、同じ構成のＰＭＯＳゲート制御回路６１がＰＭＯＳトランジスタＰ０〜Ｐ４のゲートにそれぞれ接続される。
【００３５】
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のそれぞれのゲートにはＮＭＯＳゲート制御回路６２が接続される。それぞれのＮＭＯＳゲート制御回路６２には、出力レジスタ５３から出力された出力データＤＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐｚ（Ｎｉ（ｉ＝０〜５））が入力される。なお、図５にはＮＭＯＳトランジスタＮ５のゲートに接続されるＮＭＯＳゲート制御回路６２しか開示していないが、ＮＭＯＳトランジスタＮ０〜Ｎ４のゲートにはそれぞれＮＭＯＳゲート制御回路６２が接続される。
【００３６】
ＰＭＯＳゲート制御回路６１は、出力データＤＡＴＡに応じて開閉されるスイッチ６５と、ラッチ回路６３を有する。
【００３７】
同様に、ＮＭＯＳゲート制御回路６２は、出力データＤＡＴＡに応じて開閉されるスイッチ６６と、ラッチ回路６４を有する。
【００３８】
そして、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）とプルダウン用トランジスタ群（Ｎ０〜Ｎ５）とからなる出力トランジスタ群６０は、ラッチ回路６３、６４にそれぞれラッチされたデータに従って、その一部が閉じたままになる。そのため、ラッチ回路６３、６４にラッチされたデータに基づいて出力インピーダンス（バッファサイズ）を制御することができる。
【００３９】
具体的に、出力トランジスタ群６０のバッファサイズは以下の通り制御される。
【００４０】
まず、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のインピーダンスの合わせ込みについて説明する。
【００４１】
出力データＤＡＴＡがＬの場合、ラッチ回路６３にラッチされているデータにかかわらず、ＰＭＯＳゲート制御回路６１の出力はＨとなる。これにより、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。
【００４２】
逆に、出力データＤＡＴＡがＨの場合、ラッチ回路６３にラッチされているデータがＨであればＰＭＯＳゲート制御回路６１の出力はＬとなり、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオンとなる。また、ラッチ回路６３にラッチされているデータがＬであれば、ＰＭＯＳゲート制御回路６１の出力はＨとなり、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。
【００４３】
ここで、上記構成によると、バッファサイズ決定信号Ｐｚ（Ｐｉ）は出力データＤＡＴＡがＬであるときにラッチ回路６３に取り込まれることになる。出力データＤＡＴＡがＬであれば、ラッチ回路６３の出力が変化しても、ＰＭＯＳゲート制御回路６１の出力はＨのままで不定にならないからである。また、出力データＤＡＴＡがＬからＨに変わるときにＰＭＯＳトランジスタＰ０〜Ｐ５のインピーダンス（バッファサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重要であり、出力データＤＡＴＡとして連続してＨを出力しているときにインピーダンスを合わせ込むと、それにより生じたノイズが出力に乗ってしまうからである。
【００４４】
次に、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のインピーダンスの合わせ込みについて説明する。
【００４５】
出力データＤＡＴＡがＬの場合、ラッチ回路６４にラッチされているデータがＨであればＮＭＯＳゲート制御回路６２の出力はＬとなり、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフとなる。また、ラッチ回路６４にラッチされているデータがＬであれば、ＮＭＯＳゲート制御回路６２の出力はＨとなり、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオンとなる。
【００４６】
逆に、出力データＤＡＴＡがＨの場合、ラッチ回路６４にラッチされているデータにかかわらず、ＮＭＯＳゲート制御回路６２の出力はＨとなる。これにより、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフとなる。
【００４７】
ここで、上記構成によると、バッファサイズ決定信号Ｐｚ（Ｎｉ）は、出力データＤＡＴＡがＨであるときにラッチ回路１０９に取り込まれることになる。出力データＤＡＴＡがＨであれば、ラッチ回路１０９の出力が変化しても、ＮＭＯＳゲート制御回路１０７の出力はＬのままで、不定にならないからである。また、出力データＤＡＴＡがＨからＬに変わるときにＮＭＯＳトランジスタＮ０〜Ｎ５のインピーダンス（バッファサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重要であり、出力データＤＡＴＡとして連続してＬを出力しているときにインピーダンスを合わせ込むと、それにより生じたノイズが出力に乗ってしまうからである。
【００４８】
なお、バッファサイズの更新サイクルは、動作電圧や温度といった外部要因の変化がシステムのクロック信号ＣＫの周波数に比べて十分遅いため、クロック信号ＣＫに対して十分低速に設定されている。
【００４９】
上述の通り、本発明の第１の実施形態によれば、リード動作が連続した場合でも、出力データＤＡＴＡに応じて出力トランジスタ群６０のバッファサイズを更新できることになり、インピーダンスの合わせ込みの精度を向上させることが可能となる。
≪本発明の第２の実施形態≫
＜第１の実施形態の問題点＞
まず、本発明の第１の実施形態の問題点について説明する。
【００５０】
図６及び図７に本発明の第１の実施形態にかかる半導体装置の動作タイミングチャートを示す。
【００５１】
出力データＤＡＴＡはクロック信号ＣＫに同期して出力レジスタ５３から出力バッファ５２へ出力される。バッファサイズ決定信号Ｐｚはクロック信号ＣＫ’に同期してバッファサイズ決定回路２１から出力される。クロック信号ＣＫ’はシステムのクロック信号ＣＫに同期しているが、図２に示したように、バッファサイズ決定回路２１から出力バッファ５２までは長い配線を通る必要がある。その配線遅延などにより、バッファサイズ決定信号Ｐｚが出力バッファ５２に入力されるまでに所定の遅延時間が生じる。
【００５２】
システムのクロック信号ＣＫの周波数が比較的遅い場合は、図６に示したように、バッファサイズ決定回路２１から出力バッファ５２までの配線遅延やスキューをクロック周期内に収めることができた。
【００５３】
しかし、クロック周波数が高速になると、図７に示したように、この配線遅延やスキューがクロック周期内に収まらなくなってしまう。
【００５４】
そして、出力データＤＡＴＡはクロック信号ＣＫに同期して出力レジスタ５３から出力バッファ５２に出力されるが、バッファサイズの更新中（つまり、バッファサイズ決定信号Ｐｚをラッチ回路６３、６４に取り込んでいるとき）に、出力データＤＡＴＡが遷移すると、バッファサイズ決定信号Ｐｚの一部を誤ラッチしてしまい、バッファサイズの更新を正常にできなくなってしまう恐れがある。逆に言うと、出力データＤＡＴＡが遷移している期間にバッファサイズの更新が行われると、バッファサイズ決定信号Ｐｚの一部を誤ラッチしてしまい、バッファサイズの更新を正常にできなくなってしまう恐れがある。
【００５５】
特に、図７のようなＤＤＲ（Ｄｕａｌ−Ｄａｔａ−Ｒａｔｅ）方式では、クロックの立ち上がり、立ち下がりの両方でデータ出力が変化する。そのため、バッファサイズの更新に許容される期間はクロックの半周期に制限されてしまい、タイミング条件は一層厳しくなっている。
【００５６】
そこで、上記問題点を解決した本発明の第２の実施形態について、第１の実施形態と同じ構成の部分については説明を省略し（第１の実施形態における図１〜３に相当する部分）、相違点を中心に説明する（図４及び図５に相当する部分）。
＜データ出力に関係する部分の説明＞
図８は、本発明の第２の実施形態にかかる半導体装置のデータ出力に関係する部分を抜き出したものである。つまり、図３に示したメモリチップ１１のうち、データ出力に関係する部分（出力バッファ部４０、バッファサイズ決定回路２１）を抜き出したものである。
【００５７】
出力バッファ部４０には、出力レジスタ５３、第１のレジスタ７３、第２のレジスタ７４、バッファサイズ更新制御回路７５、及び出力バッファ５２が含まれる。
【００５８】
バッファサイズ更新制御回路７５には、出力バッファ５２のバッファサイズ（インピーダンス）を決定するバッファサイズ決定回路２１が接続されている。第１のレジスタ７３は、バッファサイズ決定回路２１と中間バッファ７２を介して接続されている。第２のレジスタ７４は、バッファサイズ決定回路２１と中間バッファ７１を介して接続されている。出力レジスタ４０及び第２のレジスタ４４は出力バッファ４５に接続されている。出力バッファ４５はＩ／Ｏ端子１２に接続されている。
【００５９】
次に、図８に示した回路の動作について、図９に示したタイミングチャート図を参照して説明する。
【００６０】
バッファサイズ決定回路２１は、クロック信号ＣＫ’に同期して、例えば１２ビットのバッファサイズ決定信号Ｐｚ（Ｐｚ（Ｐ０）〜Ｐｚ（Ｐ５）、Ｐｚ（Ｎ０）〜Ｐｚ（Ｎ５））及びバッファサイズの更新制御を行うフィルター信号ｆｉｌを出力する。ここで、フィルター信号ｆｉｌは例えばバッファサイズ決定信号Ｐｚがバッファサイズ決定回路２１から出力される前後２クロック分ずつの幅でＬとなるパルス信号であり、このフィルター信号ｆｉｌがＬの期間はバッファサイズの更新が禁止される。バッファサイズ決定信号Ｐｚは、中間バッファ７１で増幅され、第２のレジスタ７４に入力される。フィルター信号ｆｉｌは、中間バッファ７２で増幅され、第１のレジスタ７３に入力される。
【００６１】
第１のレジスタ７３は、クロック信号ＣＫの反転クロック信号ＣＫＢに同期してフィルター信号ｆｉｌを取り込み、クロック信号ＣＫに同期して出力する。このクロック信号ＣＫに同期されたフィルター信号をｆｃｋと図示してある。
【００６２】
このフィルター信号ｆｃｋは第２のレジスタ７４に入力される。第２のレジスタ７４は、フィルター信号ｆｃｋに同期してバッファサイズ決定信号Ｐｚを取り込み、バッファサイズ更新制御回路７５に入力される。
【００６３】
ここで、フィルター信号ｆｃｋはクロック信号ＣＫに同期しているため、バッファサイズ決定信号Ｐｚもクロック信号ＣＫに同期してバッファサイズ更新制御回路７５に入力されることになる。また、図示せぬメモリセルから読み出された出力データＤＡＴＡは、クロック信号ＣＫの反転信号ＣＫＢに同期して出力レジスタ５３に取り込まれ、クロック信号ＣＫに同期して出力バッファ５２に向けて出力される。
【００６４】
このようにして、出力データＤＡＴＡの出力バッファ５２への入力とバッファサイズ更新制御回路７５による出力バッファ５２のバッファサイズの更新とが同期して行われることになる。
【００６５】
ここで、バッファサイズ決定信号Ｐｚとフィルター信号ｆｉｌとは、出力バッファ部４０まではほぼ同じ経路で接続され、ほぼ等しいＲＣ遅延を有する配線を経由して伝播される。そのため、バッファサイズ決定信号Ｐｚとフィルター信号ｆｉｌとは出力バッファ部４０においても、タイミング関係は保存されている。しかし、配線遅延やスキューにより、出力データＤＡＴＡの出力から数えてクロックＣＫの半周期分の時間内に収まらない可能性がある。
【００６６】
しかし、フィルター信号ｆｉｌは、第１のレジスタ７３によりクロック信号ＣＫに同期して出力される（フィルター信号ｆｃｋ）。上述の通り、フィルター信号ｆｉｌはバッファサイズ決定信号Ｐｚがバッファサイズ決定回路２１から出力される前後２クロック分ずつの幅でＬとなるパルス信号であり、このフィルター信号ｆｉｌがＬの期間はバッファサイズの更新が禁止される。つまり、第２のレジスタ７４は、フィルター信号ｆｃｋがＬの期間はバッファサイズ決定信号Ｐｚを取り込まず、フィルター信号ｆｃｋがＨになってからバッファサイズ決定信号Ｐｚを取り込む。このように、クロック信号ＣＫに同期したフィルター信号ｆｃｋがＨとなってからバッファサイズの更新が行われるため、クロック信号ＣＫに同期して出力される出力データＤＡＴＡが遷移しているときにバッファサイズの更新をしてしまうことを防止でき、バッファサイズ決定信号Ｐｚの誤ラッチを防止することが可能となる。
＜出力バッファ５２、バッファサイズ更新制御回路７５、及び第２のレジスタ７４についての説明＞
次に、図８に示した出力バッファ部４０のうち、出力バッファ５２、バッファサイズ更新制御回路７５、及び第２のレジスタ７４の部分７６を図１０に抜き出して詳細に説明する。
【００６７】
図１０に示すように、バッファサイズ更新制御回路７５は、ＰＭＯＳゲート制御回路８１とＮＭＯＳゲート制御回路８２とを有する。また、出力バッファ５２は、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）と、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）とを有する。
【００６８】
プルアップ用トランジスタ群（Ｐ０〜Ｐ５）は、所定の単位チャネル幅Ｗの１倍、２倍、４倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６個のＰＭＯＳトランジスタからなる。各ＰＭＯＳトランジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、各ＰＭＯＳトランジスタの電流経路の他端に高レベル電源電位（ＶＤＤＱ）が印加されている。
【００６９】
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）は、所定の単位チャネル幅Ｗ’の１倍、２倍、４倍、８倍、１６倍、３２倍のチャネル幅をそれぞれ有する６個のＮＭＯＳトランジスタからなる。各ＮＭＯＳトランジスタの電流経路の一端がＩ／Ｏ端子１２に接続され、各ＮＭＯＳトランジスタの電流経路の他端に低レベル電源電位（ＶＳＳＱ）が印加されている。通常、この低レベル電源電位（ＶＳＳＱ）は接地電位とする。
【００７０】
プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のそれぞれのゲートにはＰＭＯＳゲート制御回路８１が接続される。それぞれのＰＭＯＳゲート制御回路８１には、出力データＤＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐｚ（Ｐｉ（ｉ＝０〜５））が入力される。なお、図１０にはＰＭＯＳトランジスタＰ５のゲートに接続されるＰＭＯＳゲート制御回路８１しか図示していないが、同じ構成のＰＭＯＳゲート制御回路８１がＰＭＯＳトランジスタＰ０〜Ｐ４のゲートにそれぞれ接続される。
【００７１】
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のそれぞれのゲートにはＮＭＯＳゲート制御回路８２が接続される。それぞれのＮＭＯＳゲート制御回路８２には、出力データＤＡＴＡとそれぞれに対応するバッファサイズ決定信号Ｐｚ（Ｎｉ（ｉ＝０〜５））が入力される。なお、図１０にはＮＭＯＳトランジスタＮ５のゲートに接続されるＮＭＯＳゲート制御回路８２しか図示していないが、同じ構成のＮＭＯＳゲート制御回路８２がＮＭＯＳトランジスタＮ０〜Ｎ４のゲートにそれぞれ接続される。
【００７２】
ＰＭＯＳゲート制御回路８１は、出力データＤＡＴＡに応じて開閉されるスイッチ８３及びラッチ回路８５を有する。
【００７３】
ＮＭＯＳゲート制御回路８２は、出力データＤＡＴＡに応じて開閉されるスイッチ８４及びラッチ回路８６を有する。
【００７４】
そして、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）とプルダウン用トランジスタ群（Ｎ０〜Ｎ５）とからなる出力トランジスタ群６０は、ラッチ回路８５、８６にそれぞれラッチされたデータに従って、その一部が閉じたままになる。そのため、ラッチ回路８５、８６にラッチされたデータに基づいて出力インピーダンス（バッファサイズ）を制御することができる。
【００７５】
具体的に、出力トランジスタ群６０のバッファサイズは以下の通り制御される。
【００７６】
まず、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のインピーダンスの合わせ込みについて説明する。
【００７７】
出力データＤＡＴＡがＬの場合、ラッチ回路８５にラッチされているデータにかかわらず、ＰＭＯＳゲート制御回路８１の出力はＨとなる。これにより、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。
【００７８】
出力データＤＡＴＡがＨの場合、ラッチ回路８５にラッチされているデータがＨであればＰＭＯＳゲート制御回路８１の出力はＬとなり、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオンとなる。逆に、ラッチ回路８５にラッチされているデータがＬであれば、ＰＭＯＳゲート制御回路８１の出力はＨとなり、対応するＰＭＯＳトランジスタＰ０〜Ｐ５はオフとなる。
【００７９】
ここで、バッファサイズ決定信号Ｐｚ（Ｐｉ）は、フィルター信号ｆｃｋがＨの期間にラッチ回路７４Ｐに取り込まれ、フィルター信号ｆｃｋがＬの期間にはラッチ回路７４Ｐへ取り込まれない（取り込みが禁止される）。
【００８０】
さらに、出力データＤＡＴＡがＬになると、ラッチ回路７４Ｐに取り込まれていたバッファサイズ決定信号Ｐｚ（Ｐｉ）はスイッチ８３を介してラッチ回路８５に取り込まれることになる。出力データＤＡＴＡがＬであれば、ラッチ回路８５の出力が変化しても、ＰＭＯＳゲート制御回路８１の出力はＨのままで、不定にならないからである。また、出力データＤＡＴＡがＬからＨに変わるときにＰＭＯＳトランジスタＰ０〜Ｐ５のインピーダンス（バッファサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重要であり、出力データＤＡＴＡとして連続してＨを出力しているときは、インピーダンスを合わせ込む必要性は高くないからである。
【００８１】
次に、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のインピーダンスの合わせ込みについて説明する。
【００８２】
出力データＤＡＴＡがＬの場合、ラッチ回路８６にラッチされているデータがＨであればＮＭＯＳゲート制御回路８２の出力はＬとなり、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフとなる。また、ラッチ回路８６にラッチされているデータがＬであれば、ＮＭＯＳゲート制御回路８２の出力はＨとなり、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオンとなる。
【００８３】
逆に、出力データＤＡＴＡがＨの場合、ラッチ回路８６にラッチされているデータにかかわらず、ＮＭＯＳゲート制御回路８２の出力はＨとなる。これにより、対応するＮＭＯＳトランジスタＮ０〜Ｎ５はオフとなる。
【００８４】
ここで、バッファサイズ決定信号Ｐｚ（Ｎｉ）は、フィルター信号ｆｃｋがＨの期間にラッチ回路７４Ｎに取り込まれ、フィルター信号ｆｃｋがＬの期間にはレジスタ７４Ｎに取り込まれない（取り込みが禁止される）。
【００８５】
さらに、出力データＤＡＴＡがＬになると、ラッチ回路７４Ｎに取り込まれていたバッファサイズ決定信号Ｐｚ（Ｎｉ）はスイッチ８４を介してラッチ回路８６に取り込まれることになる。出力データＤＡＴＡがＬであれば、ラッチ回路８６の出力が変化しても、ＰＭＯＳゲート制御回路８２の出力はＨのままで、不定にならないからである。また、出力データＤＡＴＡがＨからＬに変わるときにＮＭＯＳトランジスタＰ０〜Ｐ５のインピーダンス（バッファサイズ）を外部抵抗ＲＱに合わせ込んでおくことが重要であり、出力データＤＡＴＡとして連続してＬを出力しているときは、インピーダンスを合わせ込む必要性は高くないからである。
【００８６】
このようにして、各ＰＭＯＳトランジスタＰ０〜Ｐ５及び各ＮＭＯＳトランジスタＮ０〜Ｎ５は、バッファサイズ決定回路２１から出力されるバッファサイズ決定信号Ｐｚによって導通／非導通が制御される。そして、各ＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタの導通／非導通によって、出力バッファ５２のバッファサイズ（インピーダンス）が制御される。
＜バッファサイズ決定回路２１の説明＞
次に、図１１及び図１２を参照して、バッファサイズ決定回路２１の詳細を説明する。
【００８７】
バッファサイズ決定回路２１は、バッファサイズ決定信号Ｐｚを生成するバッファサイズ決定信号生成部９０と、フィルター信号ｆｉｌを生成するフィルター信号生成部１００とを有する。図１１にバッファサイズ決定信号生成部９０を示し、図１２にフィルター信号生成部１００を示す。
【００８８】
まず、図１１を参酌してバッファサイズ決定信号生成部９０について説明する。
【００８９】
バッファサイズ決定信号生成部９０は、プルダウン用トランジスタ群（Ｎ１００〜Ｎ１０５）のインピーダンスを整合するためのプルダウン制御系９１と、プルアップ用トランジスタ群（Ｐ１００〜Ｐ１０５）のインピーダンスを整合するためのプルアップ制御系９２とを有する。このバッファサイズ決定信号生成部９０は、バッファサイズ決定信号Ｐｚとして、プルアップ側のバッファサイズ決定信号Ｐｚ（Ｐｉ（ｉ＝０〜５））及びプルダウン側のバッファサイズ決定信号Ｐｚ（Ｎｉ（ｉ＝０〜５））を出力する。
【００９０】
ここでは、インピーダンス信号Ｐｚ（Ｎｉ）を出力するプルダウン側のバッファサイズ制御についてのみ説明し、プルアップ側についての説明を省略する。
【００９１】
バッファサイズ決定信号生成部９０は、ＺＱ端子に直列接続されたＰＭＯＳトランジスタＰ１１１と、ＰＭＯＳトランジスタＰ１１１とゲート及びソースをそれぞれ共通としたＰＭＯＳトランジスタＰ１１２とを備える。ＰＭＯＳトランジスタＰ１１１のゲートレベルは、ＺＱ端子の電位ＶＺＱが高レベル側電源電圧ＶＤＤＱの二分の一になるように、オペアンプＯＰ１によってレベル制御される。ここで、高レベル側電源電圧ＶＤＤＱは出力バッファ５２を駆動する高レベル側電源電圧である。
【００９２】
そして、ＰＭＯＳトランジスタＰ１１２のドレイン（ノードＲＥＦＩＵ）はオペアンプＯＰ２の反転入力端子に接続され、ＶＤＤＱ／２が供給される。一方、オペアンプＯＰ２の非反転入力端子には電圧ＶＺＱが供給される。Ｕ／Ｄカウンタ９３は、出力信号Ｄ０，Ｄ１，…Ｄ５により、ダミーバッファ回路ＮｄｍのＮＭＯＳトランジスタ群Ｎ１００，Ｎ１０１，…，Ｎ１０５に対して選択的に導通、非導通を制御する。ＮＭＯＳトランジスタ群Ｎ１００，Ｎ１０１，…，Ｎ１０５のドレインは、オペアンプＯＰ２の反転入力端子（ノードＲＥＦＩＵ）に帰還されている。
【００９３】
従って、プルダウン制御系９１は、ノードＲＥＦＩＵの電圧が基準電圧ａ１（＝ＶＤＤＱ／２）に一致するように、ダミーバッファ回路ＮｄｍのＮＭＯＳトランジスタＮ１００，Ｎ１０１，…，Ｎ１０５の導通／非道通を決定し、これによって、ダミーバッファ回路Ｎｄｍのバッファサイズ（インピーダンス）が決定される。さらに、Ｕ／Ｄカウンタ９３の出力信号Ｄ０，Ｄ１，…Ｄ５に基づいて、バッファサイズ決定信号Ｐｚ（Ｎｉ）が出力される。
【００９４】
なお、プルアップ制御系９２も同様にしてバッファサイズ決定信号Ｐｚ（Ｐｉ）を出力する。
【００９５】
このようにして、マッチングすべきインピーダンスを指定するための外部抵抗ＲＱをＺＱ端子に接続することにより、バッファサイズ決定信号生成部９０は、出力バッファ５２のインピーダンスが外部抵抗ＲＱの値（あるいはその定数倍）になるように、バッファサイズ決定信号Ｐｚを生成することができる。
【００９６】
次に、図１２を参酌してフィルター信号生成部１００について説明する。
【００９７】
フィルター信号生成部１００には、クロック信号ＣＫをそれぞれ２，４，８，１６，３２，６４分周するためのレジスタ回路１２１〜１２６と、クロック信号ＣＫを８分周した信号の位相を半周期ずらした信号８Ｋ２を出力するレジスタ回路１２７と、クロック信号ＣＫを３２分周した信号３２Ｋとクロック信号ＣＫを６４分周した信号６４Ｋとレジスタ１２７から出力される信号８Ｋ２とが入力されるＮＡＮＤ回路１２８とを有する。このＮＡＮＤ回路１２８の出力がフィルター信号ｆｉｌとなる。
【００９８】
レジスタ回路１２１は、反転出力端子ＱＢから出力された信号２Ｋを反転クロック信号ＣＫＢのＨに同期して入力端子Ｄから取り込み、クロック信号ＣＫのＨに同期して信号２Ｋを２分周した信号２ＫＢを出力端子Ｑから出力する。ここで、信号２Ｋと信号２ＫＢとは相補信号である。
【００９９】
レジスタ回路１２２は、反転出力端子ＱＢから出力された信号４Ｋをレジスタ回路１２１の出力端子Ｑから出力された信号２ＫＢのＨに同期して入力端子Ｄから取り込み、レジスタ回路１２１の出力端子ＱＢから出力された信号２ＫのＨに同期して信号２Ｋを２分周した信号４ＫＢ（クロック信号ＣＫを４分周した信号）を出力端子Ｑから出力する。ここで、信号４Ｋと信号４ＫＢとは相補信号である。
【０１００】
以下、同様にして、レジスタ回路１２３はクロック信号ＣＫを８分周した信号８Ｋを生成し、レジスタ回路１２４はクロック信号ＣＫを１６分周した信号１６Ｋを生成し、レジスタ回路１２５はクロック信号ＣＫを３２分周した信号３２Ｋを生成し、レジスタ回路１２６はクロック信号ＣＫを６４分周した信号６４Ｋを生成する。また、レジスタ１２７は、クロック信号ＣＫを８分周した信号８Ｋの位相を半周期ずらした信号８Ｋ２を出力する。
【０１０１】
ＮＡＮＤ回路１２８には、クロック信号ＣＫを８分周した信号の位相を半周期ずらした信号８Ｋ２と、クロック信号ＣＫを３２分周した信号３２Ｋと、クロック信号ＣＫを６４分周した信号６４Ｋとが入力される。そのため、図９に示したように、ＮＡＮＤ回路１２８はクロック信号ＣＫの６４周期目にあたるパルスの前後２クロック分だけＬを出力し、これがフィルター信号ｆｉｌとなる。
【０１０２】
上記説明では、フィルター信号ｆｉｌをクロック信号ＣＫの６４周期目のパルスの前後２クロック分だけＬになるような信号とした。
【０１０３】
ここで、フィルター信号ｆｉｌをクロック信号ＣＫの６４周期目のパルスの前後４クロック分だけＬになるような信号とするのであれば、図１２に示したレジスタ回路１２７がクロック信号ＣＫを１６分周した信号１６Ｋの位相が半周期ずれた信号１６Ｋ２を出力するように設計すればよい。
【０１０４】
また、バッファサイズの更新サイクルをクロック信号ＣＫの１２８クロックに１回とするのであれば、図１２のＮＡＮＤ回路１２８に入力される信号を全て２分周したものとすればよい。
【０１０５】
つまり、バッファサイズの更新サイクルとフィルター信号ｆｉｌのパルス幅に応じてフィルター信号生成部１００を変更すればよい。
【０１０６】
なお、上記説明では、バッファサイズ決定回路２１はクロック信号ＣＫを６４分周したクロック信号ＣＫ’により制御されることとした。その場合、図１３に示したように、図１２のレジスタ回路１２４〜１２６の各出力信号１６Ｋ（クロック信号ＣＫを１６分周したもの），３２Ｋ（クロック信号ＣＫを３２分周したもの），６４Ｋ（クロック信号ＣＫを６４分周したもの）がＮＡＮＤ回路１３１に入力されて、そのＮＡＮＤ回路１３１の出力がクロック信号ＣＫ’となる。
【０１０７】
以上の通り、本実施形態では、クロック信号ＣＫに同期したフィルター信号ｆｃｋがＨとなってからバッファサイズの更新が行われるため、クロック信号ＣＫに同期して出力される出力データＤＡＴＡが遷移しているときにバッファサイズの更新をしてしまうことを防止でき、バッファサイズ決定信号Ｐｚの誤ラッチを防止することが可能となる。
【０１０８】
なお、本実施形態によると、従来の方法に比べてバッファサイズの更新が２クロック分遅れることになるが、バッファサイズの更新サイクルはこの２クロックに比べて十分大きいので（例えば６４クロックに１回更新）、問題とはならない。
【０１０９】
また、バッファサイズ決定回路２１を駆動するクロック信号ＣＫ’と、出力データＤＡＴＡの出力制御をするクロック信号ＣＫとを、同じクロック信号にしても構わない。
【０１１０】
さらに、図４で示した中間バッファ５１や、図８で示した中間バッファ７１、７２は省略しても構わない。これにより、バッファの個数を減らすことができ、レイアウト面積の削減を図ることができる。
【０１１１】
【発明の効果】
本発明は、プログラマブルインピーダンス回路技術において、インピーダンスの合わせ込みの精度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるメモリチップの配置図。
【図２】メモリチップ１１のレイアウト例を示した図。
【図３】メモリチップ１１の構成図。
【図４】メモリチップ１１のうちデータ出力に関係する部分を抜き出した図。
【図５】図４に示したバッファサイズ更新制御回路５４及び出力バッファ５２をより詳細に示した図。
【図６】本発明の第１の実施形態にかかる半導体装置の動作タイミングチャート図。
【図７】本発明の第１の実施形態にかかる半導体装置の動作タイミングチャート図。
【図８】本発明の第２の実施形態にかかる半導体装置のデータ出力に関係する部分を抜き出した図。
【図９】図８に示した半導体装置の動作タイミングチャート図。
【図１０】図８に示した出力バッファ部４０のうち、出力バッファ５２、バッファサイズ更新制御回路７５、及び第２のレジスタ７４の部分７６を抜き出した図。
【図１１】バッファサイズ決定回路２１のバッファサイズ決定信号生成部９０の構成図。
【図１２】バッファサイズ決定回路２１のフィルター信号ｆｉｌを生成するフィルター信号生成部１００の構成図。
【図１３】バッファサイズ決定回路２１の動作を制御するクロック信号ＣＫ’を生成する回路図。
【符号の説明】
１０…ボード（ＰＣＢ）、１１…メモリチップ、１２…Ｉ／Ｏ端子、１３…データバス、
１４…ＭＰＵ、１５…入力端子、２１…バッファサイズ決定回路、２２…データ出力部、２３…メモリブロック、３１…メモリアレイ、３２…ロウセレクタ、３３…カラムセレクタ、３４…センスアンプ、３５…ライトバッファ、３６…アドレス端子、３７…アドレスバッファ、３９…入力バッファ部、４０…出力バッファ部、４１…タイミングコントロール部、４２…バッファ、５２…出力バッファ、５３…出力レジスタ、５４…バッファサイズ更新制御回路、６０…出力トランジスタ群、６１…ＰＭＯＳゲート制御回路、６２…ＮＭＯＳゲート制御回路、６３…ラッチ回路、６４…ラッチ回路、６５…スイッチ、６６…スイッチ、７１…中間バッファ、７２…中間バッファ、７３…第１のレジスタ、７４…第２のレジスタ、７４Ｐ…ラッチ回路、７４Ｎ…ラッチ回路、７５…バッファサイズ更新制御回路、８１…ＰＭＯＳゲート制御回路、８２…ＮＭＯＳゲート制御回路、８３…スイッチ、８４…スイッチ、８５…ラッチ回路、８６…ラッチ回路、９０…バッファサイズ決定信号生成部、９１…プルダウン制御系、９２…プルアップ制御系、９３…Ｕ／Ｄカウンタ、９４…Ｕ／Ｄカウンタ、１００…フィルター信号生成部、１２１〜１２７…レジスタ回路、１２８…ＮＡＮＤ回路、１３１…ＮＡＮＤ回路。
Claims (9)
- それぞれデータを記憶する複数のメモリセルと、
出力バッファを有し、第１のクロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、
前記出力バッファのバッファサイズを決定するバッファサイズ決定信号、及び前記バッファサイズ決定信号が遷移するタイミングに基づいた所定の期間だけ所定値になるフィルター信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、
を具備し、
前記出力バッファ部は、前記フィルター信号を前記第１のクロック信号に同期させ、前記第１のクロック信号に同期した前記フィルター信号が前記所定値である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を禁止して、前記フィルター信号が前記所定値以外である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を許容する
ことを特徴とする半導体装置。 - 前記フィルター信号は、前記バッファサイズ決定信号が遷移するタイミングの前後の所定クロック数分だけ所定値とされることを特徴とする請求項１記載の半導体装置。
- 前記出力バッファ部はさらに、第１のレジスタ回路及び第２のレジスタ回路を有し、
前記第１のレジスタ回路は、前記フィルター信号が入力され、前記第１のクロック信号に同期して前記フィルター信号を出力し、
前記第２のレジスタ回路は、前記バッファサイズ決定信号が入力され、前記第１のレジスタから出力された前記フィルター信号が前記所定値である期間には、前記出力バッファへの前記バッファサイズ決定信号の出力を禁止して、前記フィルター信号が前記所定値である期間以外には、前記出力バッファへの前記バッファサイズ決定信号の出力を許容する、
ことを特徴とする請求項１又は２記載の半導体装置。 - 前記第１のレジスタ回路及び前記第２のレジスタ回路は前記第１のクロック信号に同期して出力制御されることを特徴とする請求項３記載の半導体装置。
- 前記第１のレジスタ回路及び前記第２のレジスタ回路は前記第１のクロック信号に同期して出力制御され、前記バッファサイズ決定回路は前記第１のクロック信号と異なる第２のクロック信号に同期して出力制御されることを特徴とする請求項３又は４記載の半導体装置。
- 前記バッファサイズ決定回路と前記第１のレジスタ回路とを接続する第１の配線と、前記バッファサイズ決定回路と前記第２のレジスタ回路とを接続する第２の配線とは、ほぼ同じだけの配線遅延量を有することを特徴とする請求項３乃至５記載の半導体装置。
- 前記バッファサイズ決定回路は、前記出力バッファが前記半導体装置の外部に取りつけられた外部抵抗と同じインピーダンスを有するように、前記出力バッファのバッファサイズを決定するものであることを特徴とする請求項１乃至６記載の半導体装置。
- 前記出力バッファはプルアップ用出力トランジスタ群及びプルダウン用出力トランジスタ群を有し、前記出力バッファがハイレベルを出力するときに前記プルダウン用出力トランジスタ群のバッファサイズを更新し、前記出力バッファがロウレベルを出力するときに前記プルアップ用出力トランジスタ群のバッファサイズを更新することを特徴とする請求項１乃至７記載の半導体装置。
- それぞれデータを記憶する複数のメモリセルと、
プルアップ用出力トランジスタ群及びプルダウン用出力トランジスタ群からなる出力バッファを有し、クロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、
前記出力バッファのバッファサイズを決定するバッファサイズ決定信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、
を具備し、
前記出力バッファ部は、前記出力バッファがハイレベルを出力するときに前記プルダウン用出力トランジスタ群のバッファサイズを更新し、前記出力バッファがロウレベルを出力するときに前記プルアップ用出力トランジスタ群のバッファサイズを更新する
ことを特徴とする半導体装置。
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