DE10339047B4 - Treiber-Einrichtung, insbesondere für ein Halbleiter-Bauelement, sowie Verfahren zum Betreiben einer Treiber-Einrichtung - Google Patents

Treiber-Einrichtung, insbesondere für ein Halbleiter-Bauelement, sowie Verfahren zum Betreiben einer Treiber-Einrichtung Download PDF

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Abstract

Halbleiter-Bauelement, mit einer Treiber-Einrichtung (1), welche aufweist:
– einen an eine Versorgungs-Spannung (VDDQ) angeschlossenen Signal-Treiber (6a); und
– eine Einrichtung (5) zum Aktivieren eines weiteren Signal-Treibers (6b), wenn während einer Initialisierungs-Phase des Halbleiter-Bauelements die Versorgungs-Spannung (VDDQ) unter einem vorbestimmten Schwellwert (VDDQthreshold, VDDQthreshold1) liegt, wobei falls der weitere Signal-Treiber (6b) aktiviert wurde nach der Initialisierungs-Phase des Halbleiter-Bauelements unabhängig von der Höhe der Versorgungs-Spannung (VDDQ) der aktivierte weitere Signal-Treiber (6b) aktiviert bleibt.

Description

  • Die Erfindung betrifft ein Halbleiter-Bauelement mit einer Treiber-Einrichtung, sowie ein Verfahren zum Betreiben einer Treiber-Einrichtung.
  • Halbleiter-Bauelemente, z.B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z.B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. weisen – zur Ausgabe von Daten an entsprechenden Halbleiter-Bauelement-Pins – eine Vielzahl von – über entsprechende Pads mit den jeweiligen Pins verbundene – Signal-Treiber-Einrichtungen auf.
  • Jede Treiber-Einrichtung kann z.B. eine Pull-Up-, und eine Pull-Down-Schalteinrichtung aufweisen, die in Reihe geschaltet sind.
  • Die Pull-Up-Schalteinrichtung ist z.B. an eine interne, aus einer externen Versorgungsspannung (Vdd) gewonnene I/O-Versorgungsspannung (Vddq) angeschlossen – oder z.B. direkt an eine externe I/O-Versorgungsspannung (Vddq) –, und die Pull-Down-Schalteinrichtung an die Erde.
  • Zur Ausgabe einer „logischen Eins" kann die Pull-Up-Schalteinrichtung eingeschaltet, d.h. in einen leitenden Zustand gebracht, und die Pull-Down-Schalteinrichtung ausgeschaltet, d.h. in einen gesperrten Zustand gebracht werden – an einem zwischen die Pull-Up- und die Pull-Down-Schalteinrichtung geschalteten Ausgangs-Pad wird dann ein „logisch hohes" Ausgangssignal ausgegeben.
  • Entsprechend wird – zur Ausgabe einer „logischen Null" – die Pull-Up-Schalteinrichtung ausgeschaltet, d.h. in einen gesperrten Zustand gebracht, und die Pull-Down-Schalteinrichtung eingeschaltet, d.h. in einen leitenden Zustand gebracht, so dass an dem Ausgangs-Pad dann entsprechend ein „logisch niedriges" Ausgangssignal ausgegeben wird.
  • Die Pull-Up- und die Pull-Down-Einrichtungen können z.B. jeweils einen oder mehrere – parallelgeschaltete – Transistoren aufweisen (z.B. die Pull-Up-Einrichtung einen oder mehrere p-Kanal-, und die Pull-Down-Einrichtung einen oder mehrere von n-Kanal-MOSFETs).
  • In der Spezifikation des entsprechenden Halbleiter-Bauelements (insbesondere bei für den Einsatz in mobilen Endgeräten bestimmten Bauelementen) kann vorgesehen ein, dass die o.g. I/O-Versorgungsspannung (Vddq) relativ stark unterschiedliche Werte aufweisen kann (z.B. – bei einer externen Versorgungsspannung Vdd von 1,8 V ± 100 mV – z.B. zwischen 1,5 V (± 100mV) und 1,8 V (± 100mV) (1,4 V ... 1,9 V) variierende Werte).
  • Die Treiberstärke der o.g. Treiber-Einrichtungen (d.h. die – bei einer bestimmten, anliegenden Last – von den Treiber-Einrichtungen erzielte Ausgangssignal-Stromstärke) muß – bei bestimmten, ebenfalls spezifizierten Randbedingungen (Temperaturen, Spannungen, etc.) – innerhalb eines bestimmten, durch die Spezifikation festgelegten Bereichs liegen.
  • Je größer die o.g. – zulässige – Varianz bei der I/O-Versorgungsspannung (Vddq) ist, desto schwieriger wird es, die spezifizierten Strom-Treiberstärken – über den gesamten, erlaubten I/O-Versorgungsspannungs-Bereich – einzuhalten.
  • Insbesondere bei Treiber-Einrichtungen für hohe Datenraten kann die Treiber-Einrichtungs-Ausgangsimpedanz während eines Test-Betriebs des Halbleiter-Bauelements (d.h. im Rahmen eines entsprechenden Test-Verfahrens) an die Impedanz der später anzuschließenden Signalleitung (bzw. an die Impedanz eines Referenzwiderstands) angepasst werden.
  • Dies kann z.B. dadurch erreicht werden, dass mittels einer sog. Laser-Fuse-Methode von Chip zu Chip (bzw. von Treiber-Einrichtung zu Treiber-Einrichtung) unterschiedlich viele Transistoren in den jeweiligen Treiber-Einrichtungen in einen „zugeschalteten" Zustand gebracht werden (d.h. später dann beim regulären Betrieb des Halbleiter-Bauelements zum Treiben von Signalen verwendet werden), bzw. in einem „nicht zugeschalteten" Zustand belassen werden (d.h. später beim regulären Betrieb des Halbleiter-Bauelements nicht zum Treiben von Signalen verwendet werden) (sog. „Trimming").
  • Die Durchführung eines derartigen „Trimming"-Verfahrens ist relativ aufwändig.
  • In der Druckschrift US 2002/0180 483 A1 ist eine Treiber-Einrichtung beschrieben, welche erste und zweite Signal-Treiber aufweist, wobei die Signal-Treiber abhängig von der Höhe einer Spannung VDDQ aktiviert, oder deaktiviert werden können.
  • Aus der Druckschrift EP 0 606 727 A1 und der Druckschrift US 2002/075033 A1 sind Verfahren zur Kontrolle der Schalt-Geschwindigkeit von Buffern bekannt.
    •
  • Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement mit einer Treiber-Einrichtung bereitzustellen, sowie ein neuartiges Verfahren zum Betreiben einer Treiber-Einrichtung.
  • Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 5.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Durch das (zusätzliche) Aktivieren des weiteren Signal-Treibers kann erreicht werden, dass – selbst bei relativ geringer Höhe der Versorgungsspannung – die von der Treiber-Einrichtung erzielte Treiberstärke (d.h. die – bei einer bestimmten, anliegenden Last – von der Treiber-Einrichtung erzielte Signal-Stromstärke) ausreichend groß ist, wobei ein – (zu) häufiges – Aktivieren/Deaktivieren des weiteren Signal-Treibers verhindert wird.
    •
  • Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Darstellung einer Treiber-Einrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 2 eine schematische Darstellung der mit der in 1 gezeigten Treiber-Einrichtung – bei verschiedenen Werten der I/O-Versorgungsspannung (Vddq) – erzielten Strom-Treiberstärken (IDriver)
  • In 1 ist eine schematische Darstellung einer Treiber-Einrichtung 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
  • Die Treiber-Einrichtung 1 kann z.B. in einem entsprechenden Halbleiter-Bauelement, z.B. einem integrierten (analogen bzw. digitalen) Rechenschaltkreis, und/oder einem Halbleiter-Speicherbauelement wie z.B. einem Funktionsspeicher- Bauelement (PLA, PAL, etc.) bzw. einem Tabellenspeicher-Bauelement (z.B. einem ROM oder RAM, insbesondere SRAM bzw. DRAM) vorgesehen sein, insbesondere in einem für den Einsatz in mobilen Endgeräten (z.B. einem Mobiltelefon, einem tragbaren Computer, etc.) bestimmten Halbleiter-Bauelement, insbesondere DRAM.
  • Außer der in 1 gezeigten Treiber-Einrichtung 1 können beim entsprechenden Halbleiter-Bauelement eine Vielzahl weiterer – z.B. entsprechend ähnlich oder identisch wie die in 1 gezeigte Treiber-Einrichtung 1 aufgebaute – Treiber-Einrichtungen vorgesehen sein. Die Treiber-Einrichtungen 1 dienen dazu, im Halbleiter-Bauelement 1 erzeugte Daten (DATA) an entsprechenden Halbleiter-Bauelement-Pins auszugeben, die über entsprechende Leitungen 3 mit entsprechenden an die Treiber-Einrichtungen 1 angeschlossenen Pads 2 verbunden sind.
  • Die Treiber-Einrichtung 1 weist einen Spannungs-Mess-Schaltungs-Abschnitt 4, einen Signal-Treiber-Aktivier-Schaltungs-Abschnitt 5, und einen Signal-Treiber-Schaltungs-Abschnitt 6 mit einem – fortdauernd bzw. bereits bei der ersten Betriebsaufnahme bzw. bereits während einer Initialisierungsphase aktivierten – ersten Signal-Treiber 6a, und, wie im folgenden noch genauer erläutert wird, einem – von dem Signal-Treiber-Aktivier-Schaltungs-Abschnitt 5 zusätzlich aktivierbaren – zweiten Signal-Treiber 6b auf.
  • Wie aus 1 hervorgeht, sind der erste und der zweite Signal-Treiber 6a, 6b parallelgeschaltet, und jeweils über entsprechende Leitungen 7a, 7b z.B. an eine interne, z.B. mittels einer entsprechenden Spannungs-Regel-Einrichtung aus einer externen Versorgungsspannung (Vdd) gewonnene I/O-Versorgungsspannung (Vddq) angeschlossen – oder bevorzugt alternativ direkt an eine externe (I/O-) Versorgungsspannung (Vddq) –, und über entsprechende weitere Leitungen 8a, 8b an die Erde.
  • In der Spezifikation des jeweiligen Halbleiter-Bauelements (insbesondere bei einem für den Einsatz in mobilen Endgeräten bestimmten Bauelement) kann – entsprechend ähnlich wie bei herkömmlichen Bauelementen – vorgesehen ein, dass die o.g. I/O-Versorgungsspannung (Vddq) relativ stark unterschiedliche, innerhalb eines einzigen Bereichs liegende Werte aufweisen kann (z.B. – beispielsweise bei einer externen Versorgungsspannung Vdd von z.B. 1,8 V ± 100 mV – beispielsweise zwischen 1,5 V (± 100mV) und 1,8 V (± 100mV) (1,4 V ... 1,9 V) variierende Werte, etc.).
  • Vorteilhaft kann stattdessen in der Spezifikation des jeweiligen Halbleiter-Bauelements – anders als bei herkömmlichen Bauelementen – auch vorgesehen ein, dass die o.g. I/O-Versorgungsspannung (Vddq) unterschiedliche, innerhalb mehrerer, verschiedener (z.B. zwei), einander nicht überlappender und/oder nicht aneinander angrenzender Bereiche liegen kann (hier z.B. – wie in 2 veranschaulicht ist – entweder innerhalb eines ersten I/O-Versorgungsspannungs-Bereichs Vddq1 = 1,5 V (± 100mV) (1,4 V ... 1,6 V, bzw. zwischen Vddqmin1 (hier: 1,4 V), und Vddqmax1 (hier: 1,6 V)), oder innerhalb eines zweiten, hiervon unterschiedlichen I/O-Versorgungsspannungs-Bereichs Vddg2 = 1,8 V (± 100mV) (1,7 V ... 1,9 V, bzw. zwischen Vddqmin2 (hier: 1,7 V), und Vddqmax2 (hier: 1,9 V))).
  • Im Halbleiter-Bauelement kann z.B. entweder eine Spannungs-Regel-Einrichtung vorgesehen sein, die aus der externen Versorgungsspannung Vdd eine innerhalb des ersten I/O-Versorgungsspannungs-Bereichs Vddq1 liegende I/O-Versorgungsspannung Vddq erzeugt, oder z.B. eine – hiervon unterschiedliche – Spannungs-Regel-Einrichtung, die aus der externen Versorgungsspannung Vdd eine innerhalb des zweiten I/O-Versorgungsspannungs-Bereichs Vddg2 liegende I/O-Versorgungsspannung Vddq erzeugt, etc. (oder z.B. eine Spannungs-Regel-Einrichtung, die – wahlweise – entweder eine innerhalb des ersten, oder des zweiten I/O-Versorgungsspannungs-Bereichs Vddq1, Vddq2 liegende I/O-Versorgungsspannung Vddq erzeugen kann) – alternativ kann (bei einem bevorzugten Ausführungsbeispiel) auf eine derartige Spannungs-Regel-Einrichtung verzichtet werden (d.h. die Signal-Treiber 6a, 6b können direkt an die externe Versorgungsspannung Vddq angeschlossen sein).
  • Jeder Signal-Treiber 6a, 6b weist jeweils eine – über die o.g. Leitung 7a bzw. 7b an die I/O-Versorgungsspannung (Vddq) angeschlossene – Pull-Up-Schalteinrichtung 9a, 9b, und eine – über die o.g. Leitung 8a bzw. 8b an die Erde angeschlossene – Pull-Down-Schalteinrichtung 10a, 10b auf.
  • Beim vorliegenden – vereinfachten – Ausführungsbeispiel weisen die Pull-Up-Schalteinrichtungen 9a, 9b jeweils nur einen einzigen Transistor (hier: jeweils einen p-Kanal-MOSFET) auf, wobei die Source des entsprechenden p-Kanal-MOSFETs 9a bzw. 9b – über die o.g. Leitung 7a bzw. 7b – an die I/O-Versorgungsspannung (Vddq) angeschlossen ist.
  • Bei weiteren, hier nicht dargestellten Ausführungsbeispiel können in den Pull-Up-Schalteinrichtungen 9a, 9b stattdessen jeweils auch eine Vielzahl von – parallelgeschalteten – Transistoren vorgesehen sein (z.B. eine Vielzahl parallelgeschalteter p-Kanal-MOSFETs).
  • Entsprechend weisen beim vorliegenden – vereinfachten – Ausführungsbeispiel auch die Pull-Down-Schalteinrichtungen 10a, 10b jeweils nur einen einzigen Transistor (hier: jeweils einen n-Kanal-MOSFET) auf, wobei die Source des entsprechenden n-Kanal-MOSFETs 10a bzw. 10b – über die o.g. Leitung 8a bzw. 8b – an die Erde angeschlossen ist.
  • Bei weiteren, hier nicht dargestellten Ausführungsbeispiel können in den Pull-Down-Schalteinrichtungen 10a, 10b stattdessen jeweils auch eine Vielzahl von – parallelgeschalteten – Transistoren vorgesehen sein (z.B. eine Vielzahl parallelgeschalteter n-Kanal-MOSFETs).
  • Wie aus 1 hervorgeht, ist die Pull-Up-Schalteinrichtung 9a (bzw. der Drain des entsprechenden MOSFETs 9a) über eine Leitung 11a, und eine mit dieser verbundenen Leitung 13a an die Pull-Down-Schalteinrichtung 10a (bzw. den Drain des entspechenden MOSFETs 10a) angeschlossen.
  • Die Leitungen 11a, 13a – und damit auch die Pull-Up-, und die Pull-Down-Schalteinrichtungen 9a, 10a – sind über eine Leitung 12 mit dem o.g. – über die Leitung 3 an einen entsprechenden Pin angeschlossenen – (Ausgangs-)Pad 2 verbunden.
  • Des weiteren ist die Pull-Up-Schalteinrichtung 9b (bzw. der Drain des entsprechenden MOSFETs 9b) über eine Leitung 11b, und eine mit dieser verbundenen Leitung 13b an die Pull-Down-Schalteinrichtung 10b (bzw. den Drain des entsprechenden MOSFETs 10b) angeschlossen.
  • Die Leitungen 11b, 13b – und damit auch die Pull-Up-, und die Pull-Down-Schalteinrichtungen 9b, 10b – sind (parallel zu der Pull-Up-, und Pull-Down-Schalteinrichtung 9a, 10a) über eine mit der Leitung 12 verbundenen Leitung 14 mit dem o.g. (Ausgangs-)Pad 2 verbunden.
  • Ein Steueranschluß der Pull-Up-Schalteinrichtung 9a (bzw. das Gate des entsprechenden MOSFETs 9a) ist über eine Leitung 15a an eine Leitung 16 angeschlossen, mit der – über eine Leitung 17a – auch ein Steueranschluß der Pull-Down-Schalteinrichtung 10a (bzw. das Gate des entsprechenden MOSFETs 10a) verbunden ist.
  • Wie aus 1 weiter hervorgeht, ist ein Steueranschluß der Pull-Up-Schalteinrichtung 9b (bzw. das Gate des entsprechenden MOSFETs 9b) über eine Leitung 15b an einen Ausgang eines OR-Glieds 18 (bzw. eines ODER-Glieds) des Signal-Treiber-Aktivier-Schaltungs-Abschnitts 5 angeschlossen, und ein Steueranschluß der Pull-Down-Schalteinrichtung 10b (bzw. das Gate des entsprechenden MOSFETs 10b) über eine Leitung 17b an einen Ausgang eines AND-Glieds 18 des Signal-Treiber-Aktivier-Schaltungs-Abschnitts 5.
  • Die – mit den Steueranschlüssen der Schalteinrichtungen 9a, 10a verbundene – Leitung 16 ist über eine Leitung 20 an den Ausgang eines Inverters 21 angeschlossen, dessen Eingang mit einer Leitung 22 verbunden ist, an der die von der Treiber-Einrichtung 1 auszugebenden Daten (DATA) anliegen.
  • Der Ausgang des Inverters 21 ist zusätzlich noch – über die o.g. Leitung 20, und Leitungen 23, 24 – an einen Eingang des AND-Glieds 19 angeschlossen, und – über die o.g. Leitungen 20, 23, und eine Leitung 25 – an einen Eingang des OR-Glieds 18.
  • Wie aus 1 weiter hervorgeht, weist der Spannungs-Mess-Schaltungs-Abschnitt 4 eine – aus zwei über eine Leitung 26 miteinander verbundenen, in Reihe geschalteten, einen relativ hohen ohmschen Widerstand aufweisenden Widerständen 27a, 27b bestehende – Spannungsteiler-Schaltung 28 auf.
  • Der Widerstand 27b ist über eine Leitung 29b an die Erde angeschlossen, und der Widerstand 27a über eine Leitung 29 an die I/O-Versorgungsspannung (Vddq) (an die, wie bereits oben erwähnt, auch die Signal-Treiber 6a, 6b angeschlossen sind).
  • Die – die beiden Widerstände 27a, 27b miteinander verbindende – Leitung 26 ist über eine Leitung 31 an einen PLUS-Eingang eines Komparators 30 angeschlossen.
  • Der MINUS-Eingang des Komparators 30 ist an eine Leitung 32 angeschlossen, an der – wie weiter unten noch genauer erläutert wird – eine Bezugs- bzw. Referenzspannung (Vref) anliegt.
  • Das am Ausgang des Komparators ausgegebene (wie im folgenden noch genauer erläutert wird, entsprechend der jeweiligen Höhe der I/O-Versorgungsspannung (Vddq) entweder „logisch hohe", oder „logisch niedrige") Ausgangs-Signal VDDQhigh wird über eine Leitung 33, und eine Leitung 34 einem Eingang eines (weiteren) Inverters 35 zugeführt, und über die Leitung 33, und eine mit dieser verbundenen Leitung 36 einem (weiteren) Eingang des o.g. OR-Glieds 18.
  • Wie aus 1 weiter hervorgeht, ist der Ausgang des Inverters 35 über eine Leitung 37 mit einem (weiteren) Eingang des AND-Glieds 19 verbunden.
  • Wie im folgenden noch genauer erläutert wird, bleibt der erste Signal-Treiber 6a – unabhängig von der Höhe der I/O-Versorgungsspannung (Vddq) – fortdauernd in einem aktivierten Zustand (d.h. wird – stets – zum Treiben der an der Leitung 22 anliegenden Daten (DATA) verwendet).
  • Demgegenüber ist der zweite Signal-Treiber 6b dann, wenn die Höhe der I/O-Versorgungsspannung (Vddq) oberhalb eines vorbestimmten Schwellwerts (Vddqthreshold) liegt, (noch) deaktiviert (d.h. wird zum Treiben der an der Leitung 22 anliegenden Daten (DATA) nicht verwendet), und wird – von dem Signal-Treiber-Aktivier-Schaltungs-Abschnitt 5 – erst dann (zusätzlich) aktiviert (d.h. zum Treiben der an der Leitung 22 anliegenden Daten (DATA) verwendet), wenn die Höhe der I/O-Versorgungsspannung (Vddq) unterhalb des o.g. vorbestimmten Schwellwerts (Vddqthreshold) liegt.
  • Der Schwellwert (Vddqtreshold) kann z. B, so gewählt sein, dass er in der Mitte zwischen den o.g. zwei – bei ein- und demselben Bauelement – verwendbaren bzw. spezifizierten Spannungs-Bereichen für die I/O-Versorgungsspannung (Vddq) liegt (hier z.B. – wie in 2 veranschaulicht ist – bei Vddqthreshold = 1,65 V (d.h. in der Mitte zwischen den – hier verwendeten – zwei I/O-Versorgungsspannungs-Bereichen Vddq1 = 1,5 V (± 100mV) (1,4 V ... 1,6 V), und Vddq2 = 1,8 V (± 100mV) (1,7 V ... 1,9 V)), oder z.B. – bei nur einem einzigen, spezifizierten, erlaubten Spannungs-Bereich für die I/O-Versorgungsspannung (Vddq) in dessen Mitte (z.B. bei einer zwischen 1,5 V (± 100mV) und 1,8 V (± 100mV) (1,4 V ... 1,9 V) variierenden I/O-Versorgungsspannung (Vddq) ebenfalls bei 1,65 V)).
  • Bei einer relativ hohen – über dem o.g. Schwellwert (Vddqthreshold) (hier: 1,65 V) liegenden – I/O-Versorgungsspannung (Vddq) fließt durch die in 1 gezeigten Widerstände 27a, 27b der Spannungsteiler-Schaltung 28 ein relativ großer Strom I, sodaß über dem Widerstand 27b eine – relativ hohe – Spannung U abfällt.
  • Die über dem Widerstand 27b abfallende Spannung U wird im Komparator 30 mit der an der Leitung 32 anliegenden Bezugs- bzw. Referenzspannung (Vref) verglichen.
  • Die Referenzspannung (Vref) ist so gewählt, dass dann, wenn die I/O-Versorgungsspannung (Vddq) über dem o.g. Schwellwert (Vddqthreshold) (hier: 1,65 V) liegt, die über dem Widerstand 27b abfallende Spannung U größer ist, als die Referenzspannung (Vref), und dann, wenn die I/O-Versorgungsspannung (Vddq) unter dem o.g. Schwellwert (Vddqthreshold) (hier: 1,65 V) liegt, die über dem Widerstand 27b abfallende Spannung U kleiner ist, als die Referenzspannung (Vref) (beispielsweise kann dann, wenn die Widerstände 27a und 27b gleich groß sind, die Referenzspannung (Vref) halb so groß gewählt sein, wie der o. g. Spannungs-Schwellwert (Vddqthreshold) (z. B. 0,825 V betragen)).
  • Ist die über dem Widerstand 27b abfallende Spannung U größer, als die Referenzspannung (Vref) (d.h. ist die I/O-Versorgungsspannung (Vddq) größer, als der o.g. Schwellwert (Vddqthreshold) (hier: größer als 1,65 V)), wird von dem Komparator 30 an der Leitung 33 ein „logisch hohes" Ausgangs-Signal VDDQhigh ausgegeben, und über die Leitung 36 an das OR-Glied 18, und über die Leitung 34 an den Inverter 35 weitergeleitet.
  • Durch den Inverter 35 wird das „logisch hohe" Ausgangs-Signal VDDQhigh invertiert, so dass vom Inverter 35 an der Leitung 37 ein „logisch niedriges" Signal ausgegeben, und an das AND-Glied 19 weitergeleitet wird.
  • Aufgrund des an der Leitung 37 anliegenden „logisch niedrigen" Signals wird von dem AND-Glied 19 an der Leitung 17b (und damit am Gate des Transistors 10b) ein „logisch niedriges" Signal ausgegeben (unabhängig von den an den Leitungen 20, 23, 24 – bzw. der Leitung 22 – anliegenden (Daten-)Signalen („DATA")).
  • Wegen des an der Leitung 17b anliegenden „logisch niedrigen" Signals bleibt der Transistor 10b (unabhängig von den an den Leitungen 20, 23, 24 – bzw. der Leitung 22 – anliegenden (Daten-)Signalen („DATA"-Signalen)) ausgeschaltet, d.h. gesperrt (und damit der Signal-Treiber 6b deaktiviert).
  • Des weiteren wird – aufgrund des, wie oben erläutert, an der Leitung 36 anliegenden „logisch hohen" Signals – von dem OR-Glied 18 an der Leitung 15b (und damit am Gate des Transistors 9b) – ebenfalls – ein „logisch hohes" Signal ausgegeben (unabhängig von den an den Leitungen 20, 23, 24 – bzw. der Leitung 22 – anliegenden (Daten-)Signalen („DATA")).
  • Wegen des an der Leitung 15b anliegenden „logisch hohen" Signals bleibt der Transistor 9b (unabhängig von den an den Leitungen 20, 23, 24 – bzw. der Leitung 22 – anliegenden (Daten-)Signalen („DATA"-Signalen)) ausgeschaltet, d.h. gesperrt (und damit der Signal-Treiber 6b deaktiviert).
  • Liegt an der Leitung 22 ein „logisch niedriges" – von der Treiber-Einrichtung 1 auszugebendes – Signal („DATA"-Signal) an, wird vom Inverter 21 ein invertiertes, „logisch hohes" Signal ausgegeben, und über die Leitungen 20, 16, 17a bzw. 15a an das Gate des Transistors 10a, und an das Gate des Transistors 9a ausgegeben.
  • Aufgrund des an der (Steuer-)Leitung 17a und der (Steuer-)Leitung 15a (bzw. dem Gate des Transistors 10a, und dem Gate des Transistors 9a) anliegenden „logisch hohen" Signals wird der Transistor 10a eingeschaltet, d.h. leitend, und der Transistor 9a ausgeschaltet, d.h. gesperrt, und damit von dem Signal-Treiber 6a an der Leitung 12 (und damit am (Ausgangs-)Pad 2) ein „logisch niedriges" Signal ausgegeben (d.h. eine „logische Null").
  • Wechselt das an der Leitung 22 anliegende – von der Treiber-Einrichtung 1 auszugebende – Signal („DATA"-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch", wird vom Inverter 21 (als invertiertes Ausgangs-Signal) ein „logisch niedriges" Signal ausgegeben, und über die Leitungen 20, 16, 17a bzw. 15a an das Gate des Transistors 10a, und das Gate des Transistors 9a ausgegeben.
  • Aufgrund des an der (Steuer-)Leitung 17a und der (Steuer-)Leitung 15a (bzw. dem Gate des Transistors 10a, und dem Gate des Transistors 9a) anliegenden „logisch niedrigen" Signals wird der Transistor 10a ausgeschaltet, d.h. gesperrt, und der Transistor 9a eingeschaltet, d.h. leitend, und damit von dem Signal-Treiber 6a an der Leitung 12 (und damit am (Ausgangs-)Pad 2) ein „logisch hohes" Signal ausgegeben (d.h. eine „logische Eins").
  • Ist die I/O-Versorgungsspannung (Vddq) kleiner, als der o.g. Schwellwert (Vddqthreshold) (bzw. kleiner-gleich dem Schwellwert) (hier: kleiner bzw. kleiner-gleich 1,65 V), werden die entsprechenden Signale („DATA"-Signale) – außer vom Signal-Treiber 6a (bzw. von den Pull-Up- bzw. Pull-Down-Schalteinrichtungen (Transistoren) 9a, 10a) – zusätzlich auch noch vom Signal-Treiber 6b (bzw. den Pull-Up- bzw. Pull-Down-Schalteinrichtungen (Transistoren) 9b, 10b) ausgegeben (d.h. – zusätzlich zum Signal-Treiber 6a – auch noch der Signal-Treiber 6b aktiviert):
    Ist die I/O-Versorgungsspannung (Vddq) kleiner, als der o.g. Schwellwert (Vddqthreshold) (bzw. kleiner-gleich dem Schwellwert), ist die über dem Widerstand 27b abfallende Spannung U kleiner, als die Referenzspannung (Vref) (bzw. kleiner-gleich der Referenzspannung).
  • Vom Komparator 30 wird dann an der Leitung 33 ein „logisch niedriges" Ausgangs-Signal VDDQhigh ausgegeben, und über die Leitung 36 an das OR-Glied 18, und über die Leitung 34 an den Inverter 35 weitergeleitet.
  • Durch den Inverter 35 wird das „logisch niedrige" Ausgangs-Signal VDDQhigh invertiert, so dass vom Inverter 35 an der Leitung 37 ein „logisch hohes" Signal ausgegeben, und an das AND-Glied 19 weitergeleitet wird.
  • Aufgrund des an der Leitung 37 anliegenden „logisch hohen" Signals wird von dem AND-Glied 19 an der Leitung 17b (und damit am Gate des Transistors 10b) – abhängig von den an den Leitungen 20, 23, 24 (bzw. der Leitung 22) anliegenden (Daten-)Signalen („DATA") – entweder ein „logisch hohes", oder ein „logisch niedriges" Signal ausgegeben (und damit der Signal-Treiber 6b aktiviert).
  • Des weiteren wird – aufgrund des, wie oben erläutert, an der Leitung 36 anliegenden „logisch niedrigen" Signals – von dem OR-Glied 18 an der Leitung 15b (und damit am Gate des Transistors 9b) – abhängig von den an den Leitungen 20, 23, 24 (bzw. der Leitung 22) anliegenden (Daten-)Signalen („DATA")) (und entsprechend ähnlich wie beim NAND-Glied 19) – entweder ein „logisch hohes", oder ein „logisch niedriges" Signal ausgegeben (und damit der Signal-Treiber 6b aktiviert).
  • Liegt an der Leitung 22 ein „logisch niedriges" – von der Treiber-Einrichtung 1 auszugebendes – Signal („DATA"-Signal) an, wird vom Inverter 21 ein invertiertes, „logisch hohes" Signal ausgegeben, und über die Leitungen 20, 16, 17a bzw. 15a an das Gate des Transistors 10a, und an das Gate des Transistors 9a ausgegeben, sowie über die Leitungen 20, 23, 24 an das AND-Glied 19, und über die Leitungen 20, 23, 25 an das OR-Glied 18.
  • Vom AND-Glied 19, und vom OR-Glied 18 werden dann (aufgrund des an der Leitung 37 anliegenden „logisch hohen", bzw. des an der Leitung 36 anliegenden „logisch niedrigen" Signals) die entsprechenden, an den Leitungen 24 bzw. 25 anliegenden „logisch hohen" Signale an den Leitungen 15b bzw. 17b ausgegeben (am Gate des Transistors 9b, und am Gate des Transistors 10b liegt dann – ebenfalls – ein „logisch hohes" Signal an).
  • Aufgrund der an den (Steuer-)Leitungen 17a, 15a des ersten Signal-Treibers 6a, und den (Steuer-)Leitungen 17b, 15b des zweiten Signal-Treibers 6b (bzw. den Gates der Transistoren 10a und 9a des ersten Signal-Treibers 6a, und den Gates der Transistoren 10b, 9b des zweiten Signal-Treibers 6b) anliegenden „logisch hohen" Signale wird der Transistor 10a des ersten Signal-Treibers 6a, und der – entsprechende – Transistor 10b des zweiten Signal-Treibers 6b eingeschaltet, d.h. leitend.
  • Des weiteren wird – ebenfalls aufgrund der an den (Steuer-)Leitungen 17a, 15a des ersten Signal-Treibers 6a, und den (Steuer-)Leitungen 17b, 15b des zweiten Signal-Treibers 6b (bzw. den Gates der Transistoren 10a und 9a des ersten Signal-Treibers 6a, und den Gates der Transistoren 10b, 9b des zweiten Signal-Treibers 6b) anliegenden „logisch hohen" Signale – der Transistor 9a des ersten Signal-Treibers 6a, und der – entsprechende – Transistor 9b des zweiten Signal-Treibers 6b ausgeschaltet, d.h. gesperrt.
  • Damit wird sowohl von dem ersten Signal-Treiber 6a, als auch dem zweiten Signal-Treiber 6b an der Leitung 12 (und damit am (Ausgangs-)Pad 2) ein „logisch niedriges" Signal ausgegeben (d.h. eine „logische Null").
  • Wechselt das an der Leitung 22 anliegende – von der Treiber-Einrichtung 1 auszugebende – Signal („DATA"-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch", wird vom Inverter 21 (als invertiertes Ausgangs-Signal) ein „logisch niedriges" Signal ausgegeben, und über die Leitungen 20, 16, 17a bzw. 15a an das Gate des Transistors 10a, und an das Gate des Transistors 9a ausgegeben, sowie über die Leitungen 20, 23, 24 an das AND-Glied 19, und über die Leitungen 20, 23, 25 an das OR-Glied 18.
  • Vom AND-Glied 19, und vom OR-Glied 18 werden dann (aufgrund des an der Leitung 37 anliegenden „logisch hohen", bzw. des an der Leitung 36 anliegenden „logisch niedrigen" Signals) die entsprechenden, an den Leitungen 24 bzw. 25 anliegenden „logisch niedrigen" Signale an den Leitungen 15b bzw. 17b ausgegeben (am Gate des Transistors 9b, und am Gate des Transistors 10b liegt dann – ebenfalls – ein „logisch niedriges" Signal an).
  • Aufgrund der an den (Steuer-)Leitungen 17a, 15a des ersten Signal-Treibers 6a, und den (Steuer-)Leitungen 17b, 15b des zweiten Signal-Treibers 6b (bzw. den Gates der Transistoren 10a und 9a des ersten Signal-Treibers 6a, und den Gates der Transistoren 10b, 9b des zweiten Signal-Treibers 6b) anliegenden „logisch niedrigen" Signale wird der Transistor 10a des ersten Signal-Treibers 6a, und der – entsprechende – Transistor 10b des zweiten Signal-Treibers 6b ausgeschaltet, d.h. gesperrt.
  • Des weiteren wird – ebenfalls aufgrund der an den (Steuer-)Leitungen 17a, 15a des ersten Signal-Treibers 6a, und den (Steuer-)Leitungen 17b, 15b des zweiten Signal-Treibers 6b (bzw. den Gates der Transistoren 10a und 9a des ersten Signal-Treibers 6a, und den Gates der Transistoren 10b, 9b des zweiten Signal-Treibers 6b) anliegenden „logisch niedrigen" Signale – der Transistor 9a des ersten Signal-Treibers 6a, und der – entsprechende – Transistor 9b des zweiten Signal-Treibers 6b eingeschaltet, d.h. leitend.
  • Damit wird sowohl von dem ersten Signal-Treiber 6a, als auch dem zweiten Signal-Treiber 6b an der Leitung 12 (und damit am (Ausgangs-)Pad 2) ein „logisch hohes" Signal ausgegeben (d.h. eine „logische Eins").
  • Durch das zusätzliche Aktivieren des zweiten Signal-Treibers 6b kann (wie in 2 veranschaulicht ist) sichergestellt werden, dass – selbst bei relativ geringer Höhe der I/O-Versorgungsspannung (Vddq) (z.B. bei einer im o.g. unteren I/O-Versorgungsspannungs-Bereich Vddq1 = 1,5 V (± 100mV) (1,4 V ... 1,6 V) liegenden I/O-Versorgungsspannung (Vddq)) – die von der Treiber-Einrichtung 1 erzielte Treiberstärke IDriver (d.h. die – bei einer bestimmten, anliegenden Last – von der Treiber-Einrichtung 1 erzielte Ausgangssignal-Stromstärke IDriver) innerhalb des von der jeweiligen Spezifikation festgelegten Bereichs (hier z.B.: zwischen IDriver,min und IDriver,max) liegt.
  • Hierzu kann – zusätzlich – vorgesehen sein, dass die (Ausgangs-)Transistoren 9b, 10b des – zusätzlich aktivierten – Signal-Treibers 6b z.B. entsprechend größere Transistor-Weiten, und/oder entsprechend größere Transistor-Fingerzahlen, etc. aufweisen, als die (Ausgangs-)Transistoren 9a, 10a des – fortdauernd aktivierten – ersten Signal-Treibers 6a. Hierdurch ist es möglich, die Treiberstärke der Treiber-Einrichtung 1 – separat für jeden spezifizierten I/O-Versorgungsspannungs-Bereich Vddq1, Vddq2 – zu optimieren.
  • Auf das Einstellen der Treiberstärke mit Hilfe eines „Trimming"-Verfahrens (insbesondere z.B. das – endgültige – Zu- bzw. Abschalten entsprechender Signal-Treiber mit Hilfe sog. Laser-Fuses bei der Herstellung des entsprechenden Halbleiter-Bauelements) kann vorteilhafterweise verzichtet werden (d.h. es können bei der Treiber-Einrichtung 1 einfache – nicht von außen her kalibrierbare – Signal-Treiber 6a, 6b verwendet werden); alternativ oder zusätzlich kann auch z.B. auf ein – während des Betriebs des Halbleiter-Bauelements durchzuführendes – „Trimmen" bzw. Kalibrieren mit einem bzw. auf einen externen Widerstand (z.B. zum Anpassen des Ausgangswiderstands an den jeweiligen Leitungswiderstand) verzichtet werden, etc.
  • In der Spezifikation des jeweiligen Halbleiter-Bauelements kann alternativ zum oben dargestellten Ausführungsbeispiel z.B. auch vorgesehen ein, dass die o.g. I/O-Versorgungsspannung (Vddq) innerhalb mehr als zwei, z.B. innerhalb von n = 3, 4 oder mehr, verschiedener, einander nicht überlappender, und/oder nicht aneinander angrenzender Bereiche liegen kann, und/oder es können mehrere (insbesondere n-1), verschiedene – insbesondere jeweils in der Mitte zwischen benachbarten Bereichen für die I/O-Versorgungsspannung (Vddq) liegende – Schwellwerte verwendet werden (z.B. n-1 = 2, 3 oder mehr verschiedene Schwellwerte Vddqthreshold,1, Vddqthreshold,2, Vddqthreshold,3, etc. (und z.B. eine entsprechend höhere Anzahl (z.B. n-1) Komparatoren, und/oder eine entsprechend höhere Anzahl (z.B. n-1) an bei geringeren Werten der I/O-Versorgungsspannung (Vddq) zusätzlich zuschaltbaren bzw. aktivierbaren Signal-Treibern (wobei umso mehr Signal-Treiber (mit z.B. insbesondere jeweils immer größeren Weiten und/oder Fingerzahlen) aktiviert werden, je kleiner die I/O-Versorgungsspannung (Vddq) ist)).
  • Vorteilhaft erfolgt die – oben beschriebene – Ermittlung der Höhe der I/O-Versorgungsspannung (Vddq), und – bei geringen (bzw. hohen) Werten der I/O-Versorgungsspannung (Vddq) – das entsprechende Zuschalten/Aktivieren (bzw. Abschalten/Deaktivieren) des zweiten (oder entsprechender weiterer) Signal-Treibers) 6b, etc. nur während einer Initialisierungsphase des entsprechenden Halbleiter-Bauelements – z.B. bevor zum ersten Mal entsprechende (Nutz-)Daten im Halbleiter-Bauelement abgespeichert werden – (so dass – nach der Initialisierungsphase – die Anzahl der verwendeten Signal-Treiber auch dann gleich bleibt, wenn – nach der Initialisierungsphase, d.h. beim regulären Betrieb des Halbleiter-Bauelements – die I/O-Versorgungsspannung (Vddq) entsprechenden Schwankungen unterworfen sein sollte).
  • Alternativ oder zusätzlich kann die – oben beschriebene – Ermittlung der Höhe der I/O-Versorgungsspannung (Vddq), und das entsprechende Aktivieren/Deaktivieren des bzw. der Signal-Treiber – insbesondere während des regulären Betriebs des Halbleiter-Bauelements – z.B. jeweils auch nur zu vorbestimmten Zeiten bzw. innerhalb vorbestimmter Perioden erfolgen (z.B. nicht zu Zeiten bzw. Perioden, zu denen in das Halbleiter-Bauelement entsprechende (Nutz-)Daten ein- und/oder ausgegeben werden, etc.).
  • Dadurch kann verhindert werden, dass hierbei ggf. auftretende Spannungsschwankungen zu einem entsprechenden Aktivieren bzw. Deaktivieren des/der Signal-Treiber führen.
    • 1
    Treiber-Einrichtung
    2
    Pad
    3
    Leitung
    4
    Spannungs-Mess-Schaltungs-Abschnitt
    5
    Signal-Treiber-Aktivier-Schaltungs-Abschnitt
    6
    Signal-Treiber-Schaltungs-Abschnitt
    6a
    Signal-Treiber
    6b
    Signal-Treiber
    7a
    Leitung
    7b
    Leitung
    8a
    Leitung
    8b
    Leitung
    9a
    Pull-Up-Schalteinrichtung
    9b
    Pull-Up-Schalteinrichtung
    10a
    Pull-Down-Schalteinrichtung
    10b
    Pull-Down-Schalteinrichtung
    11a
    Leitung
    llb
    Leitung
    12
    Leitung
    13a
    Leitung
    13b
    Leitung
    14
    Leitung
    15a
    Leitung
    15b
    Leitung
    16
    Leitung
    17a
    Leitung
    17b
    Leitung
    18
    OR-Glied
    19
    AND-Glied
    20
    Leitung
    21
    Inverter
    22
    Leitung
    23
    Leitung
    24
    Leitung
    25
    Leitung
    26
    Leitung
    27a
    Widerstand
    27b
    Widerstand
    28
    Spannungsteiler-Schaltung
    29a
    Leitung
    29b
    Leitung
    30
    Komparator
    31
    Leitung
    32
    Leitung
    33
    Leitung
    34
    Leitung
    35
    Inverter
    36
    Leitung
    37
    Leitung

Claims (5)

  1. Halbleiter-Bauelement, mit einer Treiber-Einrichtung (1), welche aufweist: – einen an eine Versorgungs-Spannung (VDDQ) angeschlossenen Signal-Treiber (6a); und – eine Einrichtung (5) zum Aktivieren eines weiteren Signal-Treibers (6b), wenn während einer Initialisierungs-Phase des Halbleiter-Bauelements die Versorgungs-Spannung (VDDQ) unter einem vorbestimmten Schwellwert (VDDQthreshold, VDDQthreshold1) liegt, wobei falls der weitere Signal-Treiber (6b) aktiviert wurde nach der Initialisierungs-Phase des Halbleiter-Bauelements unabhängig von der Höhe der Versorgungs-Spannung (VDDQ) der aktivierte weitere Signal-Treiber (6b) aktiviert bleibt.
  2. Halbleiter-Bauelement nach Anspruch 1, welches eine Einrichtung (4) aufweist, welche ermittelt, ob die Versorgungs-Spannung (VDDQ) unter dem vorbestimmten Schwellwert (VDDQthreshold1, VDDQthreshold1) liegt.
  3. Halbleiter-Bauelement nach Anspruch 1 oder 2, bei welchem die Aktivier-Einrichtung (5) oder eine weitere Aktivier-Einrichtung einen dritten Signal-Treiber aktiviert, wenn die Versorgungs-Spannung (VDDQ) unter einem weiteren, unter dem vorbestimmten Schwellwert (VDDQthreshold1) liegenden Schwellwert (VDDQthreshold2) liegt.
  4. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, bei welchem der weitere Signal-Treiber (6b), und/oder der dritte Signal-Treiber an die Versorgungs-Spannung angeschlossen sind.
  5. Verfahren zum Betreiben einer Treiber-Einrichtung (1) eines Halbleiter-Bauelements, wobei die Treiber-Einrichtung (1) einen an eine Versorgungs-Spannung (VDDQ) angeschlossenen Signal-Treiber (6a) aufweist, wobei das Verfahren den Schritt aufweist: – Aktivieren eines weiteren Signal-Treibers (6b), wenn während einer Initialisierungs-Phase des Halbleiter-Bauelements durch eine Einrichtung (4) ermittelt wird, dass die Versorgungs-Spannung (VDDQ) unter einem vorbestimmten Schwellwert (VDDQthreshold, VDDQthreshold1) liegt, wobei falls der weitere Signal-Treiber (6b) aktiviert wurde nach der Initialisierungs-Phase des Halbleiter-Bauelements unabhängig von der Höhe der Versorgungs-Spannung (VDDQ) der aktivierte weitere Signal-Treiber (6b) aktiviert bleibt.
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