JPS6399615A - 半導体集積回路の出力回路 - Google Patents
半導体集積回路の出力回路Info
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- JPS6399615A JPS6399615A JP61244099A JP24409986A JPS6399615A JP S6399615 A JPS6399615 A JP S6399615A JP 61244099 A JP61244099 A JP 61244099A JP 24409986 A JP24409986 A JP 24409986A JP S6399615 A JPS6399615 A JP S6399615A
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- transistor
- power supply
- circuit
- transistors
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- 239000004065 semiconductor Substances 0.000 title description 13
- 230000000295 complement effect Effects 0.000 claims abstract description 10
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高圧電源電圧が印加される相補トランジスタ構成の出力
段に於いて、高圧電源電圧レベルの振幅で制御されるト
ランジスタを、複数個の出力l・ランジスタによって構
成し、高圧電源電圧に対応してその出力トランジスタの
並列接続個数を切替えることにより、異なる高圧電源電
圧に対しても、負荷を駆動する駆動能力を一定化できる
ようにしたものである。
段に於いて、高圧電源電圧レベルの振幅で制御されるト
ランジスタを、複数個の出力l・ランジスタによって構
成し、高圧電源電圧に対応してその出力トランジスタの
並列接続個数を切替えることにより、異なる高圧電源電
圧に対しても、負荷を駆動する駆動能力を一定化できる
ようにしたものである。
本発明は、論理制御回路と出力回路とを備えた半導体集
積回路に於いて、駆動能力を一定化できるようにした半
導体集積回路の出力回路に関するものである。
積回路に於いて、駆動能力を一定化できるようにした半
導体集積回路の出力回路に関するものである。
論理レベルの電源電圧が論理制御回路に印加され、高圧
電源電圧が出力回路に印加されてそれぞれ動作し、論理
制御回路の出力信号によって制御される出力回路から高
圧電源電圧が容量性負荷等に印加される構成に於いて、
論理制御回路と出力回路とは共に集積回路化される場合
が一般的である。その場合、出力回路から負荷を駆動す
る能力は、高圧電源電圧が高いと大きくなり、低いと小
さくなるから、異なる高圧電源電圧に対して同一の駆動
能力が要求される場合には、1個の半導体集積回路では
対処できないことになる。
電源電圧が出力回路に印加されてそれぞれ動作し、論理
制御回路の出力信号によって制御される出力回路から高
圧電源電圧が容量性負荷等に印加される構成に於いて、
論理制御回路と出力回路とは共に集積回路化される場合
が一般的である。その場合、出力回路から負荷を駆動す
る能力は、高圧電源電圧が高いと大きくなり、低いと小
さくなるから、異なる高圧電源電圧に対して同一の駆動
能力が要求される場合には、1個の半導体集積回路では
対処できないことになる。
従来の半導体集積回路の出力回路は、例えば、第3図に
示すように、出力段21とレベル変換回路22とを備え
、出力段21は、PチャネルMOSトランジスタ25と
NチャネルMO3I・ランジスタ26とを直列に接続し
た相補i・ランジスタ構成を有し、トランジスタ25が
オン状態となった時に、出力端子24に接続された負荷
に高圧電源電圧HVを印加するものである。又レベル変
換回路22は、PチャネルMO3)ランジスタ27゜2
8とNチャネルMO3)ランジスタ29,30とインバ
ータ31とから構成されており、入力端子23に加えら
れた5■等の論理レベルの信号を、トランジスタ25を
駆動する為に、高圧電源型圧HVのレベルに変換するも
のである。
示すように、出力段21とレベル変換回路22とを備え
、出力段21は、PチャネルMOSトランジスタ25と
NチャネルMO3I・ランジスタ26とを直列に接続し
た相補i・ランジスタ構成を有し、トランジスタ25が
オン状態となった時に、出力端子24に接続された負荷
に高圧電源電圧HVを印加するものである。又レベル変
換回路22は、PチャネルMO3)ランジスタ27゜2
8とNチャネルMO3)ランジスタ29,30とインバ
ータ31とから構成されており、入力端子23に加えら
れた5■等の論理レベルの信号を、トランジスタ25を
駆動する為に、高圧電源型圧HVのレベルに変換するも
のである。
図示を省略した論理制御回路から入力端イ23にハイレ
ベル(1”)の信号が加えられると、トランジスタ29
.26はオンとなり、I−ランジスタ30はオフとなる
。それによって、トランジスタ27はオフとなり、トラ
ンジスタ28はオンとなる。このオンとなったトランジ
スタ28を介して出力段のトランジスタ25のゲートに
高圧電源電圧HVが加えられるので、トランジスタ25
はオフとなる。
ベル(1”)の信号が加えられると、トランジスタ29
.26はオンとなり、I−ランジスタ30はオフとなる
。それによって、トランジスタ27はオフとなり、トラ
ンジスタ28はオンとなる。このオンとなったトランジ
スタ28を介して出力段のトランジスタ25のゲートに
高圧電源電圧HVが加えられるので、トランジスタ25
はオフとなる。
又入力端子23にローレベルじ0”)の信号が加えられ
ると、トランジスタ29.26はオフとなり、トランジ
スタ30はオンとなる。それによって、トランジスタ2
7はオン、トランジスタ28はオフとなり、出力段のト
ランジスタ25のゲートにはローレベル(“0”)の電
位が加えられてオンとなる。このオンとなったl・ラン
ジスタ25を介して高圧電源電圧HVが出力端子24か
ら負荷に印加されることになる。
ると、トランジスタ29.26はオフとなり、トランジ
スタ30はオンとなる。それによって、トランジスタ2
7はオン、トランジスタ28はオフとなり、出力段のト
ランジスタ25のゲートにはローレベル(“0”)の電
位が加えられてオンとなる。このオンとなったl・ラン
ジスタ25を介して高圧電源電圧HVが出力端子24か
ら負荷に印加されることになる。
前述の従来例の出力回路に於いて、ドレインに高圧電源
電圧tlVが加えられたトランジスタ25は、高圧電源
電圧+1Vのレベルの制御信号がゲートに加えられて、
そのオン、オフが制御され、ソースが接地された1−ラ
ンジスタ26は、論理レベルの制御信号がグー1−に加
えられて、そのオン。
電圧tlVが加えられたトランジスタ25は、高圧電源
電圧+1Vのレベルの制御信号がゲートに加えられて、
そのオン、オフが制御され、ソースが接地された1−ラ
ンジスタ26は、論理レベルの制御信号がグー1−に加
えられて、そのオン。
オフが制御される。これらのトランジスタの駆動能力は
、相互コンダクタンスλで表され、’jm= a I
d/ aV gs −β(V g s −V t I+ ) −
(1,1となる。ここで、βば利得定数、vthはトラ
ンジスタの闇値電圧、Vgsはゲート・ソース間電圧、
Idはドレイン電流である。
、相互コンダクタンスλで表され、’jm= a I
d/ aV gs −β(V g s −V t I+ ) −
(1,1となる。ここで、βば利得定数、vthはトラ
ンジスタの闇値電圧、Vgsはゲート・ソース間電圧、
Idはドレイン電流である。
高圧電源電圧HVレベルで駆動されるトランジスタ25
は、高圧電源電圧)−T Vが変化すると、ゲート・ソ
ース間電圧Vg’sが変化するので、前述のfi1式か
ら相互コンダクタンス9.、lが変化することが判る。
は、高圧電源電圧)−T Vが変化すると、ゲート・ソ
ース間電圧Vg’sが変化するので、前述のfi1式か
ら相互コンダクタンス9.、lが変化することが判る。
即ち、負荷の駆動能力が変化することになる。従って、
異なる高圧電源電圧仕様で、同じ駆動能力が要求される
場合には、同一種類の半導体集積回路で対応できないこ
とになる。同様に、高圧電源電圧HVが変動すると、そ
れに対応して駆動能力が変化することになる。
異なる高圧電源電圧仕様で、同じ駆動能力が要求される
場合には、同一種類の半導体集積回路で対応できないこ
とになる。同様に、高圧電源電圧HVが変動すると、そ
れに対応して駆動能力が変化することになる。
本発明は、半導体集積回路の出力回路の駆動能力を外部
から調整可能とし、高圧電源電圧の変化に対応して駆動
能力を一定化或いは所望の駆動能力に設定し得るように
することを目的とするものである。
から調整可能とし、高圧電源電圧の変化に対応して駆動
能力を一定化或いは所望の駆動能力に設定し得るように
することを目的とするものである。
本発明の半導体集積回路の出力回路は、第1図を参照し
て説明すると、論理レベルの電源電圧が印加される論理
制御回路1と、この論理制御回路1の出力で制御され、
高圧電源電圧HVが印加される出力回路2とを集積回路
化した半導体集積回路に於いて、出力回路2を相補トラ
ンジスタ、例えば、PチャネルMOSトランジスタQ1
とNヂャネルMO3)ランジスタQ2とからなる出力段
により構成し、この相補トランジスタQ1.Q2のうち
の高圧電源電圧レベルの振幅で制御されるトランジスタ
Q1を複数個の出力トランジスタQ11.Q12.
・・・により構成し、これらの出力トランジスタQl
1. Ql 2. ・・・の並列接続個数を高圧電源
電圧に対応して、スイッチ回路S1.S2. ・・・
を制御することにより切替えて、出力端子3から負荷に
高圧電源電圧HVを印加するものである。
て説明すると、論理レベルの電源電圧が印加される論理
制御回路1と、この論理制御回路1の出力で制御され、
高圧電源電圧HVが印加される出力回路2とを集積回路
化した半導体集積回路に於いて、出力回路2を相補トラ
ンジスタ、例えば、PチャネルMOSトランジスタQ1
とNヂャネルMO3)ランジスタQ2とからなる出力段
により構成し、この相補トランジスタQ1.Q2のうち
の高圧電源電圧レベルの振幅で制御されるトランジスタ
Q1を複数個の出力トランジスタQ11.Q12.
・・・により構成し、これらの出力トランジスタQl
1. Ql 2. ・・・の並列接続個数を高圧電源
電圧に対応して、スイッチ回路S1.S2. ・・・
を制御することにより切替えて、出力端子3から負荷に
高圧電源電圧HVを印加するものである。
スイッチ回路S1、S2. ・・・を図示状態に切替
えると、出力トランジスタQl 1.Ql 2゜・・・
のゲートに同時に信号が加えられるから、並列接続され
た状態で動作し、高圧電源電圧HVから負荷に並列に電
流を供給することができる。
えると、出力トランジスタQl 1.Ql 2゜・・・
のゲートに同時に信号が加えられるから、並列接続され
た状態で動作し、高圧電源電圧HVから負荷に並列に電
流を供給することができる。
又スイッチ回路S1、S2. ・・を高電圧HV側に
切替えると、出力トランジスタQ12.Q13、・・は
オフ状態となり、1個の出力トランジスタQ11のみで
高圧電源電圧HVから負荷に電流を供給することになる
。
切替えると、出力トランジスタQ12.Q13、・・は
オフ状態となり、1個の出力トランジスタQ11のみで
高圧電源電圧HVから負荷に電流を供給することになる
。
このように、出力トランジスタQ11、Q12、・・・
の並列接続個数を多くすれば、駆動能力が大きくなるか
ら、高圧電源電圧HVが低下して駆動能力が低下した場
合に、並列接続個数が多くなるように切替制御し、駆動
能力を一定化することができる。又出力トランジスタQ
11、Q12、・・・の並列接続個数を外部から設定す
れば、出力段の駆動能力を任意に設定することが可能と
なる。
の並列接続個数を多くすれば、駆動能力が大きくなるか
ら、高圧電源電圧HVが低下して駆動能力が低下した場
合に、並列接続個数が多くなるように切替制御し、駆動
能力を一定化することができる。又出力トランジスタQ
11、Q12、・・・の並列接続個数を外部から設定す
れば、出力段の駆動能力を任意に設定することが可能と
なる。
前述の(1)式に於ける利得定数βは、β−β(W/
T−) Cox −(21と表すことがで
きる。なお、μはキャリア移動度、Wはチャネル幅、■
7はチャネル長、Coxは単位面積当りのゲート容量で
ある。トランジスタの並列接続個数を多くすることは、
チャネル幅Wを大きくすることに相当するから、高圧電
源電圧HVが低下して、fl1式のVgsが小さくなり
、相互コンダクタンス9.が小さくなるが、利得定数β
を大きくすることができるから、相互コンダクタンス9
mの低下を補償することができる。
T−) Cox −(21と表すことがで
きる。なお、μはキャリア移動度、Wはチャネル幅、■
7はチャネル長、Coxは単位面積当りのゲート容量で
ある。トランジスタの並列接続個数を多くすることは、
チャネル幅Wを大きくすることに相当するから、高圧電
源電圧HVが低下して、fl1式のVgsが小さくなり
、相互コンダクタンス9.が小さくなるが、利得定数β
を大きくすることができるから、相互コンダクタンス9
mの低下を補償することができる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第2図は本発明の実施例の回路図であり、11は出力段
、12はレベル変換回路、13は入力端子、14は出力
端子、15は切替制御回路、16は高圧電源、17は電
圧比較回路、18はスイッチ回路、19は高圧電源電圧
レベルの振幅の反転を行うインバータ、20は論理レベ
ルの振幅の反転を行うインバータ、Q1、Q2は出力段
11のPチャネルMOSトランジスタ及びNチャネル間
O3)ランジスタ、Q1)1〜QP6はI)チャネルM
O3)ランジスタ、QNI〜Q N 44J: Nチャ
ネルMOSトランジスタである。
、12はレベル変換回路、13は入力端子、14は出力
端子、15は切替制御回路、16は高圧電源、17は電
圧比較回路、18はスイッチ回路、19は高圧電源電圧
レベルの振幅の反転を行うインバータ、20は論理レベ
ルの振幅の反転を行うインバータ、Q1、Q2は出力段
11のPチャネルMOSトランジスタ及びNチャネル間
O3)ランジスタ、Q1)1〜QP6はI)チャネルM
O3)ランジスタ、QNI〜Q N 44J: Nチャ
ネルMOSトランジスタである。
出力段11の相補i・ランジスタQ1、Q2のうち、高
圧電源電圧!1Vが印加されるトランジスタQ1を、2
個のPチャネルMO3)ランジスタQP1.QP2によ
り構成した場合を示し、切替制御回路15は、高圧電源
16の電圧を電圧比較回路17で基準値と比較し、トラ
ンジスタQPI。
圧電源電圧!1Vが印加されるトランジスタQ1を、2
個のPチャネルMO3)ランジスタQP1.QP2によ
り構成した場合を示し、切替制御回路15は、高圧電源
16の電圧を電圧比較回路17で基準値と比較し、トラ
ンジスタQPI。
QP2を並列接続とするか否かを制御するものである。
又レベル変換回路12は、図示を省略した論理制御回路
から入力端子13に加えられる論理レベルの信号を、高
圧電源電圧HVが加えられるトランジスタQ1を駆動で
きるように、高圧電源電圧レベルに変換するものであり
、例えば、入力端子13に論理レベルのローレベル(“
0”)カ加工られると、I・ランジスタQNIはオフ、
トランジスタQN2はオンとなり、トランジスタQP3
はオン、トランジスタQP4はオフとなるから、ローベ
ルの出力信号が得られ、又入力端子13に論理レベルの
ハイレベル(”1”)が加えられると、トランジスタQ
NIはオン、トランジスタQN2はオフとなり、トラン
ジスタQP3はオフ、トランジスタQP4はオンとなる
から、高圧電源電圧HVのハイレベルの出力信号となる
。
から入力端子13に加えられる論理レベルの信号を、高
圧電源電圧HVが加えられるトランジスタQ1を駆動で
きるように、高圧電源電圧レベルに変換するものであり
、例えば、入力端子13に論理レベルのローレベル(“
0”)カ加工られると、I・ランジスタQNIはオフ、
トランジスタQN2はオンとなり、トランジスタQP3
はオン、トランジスタQP4はオフとなるから、ローベ
ルの出力信号が得られ、又入力端子13に論理レベルの
ハイレベル(”1”)が加えられると、トランジスタQ
NIはオン、トランジスタQN2はオフとなり、トラン
ジスタQP3はオフ、トランジスタQP4はオンとなる
から、高圧電源電圧HVのハイレベルの出力信号となる
。
従って、論理レベルの振幅の信号を高圧電源電圧レベル
の振幅の信号に変換することができる。
の振幅の信号に変換することができる。
なお、出力段11の接地側のトランジスタQ2は論理レ
ベルで駆動できるから、入力端子13に加えられる信号
をそのままトランジスタQ2のグートに加えている。
ベルで駆動できるから、入力端子13に加えられる信号
をそのままトランジスタQ2のグートに加えている。
切替制御回路15のスイッチ回路18が図示状態である
と、1〜ランジスタQr)5.QN4のゲートに高圧電
g電圧が印加され、又インバータ19を介してトランジ
スタQr)6.QN3のゲートに反転された電圧が印加
される。従って、トランジスタQP6.QN4がオンと
なり、トランジスタQP5.QN3はオフとなるから、
レベル変換回路12の出力信号はトランジスタQPI、
QP2のゲートに加えられ、2個のトランジスタQPI
、QP2を介して負荷に電流が供給され、並列接続状態
で負荷を駆動することになる。
と、1〜ランジスタQr)5.QN4のゲートに高圧電
g電圧が印加され、又インバータ19を介してトランジ
スタQr)6.QN3のゲートに反転された電圧が印加
される。従って、トランジスタQP6.QN4がオンと
なり、トランジスタQP5.QN3はオフとなるから、
レベル変換回路12の出力信号はトランジスタQPI、
QP2のゲートに加えられ、2個のトランジスタQPI
、QP2を介して負荷に電流が供給され、並列接続状態
で負荷を駆動することになる。
又前述の状態から高圧電源I6の出力電圧が上昇し、電
圧比較回路17に於いて設定値と比較して、高圧電源電
圧が設定値を超えてI−、W シたことを検出すると、
スイッチ回路18を制御して高圧電源16側から接地に
切替接続させる。それによって、トランジスタQP5.
QN3はオン、トランジスタQP6.QN4はオフとな
るから、トランジスタQP2のゲートには高圧電源電圧
HVが加えられてオフ状態となり、トランジスタQPI
のゲートにのめレベル変換回路12の出力信号が加えら
れる。従って、1個のトランジスタQP1を介して高圧
電源電圧HVにより負荷に電流が供給され、高圧電源電
圧HVが上昇しているので、2個のトランジスタQP1
.QP2を並列接続状態で動作させる場合とほぼ同じ駆
動能力とすることができる。
圧比較回路17に於いて設定値と比較して、高圧電源電
圧が設定値を超えてI−、W シたことを検出すると、
スイッチ回路18を制御して高圧電源16側から接地に
切替接続させる。それによって、トランジスタQP5.
QN3はオン、トランジスタQP6.QN4はオフとな
るから、トランジスタQP2のゲートには高圧電源電圧
HVが加えられてオフ状態となり、トランジスタQPI
のゲートにのめレベル変換回路12の出力信号が加えら
れる。従って、1個のトランジスタQP1を介して高圧
電源電圧HVにより負荷に電流が供給され、高圧電源電
圧HVが上昇しているので、2個のトランジスタQP1
.QP2を並列接続状態で動作させる場合とほぼ同じ駆
動能力とすることができる。
前述の実施例は、2個のトランジスタQPI。
QP2を並列接続するか否かを高圧電源電圧HVを検出
して制御する場合を示すものであるが、高圧電源電圧H
V側のトランジスタQ1を構成するI・ランジスタの個
数を更に多くし、それに対応して高圧電源電圧HVを多
段階で検出して、細かいステップで並列接続個数を制御
することも可能である。
して制御する場合を示すものであるが、高圧電源電圧H
V側のトランジスタQ1を構成するI・ランジスタの個
数を更に多くし、それに対応して高圧電源電圧HVを多
段階で検出して、細かいステップで並列接続個数を制御
することも可能である。
又手動で並列接続個数を制御し、所望の駆動能力に設定
することもできる。即ち、同一種類の半導体集積回路を
用いて、異なる駆動能力が要求される場合に容易に対処
することができる。
することもできる。即ち、同一種類の半導体集積回路を
用いて、異なる駆動能力が要求される場合に容易に対処
することができる。
以上説明したように、本発明は、論理レベルの電源電圧
が印加される論理制御回路1と、この論理制御回路1の
出力で制御される出力回路2とを備えた半導体集積、回
路に於いて、出力回路2の相補トランジスタ構成の出力
段の高圧電源電圧レベルの振幅で制御されるトランジス
タQ1を複数個の出力トランジスタによって構成して、
その並列接続個数を高圧電源電圧に対応して切替えるも
のであり、自動又は手動で所望の駆動能力となるよう制
御することができるから、同一種類の半導体集積回路で
もって、各種の要求に対応できる利点がある。
が印加される論理制御回路1と、この論理制御回路1の
出力で制御される出力回路2とを備えた半導体集積、回
路に於いて、出力回路2の相補トランジスタ構成の出力
段の高圧電源電圧レベルの振幅で制御されるトランジス
タQ1を複数個の出力トランジスタによって構成して、
その並列接続個数を高圧電源電圧に対応して切替えるも
のであり、自動又は手動で所望の駆動能力となるよう制
御することができるから、同一種類の半導体集積回路で
もって、各種の要求に対応できる利点がある。
第1図は本発明の原理説明図、第2図は本発明の実施例
の回路図、第3図は従来例の回路図である。 1は論理制御回路、2は出力回路、Q1、Q2は出力段
の相補トランジスタ、Ql 1.Ql 2゜・・・はト
ランジスタQ1を構成する化カドランジスタ、11は出
力段、12はレベル変換回路、13は入力端子、14は
出力端子、15は切替制御回路、16は高圧電源、17
ば電圧比較回路、18はスイッチ回路、19.20はイ
ンバータである。
の回路図、第3図は従来例の回路図である。 1は論理制御回路、2は出力回路、Q1、Q2は出力段
の相補トランジスタ、Ql 1.Ql 2゜・・・はト
ランジスタQ1を構成する化カドランジスタ、11は出
力段、12はレベル変換回路、13は入力端子、14は
出力端子、15は切替制御回路、16は高圧電源、17
ば電圧比較回路、18はスイッチ回路、19.20はイ
ンバータである。
Claims (1)
- 【特許請求の範囲】 論理レベルの電源電圧が印加される論理制御回路(1)
と、該論理制御回路(1)の出力で制御され、高圧電源
電圧が印加される出力回路(2)とを備えた半導体集積
回路に於いて、 前記出力回路(2)は、前記高圧電源電圧が印加される
相補トランジスタ(Q1、Q2)構成の出力段を備え、 該相補トランジスタ(Q1、Q2)のうちの前記高圧電
源電圧レベルの振幅で制御されるトランジスタ(Q1)
を複数個の出力トランジスタ(Q11、Q12、・・・
)により構成し、 該出力トランジスタ(Q11、Q12、・・・)の並列
接続個数を前記高圧電源電圧に対応して切替える構成と
した ことを特徴とする半導体集積回路の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61244099A JPH0734538B2 (ja) | 1986-10-16 | 1986-10-16 | 半導体集積回路の出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61244099A JPH0734538B2 (ja) | 1986-10-16 | 1986-10-16 | 半導体集積回路の出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6399615A true JPS6399615A (ja) | 1988-04-30 |
JPH0734538B2 JPH0734538B2 (ja) | 1995-04-12 |
Family
ID=17113736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61244099A Expired - Fee Related JPH0734538B2 (ja) | 1986-10-16 | 1986-10-16 | 半導体集積回路の出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0734538B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63107220A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 半導体集積回路の機能試験方法 |
JPH0322620A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | 相補型misfet集積回路 |
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1986
- 1986-10-16 JP JP61244099A patent/JPH0734538B2/ja not_active Expired - Fee Related
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