JPS6399615A - 半導体集積回路の出力回路 - Google Patents
半導体集積回路の出力回路Info
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- JPS6399615A JPS6399615A JP61244099A JP24409986A JPS6399615A JP S6399615 A JPS6399615 A JP S6399615A JP 61244099 A JP61244099 A JP 61244099A JP 24409986 A JP24409986 A JP 24409986A JP S6399615 A JPS6399615 A JP S6399615A
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- transistors
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- 239000004065 semiconductor Substances 0.000 title description 13
- 230000000295 complement effect Effects 0.000 claims abstract description 10
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高圧電源電圧が印加される相補トランジスタ構成の出力
段に於いて、高圧電源電圧レベルの振幅で制御されるト
ランジスタを、複数個の出力ｌ・ランジスタによって構
成し、高圧電源電圧に対応してその出力トランジスタの
並列接続個数を切替えることにより、異なる高圧電源電
圧に対しても、負荷を駆動する駆動能力を一定化できる
ようにしたものである。
段に於いて、高圧電源電圧レベルの振幅で制御されるト
ランジスタを、複数個の出力ｌ・ランジスタによって構
成し、高圧電源電圧に対応してその出力トランジスタの
並列接続個数を切替えることにより、異なる高圧電源電
圧に対しても、負荷を駆動する駆動能力を一定化できる
ようにしたものである。
本発明は、論理制御回路と出力回路とを備えた半導体集
積回路に於いて、駆動能力を一定化できるようにした半
導体集積回路の出力回路に関するものである。
積回路に於いて、駆動能力を一定化できるようにした半
導体集積回路の出力回路に関するものである。
論理レベルの電源電圧が論理制御回路に印加され、高圧
電源電圧が出力回路に印加されてそれぞれ動作し、論理
制御回路の出力信号によって制御される出力回路から高
圧電源電圧が容量性負荷等に印加される構成に於いて、
論理制御回路と出力回路とは共に集積回路化される場合
が一般的である。その場合、出力回路から負荷を駆動す
る能力は、高圧電源電圧が高いと大きくなり、低いと小
さくなるから、異なる高圧電源電圧に対して同一の駆動
能力が要求される場合には、１個の半導体集積回路では
対処できないことになる。
電源電圧が出力回路に印加されてそれぞれ動作し、論理
制御回路の出力信号によって制御される出力回路から高
圧電源電圧が容量性負荷等に印加される構成に於いて、
論理制御回路と出力回路とは共に集積回路化される場合
が一般的である。その場合、出力回路から負荷を駆動す
る能力は、高圧電源電圧が高いと大きくなり、低いと小
さくなるから、異なる高圧電源電圧に対して同一の駆動
能力が要求される場合には、１個の半導体集積回路では
対処できないことになる。
従来の半導体集積回路の出力回路は、例えば、第３図に
示すように、出力段２１とレベル変換回路２２とを備え
、出力段２１は、ＰチャネルＭＯＳトランジスタ２５と
ＮチャネルＭＯ３Ｉ・ランジスタ２６とを直列に接続し
た相補ｉ・ランジスタ構成を有し、トランジスタ２５が
オン状態となった時に、出力端子２４に接続された負荷
に高圧電源電圧ＨＶを印加するものである。又レベル変
換回路２２は、ＰチャネルＭＯ３）ランジスタ２７゜２
８とＮチャネルＭＯ３）ランジスタ２９，３０とインバ
ータ３１とから構成されており、入力端子２３に加えら
れた５■等の論理レベルの信号を、トランジスタ２５を
駆動する為に、高圧電源型圧ＨＶのレベルに変換するも
のである。
示すように、出力段２１とレベル変換回路２２とを備え
、出力段２１は、ＰチャネルＭＯＳトランジスタ２５と
ＮチャネルＭＯ３Ｉ・ランジスタ２６とを直列に接続し
た相補ｉ・ランジスタ構成を有し、トランジスタ２５が
オン状態となった時に、出力端子２４に接続された負荷
に高圧電源電圧ＨＶを印加するものである。又レベル変
換回路２２は、ＰチャネルＭＯ３）ランジスタ２７゜２
８とＮチャネルＭＯ３）ランジスタ２９，３０とインバ
ータ３１とから構成されており、入力端子２３に加えら
れた５■等の論理レベルの信号を、トランジスタ２５を
駆動する為に、高圧電源型圧ＨＶのレベルに変換するも
のである。
図示を省略した論理制御回路から入力端イ２３にハイレ
ベル（１”）の信号が加えられると、トランジスタ２９
．２６はオンとなり、Ｉ−ランジスタ３０はオフとなる
。それによって、トランジスタ２７はオフとなり、トラ
ンジスタ２８はオンとなる。このオンとなったトランジ
スタ２８を介して出力段のトランジスタ２５のゲートに
高圧電源電圧ＨＶが加えられるので、トランジスタ２５
はオフとなる。
ベル（１”）の信号が加えられると、トランジスタ２９
．２６はオンとなり、Ｉ−ランジスタ３０はオフとなる
。それによって、トランジスタ２７はオフとなり、トラ
ンジスタ２８はオンとなる。このオンとなったトランジ
スタ２８を介して出力段のトランジスタ２５のゲートに
高圧電源電圧ＨＶが加えられるので、トランジスタ２５
はオフとなる。
又入力端子２３にローレベルじ０”）の信号が加えられ
ると、トランジスタ２９．２６はオフとなり、トランジ
スタ３０はオンとなる。それによって、トランジスタ２
７はオン、トランジスタ２８はオフとなり、出力段のト
ランジスタ２５のゲートにはローレベル（“０”）の電
位が加えられてオンとなる。このオンとなったｌ・ラン
ジスタ２５を介して高圧電源電圧ＨＶが出力端子２４か
ら負荷に印加されることになる。
ると、トランジスタ２９．２６はオフとなり、トランジ
スタ３０はオンとなる。それによって、トランジスタ２
７はオン、トランジスタ２８はオフとなり、出力段のト
ランジスタ２５のゲートにはローレベル（“０”）の電
位が加えられてオンとなる。このオンとなったｌ・ラン
ジスタ２５を介して高圧電源電圧ＨＶが出力端子２４か
ら負荷に印加されることになる。
前述の従来例の出力回路に於いて、ドレインに高圧電源
電圧ｔｌＶが加えられたトランジスタ２５は、高圧電源
電圧＋１Ｖのレベルの制御信号がゲートに加えられて、
そのオン、オフが制御され、ソースが接地された１−ラ
ンジスタ２６は、論理レベルの制御信号がグー１−に加
えられて、そのオン。
電圧ｔｌＶが加えられたトランジスタ２５は、高圧電源
電圧＋１Ｖのレベルの制御信号がゲートに加えられて、
そのオン、オフが制御され、ソースが接地された１−ラ
ンジスタ２６は、論理レベルの制御信号がグー１−に加
えられて、そのオン。
オフが制御される。これらのトランジスタの駆動能力は
、相互コンダクタンスλで表され、’ｊｍ＝ ａ Ｉ
ｄ／ ａＶ ｇｓ −β（Ｖ ｇ ｓ −Ｖ ｔ Ｉ＋ ） −
（１，１となる。ここで、βば利得定数、ｖｔｈはトラ
ンジスタの闇値電圧、Ｖｇｓはゲート・ソース間電圧、
Ｉｄはドレイン電流である。
、相互コンダクタンスλで表され、’ｊｍ＝ ａ Ｉ
ｄ／ ａＶ ｇｓ −β（Ｖ ｇ ｓ −Ｖ ｔ Ｉ＋ ） −
（１，１となる。ここで、βば利得定数、ｖｔｈはトラ
ンジスタの闇値電圧、Ｖｇｓはゲート・ソース間電圧、
Ｉｄはドレイン電流である。
高圧電源電圧ＨＶレベルで駆動されるトランジスタ２５
は、高圧電源電圧）−Ｔ Ｖが変化すると、ゲート・ソ
ース間電圧Ｖｇ’ｓが変化するので、前述のｆｉ１式か
ら相互コンダクタンス９．、ｌが変化することが判る。
は、高圧電源電圧）−Ｔ Ｖが変化すると、ゲート・ソ
ース間電圧Ｖｇ’ｓが変化するので、前述のｆｉ１式か
ら相互コンダクタンス９．、ｌが変化することが判る。
即ち、負荷の駆動能力が変化することになる。従って、
異なる高圧電源電圧仕様で、同じ駆動能力が要求される
場合には、同一種類の半導体集積回路で対応できないこ
とになる。同様に、高圧電源電圧ＨＶが変動すると、そ
れに対応して駆動能力が変化することになる。
異なる高圧電源電圧仕様で、同じ駆動能力が要求される
場合には、同一種類の半導体集積回路で対応できないこ
とになる。同様に、高圧電源電圧ＨＶが変動すると、そ
れに対応して駆動能力が変化することになる。
本発明は、半導体集積回路の出力回路の駆動能力を外部
から調整可能とし、高圧電源電圧の変化に対応して駆動
能力を一定化或いは所望の駆動能力に設定し得るように
することを目的とするものである。
から調整可能とし、高圧電源電圧の変化に対応して駆動
能力を一定化或いは所望の駆動能力に設定し得るように
することを目的とするものである。
本発明の半導体集積回路の出力回路は、第１図を参照し
て説明すると、論理レベルの電源電圧が印加される論理
制御回路１と、この論理制御回路１の出力で制御され、
高圧電源電圧ＨＶが印加される出力回路２とを集積回路
化した半導体集積回路に於いて、出力回路２を相補トラ
ンジスタ、例えば、ＰチャネルＭＯＳトランジスタＱ１
とＮヂャネルＭＯ３）ランジスタＱ２とからなる出力段
により構成し、この相補トランジスタＱ１．Ｑ２のうち
の高圧電源電圧レベルの振幅で制御されるトランジスタ
Ｑ１を複数個の出力トランジスタＱ１１．Ｑ１２．
・・・により構成し、これらの出力トランジスタＱｌ
１． Ｑｌ ２． ・・・の並列接続個数を高圧電源
電圧に対応して、スイッチ回路Ｓ１．Ｓ２． ・・・
を制御することにより切替えて、出力端子３から負荷に
高圧電源電圧ＨＶを印加するものである。
て説明すると、論理レベルの電源電圧が印加される論理
制御回路１と、この論理制御回路１の出力で制御され、
高圧電源電圧ＨＶが印加される出力回路２とを集積回路
化した半導体集積回路に於いて、出力回路２を相補トラ
ンジスタ、例えば、ＰチャネルＭＯＳトランジスタＱ１
とＮヂャネルＭＯ３）ランジスタＱ２とからなる出力段
により構成し、この相補トランジスタＱ１．Ｑ２のうち
の高圧電源電圧レベルの振幅で制御されるトランジスタ
Ｑ１を複数個の出力トランジスタＱ１１．Ｑ１２．
・・・により構成し、これらの出力トランジスタＱｌ
１． Ｑｌ ２． ・・・の並列接続個数を高圧電源
電圧に対応して、スイッチ回路Ｓ１．Ｓ２． ・・・
を制御することにより切替えて、出力端子３から負荷に
高圧電源電圧ＨＶを印加するものである。
スイッチ回路Ｓ１、Ｓ２． ・・・を図示状態に切替
えると、出力トランジスタＱｌ １．Ｑｌ ２゜・・・
のゲートに同時に信号が加えられるから、並列接続され
た状態で動作し、高圧電源電圧ＨＶから負荷に並列に電
流を供給することができる。
えると、出力トランジスタＱｌ １．Ｑｌ ２゜・・・
のゲートに同時に信号が加えられるから、並列接続され
た状態で動作し、高圧電源電圧ＨＶから負荷に並列に電
流を供給することができる。
又スイッチ回路Ｓ１、Ｓ２． ・・を高電圧ＨＶ側に
切替えると、出力トランジスタＱ１２．Ｑ１３、・・は
オフ状態となり、１個の出力トランジスタＱ１１のみで
高圧電源電圧ＨＶから負荷に電流を供給することになる
。
切替えると、出力トランジスタＱ１２．Ｑ１３、・・は
オフ状態となり、１個の出力トランジスタＱ１１のみで
高圧電源電圧ＨＶから負荷に電流を供給することになる
。
このように、出力トランジスタＱ１１、Ｑ１２、・・・
の並列接続個数を多くすれば、駆動能力が大きくなるか
ら、高圧電源電圧ＨＶが低下して駆動能力が低下した場
合に、並列接続個数が多くなるように切替制御し、駆動
能力を一定化することができる。又出力トランジスタＱ
１１、Ｑ１２、・・・の並列接続個数を外部から設定す
れば、出力段の駆動能力を任意に設定することが可能と
なる。
の並列接続個数を多くすれば、駆動能力が大きくなるか
ら、高圧電源電圧ＨＶが低下して駆動能力が低下した場
合に、並列接続個数が多くなるように切替制御し、駆動
能力を一定化することができる。又出力トランジスタＱ
１１、Ｑ１２、・・・の並列接続個数を外部から設定す
れば、出力段の駆動能力を任意に設定することが可能と
なる。
前述の（１）式に於ける利得定数βは、β−β（Ｗ／
Ｔ−） Ｃｏｘ −（２１と表すことがで
きる。なお、μはキャリア移動度、Ｗはチャネル幅、■
７はチャネル長、Ｃｏｘは単位面積当りのゲート容量で
ある。トランジスタの並列接続個数を多くすることは、
チャネル幅Ｗを大きくすることに相当するから、高圧電
源電圧ＨＶが低下して、ｆｌ１式のＶｇｓが小さくなり
、相互コンダクタンス９．が小さくなるが、利得定数β
を大きくすることができるから、相互コンダクタンス９
ｍの低下を補償することができる。
Ｔ−） Ｃｏｘ −（２１と表すことがで
きる。なお、μはキャリア移動度、Ｗはチャネル幅、■
７はチャネル長、Ｃｏｘは単位面積当りのゲート容量で
ある。トランジスタの並列接続個数を多くすることは、
チャネル幅Ｗを大きくすることに相当するから、高圧電
源電圧ＨＶが低下して、ｆｌ１式のＶｇｓが小さくなり
、相互コンダクタンス９．が小さくなるが、利得定数β
を大きくすることができるから、相互コンダクタンス９
ｍの低下を補償することができる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第２図は本発明の実施例の回路図であり、１１は出力段
、１２はレベル変換回路、１３は入力端子、１４は出力
端子、１５は切替制御回路、１６は高圧電源、１７は電
圧比較回路、１８はスイッチ回路、１９は高圧電源電圧
レベルの振幅の反転を行うインバータ、２０は論理レベ
ルの振幅の反転を行うインバータ、Ｑ１、Ｑ２は出力段
１１のＰチャネルＭＯＳトランジスタ及びＮチャネル間
Ｏ３）ランジスタ、Ｑ１）１〜ＱＰ６はＩ）チャネルＭ
Ｏ３）ランジスタ、ＱＮＩ〜Ｑ Ｎ ４４Ｊ： Ｎチャ
ネルＭＯＳトランジスタである。
、１２はレベル変換回路、１３は入力端子、１４は出力
端子、１５は切替制御回路、１６は高圧電源、１７は電
圧比較回路、１８はスイッチ回路、１９は高圧電源電圧
レベルの振幅の反転を行うインバータ、２０は論理レベ
ルの振幅の反転を行うインバータ、Ｑ１、Ｑ２は出力段
１１のＰチャネルＭＯＳトランジスタ及びＮチャネル間
Ｏ３）ランジスタ、Ｑ１）１〜ＱＰ６はＩ）チャネルＭ
Ｏ３）ランジスタ、ＱＮＩ〜Ｑ Ｎ ４４Ｊ： Ｎチャ
ネルＭＯＳトランジスタである。
出力段１１の相補ｉ・ランジスタＱ１、Ｑ２のうち、高
圧電源電圧！１Ｖが印加されるトランジスタＱ１を、２
個のＰチャネルＭＯ３）ランジスタＱＰ１．ＱＰ２によ
り構成した場合を示し、切替制御回路１５は、高圧電源
１６の電圧を電圧比較回路１７で基準値と比較し、トラ
ンジスタＱＰＩ。
圧電源電圧！１Ｖが印加されるトランジスタＱ１を、２
個のＰチャネルＭＯ３）ランジスタＱＰ１．ＱＰ２によ
り構成した場合を示し、切替制御回路１５は、高圧電源
１６の電圧を電圧比較回路１７で基準値と比較し、トラ
ンジスタＱＰＩ。
ＱＰ２を並列接続とするか否かを制御するものである。
又レベル変換回路１２は、図示を省略した論理制御回路
から入力端子１３に加えられる論理レベルの信号を、高
圧電源電圧ＨＶが加えられるトランジスタＱ１を駆動で
きるように、高圧電源電圧レベルに変換するものであり
、例えば、入力端子１３に論理レベルのローレベル（“
０”）カ加工られると、Ｉ・ランジスタＱＮＩはオフ、
トランジスタＱＮ２はオンとなり、トランジスタＱＰ３
はオン、トランジスタＱＰ４はオフとなるから、ローベ
ルの出力信号が得られ、又入力端子１３に論理レベルの
ハイレベル（”１”）が加えられると、トランジスタＱ
ＮＩはオン、トランジスタＱＮ２はオフとなり、トラン
ジスタＱＰ３はオフ、トランジスタＱＰ４はオンとなる
から、高圧電源電圧ＨＶのハイレベルの出力信号となる
。
から入力端子１３に加えられる論理レベルの信号を、高
圧電源電圧ＨＶが加えられるトランジスタＱ１を駆動で
きるように、高圧電源電圧レベルに変換するものであり
、例えば、入力端子１３に論理レベルのローレベル（“
０”）カ加工られると、Ｉ・ランジスタＱＮＩはオフ、
トランジスタＱＮ２はオンとなり、トランジスタＱＰ３
はオン、トランジスタＱＰ４はオフとなるから、ローベ
ルの出力信号が得られ、又入力端子１３に論理レベルの
ハイレベル（”１”）が加えられると、トランジスタＱ
ＮＩはオン、トランジスタＱＮ２はオフとなり、トラン
ジスタＱＰ３はオフ、トランジスタＱＰ４はオンとなる
から、高圧電源電圧ＨＶのハイレベルの出力信号となる
。
従って、論理レベルの振幅の信号を高圧電源電圧レベル
の振幅の信号に変換することができる。
の振幅の信号に変換することができる。
なお、出力段１１の接地側のトランジスタＱ２は論理レ
ベルで駆動できるから、入力端子１３に加えられる信号
をそのままトランジスタＱ２のグートに加えている。
ベルで駆動できるから、入力端子１３に加えられる信号
をそのままトランジスタＱ２のグートに加えている。
切替制御回路１５のスイッチ回路１８が図示状態である
と、１〜ランジスタＱｒ）５．ＱＮ４のゲートに高圧電
ｇ電圧が印加され、又インバータ１９を介してトランジ
スタＱｒ）６．ＱＮ３のゲートに反転された電圧が印加
される。従って、トランジスタＱＰ６．ＱＮ４がオンと
なり、トランジスタＱＰ５．ＱＮ３はオフとなるから、
レベル変換回路１２の出力信号はトランジスタＱＰＩ、
ＱＰ２のゲートに加えられ、２個のトランジスタＱＰＩ
、ＱＰ２を介して負荷に電流が供給され、並列接続状態
で負荷を駆動することになる。
と、１〜ランジスタＱｒ）５．ＱＮ４のゲートに高圧電
ｇ電圧が印加され、又インバータ１９を介してトランジ
スタＱｒ）６．ＱＮ３のゲートに反転された電圧が印加
される。従って、トランジスタＱＰ６．ＱＮ４がオンと
なり、トランジスタＱＰ５．ＱＮ３はオフとなるから、
レベル変換回路１２の出力信号はトランジスタＱＰＩ、
ＱＰ２のゲートに加えられ、２個のトランジスタＱＰＩ
、ＱＰ２を介して負荷に電流が供給され、並列接続状態
で負荷を駆動することになる。
又前述の状態から高圧電源Ｉ６の出力電圧が上昇し、電
圧比較回路１７に於いて設定値と比較して、高圧電源電
圧が設定値を超えてＩ−、Ｗ シたことを検出すると、
スイッチ回路１８を制御して高圧電源１６側から接地に
切替接続させる。それによって、トランジスタＱＰ５．
ＱＮ３はオン、トランジスタＱＰ６．ＱＮ４はオフとな
るから、トランジスタＱＰ２のゲートには高圧電源電圧
ＨＶが加えられてオフ状態となり、トランジスタＱＰＩ
のゲートにのめレベル変換回路１２の出力信号が加えら
れる。従って、１個のトランジスタＱＰ１を介して高圧
電源電圧ＨＶにより負荷に電流が供給され、高圧電源電
圧ＨＶが上昇しているので、２個のトランジスタＱＰ１
．ＱＰ２を並列接続状態で動作させる場合とほぼ同じ駆
動能力とすることができる。
圧比較回路１７に於いて設定値と比較して、高圧電源電
圧が設定値を超えてＩ−、Ｗ シたことを検出すると、
スイッチ回路１８を制御して高圧電源１６側から接地に
切替接続させる。それによって、トランジスタＱＰ５．
ＱＮ３はオン、トランジスタＱＰ６．ＱＮ４はオフとな
るから、トランジスタＱＰ２のゲートには高圧電源電圧
ＨＶが加えられてオフ状態となり、トランジスタＱＰＩ
のゲートにのめレベル変換回路１２の出力信号が加えら
れる。従って、１個のトランジスタＱＰ１を介して高圧
電源電圧ＨＶにより負荷に電流が供給され、高圧電源電
圧ＨＶが上昇しているので、２個のトランジスタＱＰ１
．ＱＰ２を並列接続状態で動作させる場合とほぼ同じ駆
動能力とすることができる。
前述の実施例は、２個のトランジスタＱＰＩ。
ＱＰ２を並列接続するか否かを高圧電源電圧ＨＶを検出
して制御する場合を示すものであるが、高圧電源電圧Ｈ
Ｖ側のトランジスタＱ１を構成するＩ・ランジスタの個
数を更に多くし、それに対応して高圧電源電圧ＨＶを多
段階で検出して、細かいステップで並列接続個数を制御
することも可能である。
して制御する場合を示すものであるが、高圧電源電圧Ｈ
Ｖ側のトランジスタＱ１を構成するＩ・ランジスタの個
数を更に多くし、それに対応して高圧電源電圧ＨＶを多
段階で検出して、細かいステップで並列接続個数を制御
することも可能である。
又手動で並列接続個数を制御し、所望の駆動能力に設定
することもできる。即ち、同一種類の半導体集積回路を
用いて、異なる駆動能力が要求される場合に容易に対処
することができる。
することもできる。即ち、同一種類の半導体集積回路を
用いて、異なる駆動能力が要求される場合に容易に対処
することができる。
以上説明したように、本発明は、論理レベルの電源電圧
が印加される論理制御回路１と、この論理制御回路１の
出力で制御される出力回路２とを備えた半導体集積、回
路に於いて、出力回路２の相補トランジスタ構成の出力
段の高圧電源電圧レベルの振幅で制御されるトランジス
タＱ１を複数個の出力トランジスタによって構成して、
その並列接続個数を高圧電源電圧に対応して切替えるも
のであり、自動又は手動で所望の駆動能力となるよう制
御することができるから、同一種類の半導体集積回路で
もって、各種の要求に対応できる利点がある。
が印加される論理制御回路１と、この論理制御回路１の
出力で制御される出力回路２とを備えた半導体集積、回
路に於いて、出力回路２の相補トランジスタ構成の出力
段の高圧電源電圧レベルの振幅で制御されるトランジス
タＱ１を複数個の出力トランジスタによって構成して、
その並列接続個数を高圧電源電圧に対応して切替えるも
のであり、自動又は手動で所望の駆動能力となるよう制
御することができるから、同一種類の半導体集積回路で
もって、各種の要求に対応できる利点がある。
第１図は本発明の原理説明図、第２図は本発明の実施例
の回路図、第３図は従来例の回路図である。 １は論理制御回路、２は出力回路、Ｑ１、Ｑ２は出力段
の相補トランジスタ、Ｑｌ １．Ｑｌ ２゜・・・はト
ランジスタＱ１を構成する化カドランジスタ、１１は出
力段、１２はレベル変換回路、１３は入力端子、１４は
出力端子、１５は切替制御回路、１６は高圧電源、１７
ば電圧比較回路、１８はスイッチ回路、１９．２０はイ
ンバータである。
の回路図、第３図は従来例の回路図である。 １は論理制御回路、２は出力回路、Ｑ１、Ｑ２は出力段
の相補トランジスタ、Ｑｌ １．Ｑｌ ２゜・・・はト
ランジスタＱ１を構成する化カドランジスタ、１１は出
力段、１２はレベル変換回路、１３は入力端子、１４は
出力端子、１５は切替制御回路、１６は高圧電源、１７
ば電圧比較回路、１８はスイッチ回路、１９．２０はイ
ンバータである。
Claims (1)
- 【特許請求の範囲】 論理レベルの電源電圧が印加される論理制御回路（１）
と、該論理制御回路（１）の出力で制御され、高圧電源
電圧が印加される出力回路（２）とを備えた半導体集積
回路に於いて、 前記出力回路（２）は、前記高圧電源電圧が印加される
相補トランジスタ（Ｑ１、Ｑ２）構成の出力段を備え、 該相補トランジスタ（Ｑ１、Ｑ２）のうちの前記高圧電
源電圧レベルの振幅で制御されるトランジスタ（Ｑ１）
を複数個の出力トランジスタ（Ｑ１１、Ｑ１２、・・・
）により構成し、 該出力トランジスタ（Ｑ１１、Ｑ１２、・・・）の並列
接続個数を前記高圧電源電圧に対応して切替える構成と
した ことを特徴とする半導体集積回路の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244099A JPH0734538B2 (ja) | 1986-10-16 | 1986-10-16 | 半導体集積回路の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244099A JPH0734538B2 (ja) | 1986-10-16 | 1986-10-16 | 半導体集積回路の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399615A true JPS6399615A (ja) | 1988-04-30 |
| JPH0734538B2 JPH0734538B2 (ja) | 1995-04-12 |
Family
ID=17113736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61244099A Expired - Fee Related JPH0734538B2 (ja) | 1986-10-16 | 1986-10-16 | 半導体集積回路の出力回路 |
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|---|---|
| JP (1) | JPH0734538B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107220A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 半導体集積回路の機能試験方法 |
| JPH0322620A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | 相補型ｍｉｓｆｅｔ集積回路 |
| WO1997045957A1 (fr) * | 1996-05-28 | 1997-12-04 | Hitachi, Ltd. | Dispositif semiconducteur |
| WO2004077674A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体装置 |
| KR100696231B1 (ko) | 2005-03-31 | 2007-03-21 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
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-
1986
- 1986-10-16 JP JP61244099A patent/JPH0734538B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107220A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 半導体集積回路の機能試験方法 |
| JPH0322620A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | 相補型ｍｉｓｆｅｔ集積回路 |
| WO1997045957A1 (fr) * | 1996-05-28 | 1997-12-04 | Hitachi, Ltd. | Dispositif semiconducteur |
| WO2004077674A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体装置 |
| US7088167B2 (en) | 2003-02-27 | 2006-08-08 | Fujitsu Limited | Level conversion for use in semiconductor device |
| KR100696231B1 (ko) | 2005-03-31 | 2007-03-21 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| JP2009231891A (ja) * | 2008-03-19 | 2009-10-08 | Nec Electronics Corp | 半導体装置 |
| US8373453B2 (en) | 2008-03-19 | 2013-02-12 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734538B2 (ja) | 1995-04-12 |
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