JP6543485B2 - 出力バッファ回路 - Google Patents
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Description
内部回路の出力信号に応じて、前記第1駆動信号および前記第2駆動信号を生成する駆動回路と、
電源とグランドとの間に直列に接続された、制御信号が第1状態の場合に第1抵抗値となり、前記制御信号が第2状態の場合に前記第1抵抗値よりも高い第2抵抗値となる複数の可変抵抗により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するプロテクション信号生成回路と、
前記出力最終段の出力バッファの出力信号の変化を検出して、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、前記第1状態となり、前記第1状態の期間以外の期間、前記第2状態となる前記制御信号を生成する制御回路とを備え、
前記駆動回路は、前記内部回路の出力信号を一定の時間遅延して第3駆動信号および第4駆動信号を生成し、さらに、前記第3駆動信号および前記第4駆動信号を一定の時間遅延して前記第1駆動信号および前記第2駆動信号を生成するものであり、
前記制御回路は、前記第3駆動信号、前記第4駆動信号および前記出力最終段の出力バッファの出力信号に応じて、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間を検出するものであり、
前記第1駆動信号は、前記プロテクション信号の電圧以上で、かつ、電源電圧以下の信号であり、前記第2駆動信号は、グランド電圧以上で、かつ、前記プロテクション信号の電圧以下の信号であり、前記プロテクション信号、前記第1駆動信号および前記第2駆動信号の電圧は、前記第1PMOS、前記第2PMOS、前記第1NMOSおよび前記第2NMOSのゲート酸化膜耐圧以下の電圧であることを特徴とする出力バッファ回路を提供するものである。
また、本発明は、電源とグランドとの間に直列に接続された、第1駆動信号がゲートに入力された第1PMOS、プロテクション信号がゲートに入力された第2PMOSおよび第1NMOS、第2駆動信号がゲートに入力された第2NMOSを有し、前記第2PMOSと前記第1NMOSとの間のノードから出力される出力信号が出力ピンに接続された出力最終段の出力バッファと、
内部回路の出力信号に応じて、前記第1駆動信号および前記第2駆動信号を生成する駆動回路と、
電源とグランドとの間に直列に接続された、制御信号が第1状態の場合に第1抵抗値となり、前記制御信号が第2状態の場合に前記第1抵抗値よりも高い第2抵抗値となる複数の可変抵抗により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するプロテクション信号生成回路と、
前記出力最終段の出力バッファの出力信号の変化を検出して、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、前記第1状態となり、前記第1状態の期間以外の期間、前記第2状態となる前記制御信号を生成する制御回路とを備え、
前記駆動回路は、前記内部回路の出力信号を一定の時間遅延して第3駆動信号および第4駆動信号を生成し、さらに、前記第3駆動信号および前記第4駆動信号を一定の時間遅延して前記第1駆動信号および前記第2駆動信号を生成するものであり、
前記制御回路は、前記出力最終段の出力バッファの出力信号を一定の時間遅延して遅延信号を生成する遅延回路を備え、
前記制御回路は、前記第3駆動信号、前記第4駆動信号および前記遅延信号に応じて、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間を検出するものであり、
前記第1駆動信号は、前記プロテクション信号の電圧以上で、かつ、電源電圧以下の信号であり、前記第2駆動信号は、グランド電圧以上で、かつ、前記プロテクション信号の電圧以下の信号であり、前記プロテクション信号、前記第1駆動信号および前記第2駆動信号の電圧は、前記第1PMOS、前記第2PMOS、前記第1NMOSおよび前記第2NMOSのゲート酸化膜耐圧以下の電圧であることを特徴とする出力バッファ回路を提供する。
前記制御信号が第1状態の場合に、前記第3PMOSおよび前記第3NMOSがオン状態となり、前記複数の第1抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧と、前記複数の第2抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧とを合成して前記プロテクション信号を生成するものであることが好ましい。
前記第1インバータおよび前記第2インバータは、それぞれ、電源とグランドとの間に直列に接続された、第4PMOS、第5PMOS、第4NMOSおよび第5NMOSを有し、
前記内部回路のPMOS側およびNMOS側の第1出力信号が、それぞれ、初段の前記第1インバータの第4PMOSおよび第5NMOSのゲートに入力され、
前段の前記第1インバータの第4PMOSと第5PMOSとの間のノードから出力される前記前段の第1インバータのPMOS側の出力信号が、後段の前記第1インバータの第4PMOSのゲートに入力され、
前記前段の第1インバータの第4NMOSと第5NMOSとの間のノードから出力される前記前段の第1インバータのNMOS側の出力信号が、前記後段の第1インバータの第5NMOSのゲートに入力され、
前記プロテクション信号が前記複数の第1インバータの第5PMOSおよび第4NMOSのゲートに入力され、
最終段の前記第1インバータの第4PMOSと第5PMOSとの間のノードから出力される前記最終段の第1インバータのPMOS側の出力信号が前記第1駆動信号として出力され、
前記内部回路のPMOS側およびNMOS側の第2出力信号が、それぞれ、初段の前記第2インバータの第4PMOSおよび第5NMOSのゲートに入力され、
前段の前記第2インバータの第4PMOSと第5PMOSとの間のノードから出力される前記前段の第2インバータのPMOS側の出力信号が、後段の前記第2インバータの第4PMOSのゲートに入力され、
前記前段の第2インバータの第4NMOSと第5NMOSとの間のノードから出力される前記前段の第2インバータのNMOS側の出力信号が、前記後段の第2インバータの第5NMOSのゲートに入力され、
前記プロテクション信号が前記複数の第2インバータの第5PMOSおよび第4NMOSのゲートに入力され、
最終段の前記第2インバータの第4NMOSと第5NMOSとの間のノードから出力される前記最終段の第2インバータのNMOS側の出力信号が前記第2駆動信号として出力されることが好ましい。
PMOS20およびNMOS26のゲートには、それぞれ、駆動回路14から駆動信号PG、NGが入力され、PMOS22およびNMOS24のゲートには、プロテクション信号生成回路16からプロテクション信号PROが入力される。また、PMOS22とNMOS24との間のノードから、この出力最終段の出力バッファ12の出力信号が出力され、パッド(Pad)28に接続されている。
インバータ30、36には、内部回路42の出力信号が入力される。また、インバータ34、40からは、それぞれ、駆動信号PG、NGが出力される。
プロテクション信号生成回路16には、制御回路18から制御信号ENが入力される。また、可変抵抗46、48の間のノードから、プロテクション信号PROが出力される。
4つの抵抗素子58、60、62、64は、例えば、同じ抵抗値のものである。
4つの抵抗素子68、70、72、74は、例えば、同じ抵抗値で、かつ、第1信号生成回路52の4つの抵抗素子58、60、62、64よりも抵抗値が高いものである。
NOR回路78は、出力最終段の出力バッファ12の出力信号の立ち上がりを検出するものである。この例では、出力最終段の出力バッファ12の出力信号の立ち上がりが検出された場合に、検出信号EN_RISEがハイレベルとなる。
AND回路80は、出力最終段の出力バッファ12の出力信号の立ち下がりを検出するものである。この例では、出力最終段の出力バッファ12の出力信号の立ち下がりが検出された場合に、検出信号EN_FALLがハイレベルとなる。
NOR回路82は、検出信号EN_RISE、EN_FALLを合成して反転制御信号ENBを生成するものである。この例では、出力最終段の出力バッファ12の出力信号が変化する期間を含む一定の期間、反転制御信号ENBがローレベルとなる。
これらの回路について説明する前に、MOSトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力する回路として、2つのインバータが直列に接続された回路を例に挙げて説明する。
同図(A)に示すように、前段のインバータ86には信号Aが入力され、前段のインバータ86からは信号YBが出力される。信号YBは後段のインバータ88に入力され、後段のインバータ88からは信号Yが出力される。
同図(B)に示すように、各々のインバータ86、88は、図1に示す出力最終段の出力バッファ12と同様の構成のものであり、電源とグランドとの間に直列に接続された2つのPMOS90、92と、2つのNMOS94、96とを備えている。
第1信号生成回路52のPMOS56およびNMOS66のゲートには、それぞれ、制御回路18からPMOS側の反転制御信号ENB_PおよびNMOS側の制御信号EN_Nが入力される。
同図に示すNOR回路78は、電源とグランドとの間に直列に接続されたPMOS90A、90B、92と、NMOS94、96Aと、NMOS94とグランドとの間に接続されたNMOS96Bとを備えている。
一方、PMOSのバックゲートが電源、NMOSのバックゲートがグランドに接続された場合、PN接合にかかる最高電圧は電源電圧となるため、PN接合耐圧が電源電圧以上である場合に限定される。従って、PN接合耐圧が電源電圧未満である場合には、バックゲートはソースに接続される必要がある。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12 出力最終段の出力バッファ
14 駆動回路
16 プロテクション信号生成回路
18 制御回路
20、22、56、90、92、98 PMOS
24、26、66、94、96、100 NMOS
28 パッド(Pad)
30、32、34、36、38、40、84、86、88、102、104、106、108、112 インバータ
42 内部回路
44、46、48、50 可変抵抗
52 第1信号生成回路
54 第2信号生成回路
58、60、62、64、68、70、72、74 抵抗素子
76 遅延回路
78、82 NOR回路
80 AND回路
110 NAND回路
114 寄生容量
Claims (5)
- 電源とグランドとの間に直列に接続された、第1駆動信号がゲートに入力された第1PMOS、プロテクション信号がゲートに入力された第2PMOSおよび第1NMOS、第2駆動信号がゲートに入力された第2NMOSを有し、前記第2PMOSと前記第1NMOSとの間のノードから出力される出力信号が出力ピンに接続された出力最終段の出力バッファと、
内部回路の出力信号に応じて、前記第1駆動信号および前記第2駆動信号を生成する駆動回路と、
電源とグランドとの間に直列に接続された、制御信号が第1状態の場合に第1抵抗値となり、前記制御信号が第2状態の場合に前記第1抵抗値よりも高い第2抵抗値となる複数の可変抵抗により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するプロテクション信号生成回路と、
前記出力最終段の出力バッファの出力信号の変化を検出して、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、前記第1状態となり、前記第1状態の期間以外の期間、前記第2状態となる前記制御信号を生成する制御回路とを備え、
前記駆動回路は、前記内部回路の出力信号を一定の時間遅延して第3駆動信号および第4駆動信号を生成し、さらに、前記第3駆動信号および前記第4駆動信号を一定の時間遅延して前記第1駆動信号および前記第2駆動信号を生成するものであり、
前記制御回路は、前記第3駆動信号、前記第4駆動信号および前記出力最終段の出力バッファの出力信号に応じて、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間を検出するものであり、
前記第1駆動信号は、前記プロテクション信号の電圧以上で、かつ、電源電圧以下の信号であり、前記第2駆動信号は、グランド電圧以上で、かつ、前記プロテクション信号の電圧以下の信号であり、前記プロテクション信号、前記第1駆動信号および前記第2駆動信号の電圧は、前記第1PMOS、前記第2PMOS、前記第1NMOSおよび前記第2NMOSのゲート酸化膜耐圧以下の電圧であることを特徴とする出力バッファ回路。 - 電源とグランドとの間に直列に接続された、第1駆動信号がゲートに入力された第1PMOS、プロテクション信号がゲートに入力された第2PMOSおよび第1NMOS、第2駆動信号がゲートに入力された第2NMOSを有し、前記第2PMOSと前記第1NMOSとの間のノードから出力される出力信号が出力ピンに接続された出力最終段の出力バッファと、
内部回路の出力信号に応じて、前記第1駆動信号および前記第2駆動信号を生成する駆動回路と、
電源とグランドとの間に直列に接続された、制御信号が第1状態の場合に第1抵抗値となり、前記制御信号が第2状態の場合に前記第1抵抗値よりも高い第2抵抗値となる複数の可変抵抗により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するプロテクション信号生成回路と、
前記出力最終段の出力バッファの出力信号の変化を検出して、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、前記第1状態となり、前記第1状態の期間以外の期間、前記第2状態となる前記制御信号を生成する制御回路とを備え、
前記駆動回路は、前記内部回路の出力信号を一定の時間遅延して第3駆動信号および第4駆動信号を生成し、さらに、前記第3駆動信号および前記第4駆動信号を一定の時間遅延して前記第1駆動信号および前記第2駆動信号を生成するものであり、
前記制御回路は、前記出力最終段の出力バッファの出力信号を一定の時間遅延して遅延信号を生成する遅延回路を備え、
前記制御回路は、前記第3駆動信号、前記第4駆動信号および前記遅延信号に応じて、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間を検出するものであり、
前記第1駆動信号は、前記プロテクション信号の電圧以上で、かつ、電源電圧以下の信号であり、前記第2駆動信号は、グランド電圧以上で、かつ、前記プロテクション信号の電圧以下の信号であり、前記プロテクション信号、前記第1駆動信号および前記第2駆動信号の電圧は、前記第1PMOS、前記第2PMOS、前記第1NMOSおよび前記第2NMOSのゲート酸化膜耐圧以下の電圧であることを特徴とする出力バッファ回路。 - 前記プロテクション信号生成回路は、電源とグランドとの間に直列に接続された、前記制御信号がゲートに入力される第3PMOS、第3抵抗値の複数の第1抵抗素子および前記制御信号の反転信号である反転制御信号がゲートに入力される第3NMOSを有する第1信号生成回路と、電源とグランドとの間に直列に接続された、前記第3抵抗値よりも高い第4抵抗値の複数の第2抵抗素子を有する第2信号生成回路とを備え、
前記制御信号が第1状態の場合に、前記第3PMOSおよび前記第3NMOSがオン状態となり、前記複数の第1抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧と、前記複数の第2抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧とを合成して前記プロテクション信号を生成するものである請求項1または2に記載の出力バッファ回路。 - 前記プロテクション信号生成回路は、前記制御信号が第2状態の場合に、前記第3PMOSおよび前記第3NMOSがオフ状態となり、前記複数の第2抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するものである請求項3に記載の出力バッファ回路。
- 前記駆動回路は、前記内部回路の第1出力信号を一定の時間遅延して前記第3駆動信号を生成し、さらに、前記第3駆動信号を一定の時間遅延して前記第1駆動信号を生成する、直列に接続された複数個の第1インバータと、前記内部回路の第2出力信号を一定の時間遅延して前記第4駆動信号を生成し、さらに、前記第4駆動信号を一定の時間遅延して前記第2駆動信号を生成する、直列に接続された複数個の第2インバータとを備え、
前記第1インバータおよび前記第2インバータは、それぞれ、電源とグランドとの間に直列に接続された、第4PMOS、第5PMOS、第4NMOSおよび第5NMOSを有し、
前記内部回路のPMOS側およびNMOS側の第1出力信号が、それぞれ、初段の前記第1インバータの第4PMOSおよび第5NMOSのゲートに入力され、
前段の前記第1インバータの第4PMOSと第5PMOSとの間のノードから出力される前記前段の第1インバータのPMOS側の出力信号が、後段の前記第1インバータの第4PMOSのゲートに入力され、
前記前段の第1インバータの第4NMOSと第5NMOSとの間のノードから出力される前記前段の第1インバータのNMOS側の出力信号が、前記後段の第1インバータの第5NMOSのゲートに入力され、
前記プロテクション信号が前記複数の第1インバータの第5PMOSおよび第4NMOSのゲートに入力され、
最終段の前記第1インバータの第4PMOSと第5PMOSとの間のノードから出力される前記最終段の第1インバータのPMOS側の出力信号が前記第1駆動信号として出力され、
前記内部回路のPMOS側およびNMOS側の第2出力信号が、それぞれ、初段の前記第2インバータの第4PMOSおよび第5NMOSのゲートに入力され、
前段の前記第2インバータの第4PMOSと第5PMOSとの間のノードから出力される前記前段の第2インバータのPMOS側の出力信号が、後段の前記第2インバータの第4PMOSのゲートに入力され、
前記前段の第2インバータの第4NMOSと第5NMOSとの間のノードから出力される前記前段の第2インバータのNMOS側の出力信号が、前記後段の第2インバータの第5NMOSのゲートに入力され、
前記プロテクション信号が前記複数の第2インバータの第5PMOSおよび第4NMOSのゲートに入力され、
最終段の前記第2インバータの第4NMOSと第5NMOSとの間のノードから出力される前記最終段の第2インバータのNMOS側の出力信号が前記第2駆動信号として出力される請求項1〜4のいずれか1項に記載の出力バッファ回路。
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