JP6543485B2 - 出力バッファ回路 - Google Patents

Description

本発明は、ＭＯＳトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力する出力バッファ回路に関するものである。

例えば、３．３Ｖ→２．５Ｖ→１．８Ｖのように、半導体集積回路の入出力信号の電圧の低電圧化が進む一方で、半導体集積回路を利用するアプリケーションの中には、入出力信号が、従来のままの電圧、例えば、３．３Ｖの電圧で動作するデバイスも存在する。

ここで、入出力信号の入出力を行う入出力回路において、その動作速度や電流駆動能力などのパフォーマンスを最大化するためには、入出力信号の電圧に応じたゲート酸化膜厚のＭＯＳトランジスタを使用すべきである。しかし、同一端子（ピン）で複数の電圧の入出力信号を扱う必要がある場合などでは、いずれか１種類の電圧に応じたゲート酸化膜厚のＭＯＳトランジスタを選択せざるを得ない。

同一端子で複数の電圧の入出力信号を扱う場合に、例えば、ゲート酸化膜耐圧に応じて、ＭＯＳトランジスタのゲート酸化膜厚を決定する場合、扱う入出力信号の最高電圧以上のゲート酸化膜耐圧となるゲート酸化膜厚のＭＯＳトランジスタを選択することになる。しかし、この場合、最高電圧の入出力信号よりも低い電圧の他の入出力信号を扱う場合に、パフォーマンスが劣化するという問題がある。

その対策として、特許文献１〜４に記載されているように、出力最終段の出力バッファを構成するＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）とＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）との間に、ゲートが一定の電圧に固定されたＰＭＯＳおよびＮＭＯＳを配置することによって、ＭＯＳトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力する出力バッファ回路が提案されている。

図１５は、従来の出力バッファ回路の構成を表す一例の回路図である。同図は、特許文献１〜４に記載された、ＭＯＳトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力する出力バッファ回路の出力最終段の出力バッファ１２を表したものである。出力最終段の出力バッファ１２は、電源とグランドとの間に直列に接続された２つのＰＭＯＳ２０、２２および２つのＮＭＯＳ２４、２６を備えている。

ＰＭＯＳ２０およびＮＭＯＳ２６のゲートには、それぞれ、駆動信号ＰＧおよびＮＧが入力され、ＰＭＯＳ２２およびＮＭＯＳ２４のゲートには、プロテクション信号ＰＲＯが入力される。また、ＰＭＯＳ２２とＮＭＯＳ２４との間のノードから、この出力最終段の出力バッファ１２の出力信号が出力され、パッド（Ｐａｄ）２８に接続されている。

ここで、駆動信号ＰＧは、プロテクション信号ＰＲＯの電圧以上で、かつ、電源電圧ＶＤＤＩＯ以下の信号であり、駆動信号ＮＧは、グランド電圧以上で、かつ、プロテクション信号ＰＲＯの電圧以下の信号である。つまり、ＰＭＯＳ２０、２２およびＮＭＯＳ２４、２６のゲート酸化膜に印加される電圧は、プロテクション信号ＰＲＯの電圧または電源電圧ＶＤＤＩＯ−プロテクション信号ＰＲＯの電圧である。

従って、ＰＭＯＳ２０、２２の間のノードの電圧は、プロテクション信号ＰＲＯの電圧＋ＰＭＯＳ２２のしきい値電圧Ｖｔｈｐ以上で、かつ、電源電圧ＶＤＤＩＯ以下の電圧となり、ＮＭＯＳ２４、２６の間のノードの電圧は、グランド電圧以上で、かつ、プロテクション信号ＰＲＯの電圧−ＮＭＯＳ２４のしきい値電圧Ｖｔｈｎ以下の電圧となる。また、出力信号の電圧は、グランド電圧以上で、かつ、電源電圧ＶＤＤＩＯ以下の電圧となる。

この出力バッファ回路では、プロテクション信号ＰＲＯ、駆動信号ＰＧ、ＮＧの電圧が、ＰＭＯＳ２０、２２およびＮＭＯＳ２４、２６のゲート酸化膜耐圧以下となるように、プロテクション信号ＰＲＯの電圧が設定される。

例えば、電源電圧ＶＤＤＩＯが３．３Ｖ、グランド電圧が０Ｖ、ゲート酸化膜耐圧が１．８Ｖの場合、プロテクション信号ＰＲＯの電圧を、電源電圧ＶＤＤＩＯの１／２の電圧である１．６５Ｖに設定すると、駆動信号ＰＧの電圧は、１．６５Ｖ以上で、３．３Ｖ以下、駆動信号ＮＧの電圧は、０Ｖ以上で、１．６５Ｖ以下となり、全てのＭＯＳトランジスタは、そのゲート酸化膜耐圧以下の電圧の信号で動作する。

続いて、図１６は、従来のプロテクション信号生成回路の構成を表す一例の回路図である。同図に示すプロテクション信号生成回路は、特許文献３の図１３に記載されたものに相当するものであり、電源とグランドとの間に直列に接続された複数の抵抗素子を備えている。プロテクション信号生成回路は、複数の抵抗素子により、電源とグランドとの間の電圧を抵抗分圧してプロテクション信号ＰＲＯの電圧を生成する。

このプロテクション信号生成回路の場合、プロテクション信号ＰＲＯの電圧を生成するために、電源からグランドに向かって流れる定常電流が発生する。プロテクション信号ＰＲＯの電圧は、たとえ半導体チップ上の回路がパワーダウンモードの場合であっても、電源が投入されている限り、常に生成されていなければならないため、この定常電流は１００％消費電力に上乗せされるという問題がある。

この定常電流を低減するために、抵抗素子を高抵抗化することが考えられるが、その場合、プロテクション信号ＰＲＯの供給能力が弱くなり、ノイズの影響を受けやすくなる。ノイズの影響を受けてプロテクション信号ＰＲＯの電圧が変動すると、ＭＯＳトランジスタのＡＣ特性が変動し、出力信号の遅延時間のばらつきやジッタの発生という問題が発生する。また、ゲート酸化膜耐圧を超えてプロテクション信号ＰＲＯの電圧が変動すると、ＭＯＳトランジスタの信頼性に影響が及び、寿命の短縮につながる可能性がある。

また、図１７に示すように、特許文献２の図２には、図１６に示すものとは異なる構成のプロテクション信号生成回路が記載されている。図１７に示すプロテクション信号生成回路は、複数のＭＯＳトランジスタで構成されている。信号ＶＢｎ、ＶＢｐがプロテクション信号に相当する信号である。しかし、このプロテクション信号生成回路も、電源からグランドに向かって定常電流が流れるため、図１６に示すプロテクション信号生成回路と同じ問題が存在する。

特開２００１−１０２９１５号公報 特開２００１−１２７６１５号公報 特開平８−１４８９８８号公報 特開２０１４−２０９７１５号公報

本発明の目的は、上記従来技術の問題点を解消し、ＭＯＳトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力する出力バッファ回路の消費電力を低減することにある。

上記目的を達成するために、本発明は、電源とグランドとの間に直列に接続された、第１駆動信号がゲートに入力された第１ＰＭＯＳ、プロテクション信号がゲートに入力された第２ＰＭＯＳおよび第１ＮＭＯＳ、第２駆動信号がゲートに入力された第２ＮＭＯＳを有し、前記第２ＰＭＯＳと前記第１ＮＭＯＳとの間のノードから出力される出力信号が出力ピンに接続された出力最終段の出力バッファと、
内部回路の出力信号に応じて、前記第１駆動信号および前記第２駆動信号を生成する駆動回路と、
電源とグランドとの間に直列に接続された、制御信号が第１状態の場合に第１抵抗値となり、前記制御信号が第２状態の場合に前記第１抵抗値よりも高い第２抵抗値となる複数の可変抵抗により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するプロテクション信号生成回路と、
前記出力最終段の出力バッファの出力信号の変化を検出して、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、前記第１状態となり、前記第１状態の期間以外の期間、前記第２状態となる前記制御信号を生成する制御回路とを備え、
前記駆動回路は、前記内部回路の出力信号を一定の時間遅延して第３駆動信号および第４駆動信号を生成し、さらに、前記第３駆動信号および前記第４駆動信号を一定の時間遅延して前記第１駆動信号および前記第２駆動信号を生成するものであり、
前記制御回路は、前記第３駆動信号、前記第４駆動信号および前記出力最終段の出力バッファの出力信号に応じて、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間を検出するものであり、
前記第１駆動信号は、前記プロテクション信号の電圧以上で、かつ、電源電圧以下の信号であり、前記第２駆動信号は、グランド電圧以上で、かつ、前記プロテクション信号の電圧以下の信号であり、前記プロテクション信号、前記第１駆動信号および前記第２駆動信号の電圧は、前記第１ＰＭＯＳ、前記第２ＰＭＯＳ、前記第１ＮＭＯＳおよび前記第２ＮＭＯＳのゲート酸化膜耐圧以下の電圧であることを特徴とする出力バッファ回路を提供するものである。
また、本発明は、電源とグランドとの間に直列に接続された、第１駆動信号がゲートに入力された第１ＰＭＯＳ、プロテクション信号がゲートに入力された第２ＰＭＯＳおよび第１ＮＭＯＳ、第２駆動信号がゲートに入力された第２ＮＭＯＳを有し、前記第２ＰＭＯＳと前記第１ＮＭＯＳとの間のノードから出力される出力信号が出力ピンに接続された出力最終段の出力バッファと、
内部回路の出力信号に応じて、前記第１駆動信号および前記第２駆動信号を生成する駆動回路と、
電源とグランドとの間に直列に接続された、制御信号が第１状態の場合に第１抵抗値となり、前記制御信号が第２状態の場合に前記第１抵抗値よりも高い第２抵抗値となる複数の可変抵抗により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するプロテクション信号生成回路と、
前記出力最終段の出力バッファの出力信号の変化を検出して、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、前記第１状態となり、前記第１状態の期間以外の期間、前記第２状態となる前記制御信号を生成する制御回路とを備え、
前記駆動回路は、前記内部回路の出力信号を一定の時間遅延して第３駆動信号および第４駆動信号を生成し、さらに、前記第３駆動信号および前記第４駆動信号を一定の時間遅延して前記第１駆動信号および前記第２駆動信号を生成するものであり、
前記制御回路は、前記出力最終段の出力バッファの出力信号を一定の時間遅延して遅延信号を生成する遅延回路を備え、
前記制御回路は、前記第３駆動信号、前記第４駆動信号および前記遅延信号に応じて、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間を検出するものであり、
前記第１駆動信号は、前記プロテクション信号の電圧以上で、かつ、電源電圧以下の信号であり、前記第２駆動信号は、グランド電圧以上で、かつ、前記プロテクション信号の電圧以下の信号であり、前記プロテクション信号、前記第１駆動信号および前記第２駆動信号の電圧は、前記第１ＰＭＯＳ、前記第２ＰＭＯＳ、前記第１ＮＭＯＳおよび前記第２ＮＭＯＳのゲート酸化膜耐圧以下の電圧であることを特徴とする出力バッファ回路を提供する。

ここで、前記プロテクション信号生成回路は、電源とグランドとの間に直列に接続された、前記制御信号がゲートに入力される第３ＰＭＯＳ、第３抵抗値の複数の第１抵抗素子および前記制御信号の反転信号である反転制御信号がゲートに入力される第３ＮＭＯＳを有する第１信号生成回路と、電源とグランドとの間に直列に接続された、前記第３抵抗値よりも高い第４抵抗値の複数の第２抵抗素子を有する第２信号生成回路とを備え、
前記制御信号が第１状態の場合に、前記第３ＰＭＯＳおよび前記第３ＮＭＯＳがオン状態となり、前記複数の第１抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧と、前記複数の第２抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧とを合成して前記プロテクション信号を生成するものであることが好ましい。

また、前記プロテクション信号生成回路は、前記制御信号が第２状態の場合に、前記第３ＰＭＯＳおよび前記第３ＮＭＯＳがオフ状態となり、前記複数の第２抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するものであることが好ましい。

また、前記駆動回路は、前記内部回路の第１出力信号を一定の時間遅延して前記第３駆動信号を生成し、さらに、前記第３駆動信号を一定の時間遅延して前記第１駆動信号を生成する、直列に接続された複数個の第１インバータと、前記内部回路の第２出力信号を一定の時間遅延して前記第４駆動信号を生成し、さらに、前記第４駆動信号を一定の時間遅延して前記第２駆動信号を生成する、直列に接続された複数個の第２インバータとを備え、
前記第１インバータおよび前記第２インバータは、それぞれ、電源とグランドとの間に直列に接続された、第４ＰＭＯＳ、第５ＰＭＯＳ、第４ＮＭＯＳおよび第５ＮＭＯＳを有し、
前記内部回路のＰＭＯＳ側およびＮＭＯＳ側の第１出力信号が、それぞれ、初段の前記第１インバータの第４ＰＭＯＳおよび第５ＮＭＯＳのゲートに入力され、
前段の前記第１インバータの第４ＰＭＯＳと第５ＰＭＯＳとの間のノードから出力される前記前段の第１インバータのＰＭＯＳ側の出力信号が、後段の前記第１インバータの第４ＰＭＯＳのゲートに入力され、
前記前段の第１インバータの第４ＮＭＯＳと第５ＮＭＯＳとの間のノードから出力される前記前段の第１インバータのＮＭＯＳ側の出力信号が、前記後段の第１インバータの第５ＮＭＯＳのゲートに入力され、
前記プロテクション信号が前記複数の第１インバータの第５ＰＭＯＳおよび第４ＮＭＯＳのゲートに入力され、
最終段の前記第１インバータの第４ＰＭＯＳと第５ＰＭＯＳとの間のノードから出力される前記最終段の第１インバータのＰＭＯＳ側の出力信号が前記第１駆動信号として出力され、
前記内部回路のＰＭＯＳ側およびＮＭＯＳ側の第２出力信号が、それぞれ、初段の前記第２インバータの第４ＰＭＯＳおよび第５ＮＭＯＳのゲートに入力され、
前段の前記第２インバータの第４ＰＭＯＳと第５ＰＭＯＳとの間のノードから出力される前記前段の第２インバータのＰＭＯＳ側の出力信号が、後段の前記第２インバータの第４ＰＭＯＳのゲートに入力され、
前記前段の第２インバータの第４ＮＭＯＳと第５ＮＭＯＳとの間のノードから出力される前記前段の第２インバータのＮＭＯＳ側の出力信号が、前記後段の第２インバータの第５ＮＭＯＳのゲートに入力され、
前記プロテクション信号が前記複数の第２インバータの第５ＰＭＯＳおよび第４ＮＭＯＳのゲートに入力され、
最終段の前記第２インバータの第４ＮＭＯＳと第５ＮＭＯＳとの間のノードから出力される前記最終段の第２インバータのＮＭＯＳ側の出力信号が前記第２駆動信号として出力されることが好ましい。

本発明によれば、出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、プロテクション信号生成回路の可変抵抗が低抵抗となるように制御することにより、この期間におけるノイズ耐性を向上させることができる。一方、これ以外の期間では、可変抵抗が高抵抗となるように制御することにより、可変抵抗に流れる定常電流を減らし、消費電力を低減することができる。

本発明の出力バッファ回路の構成を表す一実施形態の回路図である。 図１に示すプロテクション信号生成回路の構成を表す一例の概念図である。 図２に示すプロテクション信号生成回路の構成を表す一例の回路図である。 図１に示す制御回路の構成を表す一例の回路図である。 図１〜図４に示す出力バッファ回路の動作を表す一例のタイミングチャートである。 図１〜図４に示す出力バッファ回路の動作を表す一例のタイミングチャートである。 出力最終段の出力バッファにおけるプロテクション信号とパッド間の寄生容量を表す一例の概念図である。 （Ａ）は、出力最終段の出力バッファの出力信号の変化、（Ｂ）は、プロテクション信号に発生するノイズ、（Ｃ）は、プロテクション信号生成回路の消費電力を表す一例のタイミングチャートである。 （Ａ）および（Ｂ）は、それぞれ、直列に接続された２つのインバータの等価回路レベルおよびトランジスタレベルの構成を表す一例の回路図である。 図９（Ｂ）に示す２つのインバータの動作を表す一例のタイミングチャートである。 図１に示す駆動回路のトランジスタレベルの構成を表す一例の回路図である。 図３に示すプロテクション信号生成回路のトランジスタレベルの構成を表す一例の回路図である。 図４に示す遅延回路のトランジスタレベルの構成を表す一例の回路図である。 図４に示す制御回路の遅延回路以外の回路のトランジスタレベルの構成を表す一例の回路図である。 従来の出力バッファ回路の構成を表す一例の回路図である。 従来のプロテクション信号生成回路の構成を表す一例の回路図である。 従来のプロテクション信号生成回路の構成を表す一例の回路図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力バッファ回路を詳細に説明する。

図１は、本発明の出力バッファ回路の構成を表す一実施形態の回路図である。同図に示す出力バッファ回路１０は、ＭＯＳトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力するものであり、出力最終段の出力バッファ１２と、出力最終段の出力バッファ１２の駆動回路１４と、プロテクション信号生成回路１６と、プロテクション信号生成回路１６の制御回路１８とを備えている。

出力最終段の出力バッファ１２は、電源とグランドとの間に直列に接続された２つのＰＭＯＳ２０、２２および２つのＮＭＯＳ２４、２６を備えている。
ＰＭＯＳ２０およびＮＭＯＳ２６のゲートには、それぞれ、駆動回路１４から駆動信号ＰＧ、ＮＧが入力され、ＰＭＯＳ２２およびＮＭＯＳ２４のゲートには、プロテクション信号生成回路１６からプロテクション信号ＰＲＯが入力される。また、ＰＭＯＳ２２とＮＭＯＳ２４との間のノードから、この出力最終段の出力バッファ１２の出力信号が出力され、パッド（Ｐａｄ）２８に接続されている。

ここで、駆動信号ＰＧは、プロテクション信号ＰＲＯの電圧以上で、かつ、電源電圧ＶＤＤＩＯ以下の信号であり、駆動信号ＮＧは、グランド電圧以上で、かつ、プロテクション信号ＰＲＯの電圧以下の信号である。また、プロテクション信号ＰＲＯおよび駆動信号ＰＧ、ＮＧの電圧は、ＰＭＯＳ２０、２２およびＮＭＯＳ２４、２６のゲート酸化膜耐圧以下の電圧に設定される。

駆動回路１４は、内部信号Ａに応じて動作する内部回路４２の出力信号に応じて、出力最終段の出力バッファ１２を駆動する駆動信号ＰＧ、ＮＧを生成するものであり、駆動信号ＰＧを生成する、直列に接続された３個のインバータ３０、３２、３４と、駆動信号ＮＧを生成する、直列に接続された３個のインバータ３６、３８、４０とを備えている。
インバータ３０、３６には、内部回路４２の出力信号が入力される。また、インバータ３４、４０からは、それぞれ、駆動信号ＰＧ、ＮＧが出力される。

本実施形態の場合、駆動回路１４は、内部回路４２の出力信号を反転し、かつ、タイミング調整のために一定の時間遅延して駆動信号ＰＧ、ＮＧを生成する遅延回路である。初段のインバータ３０、３６の出力信号ＰＧ’、ＮＧ’は、それぞれ、最終段の出力信号である駆動信号ＰＧ、ＮＧと同じ論理の信号であるが、出力信号ＰＧ’、ＮＧ’は、駆動信号ＰＧ、ＮＧよりも変化するタイミングが早い信号となる。

図２は、図１に示すプロテクション信号生成回路の構成を表す一例の概念図である。同図に示すプロテクション信号生成回路１６は、電源とグランドとの間に直列に接続された、４つの可変抵抗４４、４６、４８、５０を備えている。
プロテクション信号生成回路１６には、制御回路１８から制御信号ＥＮが入力される。また、可変抵抗４６、４８の間のノードから、プロテクション信号ＰＲＯが出力される。

プロテクション信号生成回路１６は、４つの可変抵抗４４、４６、４８、５０により、電源とグランドとの間の電圧を抵抗分圧してプロテクション信号ＰＲＯの電圧を生成するものである。４つの可変抵抗４４、４６、４８、５０は、制御信号ＥＮが第１状態の場合に第１抵抗値（低抵抗）となり、第２状態の場合に第１抵抗値よりも高い第２抵抗値（高抵抗）となる。

図３は、図２に示すプロテクション信号生成回路の構成を表す一例の回路図である。同図に示すプロテクション信号生成回路１６は、第１信号生成回路５２と、第２信号生成回路５４とを備えている。

第１信号生成回路５２は、電源とグランドとの間に直列に接続された、ＰＭＯＳ５６、４つの抵抗素子５８、６０、６２、６４およびＮＭＯＳ６６を備えている。
４つの抵抗素子５８、６０、６２、６４は、例えば、同じ抵抗値のものである。

第２信号生成回路５４は、電源とグランドとの間に直列に接続された４つの抵抗素子６８、７０、７２、７４を備えている。
４つの抵抗素子６８、７０、７２、７４は、例えば、同じ抵抗値で、かつ、第１信号生成回路５２の４つの抵抗素子５８、６０、６２、６４よりも抵抗値が高いものである。

プロテクション信号生成回路１６では、制御信号ＥＮが第１状態、この例では、制御信号ＥＮがハイレベル、その反転信号である反転制御信号ＥＮＢがローレベルの場合に、ＰＭＯＳ５６およびＮＭＯＳ６６がオン状態となり、第１信号生成回路５２の４つの抵抗素子５８、６０、６２、６４により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧と、第２信号生成回路５４の４つの抵抗素子６８、７０、７２、７４により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧とが合成されてプロテクション信号ＰＲＯの電圧が生成される。

この場合、低抵抗の第１信号生成回路５２の４つの抵抗素子５８、６０、６２、６４に大きな電流が流れ、プロテクション信号ＰＲＯの駆動能力が大きくなるため、ノイズ等の影響を受けてプロテクション信号ＰＲＯの電圧が変動することを防止することができる。

また、制御信号ＥＮが第２状態、この例では、制御信号ＥＮがローレベル、反転制御信号ＥＮＢがハイレベルの場合に、ＰＭＯＳ５６およびＮＭＯＳ６６がオフ状態となり、第１信号生成回路５２は、第２信号生成回路５４から電気的に切り離されるため、第２信号生成回路５４の４つの抵抗素子６８、７０、７２、７４により、電源とグランドとの間の電圧を抵抗分圧してプロテクション信号ＰＲＯの電圧が生成される。

この場合、プロテクション信号ＰＲＯの駆動能力は小さくなるが、高抵抗の第２信号生成回路５４の４つの抵抗素子５８、６０、６２、６４に小さな電流しか流れないため、プロテクション信号生成回路１６の消費電力を削減することができる。

図４は、図１に示す制御回路の構成を表す一例の回路図である。同図に示す制御回路１８は、出力最終段の出力バッファ１２の出力信号の変化（ローレベルからハイレベルへの立ち上がり、および、ハイレベルからローレベルへの立ち下がり）を検出して、プロテクション信号生成回路１６の抵抗値を制御する制御信号ＥＮを出力するものであり、遅延回路７６と、ＮＯＲ回路７８と、ＡＮＤ回路８０と、ＮＯＲ回路８２と、インバータ８４とを備えている。

遅延回路７６は、出力最終段の出力バッファ１２の出力信号を一定の時間遅延して遅延信号ＰＡＤＤＥＬを生成するものである。

ＮＯＲ回路７８には、駆動回路１４から駆動信号ＰＧ（または、信号ＰＧ’）および遅延回路７６から遅延信号ＰＡＤＤＥＬが入力され、ＮＯＲ回路７８からは検出信号ＥＮ＿ＲＩＳＥが出力される。
ＮＯＲ回路７８は、出力最終段の出力バッファ１２の出力信号の立ち上がりを検出するものである。この例では、出力最終段の出力バッファ１２の出力信号の立ち上がりが検出された場合に、検出信号ＥＮ＿ＲＩＳＥがハイレベルとなる。

ＡＮＤ回路８０には、駆動回路１４から駆動信号ＮＧ（または、信号ＮＧ’）および遅延回路７６から遅延信号ＰＡＤＤＥＬが入力され、ＡＮＤ回路８０からは検出信号ＥＮ＿ＦＡＬＬが出力される。
ＡＮＤ回路８０は、出力最終段の出力バッファ１２の出力信号の立ち下がりを検出するものである。この例では、出力最終段の出力バッファ１２の出力信号の立ち下がりが検出された場合に、検出信号ＥＮ＿ＦＡＬＬがハイレベルとなる。

ＮＯＲ回路８２には、ＮＯＲ回路７８から出力される検出信号ＥＮ＿ＲＩＳＥおよびＡＮＤ回路８０から出力される検出信号ＥＮ＿ＦＡＬＬが入力され、ＮＯＲ回路８２からは反転制御信号ＥＮＢが出力される。
ＮＯＲ回路８２は、検出信号ＥＮ＿ＲＩＳＥ、ＥＮ＿ＦＡＬＬを合成して反転制御信号ＥＮＢを生成するものである。この例では、出力最終段の出力バッファ１２の出力信号が変化する期間を含む一定の期間、反転制御信号ＥＮＢがローレベルとなる。

インバータ８４には、ＮＯＲ回路８２から出力される反転制御信号ＥＮＢが入力され、インバータ８４からは、反転制御信号ＥＮＢが反転された制御信号ＥＮが出力される。

制御回路１８では、駆動信号ＰＧ、ＮＧ（または、信号ＰＧ’、ＮＧ’）および出力最終段の出力バッファ１２の出力信号に応じて、出力最終段の出力バッファ１２の出力信号が変化する期間が検出され、出力最終段の出力バッファ１２の出力信号が変化する期間を含む一定の期間、第１状態の制御信号ＥＮが生成される。また、第１状態の期間以外の期間では、第２状態の制御信号ＥＮが生成される。

なお、制御回路１８は、出力最終段の出力バッファ１２の出力信号が変化する期間を含む一定の期間を検出するために、信号の遷移時間や遅延時間を考慮し、同一論理の異なるノードの信号、例えば、駆動信号ＰＧ、ＮＧの代わりに、信号ＰＧ’、ＮＧ’を使用したり、出力最終段の出力バッファ１２の出力信号が遅延回路７６により遅延された遅延信号ＰＡＤＤＥＬを使用したりすることでタイミング調整を行ってもよい。

例えば、出力最終段の出力バッファ１２の出力信号が変化する期間を含む一定の期間の開始タイミングを早めるために、駆動信号ＰＧ、ＮＧの代わりに、駆動信号ＰＧ、ＮＧよりも早く変化する信号ＰＧ’、ＮＧ’を使用することができる。つまり、信号ＰＧ’、ＮＧ’および遅延信号ＰＡＤＤＥＬに応じて、出力最終段の出力バッファ１２の出力信号が変化する期間を含む一定の期間を検出してもよい。

また、終了タイミングが早くしても問題ない場合には、遅延信号ＰＡＤＤＥＬの代わりに、遅延信号ＰＡＤＤＥＬよりも早く変化する出力最終段の出力バッファ１２の出力信号をそのまま使用することができる。つまり、駆動信号ＰＧ、ＮＧおよび出力最終段の出力バッファ１２の出力信号に応じて、出力最終段の出力バッファ１２の出力信号が変化する期間を含む一定の期間を検出してもよい。

さらに、両者を組み合わせて、信号ＰＧ’、ＮＧ’および出力最終段の出力バッファ１２の出力信号に応じて、出力最終段の出力バッファ１２の出力信号が変化する期間を含む一定の期間を検出してもよい。

次に、図５および図６に示すタイミングチャートを参照して、出力バッファ回路１０の動作を説明する。図５および図６は、制御回路１８のＮＯＲ回路７８に信号ＰＧ’が入力され、ＡＮＤ回路８０に信号ＮＧ’が入力される場合の例である。

図５に示すように、内部回路４２に入力される信号Ａがローレベルからハイレベルに変化すると、内部回路４２の出力信号も、ローレベルからハイレベルに変化するものとする。これに応じて、駆動回路１４の初段のインバータ３０、３６の出力信号ＰＧ’、ＮＧ’はハイレベルからローレベルに変化し、一定の時間の後に、最終段のインバータ３４、４０から出力される駆動信号ＰＧ、ＮＧもハイレベルからローレベルに変化する。

駆動信号ＰＧ、ＮＧがハイレベルからローレベルに変化すると、出力最終段の出力バッファ１２のＰＭＯＳ２０がオン状態、ＮＭＯＳ２６がオフ状態となり、その出力信号は、ローレベルからハイレベルに変化する。

出力最終段の出力バッファ１２の出力信号は、制御回路１８の遅延回路７６により遅延され、遅延回路７６から出力される遅延信号ＰＡＤＤＥＬは、一定の時間の後にローレベルからハイレベルに変化する。

従って、ＮＯＲ回路７８から出力される検出信号ＥＮ＿ＲＩＳＥは、出力信号ＰＧ’および遅延信号ＰＡＤＤＥＬがローレベルの期間、ハイレベルに変化する。一方、ＡＮＤ回路８０から出力される検出信号ＥＮ＿ＦＡＬＬは、ローレベルを維持する。検出信号ＥＮ＿ＲＩＳＥは、ＮＯＲ回路８２により反転されて、反転制御信号ＥＮＢはローレベルとなり、反転制御信号ＥＮＢはインバータ８４により反転されて、制御信号ＥＮはハイレベル、つまり、第１状態となる。

一方、図６に示すように、信号Ａがハイレベルからローレベルに変化すると、内部信号の出力信号も、ハイレベルからローレベルに変化するものとする。これに応じて、駆動回路の初段のインバータ３０、３６の出力信号ＰＧ’、ＮＧ’はローレベルからハイレベルに変化し、一定の時間の後に、最終段のインバータ３４、４０から出力される駆動信号ＰＧ、ＮＧもローレベルからハイレベルに変化する。

駆動信号ＰＧ、ＮＧがローレベルからハイレベルに変化すると、出力最終段の出力バッファ１２のＰＭＯＳ２０がオフ状態、ＮＭＯＳ２６がオン状態となり、その出力信号は、ハイレベルからローレベルに変化する。

出力最終段の出力バッファ１２の出力信号は、制御回路１８の遅延回路７６により遅延され、遅延回路７６から出力される遅延信号ＰＡＤＤＥＬは、一定の時間の後にハイレベルからローレベルに変化する。

従って、ＡＮＤ回路８０から出力される検出信号ＥＮ＿ＦＡＬＬは、出力信号ＮＧ’および遅延信号ＰＡＤＤＥＬがハイレベルの期間、ハイレベルに変化する。一方、ＮＯＲ回路７８から出力される検出信号ＥＮ＿ＲＩＳＥは、ローレベルを維持する。検出信号ＥＮ＿ＦＡＬＬは、ＮＯＲ回路８２により反転されて、反転制御信号ＥＮＢはローレベルとなり、反転制御信号ＥＮＢはインバータ８４により反転されて、制御信号ＥＮはハイレベル、つまり、第１状態となる。

プロテクション信号ＰＲＯの電圧は、電源が投入されている間、常に生成され続けなければならないが、プロテクション信号ＰＲＯの供給能力は、常にノイズ耐性を確保するための或る一定レベルを保ち続ける必要はない。ノイズ耐性を確保する必要があるのは、ノイズが発生する可能性がある期間のみで、それ以外の期間では、ＤＣ的に正しいプロテクション信号ＰＲＯを生成するに足る供給能力があればよい。

従って、制御信号ＥＮに応じて、ノイズが発生する可能性がある期間では、プロテクション信号生成回路１６の４つの可変抵抗４４、４６、４８、５０が低抵抗に、それ以外の期間では高抵抗になるように制御する。制御信号ＥＮは、例えば、半導体チップ内のパワーダウンモード制御信号を転用してＤＣ的に制御してもよいが、プロテクション信号ＰＲＯの供給先である出力最終段の出力バッファ１２の出力信号の変化を検知してダイナミックに制御する方がより効果的である。

次に、出力バッファ回路１０において、プロテクション信号ＰＲＯにノイズが発生するメカニズム、および、ノイズ耐性の確保が必要な期間について説明する。

出力最終段の出力バッファ１２のＭＯＳトランジスタは、入出力バッファ回路の中で最大のトランジスタであり、図７に示すように、ＰＭＯＳ２２およびＮＭＯＳ２４のゲート−ドレイン間、つまり、プロテクション信号ＰＲＯとパッドとの間には大きな寄生容量１１４が存在する。この巨大なＭＯＳトランジスタに寄生するゲート−ドレイン間の寄生容量１１４により、プロテクション信号ＰＲＯにノイズが発生する。

図８（Ａ）に示すように、出力最終段の出力バッファ１２の出力信号（パッド）が、ローレベルからハイレベル、または、ハイレベルからローレベルに遷移する際に、プロテクション信号ＰＲＯとパッドとの間の寄生容量１１４により、出力最終段の出力バッファ１２の出力信号の電圧遷移がプロテクション信号ＰＲＯに伝わり、同図（Ｂ）に示すように、プロテクション信号ＰＲＯにノイズが発生する。つまり、出力最終段の出力バッファ１２の出力信号が変化する期間、ノイズ耐性を確保する必要がある。

本実施形態の出力バッファ回路１０では、出力最終段の出力バッファ１２の出力信号が変化する期間を含む一定の期間、プロテクション信号生成回路１６の可変抵抗４４、４６、４８、５０が低抵抗となるように制御することにより、同図（Ｃ）に示すように、この期間におけるノイズ耐性を向上させることができる。一方、これ以外の期間では、可変抵抗４４、４６、４８、５０が高抵抗となるように制御することにより、可変抵抗４４、４６、４８、５０に流れる定常電流を減らし、消費電力を低減することができる。

なお、図１、図３、図４では、駆動回路１４、プロテクション信号生成回路１６、制御回路１８の等価回路レベルの回路図を示しているが、実際には、これらの回路も、ＭＯＳトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力する。
これらの回路について説明する前に、ＭＯＳトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力する回路として、２つのインバータが直列に接続された回路を例に挙げて説明する。

図９（Ａ）および（Ｂ）は、それぞれ、直列に接続された２つのインバータの等価回路レベルおよびトランジスタレベルの構成を表す一例の回路図である。
同図（Ａ）に示すように、前段のインバータ８６には信号Ａが入力され、前段のインバータ８６からは信号ＹＢが出力される。信号ＹＢは後段のインバータ８８に入力され、後段のインバータ８８からは信号Ｙが出力される。
同図（Ｂ）に示すように、各々のインバータ８６、８８は、図１に示す出力最終段の出力バッファ１２と同様の構成のものであり、電源とグランドとの間に直列に接続された２つのＰＭＯＳ９０、９２と、２つのＮＭＯＳ９４、９６とを備えている。

同図（Ａ）に示す、前段のインバータ８６に入力される信号Ａとして、同図（Ｂ）に示すように、それぞれ、ＰＭＯＳ側の信号Ａ＿ＰおよびＮＭＯＳ側の信号Ａ＿Ｎが、前段のインバータ８６のＰＭＯＳ９０およびＮＭＯＳ９６のゲートに入力される。また、同図（Ｂ）に示すように、インバータ８６、８８のＰＭＯＳ９２およびＮＭＯＳ９４のゲートには、プロテクション信号ＰＲＯが入力される。

同図（Ａ）に示す、前段のインバータ８６から出力される信号ＹＢとして、同図（Ｂ）に示すように、それぞれ、前段のインバータ８６のＰＭＯＳ９０、９２の間のノードからＰＭＯＳ側の信号ＹＢ＿Ｐ、ＮＭＯＳ９４、９６の間のノードからＮＭＯＳ側の信号ＹＢ＿Ｎが出力される。

信号ＹＢ＿Ｐ、ＹＢ＿Ｎは、同図（Ｂ）に示すように、それぞれ、後段のインバータ８８のＰＭＯＳ９０およびＮＭＯＳ９６のゲートに入力される。同様に、同図（Ａ）に示す、後段のインバータ８８から出力される信号Ｙとして、同図（Ｂ）に示すように、後段のインバータ８８のＰＭＯＳ９０、９２の間のノードからＰＭＯＳ側の信号Ｙ＿Ｐ、ＮＭＯＳ９４、９６の間のノードからＮＭＯＳ側の信号Ｙ＿Ｎが出力される。

図１０は、図９（Ｂ）に示す２つのインバータの動作を表す一例のタイミングチャートである。同図に示すように、ＰＭＯＳ側の信号Ａ＿Ｐ、ＹＢ＿Ｐ、Ｙ＿Ｐは、プロテクション信号ＰＲＯの電圧＋ＰＭＯＳのしきい値電圧Ｖｔｈｐ以上で、かつ、電源電圧ＶＤＤＩＯ以下の信号である。また、ＮＭＯＳ側の信号Ａ＿Ｎ、ＹＢ＿Ｎ、Ｙ＿Ｎは、グランド電圧以上で、かつ、プロテクション信号ＰＲＯの電圧−ＮＭＯＳのしきい値電圧Ｖｔｈｎ以下の信号である。

このように、ＭＯＳトランジスタのゲート酸化膜耐圧を超える電圧の出力信号を出力する回路では、電圧の異なるＰＭＯＳ側およびＮＭＯＳ側の信号に応じて、それぞれＰＭＯＳおよびＮＭＯＳの動作が制御される。

以下、図１に示す駆動回路１４、プロテクション信号生成回路１６、制御回路１８について説明する。

図１１は、図１に示す駆動回路のトランジスタレベルの構成を表す一例の回路図である。同図に示す駆動回路１４のインバータ３０、３２，３４は、図９（Ｂ）に示すインバータ８６、８８と同様の構成のものであり、それぞれ、電源とグランドとの間に直列に接続された２つのＰＭＯＳ９０、９２と、２つのＮＭＯＳ９４、９６とを備えている。

初段のインバータ３０のＰＭＯＳ９０およびＮＭＯＳ９６には、それぞれ、内部回路４２からＰＭＯＳ側およびＮＭＯＳ側の信号が入力される。前段のインバータ３０、３２から出力されるＰＭＯＳ側およびＮＭＯＳ側の信号が、それぞれ、後段のインバータ３２、３４のＰＭＯＳ９０およびＮＭＯＳ９６のゲートに入力され、インバータ３０、３２、３４のＰＭＯＳ９２およびＮＭＯＳ９４のゲートには、プロテクション信号ＰＲＯが入力される。そして、最終段のインバータ３４のＰＭＯＳ９０、９２の間のノードからＰＭＯＳ側の駆動信号ＰＧが出力される。

インバータ３６、３８、４０についても同様の構成であり、最終段のインバータ４０のＮＭＯＳ９４、９６の間のノードからＮＭＯＳ側の駆動信号ＮＧが出力される。

図１２は、図３に示すプロテクション信号生成回路のトランジスタレベルの構成を表す一例の回路図である。同図に示すプロテクション信号生成回路１６は、図３に示すプロテクション信号生成回路１６と同様の構成のものである。
第１信号生成回路５２のＰＭＯＳ５６およびＮＭＯＳ６６のゲートには、それぞれ、制御回路１８からＰＭＯＳ側の反転制御信号ＥＮＢ＿ＰおよびＮＭＯＳ側の制御信号ＥＮ＿Ｎが入力される。

続いて、図１３は、図４に示す遅延回路のトランジスタレベルの構成を表す一例の回路図である。同図に示す遅延回路７６は、入力段のＰＭＯＳ９８およびＮＭＯＳ１００と、直列に接続された４つのインバータ１０２、１０４、１０６、１０８とを備えている。４つのインバータ１０２、１０４、１０６、１０８は、図９（Ｂ）に示すインバータ８６、８８と同様の構成のものであり、それぞれ、電源とグランドとの間に直列に接続された２つのＰＭＯＳ９０、９２と、２つのＮＭＯＳ９４、９６とを備えている。

入力段のＰＭＯＳ９８およびＮＭＯＳ１００は、出力最終段の出力バッファ１２の出力信号の電圧を制限するものであり、出力最終段の出力バッファ１２の出力信号（パッド）と、初段のインバータ１０２のＰＭＯＳ９０およびＮＭＯＳ９６のゲートとの間に接続されている。また、入力段のＰＭＯＳ９８およびＮＭＯＳ１００のゲートには、プロテクション信号ＰＲＯが入力される。

入力段のＰＭＯＳ９８は、出力最終段の出力バッファ１２の出力信号の電圧が、プロテクション信号ＰＲＯの電圧＋ＰＭＯＳのしきい値電圧Ｖｔｈｐ以上で、かつ、電源電圧ＶＤＤＩＯ以下の場合にオン状態となる。また、入力段のＮＭＯＳ１００は、出力最終段の出力バッファ１２の出力信号の電圧が、グランド電圧以上で、かつ、プロテクション信号ＰＲＯの電圧−ＮＭＯＳのしきい値電圧Ｖｔｈｎ以下の場合にオン状態となる。

つまり、出力最終段の出力バッファ１２の出力信号は、入力段のＰＭＯＳ９８により、プロテクション信号ＰＲＯの電圧＋ＰＭＯＳのしきい値電圧Ｖｔｈｐ以上で、かつ、電源電圧ＶＤＤＩＯ以下のＰＭＯＳ側の信号に制限され、入力段のＮＭＯＳ１００により、グランド電圧以上で、かつ、プロテクション信号ＰＲＯの電圧−ＮＭＯＳのしきい値電圧Ｖｔｈｎ以下のＮＭＯＳ側の信号に制限される。

初段のインバータのＰＭＯＳ９０およびＮＭＯＳ９６には、それぞれ、入力段のＰＭＯＳ９８およびＮＭＯＳ１００により電圧が制限されたＰＭＯＳ側およびＮＭＯＳ側の信号が入力される。前段のインバータ１０２、１０４、１０６から出力されるＰＭＯＳ側およびＮＭＯＳ側の信号が、それぞれ、後段のインバータ１０４、１０６、１０８のＰＭＯＳ９０およびＮＭＯＳ９６のゲートに入力され、インバータ１０２、１０４、１０６、１０８のＰＭＯＳ９２およびＮＭＯＳ９４のゲートには、プロテクション信号ＰＲＯが入力される。そして、遅延信号ＰＡＤＤＥＬとして、最終段のインバータのＰＭＯＳ９０、９２の間のノードからＰＭＯＳ側の遅延信号ＰＡＤＤＥＬ＿Ｐ、ＮＭＯＳ９４、９６の間のノードからＮＭＯＳ側の遅延信号ＰＡＤＤＥＬ＿Ｎが出力される。

続いて、図１４は、図４に示す制御回路の遅延回路以外の回路のトランジスタレベルの構成を表す一例の回路図である。
同図に示すＮＯＲ回路７８は、電源とグランドとの間に直列に接続されたＰＭＯＳ９０Ａ、９０Ｂ、９２と、ＮＭＯＳ９４、９６Ａと、ＮＭＯＳ９４とグランドとの間に接続されたＮＭＯＳ９６Ｂとを備えている。

ＮＯＲ回路７８のＰＭＯＳ９０ＡおよびＮＭＯＳ９６Ａのゲートには、それぞれ、遅延回路７６からＰＭＯＳ側およびＮＭＯＳ側の遅延信号ＰＡＤＤＥＬ＿Ｐ、ＰＡＤＤＥＬ＿Ｎが入力される。ＰＭＯＳ９０ＢおよびＮＭＯＳ９６Ｂのゲートには、それぞれ、駆動回路１４からＰＭＯＳ側の駆動信号ＰＧ（または、信号ＰＧ’）およびそのＮＭＯＳ側の駆動信号ＰＧ＿Ｎ（または、信号ＰＧ＿Ｎ’）が入力される。そして、検出信号ＥＮ＿ＲＩＳＥとして、ＰＭＯＳ９０Ｂ、９２の間のノードからＰＭＯＳ側の検出信号ＥＮＲＩＳＥ＿Ｐ、ＮＭＯＳ９４とＮＭＯＳ９６Ａ、９６Ｂとの間のノードからＮＭＯＳ側の検出信号ＥＮＲＩＳＥ＿Ｎが出力される。

ＡＮＤ回路８０は、ＮＡＮＤ回路１１０と、インバータ１１２とを備えている。ＮＡＮＤ回路１１０は、電源とグランドとの間に直列に接続されたＰＭＯＳ９０Ａ、９２と、ＮＭＯＳ９４、９６Ｂ、９６Ａと、電源とＰＭＯＳ９２との間に接続されたＰＭＯＳ９０Ｂとを備えている。また、インバータ１１２は、図９（Ｂ）に示すインバータ８６、８８と同様の構成のものであり、電源とグランドとの間に直列に接続された２つのＰＭＯＳ９０、９２と、２つのＮＭＯＳ９４、９６とを備えている。

ＮＡＮＤ回路１１０のＰＭＯＳ９０ＡおよびＮＭＯＳ９６Ａのゲートには、それぞれ、遅延回路７６からＰＭＯＳ側およびＮＭＯＳ側の遅延信号ＰＡＤＤＥＬ＿Ｐ、ＰＡＤＤＥＬ＿Ｎが入力される。ＮＭＯＳ９６ＢおよびＰＭＯＳ９０Ｂのゲートには、それぞれ、駆動回路１４からＮＭＯＳ側の駆動信号ＮＧ（または、信号ＮＧ’）およびそのＰＭＯＳ側の駆動信号ＮＧ＿Ｐ（または、信号ＮＧ＿Ｐ’）が入力される。

インバータ１１２のＰＭＯＳ９０およびＮＭＯＳ９６のゲートには、それぞれ、ＮＡＮＤ回路１１０のＰＭＯＳ９０Ａ、９０ＢとＰＭＯＳ９２との間のノードから出力される信号、および、ＮＭＯＳ９６Ｂ、９６Ａの間のノードから出力される信号が入力される。そして、検出信号ＥＮ＿ＦＡＬＬとして、インバータ１１２のＰＭＯＳ９０、９２の間のノードからＰＭＯＳ側の検出信号ＥＮＦＡＬＬ＿Ｐ、ＮＭＯＳ９４、９６の間のノードからＮＭＯＳ側の検出信号ＥＮＦＡＬＬ＿Ｎが出力される。

ＮＯＲ回路８２は、ＮＯＲ回路７８と同様の構成のものであり、電源とグランドとの間に直列に接続されたＰＭＯＳ９０Ａ、９０Ｂ、９２と、ＮＭＯＳ９４、９６Ａと、ＮＭＯＳ９４とグランドとの間に接続されたＮＭＯＳ９６Ｂとを備えている。

ＮＯＲ回路８２のＰＭＯＳ９０ＡおよびＮＭＯＳ９６Ａのゲートには、それぞれ、ＮＯＲ回路７８からＰＭＯＳ側およびＮＭＯＳ側の検出信号ＥＮＲＩＳＥ＿Ｐ、ＥＮＲＩＳＥ＿Ｎが入力される。ＰＭＯＳ９０ＢおよびＮＭＯＳ９６Ｂのゲートには、それぞれ、ＡＮＤ回路８０からＰＭＯＳ側およびＮＭＯＳ側の検出信号ＥＮＦＡＬＬ＿Ｐ、ＥＮＦＡＬＬ＿Ｎが入力される。そして、反転制御信号ＥＮＢとして、ＰＭＯＳ９０Ｂ、９２の間のノードからＰＭＯＳ側の反転制御信号ＥＮＢ＿Ｐ、ＮＭＯＳ９４とＮＭＯＳ９６Ａ、９６Ｂとの間のノードからＮＭＯＳ側の反転制御信号ＥＮＢ＿Ｎが出力される。

インバータ８４は、図９（Ｂ）に示すインバータ８６、８８と同様の構成のものであり、電源とグランドとの間に直列に接続された２つのＰＭＯＳ９０、９２と、２つのＮＭＯＳ９４、９６とを備えている。

インバータ８４のＰＭＯＳ９０およびＮＭＯＳ９６のゲートには、ＮＯＲ回路８２からＰＭＯＳ側およびＮＭＯＳ側の反転制御信号ＥＮＢ＿Ｐ、ＥＮＢ＿Ｎが入力される。そして、制御信号ＥＮとして、ＰＭＯＳ９０、９２の間のノードからＰＭＯＳ側の制御信号ＥＮ＿Ｐ、ＮＭＯＳ９４、９６の間のノードからＮＭＯＳ側の制御信号ＥＮ＿Ｎが出力される。

また、ＮＯＲ回路７８、８２、ＡＮＤ回路８０を構成するＮＡＮＤ回路１１０およびインバータ１１２、ならびに、インバータ８４のＰＭＯＳ９２およびＮＭＯＳ９４のゲートには、プロテクション信号ＰＲＯが入力される。

なお、図示例の回路には、ＭＯＳトランジスタのバックゲートの接続は示されていないが、トランジスタ耐圧が確保できる接続であれば、その接続方法は問わない。トランジスタ耐圧の内、ゲート酸化膜耐圧は、前述のように、プロテクション信号ＰＲＯを使用した回路構成により保護される。残るは、ＰＮ接合耐圧の確保である。一般的に、バックゲートはソースに接続されるか、ＰＭＯＳの場合は電源、ＮＭＯＳの場合はグランドに接続される。

バックゲートがソースに接続された場合、ＰＮ接合にかかる最高電圧は、ゲート酸化膜にかかる最高電圧と同じとなり、また、ＰＮ接合耐圧はゲート酸化膜耐圧よりも高いため問題はない。
一方、ＰＭＯＳのバックゲートが電源、ＮＭＯＳのバックゲートがグランドに接続された場合、ＰＮ接合にかかる最高電圧は電源電圧となるため、ＰＮ接合耐圧が電源電圧以上である場合に限定される。従って、ＰＮ接合耐圧が電源電圧未満である場合には、バックゲートはソースに接続される必要がある。

なお、出力最終段の出力バッファ１２、駆動回路１４、プロテクション信号生成回路１６、制御回路１８、第１信号生成回路５２、第２信号生成回路５４、遅延回路７６等の構成は何ら限定されず、同様の機能を果たす各種構成の回路を利用することができる。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０ 出力バッファ回路
１２ 出力最終段の出力バッファ
１４ 駆動回路
１６ プロテクション信号生成回路
１８ 制御回路
２０、２２、５６、９０、９２、９８ ＰＭＯＳ
２４、２６、６６、９４、９６、１００ ＮＭＯＳ
２８ パッド（Ｐａｄ）
３０、３２、３４、３６、３８、４０、８４、８６、８８、１０２、１０４、１０６、１０８、１１２ インバータ
４２ 内部回路
４４、４６、４８、５０ 可変抵抗
５２ 第１信号生成回路
５４ 第２信号生成回路
５８、６０、６２、６４、６８、７０、７２、７４ 抵抗素子
７６ 遅延回路
７８、８２ ＮＯＲ回路
８０ ＡＮＤ回路
１１０ ＮＡＮＤ回路
１１４ 寄生容量

Claims (5)

1. 電源とグランドとの間に直列に接続された、第１駆動信号がゲートに入力された第１ＰＭＯＳ、プロテクション信号がゲートに入力された第２ＰＭＯＳおよび第１ＮＭＯＳ、第２駆動信号がゲートに入力された第２ＮＭＯＳを有し、前記第２ＰＭＯＳと前記第１ＮＭＯＳとの間のノードから出力される出力信号が出力ピンに接続された出力最終段の出力バッファと、
   内部回路の出力信号に応じて、前記第１駆動信号および前記第２駆動信号を生成する駆動回路と、
   電源とグランドとの間に直列に接続された、制御信号が第１状態の場合に第１抵抗値となり、前記制御信号が第２状態の場合に前記第１抵抗値よりも高い第２抵抗値となる複数の可変抵抗により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するプロテクション信号生成回路と、
   前記出力最終段の出力バッファの出力信号の変化を検出して、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、前記第１状態となり、前記第１状態の期間以外の期間、前記第２状態となる前記制御信号を生成する制御回路とを備え、
   前記駆動回路は、前記内部回路の出力信号を一定の時間遅延して第３駆動信号および第４駆動信号を生成し、さらに、前記第３駆動信号および前記第４駆動信号を一定の時間遅延して前記第１駆動信号および前記第２駆動信号を生成するものであり、
   前記制御回路は、前記第３駆動信号、前記第４駆動信号および前記出力最終段の出力バッファの出力信号に応じて、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間を検出するものであり、
   前記第１駆動信号は、前記プロテクション信号の電圧以上で、かつ、電源電圧以下の信号であり、前記第２駆動信号は、グランド電圧以上で、かつ、前記プロテクション信号の電圧以下の信号であり、前記プロテクション信号、前記第１駆動信号および前記第２駆動信号の電圧は、前記第１ＰＭＯＳ、前記第２ＰＭＯＳ、前記第１ＮＭＯＳおよび前記第２ＮＭＯＳのゲート酸化膜耐圧以下の電圧であることを特徴とする出力バッファ回路。
2. 電源とグランドとの間に直列に接続された、第１駆動信号がゲートに入力された第１ＰＭＯＳ、プロテクション信号がゲートに入力された第２ＰＭＯＳおよび第１ＮＭＯＳ、第２駆動信号がゲートに入力された第２ＮＭＯＳを有し、前記第２ＰＭＯＳと前記第１ＮＭＯＳとの間のノードから出力される出力信号が出力ピンに接続された出力最終段の出力バッファと、
   内部回路の出力信号に応じて、前記第１駆動信号および前記第２駆動信号を生成する駆動回路と、
   電源とグランドとの間に直列に接続された、制御信号が第１状態の場合に第１抵抗値となり、前記制御信号が第２状態の場合に前記第１抵抗値よりも高い第２抵抗値となる複数の可変抵抗により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するプロテクション信号生成回路と、
   前記出力最終段の出力バッファの出力信号の変化を検出して、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間、前記第１状態となり、前記第１状態の期間以外の期間、前記第２状態となる前記制御信号を生成する制御回路とを備え、
   前記駆動回路は、前記内部回路の出力信号を一定の時間遅延して第３駆動信号および第４駆動信号を生成し、さらに、前記第３駆動信号および前記第４駆動信号を一定の時間遅延して前記第１駆動信号および前記第２駆動信号を生成するものであり、
   前記制御回路は、前記出力最終段の出力バッファの出力信号を一定の時間遅延して遅延信号を生成する遅延回路を備え、
   前記制御回路は、前記第３駆動信号、前記第４駆動信号および前記遅延信号に応じて、前記出力最終段の出力バッファの出力信号が変化する期間を含む一定の期間を検出するものであり、
   前記第１駆動信号は、前記プロテクション信号の電圧以上で、かつ、電源電圧以下の信号であり、前記第２駆動信号は、グランド電圧以上で、かつ、前記プロテクション信号の電圧以下の信号であり、前記プロテクション信号、前記第１駆動信号および前記第２駆動信号の電圧は、前記第１ＰＭＯＳ、前記第２ＰＭＯＳ、前記第１ＮＭＯＳおよび前記第２ＮＭＯＳのゲート酸化膜耐圧以下の電圧であることを特徴とする出力バッファ回路。
3. 前記プロテクション信号生成回路は、電源とグランドとの間に直列に接続された、前記制御信号がゲートに入力される第３ＰＭＯＳ、第３抵抗値の複数の第１抵抗素子および前記制御信号の反転信号である反転制御信号がゲートに入力される第３ＮＭＯＳを有する第１信号生成回路と、電源とグランドとの間に直列に接続された、前記第３抵抗値よりも高い第４抵抗値の複数の第２抵抗素子を有する第２信号生成回路とを備え、
   前記制御信号が第１状態の場合に、前記第３ＰＭＯＳおよび前記第３ＮＭＯＳがオン状態となり、前記複数の第１抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧と、前記複数の第２抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して生成される電圧とを合成して前記プロテクション信号を生成するものである請求項１または２に記載の出力バッファ回路。
4. 前記プロテクション信号生成回路は、前記制御信号が第２状態の場合に、前記第３ＰＭＯＳおよび前記第３ＮＭＯＳがオフ状態となり、前記複数の第２抵抗素子により、電源とグランドとの間の電圧を抵抗分圧して前記プロテクション信号の電圧を生成するものである請求項３に記載の出力バッファ回路。
5. 前記駆動回路は、前記内部回路の第１出力信号を一定の時間遅延して前記第３駆動信号を生成し、さらに、前記第３駆動信号を一定の時間遅延して前記第１駆動信号を生成する、直列に接続された複数個の第１インバータと、前記内部回路の第２出力信号を一定の時間遅延して前記第４駆動信号を生成し、さらに、前記第４駆動信号を一定の時間遅延して前記第２駆動信号を生成する、直列に接続された複数個の第２インバータとを備え、
   前記第１インバータおよび前記第２インバータは、それぞれ、電源とグランドとの間に直列に接続された、第４ＰＭＯＳ、第５ＰＭＯＳ、第４ＮＭＯＳおよび第５ＮＭＯＳを有し、
   前記内部回路のＰＭＯＳ側およびＮＭＯＳ側の第１出力信号が、それぞれ、初段の前記第１インバータの第４ＰＭＯＳおよび第５ＮＭＯＳのゲートに入力され、
   前段の前記第１インバータの第４ＰＭＯＳと第５ＰＭＯＳとの間のノードから出力される前記前段の第１インバータのＰＭＯＳ側の出力信号が、後段の前記第１インバータの第４ＰＭＯＳのゲートに入力され、
   前記前段の第１インバータの第４ＮＭＯＳと第５ＮＭＯＳとの間のノードから出力される前記前段の第１インバータのＮＭＯＳ側の出力信号が、前記後段の第１インバータの第５ＮＭＯＳのゲートに入力され、
   前記プロテクション信号が前記複数の第１インバータの第５ＰＭＯＳおよび第４ＮＭＯＳのゲートに入力され、
   最終段の前記第１インバータの第４ＰＭＯＳと第５ＰＭＯＳとの間のノードから出力される前記最終段の第１インバータのＰＭＯＳ側の出力信号が前記第１駆動信号として出力され、
   前記内部回路のＰＭＯＳ側およびＮＭＯＳ側の第２出力信号が、それぞれ、初段の前記第２インバータの第４ＰＭＯＳおよび第５ＮＭＯＳのゲートに入力され、
   前段の前記第２インバータの第４ＰＭＯＳと第５ＰＭＯＳとの間のノードから出力される前記前段の第２インバータのＰＭＯＳ側の出力信号が、後段の前記第２インバータの第４ＰＭＯＳのゲートに入力され、
   前記前段の第２インバータの第４ＮＭＯＳと第５ＮＭＯＳとの間のノードから出力される前記前段の第２インバータのＮＭＯＳ側の出力信号が、前記後段の第２インバータの第５ＮＭＯＳのゲートに入力され、
   前記プロテクション信号が前記複数の第２インバータの第５ＰＭＯＳおよび第４ＮＭＯＳのゲートに入力され、
   最終段の前記第２インバータの第４ＮＭＯＳと第５ＮＭＯＳとの間のノードから出力される前記最終段の第２インバータのＮＭＯＳ側の出力信号が前記第２駆動信号として出力される請求項１〜４のいずれか１項に記載の出力バッファ回路。

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