JP2005303859A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2005303859A JP2005303859A JP2004119795A JP2004119795A JP2005303859A JP 2005303859 A JP2005303859 A JP 2005303859A JP 2004119795 A JP2004119795 A JP 2004119795A JP 2004119795 A JP2004119795 A JP 2004119795A JP 2005303859 A JP2005303859 A JP 2005303859A
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- level
- semiconductor integrated
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 230000007704 transition Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 27
- 101150110971 CIN7 gene Proteins 0.000 description 11
- 101150110298 INV1 gene Proteins 0.000 description 11
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 11
- 230000015654 memory Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【課題】 しきい値電圧や温度、電源電圧に依存する入力回路の特性変動を抑制し、バスインタフェースの信頼性を大幅に向上させる。
【解決手段】 入力信号INがHiレベルからLoレベルに遷移した際、トランジスタMP3は入力信号INが論理しきい値以下になるまではOFFしており、基準電圧VREFと入力信号INとを比較することによって、Lowレベル入力電圧ViLは基準電圧VREFレベルとなる。入力信号INがLoレベルからHiレベルに遷移した際には、トランジスタMP3は入力信号INが論理しきい値をこえるまではONとなり、Highレベル入力電圧ViHは、トランジスタMP4の電流分だけHighレベル入力電圧ViHが上がることになる。トランジスタMP4の電流は、トランジスタMN1の電流に比例するので、Highレベル入力電圧ViHは、トランジスタのしきい値電圧Vth、温度、ならびに電源電圧VCCに依存せず一定となる。
【選択図】 図8
【解決手段】 入力信号INがHiレベルからLoレベルに遷移した際、トランジスタMP3は入力信号INが論理しきい値以下になるまではOFFしており、基準電圧VREFと入力信号INとを比較することによって、Lowレベル入力電圧ViLは基準電圧VREFレベルとなる。入力信号INがLoレベルからHiレベルに遷移した際には、トランジスタMP3は入力信号INが論理しきい値をこえるまではONとなり、Highレベル入力電圧ViHは、トランジスタMP4の電流分だけHighレベル入力電圧ViHが上がることになる。トランジスタMP4の電流は、トランジスタMN1の電流に比例するので、Highレベル入力電圧ViHは、トランジスタのしきい値電圧Vth、温度、ならびに電源電圧VCCに依存せず一定となる。
【選択図】 図8
Description
本発明は、入力回路の安定動作技術に関し、特に、バスインタフェースの入力回路における特性変動の抑制に適用して有効な技術に関するものである。
近年、携帯電話やPDA(Personal Digital Assistant)などの電子システムには、カメラを内蔵した製品が登場しており、そのカメラシステムを構成するカメラモジュールを制御バスであるI2 Cバスインタフェースを介して制御する技術が広く知られている。
I2 Cバスインタフェースは、Philips社の提唱しているI2 Cバス(Inter IC Bus)インタフェース方式に準拠したものであり、該I2 Cバスインタフェースは、各チャネルにおいて、シリアルデータライン、およびシリアルクロッククロックラインからなる双方向2線バスから構成されている。
I2 Cバスインタフェースに設けられたI/O(Input/Output)回路において、入力回路には、シュミットトリガ回路が用いられている。
入力回路は、たとえば、CMOS(Complementary Metal Oxide Semiconductor)構成からなる2つのインバータと入力のヒステリシスを発生させるトランジスタとから構成されている。ヒステリシスを発生させるトランジスタは、2つのインバータの接続部と電源電圧VCCとの間、または2つのインバータの接続部と基準電位VSSとの間の少なくともいずれか一方に直列接続されている。
なお、この種のヒステリシスを発生させる入力回路においては、差動増幅回路と、該差動増幅回路の出力信号を入力して整形する、所定の入力ヒステリシス幅を有するシュミット回路とを備え、入力された小振幅信号に高周波ノイズによる誤動作を防止するものがある(特許文献1参照)。
特開平09−172363号公報
ところが、上記のような入力回路におけるヒステリシスの発生技術では、次のような問題点があることが本発明者により見い出された。
すなわち、ヒステリシスを発生させるトランジスタを設けた入力回路では、Lowレベル入力電圧ViL、Highレベル入力電圧ViH、およびヒステリシスが該トランジスタのしきい値電圧や温度などに依存してしまうことになり、特性変動を抑えることが非常に困難となってしまうという問題がある。それにより、I2 Cバスインタフェースにおける信頼性を損ねてしまう恐れがある。
本発明の目的は、しきい値電圧や温度、電源電圧に依存する入力回路の特性変動を抑制し、バスインタフェースの信頼性を大幅に向上させることのできる半導体集積回路装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置は、任意のヒステリシスを生成するヒステリシス生成部と該ヒステリシス生成部を設けたことにより、入力信号がHiレベルからLoレベルに遷移した際に、入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベルになると反転信号を出力する差動入力回路とを備えた入力回路を設けたものである。
また、本願のその他の発明の概要を簡単に示す。
本発明の半導体集積回路装置は、入力信号がHiレベルからLoレベルに遷移した際には入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベルになると反転信号を出力し、入力信号がLoレベルからHiレベルに遷移した際には入力信号が基準電圧よりも高い電圧レベルになると反転信号を出力する差動入力回路と、任意のヒステリシスを生成するヒステリシス生成部とを備えた入力回路を設けたものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1)しきい値電圧や温度、電源電圧に依存する特性変動を抑制することができるので、電源電圧が低電圧化された場合でも通信を安定して行うことができる。
(2)上記(1)により、半導体集積回路装置の信頼性を大幅に向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
図1は、本発明の一実施の形態による入出力回路の構成を示す説明図、図2は、図1の入出力回路に設けられた入力回路の一例を示す回路図、図3は、図2の入力回路における入力電圧と出力電圧との関係を示した説明図、図4は、図2の入力回路における仕様を示した説明図、図5は、図1の入出力回路に設けられた基準電圧源の一例を示す回路図、図6は、図1の入出力回路に設けられた基準電圧源の他の例を示す回路図、図7は、図1の入出力回路に設けられた基準電圧源のさらに他の例を示す回路図、図8は、図1の入出力回路に設けられた入力回路の他の例を示す回路図、図9は、図1の入出力回路に設けられた入力回路がコモンモード電圧を改善する際の例を示す回路図、図10は、図1の入出力回路に設けられた入力回路の他の例を示す回路図、図11は、図1の入出力回路を用いて構成された携帯電話の一部構成を示すブロック図である。
本実施の形態において、入出力回路1は、半導体集積回路装置に設けられたバスインタフェースにおけるI/Oである。このバスインタフェースは、たとえば、IC間制御用の双方向2線バス(シリアルデータ、およびシリアル・クロック)のインタフェースであるI2 Cバスインタフェースからなる。
入出力回路1は、図1に示すように、出力回路2、および入力回路3から構成されており、I2 Cバスにおけるシリアルデータ端子SDA、およびシリアルクロック端子SCLにそれぞれ接続されている。
出力回路2は、半導体集積回路装置内部のロジック回路から出力されたデータ(またはクロック信号)をシリアルデータ端子SDA(またはシリアルクロック端子SCL)を介して外部転送する。
シリアルデータ入力部(またはシリアルクロック入力部)である入力回路3は、シリアルデータ端子SDA(またはシリアルクロック端子SCL)を介して入力されたデータ(またはクロック信号)を半導体集積回路装置内部のロジック回路に転送する。
図2は、入力回路3の一例を示す回路図である。
入力回路3は、図示するように、基準電圧源4、差動入力部(差動入力回路)5、およびヒステリシス生成部6から構成されている。基準電圧源4は、任意の基準電圧VREFを生成して出力する。
差動入力部5は、PチャネルMOSからなるトランジスタMP1,MP2、ならびにNチャネルMOSからなるトランジスタMN1,MN2から構成されている。ヒステリシス生成部6は、PチャネルMOSからなるトランジスタMP3、およびインバータINV1から構成されている。
トランジスタMP1〜MP3の一方の接続部には、電源電圧VCCが接続されており、トランジスタMP1の他方の接続部には、トランジスタMP1,MP2のゲート、およびトランジスタ(第1のトランジスタ)MN1の一方の接続部がそれぞれ接続されている。
トランジスタMN1のゲートには、基準電圧源4が生成した基準電圧VREFが入力されるように接続されており、該トランジスタMN1の他方の接続部には、基準電位VSSが接続されている。
トランジスタMP2の他方の接続部には、トランジスタ(第2のトランジスタ)MN2の一方の接続部、トランジスタMP3の他方の接続部、ならびにインバータINV1の入力部がそれぞれ接続されている。
トランジスタMN2のゲートには、シリアルデータ端子SDA(またはシリアルクロック端子SCL)を介して入力された入力信号INが入力されるように接続されており、該トランジスタMN2の他方の接続部には、基準電位VSSが接続されている。
トランジスタMP3のゲートには、インバータINV1の出力部が接続されており、このインバータINV1の出力部が、入力回路3における出力信号OUTの出力部となる。
次に、本実施の形態における入力回路3の作用について説明する。
まず、入力回路3における差動入力部5では、基準電圧源4が生成した基準電圧VREFと入力信号INとの電圧レベルを比較し、基準電圧VREFが論理しきい値となる。
たとえば、入力信号INがHiレベルからLoレベルに遷移した場合、トランジスタMP3は、入力信号INが論理しきい値以下になるまではOFFしているので入力信号INの電圧レベルが基準電圧VREFと同じになったときに出力信号OUTがLoレベルとなる。
すなわち、基準電圧VREFは、Lowレベル入力電圧ViLと等しく、基準電圧VREFを適当に生成することによってLowレベル入力電圧ViLを制御することが可能となる。
また、入力信号INがLoレベルからHiレベルに遷移した場合、トランジスタMP3は入力信号INが論理しきい値をこえるまではONとなり、論理しきい値がトランジスタMP3のOFF時よりも高くなり、この電圧がHighレベル入力電圧ViHとなる。
図3は、入力信号INの入力電圧Vinと出力信号OUTの出力電圧Voutとの関係を示した説明図である。
図3の上方は、電源電圧VCCが2.0V以上の場合を示したのもであり、図3の下方は、電源電圧VCCが2.0Vよりも低い場合を示したのもであり、図中、左側の点線は、Lowレベル入力電圧ViLの規格値を示し、右側の点線はHighレベル入力電圧ViHの規格値を示している。
また、左側の網掛けの領域は、入力回路におけるLoレベル側のロジカルスレッショルドVt(−)のばらつきを示しており、右側の網掛けの領域は、入力回路3におけるHiレベル側のロジカルスレッショルドVt(+)のばらつきを示している。
ここで、「THE I2C−BUS SPECIFICATION VERSION 2.1」Koninklijke Philips Electronics N.V.発行、Document Order Number.9398 393 40011によって定められたI2 Cバスにおける入力回路3の仕様について、図4を用いて説明する。
Lowレベル入力電圧ViL、Highレベル入力電圧ViH、およびヒステリシスの規格値は、電源電圧VCCを基準としている。また、ヒステリシスの規格値は、電源電圧VCCが2V以上と2Vよりも低い電圧とで仕様が異なっている。
たとえば、電源電圧VCCが2.0V以上と2.0Vよりも低い電圧とで比較すると、図示するように、Lowレベル入力電圧ViL、およびHighレベル入力電圧ViHの規格値は、電源電圧VCCに比例して小さくなっているが、逆にヒステリシスVhysの最小値は大きくなっている。
よって、図3に示すように、電源電圧VCCが2.0Vより低い電圧になると、Lowレベル入力電圧ViL、およびHighレベル入力電圧ViHの規格値が電源電圧VCCに比例して小さくなっているにもかかわらず、ヒステリシスVhysの最小値が大きくなってしまうので、ロジカルスレッショルドVt(−),Vt(+)のばらつきにより仕様を満足できなくなる恐れがある。
一方、本実施の形態におけるヒステリシス生成部6を備えた入力回路3の場合には、Lowレベル入力電圧ViLをトランジスタの製造ばらつきや温度などに依存せずに特性変動を抑えることができる。
図5〜図7は、基準電圧源4の構成例を示す回路図である。
図5は、複数のNチャネルMOSのトランジスタTnから構成されている。この場合、複数のトランジスタTnが並列接続された第1、および第2のトランジスタ群が、電源電圧VCCと基準電位VSSとの間にそれぞれ接続された構成からなり、該第1、および第2のトランジスタ群を構成するトランジスタTnにおけるオン抵抗比による分圧によって基準電圧VREFを発生する。
また、図6は、電源電圧VCCと基準電位VSSとの間に直列接続された複数の抵抗Rの分圧によって基準電圧VREFを発生させる回路である。図7は、複数のNチャネルデプレション型MOSのトランジスタTndが電源電圧VCCと基準電位VSSとの間に直列接続された構成からなり、各トランジスタTndにおける抵抗分圧によって基準電圧VREFを発生させる回路である。
このように、図5〜図7の構成によって、基準電圧VREFを電源電圧VCCに比例させて生成させることができる。これは、図4に示したようにLowレベル入力電圧ViLが電源電圧VCCに依存することになるからである。
また、基準電圧源4は、図5〜図7以外の構成であってもよく、たとえば、バンドギャップ回路などによって基準電圧源4を構成するようにしてもよい。
ここで、図2に示す入力回路3では、前述したようにLowレベル入力電圧ViLにおける特性変動は抑えることができるが、Highレベル入力電圧ViH、ならびにヒステリシスは、トランジスタMP3のしきい値電圧Vth、電源電圧VCC、および温度などに依存してしまうことになる。
図8は、入力回路3における他の構成例を示す回路図であり、Lowレベル入力電圧ViLだけでなく、Highレベル入力電圧ViH、ならびにヒステリシスの特性変動は抑えることのできる回路である。
図8の入力回路3では、ヒステリシス生成部6に、PチャネルMOSからなるトランジスタ(第3のトランジスタ)MP4が新たに設けられた点が図2と異なっており、基準電圧源4、および差動入力部5の構成は図2と同様となっている。
トランジスタMP4の一方の接続部には、電源電圧VCCが接続されており、該トランジスタMP4のゲートには、トランジスタMP1,MP2のゲートがそれぞれ接続されており、カレントミラー回路が構成されている。このカレントミラー回路によって、トランジスタMP4にトランジスタMN1に比例する電流を流すことができる。
トランジスタMP4の他方の接続部には、トランジスタMP3の一方の接続部が接続されており、該トランジスタMP3の他方の接続部は、図2と同様に、インバータINV1の入力部に接続されている。
次に、図8における入力回路3の作用について説明する。
まず、入力信号INがHiレベルからLoレベルに遷移したとき、トランジスタMP3は入力信号INが論理しきい値以下になるまではOFFしており、基準電圧VREFと入力信号INとの電圧を比較することによって、Lowレベル入力電圧ViLは基準電圧VREFレベルとなる。
また、入力信号INがLoレベルからHiレベルに遷移した際には、トランジスタMP3が入力信号INが論理しきい値を越えるまではONとなり、Highレベル入力電圧ViHは、トランジスタMN2とトランジスタMP2+トランジスタMP4との電流駆動能力の比で決まることになり、この場合、トランジスタMP4の電流分だけHighレベル入力電圧ViHが上がることになる。
しかし、トランジスタMP4の電流は、トランジスタMN1の電流に比例するので、Highレベル入力電圧ViHは、トランジスタのしきい値電圧Vth、温度、ならびに電源電圧VCCに依存せず一定となる。
これにより、Lowレベル入力電圧ViL、Highレベル入力電圧ViH、およびヒステリシスは基準電圧VREFのみに依存することになり、電圧レベルの低い(たとえば、2.0V以下)電源電圧VCCの場合であっても特性変動を大幅に低減することができる。
図9は、差動入力部5におけるコモンモード電圧を改善する入力回路3の一例を示す回路図である。
図9の入力回路3では、差動入力部5にNチャネルMOSのトランジスタ(定電流源トランジスタ)MN3が新たに設けられており、基準電圧源4、およびヒステリシス生成部6の構成は図8と同様となっている。
トランジスタMN3の一方の接続部には、トランジスタMN1,MN2の他方の接続部がそれぞれ接続されており、該トランジスタMN3の他方の接続部には、基準電位VSSが接続されている。
トランジスタMN3のゲートには、バイアス電位Vb(または電源電圧VCC)が入力されるように接続されており、該トランジスタMN3は、差動入力部5における定電流源として作用する。
このトランジスタMN3を設けることによって、差動入力部5のコモンモード電位を一定にすることができ、Lowレベル入力電圧ViL、Highレベル入力電圧ViH、およびヒステリシスの変動幅をより減少させることができる。
図10は、ヒステリシスをPチャネルMOSのトランジスタだけでなく、NチャネルMOSのトランジスタによっても発生させる入力回路3の一例である。
図10の入力回路3では、ヒステリシス生成部6に、PチャネルMOSのトランジスタMP5、NチャネルMOSのトランジスタMN4〜MN6が新たに設けられており、基準電圧源4、および差動入力部5の構成は図8と同様である。
トランジスタMP5の一方の接続部には、電源電圧VCCが接続されており、該トランジスタMP5のゲートには、トランジスタMP1,MP2のゲートがそれぞれ接続されている。
トランジスタMP5の他方の接続部には、トランジスタMN6の一方の接続部、ゲート、およびトランジスタMN5のゲートがそれぞれ接続されている。トランジスタMN4の一方の接続部には、インバータINV1の入力が接続されており、該トランジスタMN4のゲートには、インバータINV1の出力部が接続されている。
トランジスタMN4の他方の接続部には、トランジスタMN5の一方の接続部が接続されている。トランジスタMN5,MN6の他方の接続部には、基準電位VSSがそれぞれ接続されている。
この場合、トランジスタMP5,MN6によって変換回路を構成し、トランジスタMP1とトランジスタMN5とがカレントミラーを構成するようにし、トランジスタMN4にトランジスタMP1に比例する電流を流す。
それにより、ヒステリシス生成部6において、トランジスタMP4によってプラス側にヒステリシスを発生させ、トランジスタMN5によってマイナス側にヒステリシスを発生させることになる。
図11は、たとえば、カメラ内蔵型の携帯電話におけるカメラモジュール7と半導体集積回路装置8との構成を示したブロック図である。
カメラモジュール7は、たとえば、CMOSセンサとカメラ信号処理用プロセッサとが1つのパッケージに設けられた構成からなり、動画、静止画の撮影、およびその画像を電子メールで送信したり、ダイレクトにパーソナルコンピュータ上などで処理するための画像データ処理を行う。
半導体集積回路装置8は、カメラモジュール7を含む携帯電話におけるすべての制御を司るプロセッサである。カメラモジュール7と半導体集積回路装置8とは、制御バスの1つであるI2 CバスBcを介して接続されている。半導体集積回路装置8は、カメラモジュール7に対してI2 CバスBcから露光調整や機能設定などの様々な制御を行う。
半導体集積回路装置は、CPU(Central Processing Unit)9、バスステートコントローラ(BSC)10、メモリ11、外部バスインタフェース12、I/O13、ビデオI/Oモジュール(VIO)14、およびI2 Cバスインタフェース15などから構成されている。
そして、これらCPU9、バスステートコントローラ10、メモリ11、外部バスインタフェース12、I/O13、ビデオI/Oモジュール14、ならびにI2 Cバスインタフェース15は、周辺バスBを介して相互に接続されている。
CPU9は、半導体集積回路装置8のすべての制御を司る。バスステートコントローラ10は、周辺バスBにおける信号の転送を制御するとともに、該周辺バスBの状態を制御する。
メモリ11は、たとえば、キャッシュなどの各種メモリからなる。外部バスインタフェース12は、半導体集積回路装置8に接続されたSDRAM16などのインタフェースである。SDRAM16は、たとえば、カメラモジュール7におけるデフォルトの設定データなどが格納されている。
I/O13は、たとえば、キー入力などのデータが入出力される。ビデオI/Oモジュール14は、カメラモジュール7によって取得された画像データなどがデータバスDBを介して転送される。I2 Cバスインタフェース15は、I2 CバスBcにおけるインタフェースである。
I2 Cバスインタフェース15には、入出力回路1(図1)が設けられており、この入出力回路1には、図2、図8〜図10のいずれかに示した入力回路3が用いられている。
このように、I2 CバスBcのI2 Cバスインタフェース15における入出力回路1に、入力回路3を用いることにより、カメラモジュール7と半導体集積回路装置8との通信を安定して行うことができるので、携帯電話などの電子システムの信頼性を向上させることができる。
それにより、本実施の形態によれば、電源電圧VCCが低電圧であっても、I2 CバスBcによる通信を安定して行うことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態において、図8に示す入力回路のNチャネルMOSトランジスタとPチャネルMOSトランジスタとの構成を逆にするようにしてもよい。
この場合、入力回路3は、図12に示すように、基準電圧源4、差動入力部5、およびヒステリシス生成部6から構成されている。
差動入力部5は、PチャネルMOSのトランジスタMP5,MP6、ならびにNチャネルMOSのトランジスタMN7,MN8からなり、ヒステリシス生成部6は、NチャネルMOSのトランジスタMN9,MN10、およびインバータINV1から構成されている。
トランジスタMP5,MP6の一方の接続部には、電源電圧VCCがそれぞれ接続されており、トランジスタMP5のゲートには基準電圧源4が生成した基準電圧VREFが入力されるように接続されている。トランジスタMP6のゲートには、入力信号INが入力されるように接続されている。
トランジスタMP5の他方の接続部には、トランジスタMN7,MN8,MN10のゲート、およびトランジスタMN7の一方の接続部がそれぞれ接続されている。トランジスタMP6の他方の接続部には、トランジスタMN8,MN9の一方の接続部、およびインバータINV1の入力がそれぞれ接続されている。
また、トランジスタMN9の他方の接続部には、トランジスタMN10の一方の接続部が接続されている。インバータINV1の出力部には、トランジスタMN9のゲートが接続されている。トランジスタMN7,MN8,MN10の他方の接続部には、基準電位VSSがそれぞれ接続されている。
この構成によっても、図8と同様に、Lowレベル入力電圧ViL、Highレベル入力電圧ViH、およびヒステリシスを基準電圧VREFのみに依存させることができ、特性変動を大幅に低減することができる。
本発明の入力回路は、バスインタフェースにおける入力回路のしきい値電圧や温度、電源電圧に依存する特性変動を抑制する技術に適している。
1 入出力回路
2 出力回路
3 入力回路
4 基準電圧源
5 差動入力部(差動入力回路)
6 ヒステリシス生成部
7 カメラモジュール
8 半導体集積回路装置
9 CPU
10 バスステートコントローラ
11 メモリ
12 外部バスインタフェース
13 I/O
14 ビデオI/Oモジュール
15 I2 Cバスインタフェース
MP1〜MP3 トランジスタ
MP4〜MP6 トランジスタ(第3のトランジスタ)
MN1 トランジスタ(第1のトランジスタ)
MN2 トランジスタ(第2のトランジスタ)
MN3 トランジスタ(定電流源トランジスタ)
MN4〜MN10 トランジスタ
INV1 インバータ
Tn,Tnd トランジスタ
R 抵抗
SDA シリアルデータ端子
SCL シリアルクロック端子
Bc I2 Cバス
B 周辺バス
DB データバス
VREF 基準電圧
VCC 電源電圧
VSS 基準電位
IN 入力信号
OUT 出力信号
2 出力回路
3 入力回路
4 基準電圧源
5 差動入力部(差動入力回路)
6 ヒステリシス生成部
7 カメラモジュール
8 半導体集積回路装置
9 CPU
10 バスステートコントローラ
11 メモリ
12 外部バスインタフェース
13 I/O
14 ビデオI/Oモジュール
15 I2 Cバスインタフェース
MP1〜MP3 トランジスタ
MP4〜MP6 トランジスタ(第3のトランジスタ)
MN1 トランジスタ(第1のトランジスタ)
MN2 トランジスタ(第2のトランジスタ)
MN3 トランジスタ(定電流源トランジスタ)
MN4〜MN10 トランジスタ
INV1 インバータ
Tn,Tnd トランジスタ
R 抵抗
SDA シリアルデータ端子
SCL シリアルクロック端子
Bc I2 Cバス
B 周辺バス
DB データバス
VREF 基準電圧
VCC 電源電圧
VSS 基準電位
IN 入力信号
OUT 出力信号
Claims (8)
- 入力信号がHiレベルからLoレベルに遷移した際に、入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベルになると反転信号を出力する差動入力回路と、
任意のヒステリシスを生成するヒステリシス生成部とを備えた入力回路を設けたことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記差動入力回路は、カレントミラー回路と、前記カレントミラー回路による電流制御によって基準電圧と入力信号の電圧レベルとを比較する第1、および第2のトランジスタとよりなることを特徴とする半導体集積回路装置。 - 任意のヒステリシスを生成するヒステリシス生成部と、
前記ヒステリシス生成部を設けたことにより、入力信号がHiレベルからLoレベルに遷移した際には入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベルになると反転信号を出力し、入力信号がLoレベルからHiレベルに遷移した際には入力信号が基準電圧よりも高い電圧レベルになると反転信号を出力する差動入力回路とを備えた入力回路を設けたことを特徴とする半導体集積回路装置。 - 請求項3記載の半導体集積回路装置において、
前記差動入力回路は、
カレントミラー回路と、
前記カレントミラー回路による電流制御によって基準電圧と入力信号の電圧レベルとを比較する第1、および第2のトランジスタとよりなり、
前記ヒステリシス生成部は、
前記カレントミラー回路に接続された第3のトランジスタを備え、前記第3のトランジスタは前記カレントミラー回路に流れる電流とほぼ比例する電流が流れることを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか1項に記載の半導体集積回路装置において、
前記差動入力回路は、
前記差動入力回路の定電流源となる定電流源トランジスタを設けたことを特徴とする半導体集積回路装置。 - 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、
前記差動入力回路に入力される入力信号は、基準電位から電源電圧までの電圧レベルであることを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか1項に記載の半導体集積回路装置において、
I2 CバスにおけるインタフェースであるI2 Cバスインタフェースを備え、
前記入力回路は、前記I2 Cバスインタフェースにおけるシリアルデータ入力部、およびシリアルクロック入力部にそれぞれ設けられたことを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置において、
カメラモジュールを制御するプロセッサを備え、
前記I2 Cバスインタフェースは、前記I2 Cバスを介して前記カメラモジュールに接続され、
前記プロセッサは、前記I2 Cバスを介して前記カメラモジュールの制御を行うことを特徴とする半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004119795A JP2005303859A (ja) | 2004-04-15 | 2004-04-15 | 半導体集積回路装置 |
US11/106,470 US20050231233A1 (en) | 2004-04-15 | 2005-04-15 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004119795A JP2005303859A (ja) | 2004-04-15 | 2004-04-15 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005303859A true JP2005303859A (ja) | 2005-10-27 |
Family
ID=35095672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004119795A Withdrawn JP2005303859A (ja) | 2004-04-15 | 2004-04-15 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050231233A1 (ja) |
JP (1) | JP2005303859A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017063300A (ja) * | 2015-09-24 | 2017-03-30 | エスアイアイ・セミコンダクタ株式会社 | 入力回路 |
JP2017073584A (ja) * | 2015-10-05 | 2017-04-13 | ローム株式会社 | 入力回路 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102155190B1 (ko) | 2014-05-12 | 2020-09-11 | 삼성전자주식회사 | 입력 버퍼 및 이를 포함하는 메모리 장치 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2713182B2 (ja) * | 1994-09-26 | 1998-02-16 | 日本電気株式会社 | レシーバ装置 |
US6023174A (en) * | 1997-07-11 | 2000-02-08 | Vanguard International Semiconductor Corporation | Adjustable, full CMOS input buffer for TTL, CMOS, or low swing input protocols |
US20020176009A1 (en) * | 1998-05-08 | 2002-11-28 | Johnson Sandra Marie | Image processor circuits, systems, and methods |
US6275082B1 (en) * | 2000-03-06 | 2001-08-14 | Infineon Technologies Ag | Receiver with switched current feedback for controlled hysteresis |
US6492836B2 (en) * | 2000-11-30 | 2002-12-10 | Infineon Technologies Ag | Receiver immune to slope-reversal noise |
US6549049B1 (en) * | 2002-04-11 | 2003-04-15 | Texas Instruments Incorporated | Dynamic voltage reference circuit |
DE10244401B4 (de) * | 2002-09-24 | 2018-02-08 | Polaris Innovations Ltd. | Bauelement mit Takt-Weiterleitungs-Einrichtung |
US6879198B2 (en) * | 2002-12-18 | 2005-04-12 | Stmicroelectronics Pvt. Ltd. | Differential input receiver with hysteresis |
US7154318B2 (en) * | 2003-11-18 | 2006-12-26 | Stmicroelectronics Pvt. Ltd. | Input/output block with programmable hysteresis |
US20050154807A1 (en) * | 2004-01-14 | 2005-07-14 | Chao Tsung L. | Converting module for connecting a memory card to a projector |
JP4791696B2 (ja) * | 2004-03-02 | 2011-10-12 | オンセミコンダクター・トレーディング・リミテッド | データ転送メモリ及びモジュール |
-
2004
- 2004-04-15 JP JP2004119795A patent/JP2005303859A/ja not_active Withdrawn
-
2005
- 2005-04-15 US US11/106,470 patent/US20050231233A1/en not_active Abandoned
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017063300A (ja) * | 2015-09-24 | 2017-03-30 | エスアイアイ・セミコンダクタ株式会社 | 入力回路 |
US10355675B2 (en) | 2015-09-24 | 2019-07-16 | Ablic Inc. | Input circuit |
JP2017073584A (ja) * | 2015-10-05 | 2017-04-13 | ローム株式会社 | 入力回路 |
Also Published As
Publication number | Publication date |
---|---|
US20050231233A1 (en) | 2005-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3031313B2 (ja) | 半導体回路 | |
US7579882B2 (en) | Output buffer circuit eliminating high voltage insulated transistor and level shift circuit, and an electronic device using the output buffer circuit | |
JP6643157B2 (ja) | 半導体装置 | |
US9819332B2 (en) | Circuit for reducing negative glitches in voltage regulator | |
US7750723B2 (en) | Voltage generation circuit provided in a semiconductor integrated device | |
JP4241657B2 (ja) | 半導体集積回路 | |
JP2006270132A (ja) | 半導体集積回路装置 | |
KR100416625B1 (ko) | 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 | |
JP2005303859A (ja) | 半導体集積回路装置 | |
JP4935189B2 (ja) | 電源装置 | |
JP2020141219A (ja) | パワーオンクリア回路及び半導体装置 | |
JP6775971B2 (ja) | レベルシフト回路、電子機器および集積回路 | |
US8013631B2 (en) | CMOS input buffer circuit | |
JP5133102B2 (ja) | 半導体集積回路 | |
US8373453B2 (en) | Semiconductor device | |
JP2010034733A (ja) | スケルチ検出回路 | |
JP2007180671A (ja) | レベルシフタ回路 | |
JP2020141220A (ja) | パワーオンクリア回路及び半導体装置 | |
JP2017034465A (ja) | 半導体装置とそれを用いた電子機器 | |
CN113315496B (zh) | 电压检测电路以及上电复位电路 | |
KR100277866B1 (ko) | 반도체 소자의 출력 드라이버 | |
JP4726881B2 (ja) | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 | |
CN116131831A (zh) | 半导体集成电路装置 | |
CN118432465A (zh) | 集成电路装置 | |
JP2014138280A (ja) | パワーオンリセット回路および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070409 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080624 |