JP2005303859A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 しきい値電圧や温度、電源電圧に依存する入力回路の特性変動を抑制し、バスインタフェースの信頼性を大幅に向上させる。
【解決手段】 入力信号ＩＮがＨｉレベルからＬｏレベルに遷移した際、トランジスタＭＰ３は入力信号ＩＮが論理しきい値以下になるまではＯＦＦしており、基準電圧ＶＲＥＦと入力信号ＩＮとを比較することによって、Ｌｏｗレベル入力電圧ＶｉＬは基準電圧ＶＲＥＦレベルとなる。入力信号ＩＮがＬｏレベルからＨｉレベルに遷移した際には、トランジスタＭＰ３は入力信号ＩＮが論理しきい値をこえるまではＯＮとなり、Ｈｉｇｈレベル入力電圧ＶｉＨは、トランジスタＭＰ４の電流分だけＨｉｇｈレベル入力電圧ＶｉＨが上がることになる。トランジスタＭＰ４の電流は、トランジスタＭＮ１の電流に比例するので、Ｈｉｇｈレベル入力電圧ＶｉＨは、トランジスタのしきい値電圧Ｖｔｈ、温度、ならびに電源電圧ＶＣＣに依存せず一定となる。
【選択図】 図８

Description

本発明は、入力回路の安定動作技術に関し、特に、バスインタフェースの入力回路における特性変動の抑制に適用して有効な技術に関するものである。

近年、携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などの電子システムには、カメラを内蔵した製品が登場しており、そのカメラシステムを構成するカメラモジュールを制御バスであるＩ² Ｃバスインタフェースを介して制御する技術が広く知られている。

Ｉ² Ｃバスインタフェースは、Ｐｈｉｌｉｐｓ社の提唱しているＩ² Ｃバス（Ｉｎｔｅｒ ＩＣ Ｂｕｓ）インタフェース方式に準拠したものであり、該Ｉ² Ｃバスインタフェースは、各チャネルにおいて、シリアルデータライン、およびシリアルクロッククロックラインからなる双方向２線バスから構成されている。

Ｉ² Ｃバスインタフェースに設けられたＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路において、入力回路には、シュミットトリガ回路が用いられている。

入力回路は、たとえば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成からなる２つのインバータと入力のヒステリシスを発生させるトランジスタとから構成されている。ヒステリシスを発生させるトランジスタは、２つのインバータの接続部と電源電圧ＶＣＣとの間、または２つのインバータの接続部と基準電位ＶＳＳとの間の少なくともいずれか一方に直列接続されている。

なお、この種のヒステリシスを発生させる入力回路においては、差動増幅回路と、該差動増幅回路の出力信号を入力して整形する、所定の入力ヒステリシス幅を有するシュミット回路とを備え、入力された小振幅信号に高周波ノイズによる誤動作を防止するものがある（特許文献１参照）。
特開平０９−１７２３６３号公報

ところが、上記のような入力回路におけるヒステリシスの発生技術では、次のような問題点があることが本発明者により見い出された。

すなわち、ヒステリシスを発生させるトランジスタを設けた入力回路では、Ｌｏｗレベル入力電圧ＶｉＬ、Ｈｉｇｈレベル入力電圧ＶｉＨ、およびヒステリシスが該トランジスタのしきい値電圧や温度などに依存してしまうことになり、特性変動を抑えることが非常に困難となってしまうという問題がある。それにより、Ｉ² Ｃバスインタフェースにおける信頼性を損ねてしまう恐れがある。

本発明の目的は、しきい値電圧や温度、電源電圧に依存する入力回路の特性変動を抑制し、バスインタフェースの信頼性を大幅に向上させることのできる半導体集積回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置は、任意のヒステリシスを生成するヒステリシス生成部と該ヒステリシス生成部を設けたことにより、入力信号がＨｉレベルからＬｏレベルに遷移した際に、入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベルになると反転信号を出力する差動入力回路とを備えた入力回路を設けたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明の半導体集積回路装置は、入力信号がＨｉレベルからＬｏレベルに遷移した際には入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベルになると反転信号を出力し、入力信号がＬｏレベルからＨｉレベルに遷移した際には入力信号が基準電圧よりも高い電圧レベルになると反転信号を出力する差動入力回路と、任意のヒステリシスを生成するヒステリシス生成部とを備えた入力回路を設けたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）しきい値電圧や温度、電源電圧に依存する特性変動を抑制することができるので、電源電圧が低電圧化された場合でも通信を安定して行うことができる。

（２）上記（１）により、半導体集積回路装置の信頼性を大幅に向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

図１は、本発明の一実施の形態による入出力回路の構成を示す説明図、図２は、図１の入出力回路に設けられた入力回路の一例を示す回路図、図３は、図２の入力回路における入力電圧と出力電圧との関係を示した説明図、図４は、図２の入力回路における仕様を示した説明図、図５は、図１の入出力回路に設けられた基準電圧源の一例を示す回路図、図６は、図１の入出力回路に設けられた基準電圧源の他の例を示す回路図、図７は、図１の入出力回路に設けられた基準電圧源のさらに他の例を示す回路図、図８は、図１の入出力回路に設けられた入力回路の他の例を示す回路図、図９は、図１の入出力回路に設けられた入力回路がコモンモード電圧を改善する際の例を示す回路図、図１０は、図１の入出力回路に設けられた入力回路の他の例を示す回路図、図１１は、図１の入出力回路を用いて構成された携帯電話の一部構成を示すブロック図である。

本実施の形態において、入出力回路１は、半導体集積回路装置に設けられたバスインタフェースにおけるＩ／Ｏである。このバスインタフェースは、たとえば、ＩＣ間制御用の双方向２線バス（シリアルデータ、およびシリアル・クロック）のインタフェースであるＩ² Ｃバスインタフェースからなる。

入出力回路１は、図１に示すように、出力回路２、および入力回路３から構成されており、Ｉ² Ｃバスにおけるシリアルデータ端子ＳＤＡ、およびシリアルクロック端子ＳＣＬにそれぞれ接続されている。

出力回路２は、半導体集積回路装置内部のロジック回路から出力されたデータ（またはクロック信号）をシリアルデータ端子ＳＤＡ（またはシリアルクロック端子ＳＣＬ）を介して外部転送する。

シリアルデータ入力部（またはシリアルクロック入力部）である入力回路３は、シリアルデータ端子ＳＤＡ（またはシリアルクロック端子ＳＣＬ）を介して入力されたデータ（またはクロック信号）を半導体集積回路装置内部のロジック回路に転送する。

図２は、入力回路３の一例を示す回路図である。

入力回路３は、図示するように、基準電圧源４、差動入力部（差動入力回路）５、およびヒステリシス生成部６から構成されている。基準電圧源４は、任意の基準電圧ＶＲＥＦを生成して出力する。

差動入力部５は、ＰチャネルＭＯＳからなるトランジスタＭＰ１，ＭＰ２、ならびにＮチャネルＭＯＳからなるトランジスタＭＮ１，ＭＮ２から構成されている。ヒステリシス生成部６は、ＰチャネルＭＯＳからなるトランジスタＭＰ３、およびインバータＩＮＶ１から構成されている。

トランジスタＭＰ１〜ＭＰ３の一方の接続部には、電源電圧ＶＣＣが接続されており、トランジスタＭＰ１の他方の接続部には、トランジスタＭＰ１，ＭＰ２のゲート、およびトランジスタ（第１のトランジスタ）ＭＮ１の一方の接続部がそれぞれ接続されている。

トランジスタＭＮ１のゲートには、基準電圧源４が生成した基準電圧ＶＲＥＦが入力されるように接続されており、該トランジスタＭＮ１の他方の接続部には、基準電位ＶＳＳが接続されている。

トランジスタＭＰ２の他方の接続部には、トランジスタ（第２のトランジスタ）ＭＮ２の一方の接続部、トランジスタＭＰ３の他方の接続部、ならびにインバータＩＮＶ１の入力部がそれぞれ接続されている。

トランジスタＭＮ２のゲートには、シリアルデータ端子ＳＤＡ（またはシリアルクロック端子ＳＣＬ）を介して入力された入力信号ＩＮが入力されるように接続されており、該トランジスタＭＮ２の他方の接続部には、基準電位ＶＳＳが接続されている。

トランジスタＭＰ３のゲートには、インバータＩＮＶ１の出力部が接続されており、このインバータＩＮＶ１の出力部が、入力回路３における出力信号ＯＵＴの出力部となる。

次に、本実施の形態における入力回路３の作用について説明する。

まず、入力回路３における差動入力部５では、基準電圧源４が生成した基準電圧ＶＲＥＦと入力信号ＩＮとの電圧レベルを比較し、基準電圧ＶＲＥＦが論理しきい値となる。

たとえば、入力信号ＩＮがＨｉレベルからＬｏレベルに遷移した場合、トランジスタＭＰ３は、入力信号ＩＮが論理しきい値以下になるまではＯＦＦしているので入力信号ＩＮの電圧レベルが基準電圧ＶＲＥＦと同じになったときに出力信号ＯＵＴがＬｏレベルとなる。

すなわち、基準電圧ＶＲＥＦは、Ｌｏｗレベル入力電圧ＶｉＬと等しく、基準電圧ＶＲＥＦを適当に生成することによってＬｏｗレベル入力電圧ＶｉＬを制御することが可能となる。

また、入力信号ＩＮがＬｏレベルからＨｉレベルに遷移した場合、トランジスタＭＰ３は入力信号ＩＮが論理しきい値をこえるまではＯＮとなり、論理しきい値がトランジスタＭＰ３のＯＦＦ時よりも高くなり、この電圧がＨｉｇｈレベル入力電圧ＶｉＨとなる。

図３は、入力信号ＩＮの入力電圧Ｖｉｎと出力信号ＯＵＴの出力電圧Ｖｏｕｔとの関係を示した説明図である。

図３の上方は、電源電圧ＶＣＣが２．０Ｖ以上の場合を示したのもであり、図３の下方は、電源電圧ＶＣＣが２．０Ｖよりも低い場合を示したのもであり、図中、左側の点線は、Ｌｏｗレベル入力電圧ＶｉＬの規格値を示し、右側の点線はＨｉｇｈレベル入力電圧ＶｉＨの規格値を示している。

また、左側の網掛けの領域は、入力回路におけるＬｏレベル側のロジカルスレッショルドＶｔ（−）のばらつきを示しており、右側の網掛けの領域は、入力回路３におけるＨｉレベル側のロジカルスレッショルドＶｔ（＋）のばらつきを示している。

ここで、「ＴＨＥ Ｉ２Ｃ−ＢＵＳ ＳＰＥＣＩＦＩＣＡＴＩＯＮ ＶＥＲＳＩＯＮ ２．１」Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．発行、Ｄｏｃｕｍｅｎｔ Ｏｒｄｅｒ Ｎｕｍｂｅｒ．９３９８ ３９３ ４００１１によって定められたＩ² Ｃバスにおける入力回路３の仕様について、図４を用いて説明する。

Ｌｏｗレベル入力電圧ＶｉＬ、Ｈｉｇｈレベル入力電圧ＶｉＨ、およびヒステリシスの規格値は、電源電圧ＶＣＣを基準としている。また、ヒステリシスの規格値は、電源電圧ＶＣＣが２Ｖ以上と２Ｖよりも低い電圧とで仕様が異なっている。

たとえば、電源電圧ＶＣＣが２．０Ｖ以上と２．０Ｖよりも低い電圧とで比較すると、図示するように、Ｌｏｗレベル入力電圧ＶｉＬ、およびＨｉｇｈレベル入力電圧ＶｉＨの規格値は、電源電圧ＶＣＣに比例して小さくなっているが、逆にヒステリシスＶｈｙｓの最小値は大きくなっている。

よって、図３に示すように、電源電圧ＶＣＣが２．０Ｖより低い電圧になると、Ｌｏｗレベル入力電圧ＶｉＬ、およびＨｉｇｈレベル入力電圧ＶｉＨの規格値が電源電圧ＶＣＣに比例して小さくなっているにもかかわらず、ヒステリシスＶｈｙｓの最小値が大きくなってしまうので、ロジカルスレッショルドＶｔ（−），Ｖｔ（＋）のばらつきにより仕様を満足できなくなる恐れがある。

一方、本実施の形態におけるヒステリシス生成部６を備えた入力回路３の場合には、Ｌｏｗレベル入力電圧ＶｉＬをトランジスタの製造ばらつきや温度などに依存せずに特性変動を抑えることができる。

図５〜図７は、基準電圧源４の構成例を示す回路図である。

図５は、複数のＮチャネルＭＯＳのトランジスタＴｎから構成されている。この場合、複数のトランジスタＴｎが並列接続された第１、および第２のトランジスタ群が、電源電圧ＶＣＣと基準電位ＶＳＳとの間にそれぞれ接続された構成からなり、該第１、および第２のトランジスタ群を構成するトランジスタＴｎにおけるオン抵抗比による分圧によって基準電圧ＶＲＥＦを発生する。

また、図６は、電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続された複数の抵抗Ｒの分圧によって基準電圧ＶＲＥＦを発生させる回路である。図７は、複数のＮチャネルデプレション型ＭＯＳのトランジスタＴｎｄが電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続された構成からなり、各トランジスタＴｎｄにおける抵抗分圧によって基準電圧ＶＲＥＦを発生させる回路である。

このように、図５〜図７の構成によって、基準電圧ＶＲＥＦを電源電圧ＶＣＣに比例させて生成させることができる。これは、図４に示したようにＬｏｗレベル入力電圧ＶｉＬが電源電圧ＶＣＣに依存することになるからである。

また、基準電圧源４は、図５〜図７以外の構成であってもよく、たとえば、バンドギャップ回路などによって基準電圧源４を構成するようにしてもよい。

ここで、図２に示す入力回路３では、前述したようにＬｏｗレベル入力電圧ＶｉＬにおける特性変動は抑えることができるが、Ｈｉｇｈレベル入力電圧ＶｉＨ、ならびにヒステリシスは、トランジスタＭＰ３のしきい値電圧Ｖｔｈ、電源電圧ＶＣＣ、および温度などに依存してしまうことになる。

図８は、入力回路３における他の構成例を示す回路図であり、Ｌｏｗレベル入力電圧ＶｉＬだけでなく、Ｈｉｇｈレベル入力電圧ＶｉＨ、ならびにヒステリシスの特性変動は抑えることのできる回路である。

図８の入力回路３では、ヒステリシス生成部６に、ＰチャネルＭＯＳからなるトランジスタ（第３のトランジスタ）ＭＰ４が新たに設けられた点が図２と異なっており、基準電圧源４、および差動入力部５の構成は図２と同様となっている。

トランジスタＭＰ４の一方の接続部には、電源電圧ＶＣＣが接続されており、該トランジスタＭＰ４のゲートには、トランジスタＭＰ１，ＭＰ２のゲートがそれぞれ接続されており、カレントミラー回路が構成されている。このカレントミラー回路によって、トランジスタＭＰ４にトランジスタＭＮ１に比例する電流を流すことができる。

トランジスタＭＰ４の他方の接続部には、トランジスタＭＰ３の一方の接続部が接続されており、該トランジスタＭＰ３の他方の接続部は、図２と同様に、インバータＩＮＶ１の入力部に接続されている。

次に、図８における入力回路３の作用について説明する。

まず、入力信号ＩＮがＨｉレベルからＬｏレベルに遷移したとき、トランジスタＭＰ３は入力信号ＩＮが論理しきい値以下になるまではＯＦＦしており、基準電圧ＶＲＥＦと入力信号ＩＮとの電圧を比較することによって、Ｌｏｗレベル入力電圧ＶｉＬは基準電圧ＶＲＥＦレベルとなる。

また、入力信号ＩＮがＬｏレベルからＨｉレベルに遷移した際には、トランジスタＭＰ３が入力信号ＩＮが論理しきい値を越えるまではＯＮとなり、Ｈｉｇｈレベル入力電圧ＶｉＨは、トランジスタＭＮ２とトランジスタＭＰ２＋トランジスタＭＰ４との電流駆動能力の比で決まることになり、この場合、トランジスタＭＰ４の電流分だけＨｉｇｈレベル入力電圧ＶｉＨが上がることになる。

しかし、トランジスタＭＰ４の電流は、トランジスタＭＮ１の電流に比例するので、Ｈｉｇｈレベル入力電圧ＶｉＨは、トランジスタのしきい値電圧Ｖｔｈ、温度、ならびに電源電圧ＶＣＣに依存せず一定となる。

これにより、Ｌｏｗレベル入力電圧ＶｉＬ、Ｈｉｇｈレベル入力電圧ＶｉＨ、およびヒステリシスは基準電圧ＶＲＥＦのみに依存することになり、電圧レベルの低い（たとえば、２．０Ｖ以下）電源電圧ＶＣＣの場合であっても特性変動を大幅に低減することができる。

図９は、差動入力部５におけるコモンモード電圧を改善する入力回路３の一例を示す回路図である。

図９の入力回路３では、差動入力部５にＮチャネルＭＯＳのトランジスタ（定電流源トランジスタ）ＭＮ３が新たに設けられており、基準電圧源４、およびヒステリシス生成部６の構成は図８と同様となっている。

トランジスタＭＮ３の一方の接続部には、トランジスタＭＮ１，ＭＮ２の他方の接続部がそれぞれ接続されており、該トランジスタＭＮ３の他方の接続部には、基準電位ＶＳＳが接続されている。

トランジスタＭＮ３のゲートには、バイアス電位Ｖｂ（または電源電圧ＶＣＣ）が入力されるように接続されており、該トランジスタＭＮ３は、差動入力部５における定電流源として作用する。

このトランジスタＭＮ３を設けることによって、差動入力部５のコモンモード電位を一定にすることができ、Ｌｏｗレベル入力電圧ＶｉＬ、Ｈｉｇｈレベル入力電圧ＶｉＨ、およびヒステリシスの変動幅をより減少させることができる。

図１０は、ヒステリシスをＰチャネルＭＯＳのトランジスタだけでなく、ＮチャネルＭＯＳのトランジスタによっても発生させる入力回路３の一例である。

図１０の入力回路３では、ヒステリシス生成部６に、ＰチャネルＭＯＳのトランジスタＭＰ５、ＮチャネルＭＯＳのトランジスタＭＮ４〜ＭＮ６が新たに設けられており、基準電圧源４、および差動入力部５の構成は図８と同様である。

トランジスタＭＰ５の一方の接続部には、電源電圧ＶＣＣが接続されており、該トランジスタＭＰ５のゲートには、トランジスタＭＰ１，ＭＰ２のゲートがそれぞれ接続されている。

トランジスタＭＰ５の他方の接続部には、トランジスタＭＮ６の一方の接続部、ゲート、およびトランジスタＭＮ５のゲートがそれぞれ接続されている。トランジスタＭＮ４の一方の接続部には、インバータＩＮＶ１の入力が接続されており、該トランジスタＭＮ４のゲートには、インバータＩＮＶ１の出力部が接続されている。

トランジスタＭＮ４の他方の接続部には、トランジスタＭＮ５の一方の接続部が接続されている。トランジスタＭＮ５，ＭＮ６の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。

この場合、トランジスタＭＰ５，ＭＮ６によって変換回路を構成し、トランジスタＭＰ１とトランジスタＭＮ５とがカレントミラーを構成するようにし、トランジスタＭＮ４にトランジスタＭＰ１に比例する電流を流す。

それにより、ヒステリシス生成部６において、トランジスタＭＰ４によってプラス側にヒステリシスを発生させ、トランジスタＭＮ５によってマイナス側にヒステリシスを発生させることになる。

図１１は、たとえば、カメラ内蔵型の携帯電話におけるカメラモジュール７と半導体集積回路装置８との構成を示したブロック図である。

カメラモジュール７は、たとえば、ＣＭＯＳセンサとカメラ信号処理用プロセッサとが１つのパッケージに設けられた構成からなり、動画、静止画の撮影、およびその画像を電子メールで送信したり、ダイレクトにパーソナルコンピュータ上などで処理するための画像データ処理を行う。

半導体集積回路装置８は、カメラモジュール７を含む携帯電話におけるすべての制御を司るプロセッサである。カメラモジュール７と半導体集積回路装置８とは、制御バスの１つであるＩ² ＣバスＢｃを介して接続されている。半導体集積回路装置８は、カメラモジュール７に対してＩ² ＣバスＢｃから露光調整や機能設定などの様々な制御を行う。

半導体集積回路装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）９、バスステートコントローラ（ＢＳＣ）１０、メモリ１１、外部バスインタフェース１２、Ｉ／Ｏ１３、ビデオＩ／Ｏモジュール（ＶＩＯ）１４、およびＩ² Ｃバスインタフェース１５などから構成されている。

そして、これらＣＰＵ９、バスステートコントローラ１０、メモリ１１、外部バスインタフェース１２、Ｉ／Ｏ１３、ビデオＩ／Ｏモジュール１４、ならびにＩ² Ｃバスインタフェース１５は、周辺バスＢを介して相互に接続されている。

ＣＰＵ９は、半導体集積回路装置８のすべての制御を司る。バスステートコントローラ１０は、周辺バスＢにおける信号の転送を制御するとともに、該周辺バスＢの状態を制御する。

メモリ１１は、たとえば、キャッシュなどの各種メモリからなる。外部バスインタフェース１２は、半導体集積回路装置８に接続されたＳＤＲＡＭ１６などのインタフェースである。ＳＤＲＡＭ１６は、たとえば、カメラモジュール７におけるデフォルトの設定データなどが格納されている。

Ｉ／Ｏ１３は、たとえば、キー入力などのデータが入出力される。ビデオＩ／Ｏモジュール１４は、カメラモジュール７によって取得された画像データなどがデータバスＤＢを介して転送される。Ｉ² Ｃバスインタフェース１５は、Ｉ² ＣバスＢｃにおけるインタフェースである。

Ｉ² Ｃバスインタフェース１５には、入出力回路１（図１）が設けられており、この入出力回路１には、図２、図８〜図１０のいずれかに示した入力回路３が用いられている。

このように、Ｉ² ＣバスＢｃのＩ² Ｃバスインタフェース１５における入出力回路１に、入力回路３を用いることにより、カメラモジュール７と半導体集積回路装置８との通信を安定して行うことができるので、携帯電話などの電子システムの信頼性を向上させることができる。

それにより、本実施の形態によれば、電源電圧ＶＣＣが低電圧であっても、Ｉ² ＣバスＢｃによる通信を安定して行うことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態において、図８に示す入力回路のＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの構成を逆にするようにしてもよい。

この場合、入力回路３は、図１２に示すように、基準電圧源４、差動入力部５、およびヒステリシス生成部６から構成されている。

差動入力部５は、ＰチャネルＭＯＳのトランジスタＭＰ５，ＭＰ６、ならびにＮチャネルＭＯＳのトランジスタＭＮ７，ＭＮ８からなり、ヒステリシス生成部６は、ＮチャネルＭＯＳのトランジスタＭＮ９，ＭＮ１０、およびインバータＩＮＶ１から構成されている。

トランジスタＭＰ５，ＭＰ６の一方の接続部には、電源電圧ＶＣＣがそれぞれ接続されており、トランジスタＭＰ５のゲートには基準電圧源４が生成した基準電圧ＶＲＥＦが入力されるように接続されている。トランジスタＭＰ６のゲートには、入力信号ＩＮが入力されるように接続されている。

トランジスタＭＰ５の他方の接続部には、トランジスタＭＮ７，ＭＮ８，ＭＮ１０のゲート、およびトランジスタＭＮ７の一方の接続部がそれぞれ接続されている。トランジスタＭＰ６の他方の接続部には、トランジスタＭＮ８，ＭＮ９の一方の接続部、およびインバータＩＮＶ１の入力がそれぞれ接続されている。

また、トランジスタＭＮ９の他方の接続部には、トランジスタＭＮ１０の一方の接続部が接続されている。インバータＩＮＶ１の出力部には、トランジスタＭＮ９のゲートが接続されている。トランジスタＭＮ７，ＭＮ８，ＭＮ１０の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。

この構成によっても、図８と同様に、Ｌｏｗレベル入力電圧ＶｉＬ、Ｈｉｇｈレベル入力電圧ＶｉＨ、およびヒステリシスを基準電圧ＶＲＥＦのみに依存させることができ、特性変動を大幅に低減することができる。

本発明の入力回路は、バスインタフェースにおける入力回路のしきい値電圧や温度、電源電圧に依存する特性変動を抑制する技術に適している。

本発明の一実施の形態による入出力回路の構成を示す説明図である。 図１の入出力回路に設けられた入力回路の一例を示す回路図である。 図２の入力回路における入力電圧と出力電圧との関係を示した説明図である。 図２の入力回路における仕様を示した説明図である。 図１の入出力回路に設けられた基準電圧源の一例を示す回路図である。 図１の入出力回路に設けられた基準電圧源の他の例を示す回路図である。 図１の入出力回路に設けられた基準電圧源のさらに他の例を示す回路図である。 図１の入出力回路に設けられた入力回路の他の例を示す回路図である。 図１の入出力回路に設けられた入力回路がコモンモード電圧を改善する際の例を示す回路図である。 図１の入出力回路に設けられた入力回路の他の例を示す回路図である。 図１の入出力回路を用いて構成された携帯電話の一部構成を示すブロック図である。 本発明の他の実施の形態による入力回路の回路図である。

符号の説明

１ 入出力回路
２ 出力回路
３ 入力回路
４ 基準電圧源
５ 差動入力部（差動入力回路）
６ ヒステリシス生成部
７ カメラモジュール
８ 半導体集積回路装置
９ ＣＰＵ
１０ バスステートコントローラ
１１ メモリ
１２ 外部バスインタフェース
１３ Ｉ／Ｏ
１４ ビデオＩ／Ｏモジュール
１５ Ｉ² Ｃバスインタフェース
ＭＰ１〜ＭＰ３ トランジスタ
ＭＰ４〜ＭＰ６ トランジスタ（第３のトランジスタ）
ＭＮ１ トランジスタ（第１のトランジスタ）
ＭＮ２ トランジスタ（第２のトランジスタ）
ＭＮ３ トランジスタ（定電流源トランジスタ）
ＭＮ４〜ＭＮ１０ トランジスタ
ＩＮＶ１ インバータ
Ｔｎ，Ｔｎｄ トランジスタ
Ｒ 抵抗
ＳＤＡ シリアルデータ端子
ＳＣＬ シリアルクロック端子
Ｂｃ Ｉ² Ｃバス
Ｂ 周辺バス
ＤＢ データバス
ＶＲＥＦ 基準電圧
ＶＣＣ 電源電圧
ＶＳＳ 基準電位
ＩＮ 入力信号
ＯＵＴ 出力信号

Claims (8)

1. 入力信号がＨｉレベルからＬｏレベルに遷移した際に、入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベルになると反転信号を出力する差動入力回路と、
   任意のヒステリシスを生成するヒステリシス生成部とを備えた入力回路を設けたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記差動入力回路は、カレントミラー回路と、前記カレントミラー回路による電流制御によって基準電圧と入力信号の電圧レベルとを比較する第１、および第２のトランジスタとよりなることを特徴とする半導体集積回路装置。
3. 任意のヒステリシスを生成するヒステリシス生成部と、
   前記ヒステリシス生成部を設けたことにより、入力信号がＨｉレベルからＬｏレベルに遷移した際には入力信号と基準電圧とを比較し、入力信号が基準電圧とほぼ同じ電圧レベルになると反転信号を出力し、入力信号がＬｏレベルからＨｉレベルに遷移した際には入力信号が基準電圧よりも高い電圧レベルになると反転信号を出力する差動入力回路とを備えた入力回路を設けたことを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記差動入力回路は、
   カレントミラー回路と、
   前記カレントミラー回路による電流制御によって基準電圧と入力信号の電圧レベルとを比較する第１、および第２のトランジスタとよりなり、
   前記ヒステリシス生成部は、
   前記カレントミラー回路に接続された第３のトランジスタを備え、前記第３のトランジスタは前記カレントミラー回路に流れる電流とほぼ比例する電流が流れることを特徴とする半導体集積回路装置。
5. 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
   前記差動入力回路は、
   前記差動入力回路の定電流源となる定電流源トランジスタを設けたことを特徴とする半導体集積回路装置。
6. 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
   前記差動入力回路に入力される入力信号は、基準電位から電源電圧までの電圧レベルであることを特徴とする半導体集積回路装置。
7. 請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
   Ｉ² ＣバスにおけるインタフェースであるＩ² Ｃバスインタフェースを備え、
   前記入力回路は、前記Ｉ² Ｃバスインタフェースにおけるシリアルデータ入力部、およびシリアルクロック入力部にそれぞれ設けられたことを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   カメラモジュールを制御するプロセッサを備え、
   前記Ｉ² Ｃバスインタフェースは、前記Ｉ² Ｃバスを介して前記カメラモジュールに接続され、
   前記プロセッサは、前記Ｉ² Ｃバスを介して前記カメラモジュールの制御を行うことを特徴とする半導体集積回路装置。

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