KR100408412B1

KR100408412B1 - 전원전압의 변동을 감지하는 데이터 출력 버퍼

Info

Publication number: KR100408412B1
Application number: KR10-2001-0031020A
Authority: KR
Inventors: 임종형; 강경우
Original assignee: 삼성전자주식회사
Priority date: 2001-06-02
Filing date: 2001-06-02
Publication date: 2003-12-06
Also published as: US20020180483A1; KR20020092117A; JP4111753B2; US6696860B2; JP2003078406A; TW548899B

Abstract

데이터 출력버퍼는 제1입력신호를 수신하여 제1전원과 제2전원사이를 스윙하는 출력신호를 출력하는 제1출력회로; 상기 제1출력회로의 출력신호를 수신하여 제3전원과 제4전원사이를 스윙하는 출력신호를 출력하는 제2출력회로; 상기 제2출력회로의 출력신호에 응답하여 출력단을 상기 제4전원으로 풀-다운하는 풀-다운회로; 상기 제3전원의 레벨과 상기 제1전원의 레벨을 비교하고 그 비교결과에 따른 감지신호를 출력하는 전원감지회로를 구비하며, 상기 감지신호는 상기 제1전원에서 상기 제2전원으로의 위상전이시간 또는 상기 제2전원에서 상기 제1전원으로의 위상전이시간을 조절한다.

Description

전원전압의 변동을 감지하는 데이터 출력 버퍼{Data output buffer for detecting variation of supply voltage}

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 신호 출력을 위한 전압의 변화에 무관하게 신호 또는 데이터의 논리 '로우'에서 논리 '하이'로의 위상전이 시간(transition time)과 논리 '하이'에서 논리 '로우'로의 위상전이시간을 일치시켜 스큐를 감소시키는 데이터 출력 버퍼에 관한 것이다.

도 1은 종래의 데이터 출력버퍼의 회로도이다. 도 1을 참조하면, 데이터 출력버퍼는 데이터 전송회로(10), 프리 드라이버(11) 및 주 드라이버(17)를 구비한다. 데이터 전송회로(10)는 전송 게이트들(T1 및 T2), 래치 회로들(3 및 5) 및 반전회로들(1 및 7)을 구비한다.

전송 게이트(T1)는 전송 제어신호(BUF)의 활성화(예컨대 논리 '하이')에 응답하여 데이터(data)를 프리 드라이버(11)로 출력하고, 전송 게이트(T2)는 전송 제어신호(BUF)의 활성화에 응답하여 반전 데이터(/data)를 반전회로(7)로 출력한다.

인버터(I1 및 I2)가 직렬 연결된 래치 회로(3)와 인버터(I3 및 I4)가 직렬 연결된 래치 회로(5)는 전송 게이트들(T1 및 T2)의 출력신호를 래치한다.

프리 드라이버(11)는 반전회로들(13 및 15)을 구비하며, 반전회로(13)는 전송 게이트(T1)의 출력신호에 응답하여 제1전원(VDDP)과 제 2전원(VSSP)사이를 스윙(swing)하는 신호를 출력하고, 반전회로(15)는 반전회로(7)의 출력신호에 응답하여 제 1전원(VDDP)과 제 2전원(VSSP)사이를 스윙하는 신호를 출력한다. 일반적으로 제 1전원(VDDP)은 3.3V 또는 2.5V의 레벨을 갖고, 제 2전압 (VSSP)은 접지전압의 레벨을 갖는다.

주 드라이버(17)는 풀업회로(MP1)와 풀다운회로(MN1)를 구비하며, 풀업회로 (MP1)는 PMOS트랜지스터(MP1)로 구현되며 반전회로(13)의 출력신호(UP)에 응답하여 출력단(OUT)을 제 3전원(VDDQ)레벨로 풀-업(pull-up)하고, 풀다운회로(MN1)는 NMOS트랜지스터(MN1)로 구현되어 반전회로(15)의 출력신호(DOWN)에 응답하여 출력단(OUT)을 제 4전원(VSSQ)레벨로 풀-다운(pull-down)한다. 따라서 출력단(OUT)은 제 3 전원(VDDQ)레벨 및 제 4전원(VSSQ)레벨사이에서 스윙한다.

일반적으로 PMOS트랜지스터(MP1) 및 NMOS트랜지스터(MN1)는 출력단(OUT) 신호의 논리 '하이' 또는 논리 '로우'로 위상전이(transition)시의 스큐(skew)를 줄이기 위하여, PMOS트랜지스터(MP1) 및 NMOS트랜지스터(MN1)들의 채널 길이와 채널 넓이의 비를 조절하여 PMOS트랜지스터(MP1)의 턴온 저항(이하'Ron_mp1'라 한다.)과 NMOS트랜지스터(MN1)의 턴온저항(이하 'Ron_mn1'라 한다.)은 동일하게 설정된다.

그러나 제 3전원(VDDQ)이 제 1전원(VDDP)보다 낮아지는 경우, 예컨대 제 1전원(VDDP)이 2.5V이고, 제 3전원(VDDQ)이 1.8V인 경우, PMOS트랜지스터(MP1)의 게이트와 소오스의 사이의 턴온전압이 2.5V에서 1.8V로 낮아지므로 PMOS트랜지스터 (MP1)의 턴온저항(Ron_mp1)은 증가한다.

그러나 NMOS트랜지스터(MN1)의 게이트로 입력되는 신호(DOWN)는 제 1전원 (VDDP)과 제 2전원(VSSP)사이에서 스윙하므로 제 3전원(VDDQ)이 제 1전원(VDDP)보다 낮아지는 경우에도 NMOS트랜지스터(MN1)의 게이트 및 소오스사이의 턴온전압은일정하다. 따라서 NMOS트랜지스터(MN1)의 턴온저항(Ron_mn1)은 제 3전원(VDDQ)이 제 1 회로동작전원(VDDP)보다 낮아지는 경우에도 변화가 없다.

그러므로 제 3전원(VDDQ)이 제 1전원(VDDP)보다 낮아지는 경우, NMOS트랜지스터(MN1)의 턴온저항(Ron_mn1)과 PMOS트랜지스터(MP1)의 턴온저항 (Ron_mp1)은 달라지므로, 출력단(OUT)신호의 논리 '로우'에서 논리 '하이'로의 위상전이 경사 (transition slop)와 논리 '하이'에서 논리 '로우'로의 위상전이경사가 달라지므로 출력단(OUT)의 신호에 스큐(skew)가 발생되는 문제점이 있다.

도 2a는 도 1의 제 1전원(VDDP)과 제 3전원(VDDQ)이 같은 경우의 출력단의 출력 파형을 나타낸다. 이 경우 MOS트랜지스터(MN1)의 턴온저항(Ron_mn1)과 PMOS트랜지스터(MP1)의 턴온저항 (Ron_mp1)은 동일하다. 따라서 도 2a를 참조하면, 출력단(OUT) 신호의 논리 '로우(0V)'에서 논리 '하이(OUT "H")'로의 위상전이와 논리 '하이(2.5V)에서 논리 '로우(OUT "L")의 위상전이 사이에 스큐가 발생하지 않는다.

그러나 도 2b는 도 1의 제 1전원(VDDP)과 제 3전원(VDDQ)이 다른 경우의 출력단의 출력 파형을 나타낸다. 이 경우 MOS트랜지스터(MN1)의 턴온저항(Ron_mn1)과 PMOS트랜지스터(MP1)의 턴온저항 (Ron_mp1)은 달라진다. 따라서 2b를 참조하면, 출력단 신호의 (0V)'에서 OUT "H"로의 전이와 1.8에서 OUT "L"로의 위상전이 사이에 스큐가 발생한다.

상기 스큐는 턴온 저항(Ron_mp1)과 턴온저항(Ron_mn1)이 다르게 때문에 발생한다. 상기 스큐는 고속 동작 제품의 출력특성에 문제를 일으킨다. 또한, 종래에는 제 3전원(VDDQ)의 다른 경우, 각각의 제 3전원(VDDQ)을 사용하는 별개의 반도체 칩을 생산해야 하는 문제점이 있다. 예컨대 2.5V의 제 3전원(VDDQ)을 사용하는 반도체 칩과 1.8V의 제 3전원(VDDQ)을 사용하는 반도체 칩을 별도로 생산해야하는 문제점이 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 데이터 출력을 위한 전원(VDDQ)과 내부회로에서 사용되는 전원(VDDP)이 다른 경우에도 데이터 출력시의 스큐를 발생하지 않는 데이터 출력 버퍼를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래의 데이터 출력 버퍼의 회로도이다.

도 2a는 도 1의 제 1전원(VDDP)과 제 3전원(VDDQ)이 같은 경우 출력단의 출력 파형을 나타낸다.

도 2b는 도 1의 제 1전원(VDDP)과 제 3전원(VDDQ)이 다른 경우 출력단의 출력 파형을 나타낸다.

도 3은 본 발명의 일실시예에 따른 데이터 출력버퍼의 회로도이다.

도 4는 본 발명의 다른 실시예에 따른 데이터 출력버퍼의 회로도이다.

도 5는 본 발명에 따른 전원감지회로의 일 실시예를 나타내는 회로도이다.

도 6은 본 발명에 따른 전원감지회로의 다른 실시예를 나타내는 회로도이다.

도 7a는 종래의 기술에 따른 데이터 출력버퍼의 각 출력단의 파형을 나타낸다.

도 7b는 본 발명의 실시예에 따른 출력버퍼의 각 출력단의 파형을 나타낸다.

상기 기술적 과제를 달성하기 위한 데이터 출력버퍼는 제1입력신호를 수신하여 제1전원과 제2전원사이를 스윙하는 출력신호를 출력하는 제1출력회로; 상기 제1출력회로의 출력신호를 수신하여 제3전원과 제4전원사이에서 스윙하는 출력신호를 출력하는 제2출력회로; 상기 제2출력회로의 출력신호에 응답하여 출력단을 상기 제4전원레벨로 풀-다운하는 풀-다운회로; 및 상기 제3전원의 레벨과 상기 제1전원의 레벨을 비교하고, 그 비교결과에 따른 감지신호를 출력하는 전원감지회로를 구비하며, 상기 감지신호는 상기 제1전원에서 상기 제2전원으로의 위상전이시간 또는 상기 제2전원에서 상기 제1전원으로의 위상전이시간을 조절한다.

상기 데이터 출력버퍼는 제2입력신호를 수신하여 상기 제3전원과 상기 제4전원사이를 스윙하는 출력신호를 출력하는 제3출력회로; 및 상기 제3출력회로의 출력신호에 응답하여 상기 출력단을 상기 제3전원으로 풀-업하는 풀-업회로를 더 구비한다.

상기 전원 감지회로는 상기 출력단의 전압이 상기 상기 제4전원으로부터 상기 제3전원으로 풀-업되는 위상전이시간과 상기 제3전원으로부터 상기 제4전원으로 풀-다운되는 위상전이시간을 동일하게 조정한다.

상기 전원감지회로는 상기 제3전원과 소정의 기준전압을 비교하여, 그 비교결과로서 상기 감지신호를 출력하는 전원비교회로를 구비하며, 상기 전원비교회로는 상기 제3전원과 상기 소정의 기준전압을 비교하는 비교회로; 및 상기 비교회로의 출력신호 또는 파워-업 신호에 응답하여 상기 감지신호를 출력하는 논리회로를 구비한다.

상기 감지신호는 모드 레지스터 세트에 의하여 발생되며, 상기 소정의 기준전압은 상기 제1전원과 상기 제2전원의 전압 분배에 의하여 발생된다.

상기 제1출력회로는 상기 제1입력신호를 수신하는 반전회로; 상기 반전회로로 접지전원전압을 공급하는 접지전원단자 및 상기 제2전원사이에 접속되고, 상기 감지신호에 응답하여 동작하는 스위칭회로; 및 상기 접지전원단자 및 상기 제2전원사이에 접속되는 저항을 구비한다. 상기 감지신호는 소정의 로직회로내의 퓨즈의 절단에 의하여 발생된다.

본 발명의 기술적 과제를 달성하기 위한 다른 데이터 출력버퍼는 제1입력신호를 수신하고 제1전원과 제2전원사이를 스윙하는 출력신호를 출력하는 제1출력회로; 상기 제1출력회로의 출력신호에 응답하여 제3전원과 제4전원사이를 스윙하는 출력신호를 출력하는 제2출력회로; 상기 제2출력회로의 출력신호에 응답하여 출력단을 상기 제4전원레벨로 풀-다운하는 제1풀-다운회로; 상기 제3전원의 레벨과 상기 제1전원의 레벨을 비교하고, 그 비교결과에 따른 감지신호를 출력하는 전원감지회로; 및 상기 감지신호 또는 상기 제1출력회로의 출력신호에 응답하여 상기 출력단을 상기 제4전원으로 풀-다운하는 제2풀-다운회로를 구비한다.

상기 데이터 출력버퍼는 제2입력신호를 수신하여 상기 제3전원과 상기 제4전원사이를 스윙하는 출력신호를 출력하는 제3출력회로; 상기 제3출력회로의 출력신호에 응답하여 상기 출력단을 상기 제3전원으로 풀-업하는 제1풀-업회로; 및 상기 감지신호 또는 상기 제2입력신호에 응답하여 상기 출력단을 상기 제3전원으로 풀-업하는 제2풀-업회로를 더 구비한다.

상기 전원 감지회로는 상기 출력단이 상기 제4전원으로부터 상기 제3전원으로 풀-업되는 위상 전이시간과 상기 제3전원으로부터 상기 제4전원으로 풀-다운되는 위상 전이시간을 동일하게 조정한다.

상기 제2풀-다운회로는 상기 출력단이 상기 제3전원으로부터 상기 제4전원으로 풀-다운되는 위상전이시간을 감소시키고, 상기 제2풀-업회로는 상기 출력단이 상기 제4전원으로부터 상기 제3전원으로 풀-업되는 위상전이시간을 감소시킨다.

상기 제1출력회로는 상기 제1입력신호를 수신하는 반전회로; 상기 반전회로로 상기 제2전원을 공급하는 접지전원단자와 상기 제2전원사이에 접속되어 상기 감지신호에 응답하여 동작하는 스위칭회로; 및 상기 접지전원단자 및 상기 제2전원사이에 접속되는 저항을 구비한다. 상기 스위칭회로의 턴-온 저항은 상기 저항보다 작다.

상기 감지신호는 모드 레지스터 세트에 의하여 발생되거나, 또는 상기 제 3전원 및 소정의 기준전압을 비교하여, 그 비교결과를 출력하는 비교회로의 출력신호이다. 상기 감지신호는 소정의 로직회로내의 퓨즈의 절단에 의하여 발생된다.

상기 소정의 기준전압은 상기 제 1전원과 상기 제 2전원의 전압 분배에 의하여 발생된다. 상기 전원감지회로는 상기 비교회로의 출력신호 또는 파워-업 신호에 응답하는 논리회로를 더 구비한다. 상기 감지신호는 소정의 로직회로내의 퓨즈의 절단에 의하여 발생되는 것을 특징으로 하는 데이터 출력회로.

상기 기술적 과제를 달성하기 위한 또 다른 데이터 출력버퍼는 입력신호에 응답하여 제1전원레벨 또는 제2전원레벨을 갖는 출력신호를 출력하는 데이터 전송회로; 상기 데이터 전송회로의 출력신호에 응답하여 제3전원 또는 제4전원레벨을 갖는 출력신호를 출력하는 프리 드라이버; 상기 프리 드라이버의 출력신호에 응답하여 출력단의 전압을 상기 제3전원 레벨 또는 상기 제4전원레벨로 구동하는 주 드라이버; 및 상기 제3전원레벨과 상기 제1전원레벨이 서로 다른 경우, 상기 출력단의 전압이 상기 제4전원레벨로부터 상기 제3전원레벨으로 풀업되는 위상전이시간 또는 상기 제3전원레벨로부터 상기 제4전원레벨로 풀-다운되는 위상전이시간이 동일하게 되도록 제어하는 감지신호를 출력하는 전원감지회로를 구비한다.

상기 전원감지회로는 상기 제3전원과 소정의 기준전압을 비교하는 비교회로; 상기 비교회로의 출력신호 또는 파워-업 신호에 응답하여 상기 감지신호를 출력하는 논리회로를 구비하고, 상기 데이터 전송회로는 상기 입력신호를 래치하는 하나 이상의 래치회로; 상기 래치회로의 출력신호를 출력하는 반전회로; 상기 반전회로에 접지전원을 공급하는 접지전원단자 및 상기 제2전원사이에 접속되고 상기 감지신호에 응답하여 동작하는 스위칭회로; 및 상기 접지전원단자 및 상기 제2전원사이에 접속되는 저항을 구비한다.

상기 프리 드라이버는 상기 입력신호를 수신하는 제1트랜지스터; 상기 반전회로의 출력신호를 수신하는 제2트랜지스터를 구비하고, 상기 제1트랜지스터의 출력신호는 상기 주 드라이버를 구동하여 상기 주 드라이버의 출력단의 전압을 상기 제3전원으로 풀-업시키고, 상기 제2트랜지스터의 출력신호는 상기 주 드라이버를 구동하여 상기 주 드라이버의 출력단의 전압을 상기 제4전원으로 풀-다운시킨다.

상기 데이터 출력버퍼는 상기 감지신호 또는 상기 데이터 전송회로의 출력신호에 응답하여 상기 출력단을 상기 제3전원으로 풀-업하는 보조 풀-업회로; 및 상기 감지신호 또는 상기 데이터 전송회로의 출력신호에 응답하여 상기 출력단을 상기 제4전원으로 풀-다운하는 보조 풀-다운회로를 더 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부된 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 데이터 출력버퍼의 회로도이다. 도 3을 참조하면, 데이터 출력버퍼는 데이터 전송회로(20), 스위칭회로(30), 프리 드라이버(40) 및 주 드라이버(50)를 구비한다.

데이터 전송회로(20)는 전송 게이트들(T11 및 T12), 래치 회로들(23 및 25) 및 반전회로들(27 및 29)을 구비한다. 전송 게이트(T11)는 전송 제어신호(BUF)의활성화(예컨대 논리 '하이')에 응답하여 데이터(data)를 프리 드라이버(40)로 출력하고, 전송 게이트(T12)는 전송제어신호(BUF)의 활성화에 응답하여 반전 데이터 (/data)를 반전회로(29)로 출력한다.

인버터(I1 및 I2)가 직렬로 접속된 래치회로(23) 및 인버터(I3 및 I4)가 직렬로 접속된 래치회로(25)는 게이트들(T11 및 T12)의 출력신호들(DOK 및 DOKB)을 각각 래치한다.

반전회로(또는 제1출력회로; 29)는 전송 게이트(T12)의 출력신호(이를 '제1입력회로'라 한다.)에 응답하여 제1전원(VDDP)과 제 2전원(VSSP)사이를 스윙하는 출력신호(DOKB)를 출력한다. 즉 출력신호(DOKB)는 제1전원(VDDP)레벨로 풀-업 또는 제 2전원(VSSP)레벨로 풀-다운된다.

저항(R1)은 제 1전원(VDDP)과 반전회로(29)에 소정의 전원을 공급하는 전원 단자(supply voltage pin)사이에 접속되고, 저항(R2)의 일단은 반전회로(29)에 접지전원을 공급하는 접지전원단자(미 도시)에 접속된다. 상기 반전회로(29)의 전원단자들(미 도시)은 당업계에서 잘 알려져 있으므로 이에 대한 상세한 설명은 생략한다.

스위칭회로(30)는 게이트로 감지신호(DRV18)가 입력되며, 드레인이 저항(R2)의 타단에 접속되고, 소오스가 제 2전원(VSSP)에 각각 접속되는 NMOS트랜지스터 (MN10)와 저항(R2)의 타단과 제 2전원(VSSP)사이에 접속되는 저항(R3)을 구비한다.

감지신호(DRV18)는 도 5에 도시된 바와 같이 제 3전원(VDDQ)을 감지하여 자동으로 발생되거나, 동기형 반도체 메모리 장치의 모드 레지스터 세트(mode resister set)를 사용하여 발생시키거나, 또는 도 6에 도시된 바와 같이 퓨즈(F)의절단에 의하여 선택적으로 활성화된다. 제 3전원(VDDQ)이 1.8V일 때, 퓨즈(F)는 절단되므로 감지신호(DRV18)는 활성화된다.

NMOS트랜지스터(MN10)는 턴-온저항(이하 'Ron_mn10'라 한다.)을 가지며, 반전회로(29)의 출력신호(DOKB)가 제 2전원(VSSP)레벨로 풀-다운되는 경우 위상전이 경사(transition slop)는 턴온저항(Ron_mn10)과 저항(R3)의 조합에 의하여 결정된다. 턴온저항(Ron_mn10)은 저항(R3)보다 상당히 작게 설계되는 것이 바람직하다.

예컨대 감지신호(DRV18)가 비활성화(예컨대 논리 '로우')되는 경우 반전회로 (29)의 출력신호(DOKB)가 제 2전원(VSSP)레벨로 풀-다운되는 위상전이경사 또는 시간은 수학식 1에 의하여 결정된다.

그러나, 감지신호(DRV18)가 활성화(예컨대 논리 '하이')되는 경우 반전회로 (29)의 출력신호(DOKB)가 제 2전원(VSSP)레벨로 풀-다운되는 위상전이경사 또는 위상전이시간(transition slop or time)은 수학식 2에 의하여 결정된다.

결국, 턴온저항(Ron_mn10)은 저항(R3)보다 상당히 작게 설계되므로 Req2= R2+(Ron_mn10)가 된다. 따라서 감지신호(DRV18)가 활성화가 되는 경우의 위상전이 경사는 감지신호(DRV18)가 비활성화가 되는 경우의 위상전이경사보다 크다. 즉 감지신호(DRV18)가 활성화가 되는 경우의 위상전이시간은 감지신호(DRV18)가 비활성화가 되는 경우의 위상전이시간보다 빠르다. 예컨대 제 3전원(VDDQ)이 1.8V인 경우의 위상전이시간은 제 3전원(VDDQ)이 2.5V인 경우의 위상전이시간보다 빠르다.

프리 드라이버(40)는 반전회로들(41, 43)을 구비하며, 반전회로(제3출력회로; 41)는 전송 게이트(T11)의 출력신호(DOK)에 응답하여 제 3전원(VDDQ)과 제 4전원(VSSQ)사이를 스윙하는 제 1제어신호(UP)를 출력하며, 반전회로(41)는 전송 게이트(T11)의 출력신호(DOK)를 반전시키는 통상적인 인버터를 사용하거나 전송 게이트(T11)의 출력신호(DOK) 및 제 3전원(VDDQ)에 응답하는 부정논리곱(NAND)게이트가 사용될 수 있다.

반전회로(제2출력회로; 43)는 반전회로(제1출력회로; 29)의 출력신호(DOKB)에 응답하여 제 3전원(VDDQ)과 제 4전원(VSSQ)사이를 스윙하는 제 2제어신호(DOWN)를 출력한다. 반전회로(43)는 반전회로(29)의 출력신호(DOKB)를 반전시키는 통상적인 인버터를 사용하거나 출력신호(DOKB) 및 제 3전원(VDDQ)에 응답하는 부정논리곱(NAND)게이트가 사용될 수 있다.

주 드라이버(50)의 PMOS트랜지스터(MP11)와 NMOS트랜지스터(MN11)는 출력단 (OUT)의 신호의 논리 '하이'로의 또는 논리 '로우'로의 전이(transition)시의 스큐(skew)를 줄이기 위하여 PMOS트랜지스터(MP11) 및 NMOS트랜지스터(MN11)의 채널 길이와 채널 넓이의 비를 조절한다.

따라서 PMOS트랜지스터(MP11)의 턴온 저항(이하 'Ron_mp11'라 한다.)과 NMOS트랜지스터 (MN11)의 턴온저항(이하 'Ron_mn11'라 한다.)은 실질적으로 동일하게 설정된다.

PMOS트랜지스터(풀-업 회로; MP11)는 제 1제어신호(UP)에 응답하여 출력단(OUT)을 제 3전원(VDDQ)레벨로 풀-업하고, NMOS트랜지스터(풀-다운 회로; MN11)는 제 2제어신호(DOWN)에 응답하여 출력단(OUT)을 제 4전원(VSSQ)레벨로 풀-다운한다.

주 드라이버(50)의 제 3전원(VDDQ)이 변하는 경우에도 PMOS트랜지스터(MP11) 및 NMOS트랜지스터(MN11)의 각각의 게이트와 소오스의 전압은 프리 드라이버(40)에 의하여 제 3전원(VDDQ)과 제 4전원(VSSQ)사이에서 스윙하므로, PMOS트랜지스터 (MP11)의 턴온 저항(Ron_mp11)과 NMOS트랜지스터(MN11)의 턴온저항(Ron_mn11)은 실질적으로 동일한 값을 유지한다.

도 4는 본 발명의 다른 실시예에 따른 데이터 출력버퍼의 회로도이다. 도 4를 참조하면, 데이터 출력버퍼는 데이터 전송회로(20), 스위칭회로(30), 프리 드라이버(40), 주 드라이버(50) 및 전이보상회로(60)를 구비한다.

도 4의 데이터 전송회로(20) 및 스위칭회로(30)의 설명은 도 3의 데이터 전송회로(20) 및 스위칭회로(30)와 동일하므로 생략한다,

프리 드라이버(40)는 반전회로들(41, 43)을 구비하며, 반전회로(제3출력회로; 41)는 전송 게이트(T11)의 출력신호(제2입력신호; DOK)에 응답하여 제 3전원(VDDQ)과 제 4전원(VSSQ)사이를 스윙하는 제 1제어신호(UP1)를 출력하며, 반전회로(41)는 전송 게이트(T11)의 출력신호(DOK)를 반전시키는 통상적인 인버터를 사용하거나 전송 게이트(T11)의 출력신호(DOK) 및 제 3전원(VDDQ)에 응답하는 부정논리곱(NAND)게이트가 사용될 수 있다.

반전회로(제2출력회로; 43)는 반전회로(29)의 출력신호(DOKB)에 응답하여 제 3전원(VDDQ)과 제 4전원(VSSQ)사이를 스윙하는 제 2제어신호 (DOWN1)를 출력한다. 반전회로 (43)는 반전회로(29)의 출력신호(DOKB)를 반전시키는 통상적인 인버터를 사용하거나 출력신호(DOKB) 및 제 3전원(VDDQ)에 응답하는 부정논리곱(NAND)게이트가 사용될 수 있다.

주 드라이버(50)의 PMOS트랜지스터(MP11)는 제 1제어신호(UP1)에 응답하여 출력단(OUT)을 제 3전원(VDDQ)레벨로 풀-업하고, NMOS트랜지스터(MN11)는 제 2제어신호(DOWN1)에 응답하여 출력단(OUT)을 제 4전원(VSSQ)레벨로 풀-다운한다.

전이보상회로(60)는 인버터(61), 제 1논리 게이트(63), 제 2논리 게이트 (65), 보조 풀-업회로(제2풀-압 회로; MP23) 및 보조 풀-다운회로(제2플-다운 회로; MN23)를 구비한다. 인버터(61)는 감지신호(DRV18)를 반전시키며, 제 1논리 게이트(63)는 감지 신호(DRV18) 및 전송 게이트(T11)의 출력신호(DOK)에 응답하여 제 3제어신호(UP2)를 출력한다. 제 1논리게이트(63)는 부정 논리곱(NAND)을 사용한다.

제 2논리 게이트(65)는 인버터(61)의 출력신호 및 반전회로(29)의 출력신호 (DOKB)에 응답하여 제 4제어신호(DOWN2)를 출력한다. 제 2논리 게이트(65)는 부정 논리합(NOR)을 사용하며, 이의 변형은 당업계에서 자명하다.

보조 풀-업회로는 PMOS트랜지스터(MP23)를 사용하며 턴온되는 경우에는 소정의 턴온저항을 갖고, 제 3제어신호(UP2)에 응답하여 출력단(OUT)을 제 3전원(VDDQ)레벨로 풀-업한다.

보조 풀-다운회로는 NMOS트랜지스터(MN11)를 사용하며 턴온되는 경우 소정의 턴온저항을 갖고, 제 4제어신호(DOWN2)에 응답하여 출력단(OUT)을 제 4전원(VSSQ)레벨로 풀-다운한다.

보조 풀-업회로(MP23) 및 보조 풀-다운회로(MN23)는 제 3전원(VDDQ)이 제 1전원(VDDP)보다 낮아지는 경우에 증가되는 PMOS트랜지스터(MP11)의 턴온저항 (Ron_mp11)과 NMOS트랜지스터(MN11)의 턴온저항(Ron_mn11)을 감소시키기 위한 것으로 출력단(OUT) 신호의 위상전이시간을 빠르게 한다.

도 5는 본 발명에 따른 전원감지회로의 일 실시예를 나타내는 회로도이다. 도 5를 참조하면, 전원감지회로는 비교회로(31), 반전회로들(33, 35 및 37) 및 기준전압발생회로를 구비한다.

기준전압발생회로는 저항(R5) 및 저항(R7)의 전압 분배(voltage devide)를 이용하여 노드(NODA)의 신호를 발생하고, 비교회로(31)는 제 3전원(VDDQ)과 노드 (NODA)의 신호를 비교하고, 그 비교결과에 따른 신호를 출력한다.

반전회로(33)는 파워-업 신호(VCCH) 및 비교회로(31)의 출력신호에 응답하여 제 1전원(VDDP)과 제 2전원(VSSP)사이를 스윙하는 신호를 출력한다. 파워-업 신호 (VCCH)는 초기에는 논리 '로우'를 유지하고, 소정의 시간(sv)이 경과하면 제 1전원(VDDP)과 같아지는 신호이다.

반전회로(35)는 반전회로(33)의 출력신호를 반전시키며, 반전회로(37)는 반전회로(35)의 출력신호를 반전시킨 감지신호(DRV18)를 출력한다. 반전회로들(35 및 37)의 출력신호는 제 1전원(VDDP)과 제 2전원(VSSP)사이를 스윙하는 신호이다.

예컨대 노드(NODA)의 전압을 2.0 V로 조정하고 제 3전원(VDDQ)이 2.5V인 경우, 비교회로(31)는 노드(NODA)의 전압과 제 3전원(VDDQ)을 비교하여 논리 '하이'를 출력한다. 그러므로 감지신호(DRV18)는 비활성화(예컨대 논리 '로우')된다.

그러나 제 3전원(VDDQ)이 2.5V에서 1.8V로 변한다고 가정하면, 비교회로(31)는 노드(NODA)의 전압과 제 3전원(VDDQ)을 비교하여 논리 '로우'를 출력한다. 그러므로 감지신호(DRV18)는 활성화(예컨대 논리 '하이')된다. 여기서 노드(NODA)의 전압과 제 3전원(VDDQ)을 적절히 조절하면, 전원감지회로는 제 3전원(VDDQ)의 변화를 자동적으로 검출할 수 있다.

도 6은 본 발명에 따른 전원감지회로의 다른 실시예를 나타내는 회로도이다. 도 6을 참조하며, 전원감지회로는 퓨즈의 절단(cutting)에 의하여 선택적으로 활성화되는 감지신호(DRV18)를 발생한다.

전원감지회로는 반전회로들(51, 53, 54), PMOS 트랜지스터(MP31), NMOS 트랜지스터(MN31), 퓨즈(F) 및 래치회로(55 및 57로 구성됨)를 구비한다. NMOS 트랜지스터(MN31)는 파워-업 신호(VCCH)에 응답하여 턴-온 또는 턴-오프된다.

2.5V의 제 3전원(VDDQ)을 사용하는 반도체 칩은 퓨즈(F)를 절단하지 않는다고 가정하면, 감지신호(DRV18)는 소정의 시간(SV)이 경과된 후에 비활성화된다. 그러나 1.8V의 제 3전원(VDDQ)을 사용하는 반도체 칩은 퓨즈(F)를 가 절단한다고 가정하면, 감지신호(DRV18)는 소정의 시간(SV)이 경과된 후에 활성화된다. 따라서 하나의 반도체 칩은 퓨즈의 절단유무에 따라 1.8V 또는 2.5V의 제 3전원(VDDQ)을 사용할 수 있다.

도 7a는 종래의 기술에 따른 데이터 출력버퍼의 각 출력단의 파형을 나타낸다. 도 1 및 7a를 참조하면, 반전회로(7)의 출력신호(DOKB)가 논리 '하이'에서 논리 '로우'로 전이시간은 도 7b의 그것보다 상대적으로 길다. 따라서 데이터(DATA H)의 논리 '로우'에서 논리 '하이'로의 전이시간과 데이터(DATA L)의 논리 '하이'에서 논리 '로우'로의 전이시간이 다르게 되므로, 출력단(OUT)의 신호에 스큐가 발생한다.

도 7b는 본 발명의 실시예에 따른 데이터 출력버퍼의 각 출력단의 파형을 나타낸다. 도 7b를 참조하여 반전회로(29)의 출력신호(DOKB)의 논리 '하이'에서 논리 '로우'로 전이시간은 도 7a 신호(DOKB)가 논리 '하이'에서 논리 '로우'로 전이되는 시간보다 상대적으로 짧다.

따라서 데이터(DATA H)의 논리 '로우'에서 논리 '하이'로의 전이시간과 데이터(DATA L)의 논리 '하이'에서 논리 '로우'로의 전이시간은 실질적으로 동일하게 개선되므로 출력단(OUT)의 신호의 스큐는 감소한다.

이하 도 5 및 6을 참조하여 도 3의 데이터 출력버퍼의 동작을 설명하면 다음과 같다. 우선, PMOS트랜지스터(MP11)의 턴온저항과 NMOS트랜지스터(MN11)의 턴온저항은 동일한 값으로 설정되고 제 1전원(VDDP)이 2.5V, 제 2전원(VSSP)이 접지전원 및 제 4전원(VSSQ)이 접지전원이라고 가정한다.

그리고 제 3전원(VDDQ)이 2.5V에서 1.8V로 변환되는 경우를 설명하면, 감지 제어 신호 (DRV18)는 활성화되므로, 반전회로(29)의 출력신호(DOKB)가 제 2전원( VSSP)레벨로 풀-다운되기 위한 위상전이 시간은 저항(Req2)에 의하여 결정된다.

따라서 제 3전원(VDDQ)이 1.8V인 경우에 반전회로(29)의 출력신호(DOKB)가 논리 '하이'에서 논리 '로우'로 위상 전이되는데 걸리는 시간은 제 3전원 (VDDQ)이 2.5V인 경우에 출력신호(DOKB)가 논리 '하이'에서 논리 '로우'로 위상 전이되는데걸리는 시간보다 빨라진다. 그러므로 제 2제어신호(DOWN)가 논리 '로우'에서 논리 '하이'로 위상 전이되는 시간도 빨라지므로 트랜지스터(MN11)에 의한 위상전이시간도 빨라진다.

이하 도 4 내지 도 6을 참조하여 제 3전원(VDDQ)이 2.5V에서 1.8V로 변환되는 경우의 전이보상회로(60)의 동작을 설명하면 다음과 같다. 이 경우 풀업 회로(MP11)의 턴온저항(Ron_mp11) 및 풀-다운회로(MN11)의 턴온저항(Ron_mn11)은 감소된 제 3전원(VDDQ)에 응답하여 증가되고, 감지신호(DRV18)는 활성화된다.

이때 데이터(DATA)가 논리 '하이'인 경우, 제 1논리 게이트(63)는 논리 '로우'인 제 3제어 신호(UP2)를 출력하므로 보조 풀업회로(MP23)는 턴온된다. 따라서 출력단(OUT)은 풀업 회로(MP11) 및 보조 풀업회로(MP23)를 통하여 빠르게 제 3전원 (VDDQ)레벨로 풀-업된다. 따라서 제 3전원(VDDQ)레벨로 풀-업되는 출력단(OUT)의 위상변화 지연시간은 빨라진다.

그리고 데이터(DATA)가 논리 '로우'인 경우, 풀-다운회로(MN11)는 턴-온되고, 제 2논리게이트(65)는 논리 '하이'인 제 4제어 신호(DOWN2)를 출력하므로 보조 풀다운회로(MN23)는 턴온된다. 따라서 출력단(OUT)은 풀-다운회로(MN11) 및 보조 풀다운회로(MN23)를 통하여 빠르게 제 4전원(VSSQ)레벨로 풀-다운된다. 따라서 제 4전원(VSSQ)레벨로 풀-다운되는 출력단(OUT)의 위상변화지연 시간은 빨라진다.

따라서 본 발명은 제 1전원을 사용하는 데이터 전송회로와 제 3전원을 사용하는 주 드라이버사이에 사용되는 인터페이스로 상기 제 3전원이 변동하는 경우, 예컨대 상기 제 3전원이 상기 제 1전원보다 낮아지는 경우 상기 제 3전원을 감지하여 주 버퍼의 출력신호가 논리 '로우'에서 논리 '하이'로의 위상전이 경사 (transition slop)또는 논리 '하이'에서 논리 '로우'로의 위상전이시간을 일치시켜 스큐를 감소시키는 장점이 있다.

또한, 데이터 스위칭회로(30)는 제 3전원(VDDQ)의 변동을 감지하여, 반전회로(29)의 논리 '하이'에서 논리'로우'로의 위상전이시간을 제어한다. 즉, 위상전이 시간을 단축시켜 주 드라이버의 출력신호가 논리 '로우'에서 논리 '하이'로의 위상전이 경사(transition slop)또는 논리 '하이'에서 논리 '로우'로의 위상전이시간을 일치시켜 스큐를 감소시키는 장점이 있다.

따라서 주 드라이버의 전원전압(VDDQ)을 낮추어 출력단(OUT) 신호의 스윙폭을 줄여 고속동작 시에 신호 전달 특성(signal integrity)을 개선하고 인터페이스 장치들의 호환특성 개선과 소모 전력을 줄이는 장점이 있다. 또한 서로 다른 전원전압(VDDQ)을 사용할 수 있는 반도체 칩을 하나의 반도체 칩으로 생산할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 데이터 출력버퍼는 서로 다른 전원을 사용하는 회로사이의 인터페이스를 구비하며, 상기 인터페이스는 상기 회로의 사용전원이 변동하는 것을 감지하여 출력신호의 위상전이시간 또는 위상 전이 시간을 제어하여 출력신호의 스큐를 감소시키는 장점이 있다.

또한, 주 버퍼의 전원전압(VDDQ)을 낮추어 출력단(OUT) 신호의 스윙폭을 줄여 고속동작 시에 신호 전달 특성(signal integrity)을 개선하고 인터페이스 장치들의 호환특성 개선과 소모 전력을 줄이는 장점이 있다.

Claims

제1입력신호를 수신하여 제1전원과 제2전원사이를 스윙하는 출력신호를 출력하는 제1출력회로;

상기 제1출력회로의 출력신호를 수신하여 제3전원과 제4전원사이에서 스윙하는 출력신호를 출력하는 제2출력회로;

상기 제2출력회로의 출력신호에 응답하여 출력단을 상기 제4전원레벨로 풀-다운하는 풀-다운회로; 및

상기 제3전원의 레벨과 상기 제1전원의 레벨을 비교하고, 그 비교결과에 따른 감지신호를 출력하는 전원감지회로를 구비하며,

상기 감지신호는 상기 제1전원에서 상기 제2전원으로의 위상전이시간 또는 상기 제2전원에서 상기 제1전원으로의 위상전이시간을 조절하는 것을 특징으로 하는 데이터 출력버퍼.
제 1항에 있어서, 상기 데이터 출력버퍼는,

제2입력신호를 수신하여 상기 제3전원과 상기 제4전원사이를 스윙하는 출력신호를 출력하는 제3출력회로; 및

상기 제3출력회로의 출력신호에 응답하여 상기 출력단을 상기 제3전원으로 풀-업하는 풀-업회로를 더 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 2항에 있어서, 상기 전원 감지회로는,

상기 출력단의 전압이 상기 상기 제4전원으로부터 상기 제3전원으로 풀-업되는 위상전이시간과 상기 제3전원으로부터 상기 제4전원으로 풀-다운되는 위상전이시간을 동일하게 조정하는 것을 특징으로 하는 데이터 출력버퍼.
제 1항에 있어서, 상기 전원감지회로는,

상기 제3전원과 소정의 기준전압을 비교하여, 그 비교결과로서 상기 감지신호를 출력하는 전원비교회로를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 4항에 있어서, 상기 전원비교회로는,

상기 제3전원과 상기 소정의 기준전압을 비교하는 비교회로; 및

상기 비교회로의 출력신호 또는 파워-업 신호에 응답하여 상기 감지신호를 출력하는 논리회로를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 1항에 있어서, 상기 감지신호는 모드 레지스터 세트에 의하여 발생되는 것을 특징으로 하는 데이터 출력버퍼.
제1항에 있어서, 상기 제2전원 및 상기 제4전원은 접지전원인 것을 특징으로 하는 데이터 출력버퍼.
제 4항에 있어서, 상기 소정의 기준전압은,

상기 제1전원과 상기 제2전원의 전압 분배에 의하여 발생되는 것을 특징으로 하는 데이터 출력버퍼.
제 4항에 있어서, 상기 제1출력회로는,

상기 제1입력신호를 수신하는 반전회로;

상기 반전회로로 접지전원전압을 공급하는 접지전원단자 및 상기 제2전원사이에 접속되고, 상기 감지신호에 응답하여 동작하는 스위칭회로; 및

상기 접지전원단자 및 상기 제2전원사이에 접속되는 저항을 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 1항에 있어서, 상기 감지신호는 소정의 로직회로내의 퓨즈의 절단에 의하여 발생되는 것을 특징으로 하는 데이터 출력버퍼.
제1입력신호를 수신하고 제1전원과 제2전원사이를 스윙하는 출력신호를 출력하는 제1출력회로;

상기 제1출력회로의 출력신호에 응답하여 제3전원과 제4전원사이를 스윙하는 출력신호를 출력하는 제2출력회로;

상기 제2출력회로의 출력신호에 응답하여 출력단을 상기 제4전원레벨로 풀-다운하는 제1풀-다운회로;

상기 제3전원의 레벨이 상기 제1전원의 레벨을 비교하고, 그 비교결과에 따른 감지신호를 출력하는 전원감지회로; 및

상기 감지신호 또는 상기 제1출력회로의 출력신호에 응답하여 상기 출력단을 상기 제4전원으로 풀-다운하는 제2풀-다운회로를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 11항에 있어서, 상기 데이터 출력버퍼는,

제2입력신호를 수신하여 상기 제3전원과 상기 제4전원사이를 스윙하는 출력신호를 출력하는 제3출력회로;

상기 제3출력회로의 출력신호에 응답하여 상기 출력단을 상기 제3전원으로 풀-업하는 제1풀-업회로; 및

상기 감지신호 또는 상기 제2입력신호에 응답하여 상기 출력단을 상기 제3전원으로 풀-업하는 제2풀-업회로를 더 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 12항에 있어서, 상기 전원 감지회로는,

상기 출력단이 상기 제4전원으로부터 상기 제3전원으로 풀-업되는 위상 전이시간과 상기 제3전원으로부터 상기 제4전원으로 풀-다운되는 위상 전이시간을 동일하게 조정하는 것을 특징으로 하는 데이터 출력버퍼.
제 12항에 있어서,

상기 제2풀-다운회로는 상기 출력단이 상기 제3전원으로부터 상기 제4전원으로 풀-다운되는 위상전이시간을 감소시키고,

상기 제2풀-업회로는 상기 출력단이 상기 제4전원으로부터 상기 제3전원으로 풀-업되는 위상전이시간을 감소시키는 것을 특징으로 하는 데이터 출력버퍼.
제 11항에 있어서, 상기 제1출력회로는,

상기 제1입력신호를 수신하는 반전회로;

상기 반전회로로 상기 제2전원을 공급하는 접지전원단자와 상기 제2전원사이에 접속되어 상기 감지신호에 응답하여 동작하는 스위칭회로; 및

상기 접지전원단자 및 상기 제2전원사이에 접속되는 저항을 구비하는 것을 특징으 로 하는 데이터 출력버퍼.
제 15항에 있어서, 상기 스위칭회로의 턴-온 저항은 상기 저항보다 작은 것을 특징으로 하는 데이터 출력버퍼.
제 11항에 있어서, 상기 감지신호는 모드 레지스터 세트에 의하여 발생되는 것을 특징으로 하는 데이터 출력버퍼.
제 11항에 있어서, 상기 감지신호는,

상기 제3전원 및 소정의 기준전압을 비교하여, 그 비교결과를 출력하는 비교회로의 출력신호인 것을 특징으로 하는 데이터 출력버퍼.
제 18항에 있어서, 상기 소정의 기준전압은,

상기 제1전원과 상기 제2전원의 전압 분배에 의하여 발생되는 것을 특징으로 하는 데이터 출력버퍼.
제 18항에 있어서, 상기 전원감지회로는,

상기 비교회로의 출력신호 또는 파워-업 신호에 응답하는 논리회로를 더 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 11항에 있어서, 상기 감지신호는 소정의 로직회로내의 퓨즈의 절단에 의하여 발생되는 것을 특징으로 하는 데이터 출력버퍼.
입력신호에 응답하여 제1전원레벨 또는 제2전원레벨을 갖는 출력신호를 출력하는 데이터 전송회로;

상기 데이터 전송회로의 출력신호에 응답하여 제3전원 또는 제4전원레벨을 갖는 출력신호를 출력하는 프리 드라이버;

상기 프리 드라이버의 출력신호에 응답하여 출력단의 전압을 상기 제3전원 레벨 또는 상기 제4전원레벨로 구동하는 주 드라이버; 및

상기 제3전원레벨과 상기 제1전원레벨이 서로 다른 경우, 상기 출력단의 전압이 상기 제4전원레벨로부터 상기 제3전원레벨으로 풀업되는 위상전이시간 또는 상기 제3전원레벨로부터 상기 제4전원레벨로 풀-다운되는 위상전이시간이 동일하게 되도록 제어하는 감지신호를 출력하는 전원감지회로를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 22항에 있어서, 상기 전원감지회로는,

상기 제3전원과 소정의 기준전압을 비교하는 비교회로;

상기 비교회로의 출력신호 또는 파워-업 신호에 응답하여 상기 감지신호를 출력하는 논리회로를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 22항에 있어서, 상기 데이터 전송회로는,

상기 입력신호를 래치하는 하나 이상의 래치회로;

상기 래치회로의 출력신호를 출력하는 반전회로;

상기 반전회로에 접지전원을 공급하는 접지전원단자 및 상기 제2전원사이에 접속되고 상기 감지신호에 응답하여 동작하는 스위칭회로; 및

상기 접지전원단자 및 상기 제2전원사이에 접속되는 저항을 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제 24항에 있어서, 상기 스위칭 회로의 턴-온 저항은 상기 저항보다 작은 것을 특징으로 하는 데이터 출력버퍼.
제 24항에 있어서, 상기 프리 드라이버는,

상기 입력신호를 수신하는 제1트랜지스터;

상기 반전회로의 출력신호를 수신하는 제2트랜지스터를 구비하고,

상기 제1트랜지스터의 출력신호는 상기 주 드라이버를 구동하여 상기 주 드라이버의 출력단의 전압을 상기 제3전원으로 풀-업시키고, 상기 제2트랜지스터의 출력신호는 상기 주 드라이버를 구동하여 상기 주 드라이버의 출력단의 전압을 상기 제4전원으로 풀-다운시키는 것을 특징으로 하는 데이터 출력버퍼.
제 22항에 있어서, 상기 데이터 출력버퍼는,

상기 감지신호 또는 상기 데이터 전송회로의 출력신호에 응답하여 상기 출력단을 상기 제3전원으로 풀-업하는 보조 풀-업회로; 및

상기 감지신호 또는 상기 데이터 전송회로의 출력신호에 응답하여 상기 출력단을 상기 제4전원으로 풀-다운하는 보조 풀-다운회로를 더 구비하는 것을 특징으로 하는 데이터 출력버퍼.