JP5954070B2 - 半導体装置 - Google Patents
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Description
同様に、第2回路ブロック11Bは、負荷に応じて50〜200MHzの動作周波数で動作する。
回路ブロックの消費電力は、動作周波数に応じて変化するが、供給される電源電圧に応じても変化する。そこで、回路ブロックの負荷状況に応じて、動作周波数だけでなく、積極的に供給電圧を下げて低電力化するという技術が採用される例が多くなってきている。このような技術はDVFS(Dynamic Voltage and Frequency Scaling)技術と呼ばれる。
図4の(A)は、アナログ型LDO20の回路図である。例えば、図2における第1回路ブロック11Aが回路ブロック11に、LDO15Aがアナログ型LDO20に対応する。アナログ型LDO20は、回路ブロック11に対応して外部に設けられるように示しているが、回路の一部として設けてもよい。
そこで、デジタル型LDOが提案されている。
(1)供給トランジスタ21が、並列に接続された複数の供給トランジスタ21A、21B、21C、…で形成される。
(2)差動アンプ22が、比較結果を0または1のデジタル値として出力するコンパレータ28で置き換えられる。
(3)コンパレータ28の出力に応じて、複数の供給トランジスタ21A、21B、21C、…のオン・オフを制御するコントローラ29が設けられる。
図5に示すように、第1実施形態のLSI10は、第1回路ブロック11Aおよび第2回路ブロック11Bを含む複数の回路ブロックと、PMU12と、を有する。
war=0であれば、ckaの立ち上がりエッジの度にアップ・ダウン・シフトレジスタの値がインクリメント(+1)される。これにより、供給トランジスタのオン数が増加し、VDDMAが上昇していき、目標値を超えた時に、war=1に変化することによって、アップ・ダウン・シフトレジスタの値がデクリメント(−1)され、供給トランジスタのオン数を減らす。それに伴い、VDDMAが下降に転ずる。さらに、VDDMAが目標値よりも下がると、再びwar=0に変化し、アップ・ダウン・シフトレジスタの値がインクリメント(+1)され、供給トランジスタのオン数を増やす。この動作を繰り返すことでVDDMAは目標値付近に保持される。
war0=0およびwar1=0である時には、ckaの立ち上がりエッジの度にアップ・ダウン・シフトレジスタ45Bの値がインクリメント(+1)される。これにより、供給トランジスタのオン数が増加し、VDDMAが上昇していき、目標値(0.40V)を超える。この時、war0=1に変化するが、war1=0を維持するので、クロックゲート51はckaを遮断し、アップ・ダウン・シフトレジスタ45Bの値が維持され、供給トランジスタのオン数も維持される。
enable=0でパワーゲーティングされている間、コントローラ42Cの出力はすべて1にリセットされており、すべての供給トランジスタ21A−21Gはオフしている。これにより、VDDMAは、ほぼ0Vにまで低下している。パワーゲーティング解除により、enableが0から1に遷移すると、1サイクル分だけすべての出力を0にセットする。これにより、全ての供給トランジスタ21A−21Gがオンし、VDDMAは一旦電源電圧VDD(=0.5V)まで上昇する。それ以降は、図11と同じ動作となり、VDDMAは目標値(0.4V)に向かって、シフトレジスタの値をインクリメント(+1)するか、あるいはデクリメント(−1)させていく。
図18の(B)に示すように、コントローラ42Dは、ゲーティング信号gatingの0から1への遷移時以外は、第1実施形態のコントローラ42Aと同じ動作を行う。コントローラ42Dは、ゲーティング信号gatingの0から1への遷移時に、すべての出力を0にリセットする。これにより、回路ブロック11へのクロックckaaの供給が停止している状態から供給する状態に切り替わる瞬間だけ、すべての供給トランジスタ21A〜21Gをすべてオンにして、VDDMAを一旦電源電圧VDDレベルまで上昇させる。言い換えれば、第4実施形態では、LDO40が、ゲーティング信号gatingの0から1への遷移時に、一瞬供給トランジスタ21A〜21Gをすべてオンにする全開機能を有する。
第1実施形態とは、gatingが0の間ckaaは0に固定され、回路ブロック11へのクロック供給は停止することが異なる。さらに、gatingが0から1に変化すると、1サイクル分だけ、コントローラ42Dの出力がすべて0にセットされることが第1実施形態とは異なる。出力がすべて0にセットされるので、全ての供給トランジスタがオンし、VDDMAは一旦電源電圧VDD(=0.5V)まで上昇する。それ以降は、VDDMAの目標値(=0.4V)に向かって、アップ・ダウン・シフトレジスタの値をインクリメント(+1)するか、あるいはデクリメント(−1)させる。図21では、参考例として、gatingが0から1に変化しても、コントローラ42Dの出力は直前の状態が維持される場合を示す。
コントローラ42Eは、abort=1の間は、第1実施形態と同様に、クリティカルパスモニタ41Bのモニタ信号warに応じて供給トランジスタのオン数を制御する。
図26は、第1実施形態の半導体装置のLDO40で、クロックckaのサイクルタイムをCT1からCT2に減少させた場合のコントローラ42Aの動作を示すタイムチャートである。
図28は、第1実施形態の半導体装置のLDO40で、クロックckaのサイクルタイムをCT2からCT1に増加させた場合のコントローラ42Aの動作を示すタイムチャートである。
図29に示すように、周波数変更前は図26と同様に、VDDMA=4.0Vが目標値であるとしてLDO40の制御を行う。動作途中でクロック周波数を上昇される(サイクルタイムを短くされる)場合は、ゲーティング信号gatingの0から1の遷移によって、VDDMAは一旦電源電圧VDD(0.5V)まで上昇される。その後、変更後の目標値であるVDDMA=0.45Vに向かってLDO40の制御が開始され、供給トランジスタのオン数を1つずつ減少させていき、VDDMAを下降させようという動作に変化する。
11 回路ブロック
12 電力制御回路
21A−21G 供給スイッチ
40 降圧回路(LDO)
41 遅延モニタ回路
42、42A−42E コントローラ
Claims (5)
- 複数の回路部分と、
外部から供給される電源電圧を供給するグローバル電源と、
前記複数の回路部分のローカル電源と前記グローバル電源を接続する複数の電源供給回路と、
前記複数の回路部分に対応して設けられ、前記複数の回路部分の前記ローカル電源の電圧値が所望の値になるように前記複数の電源供給回路を制御する複数のローカル電源制御回路と、を備え、
前記複数の電源供給回路のそれぞれは、離散化された複数の供給スイッチを備え、
前記複数のローカル電源制御回路のそれぞれは、
前記ローカル電源の電圧値の変化に応じて遅延量が変化する遅延パスを有し、前記遅延パスの遅延量に応じて出力の論理値が変化する遅延モニタ回路と、
前記遅延モニタ回路の前記出力の論理値に基づいて前記離散化された複数の供給スイッチのオン数を制御するスイッチ制御回路と、を備え、
前記遅延モニタ回路は、前記ローカル電源の電圧値の変化に応じて遅延量が変化する第1遅延パスおよび第2遅延パスを備え、前記第2遅延パスの遅延量は前記第1遅延パスの遅延量より大きく、
前記遅延モニタ回路は、前記第1遅延パスの遅延量に応じて論理値が変化する第1出力と、前記第2遅延パスの遅延量に応じて論理値が変化する第2出力と、を出力し、
前記スイッチ制御回路は、
前記第1出力および前記第2出力の両方が、正常遅延量を超えていることを示している時には、前記離散化された複数の供給スイッチのオン数を増加させ、
前記第1出力および前記第2出力の両方が、正常遅延量を超えていないことを示す時には、前記離散化された複数の供給スイッチのオン数を減少させ、
前記第2出力が正常遅延量を超えているが、前記第1出力が正常遅延量を超えていないことを示す時には、前記離散化された複数の供給スイッチのオン数を維持するように制御することを特徴とする半導体装置。 - 前記スイッチ制御回路は、対応する前記回路部分を停止して前記ローカル電源の供給を停止する場合には、前記離散化された複数の供給スイッチを全てオフにし、対応する前記回路部分を再び動作させる場合には、一旦前記離散化された複数の供給スイッチを全てオンにすることを特徴とする請求項1に記載の半導体装置。
- 前記スイッチ制御回路は、対応する前記回路部分へのクロック供給を停止した後、再び前記クロックの供給を行い場合には、一旦前記離散化された複数の供給スイッチを全てオンにすることを特徴とする請求項1または2に記載の半導体装置。
- 前記遅延モニタ回路が、前記遅延パスの遅延量が正常遅延量を超えていると判定した場合には、前記回路部分へのクロック供給を停止し、前記遅延パスの遅延量が正常遅延量を超えていないと判定した場合には、前記回路部分へのクロック供給を再開する請求項1から3のいずれか1項に記載の半導体装置。
- 前記回路部分へ供給するクロックの周波数が変更され、供給するクロックの周波数が増加するように変更される場合には、一旦前記離散化された複数の供給スイッチを全てオンにすることを特徴とする請求項1から4のいずれか1項に記載の半導体装置。
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