JP5034379B2 - 半導体メモリおよびシステム - Google Patents

半導体メモリおよびシステム Download PDF

Info

Publication number
JP5034379B2
JP5034379B2 JP2006233204A JP2006233204A JP5034379B2 JP 5034379 B2 JP5034379 B2 JP 5034379B2 JP 2006233204 A JP2006233204 A JP 2006233204A JP 2006233204 A JP2006233204 A JP 2006233204A JP 5034379 B2 JP5034379 B2 JP 5034379B2
Authority
JP
Japan
Prior art keywords
voltage
circuit
precharge
bit line
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006233204A
Other languages
English (en)
Other versions
JP2008059653A (ja
Inventor
広之 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2006233204A priority Critical patent/JP5034379B2/ja
Priority to EP07113892A priority patent/EP1898422A1/en
Priority to US11/892,840 priority patent/US7630260B2/en
Priority to KR1020070087706A priority patent/KR100992473B1/ko
Priority to CN2007101462597A priority patent/CN101136244B/zh
Publication of JP2008059653A publication Critical patent/JP2008059653A/ja
Priority to US12/606,288 priority patent/US8144536B2/en
Application granted granted Critical
Publication of JP5034379B2 publication Critical patent/JP5034379B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Description

本発明は、メモリセルに接続されたビット線およびワード線を有する半導体メモリに関する。
ＤＲＡＭ等の半導体メモリでは、メモリセルは、ワード線の電圧に応じて動作するトランファゲートを介して相補のビット線対の一方に接続される。読み出し動作では、メモリセルに保持されているデータがビット線の一方に出力される。ビット線の他方は、読み出し動作前にプリチャージ電圧に設定される。そして、ビット線対の電圧差がセンスアンプで増幅され、読み出しデータとして出力される。一般に、ＤＲＡＭのスタンバイ中に、ビット線はプリチャージ電圧に設定され、ワード線は接地電圧や負電圧に設定される。
例えば、ワード線とビット線が電気的にショートし、不良が発生した場合、不良のワード線は、冗長ワード線に置き換えられる。あるいは、不良のビット線対は、冗長ビット線対に置き換えられる。しかしながら、ワード線とビット線間のショートは、不良が救済された後にも物理的に存在する。このため、不良の救済後にも、ショート部分を介してプリチャージ電圧線から接地線あるいは負電圧線にリーク電流が流れる。リーク電流が大きいＤＲＡＭは、不良品として取り除かれる。
ワード線とビット線間のショート不良に伴うスタンバイ電流不良を少なくするために、プリチャージ電圧線とビット線の間に抵抗素子を配置する手法が提案されている（例えば、特許文献１参照）。また、ワード線の活性化前の一定期間のみ、ビット線をプリチャージ電圧線に接続し、他の期間（スタンバイ期間）にビット線をフローティング状態に設定する手法が提案されている（例えば、特許文献２、３参照）。
また、一般に、トランジスタの基板とソース、ドレインとの間にｐｎ接合の順方向電流（基板電流）が流れることを防止するために、ｎＭＯＳトランジスタでは、ソースおよびドレインの低レベル電圧は、基板電圧以上に設定される（例えば、特許文献４参照）。
特開平８−２６３９８３号公報 特開平４−４７５８８号公報 特開平６−５２６８１号公報 特開２００５−１３５４６１号公報
一般なＤＲＡＭでは、ビット線に接続されるｎＭＯＳトランジスタの基板電圧は、接地電圧または負電圧に設定される。ビット線の電圧は、アクセス動作中に内部電源電圧または接地電圧に変化し、スタンバイ期間にプリチャージ電圧（内部電源電圧の２分の１の値）に設定される。このため、ビット線に接続されるｎＭＯＳトランジスタに基板電流は流れない。
しかしながら、ビット線をスタンバイ期間にフローティング状態に設定する半導体メモリにおいて、ワード線とビット線間にショート不良が発生した場合、ビット線の電圧は、スタンバイ期間にワード線の低レベル電圧に徐々に変化する。ワード線の低レベル電圧が、ビット線に接続されたｎＭＯＳトランジスタの基板電圧より低い場合、ｎＭＯＳトランジスタに基板電流が流れる。この結果、スタンバイ期間にビット線をフローティング状態に設定する仕様の半導体メモリにおいても、リーク電流不良が発生してしまう。
本発明の目的は、ワード線とビット線間にショート不良が発生した場合に、ビット線に接続されたトランジスタに基板電流が流れることを防止することである。
本発明の一形態では、メモリセルは、データの記憶部および転送トランジスタを有する。ビット線は、転送トランジスタのソース・ドレインの一方に接続される。ワード線は、転送トランジスタのゲートに接続される。ワードドライバは、メモリセルのアクセス時に高レベル電圧をワード線に供給し、メモリセルの非アクセス時に負電圧である低レベル電圧をワード線に供給する。プリチャージ回路は、ビット線をプリチャージ電圧線に接続するプリチャージスイッチを有し、少なくともメモリセルがアクセスされないスタンバイ期間に、プリチャージ電圧のビット線への供給能力を低くする。ソースまたはドレインがビット線に接続されたｎＭＯＳトランジスタの基板電圧は、ワード線の低レベル電圧以下に設定される。このため、ワード線とビット線間にショート不良が発生し、ビット線の電圧がスタンバイ期間にワード線の低レベル電圧に変化した場合にも、ｎＭＯＳトランジスタのソースと基板間、またはドレインと基板間に基板電流が流れることを防止できる。例えば、上記ｎＭＯＳトランジスタは、プリチャージスイッチ、センスアンプを構成するトランジスタ、コラムスイッチを構成するトランジスタ、転送トランジスタ、およびビット線とセンスアンプを接続する接続スイッチの少なくともいずれかである。
本発明では、ワード線とビット線間にショート不良が発生した場合に、ビット線に接続されたトランジスタに基板電流が流れることを防止でき、スタンバイ電流が増加することを防止できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、例えば、ＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、コマンドデコーダ１０、コア制御回路１２、ＶＢＢ生成回路１４（セル基板電圧生成回路）、ＶＮＮ生成回路１６（負電圧生成回路）、ＶＰＰ生成回路１８、ＶＩＩ生成回路２０、ＶＰＲ生成回路２２、アドレス入力回路２４、データ入出力回路２６およびメモリコア２８を有している。
特に図していないが、半導体メモリＭＥＭは、不良のメモリセル等を救済するための冗長回路（冗長メモリセル、冗長ワード線および冗長ビット線対）と、冗長回路を使用可能にするための冗長ヒューズ回路、冗長制御回路を有している。冗長ヒューズ回路は、不良アドレスを記憶する。冗長制御信号は、アドレス信号ＡＤが不良アドレスと一致することを検出し、通常のメモリセルのアクセスを禁止し冗長メモリセルのアクセスを許可する。また、半導体メモリＭＥＭは、リフレッシュ動作を自動的に実行するための図示しないリフレッシュタイマ、リフレッシュアドレスカウンタ等を有している。本発明は、メモリセルのリフレッシュ動作の制御には関係しないため、リフレッシュ動作に関係する回路および動作は記載しない。
コマンドデコーダ１０は、チップイネーブル信号ＣＥ１、ライトイネーブル信号／ＷＥ
およびアウトプットイネーブル信号／ＯＥの論理レベルに応じて認識したコマンドＣＭＤを、メモリコア２８のアクセス動作を実行するために読み出しコマンドＲＤおよび書き込みコマンドＷＲ等として出力する。読み出しコマンドＲＤおよび書き込みコマンドＷＲは、メモリコア２８をアクセス動作するためのアクセスコマンド（アクセス要求）である。
コア制御回路１２は、メモリコア２８に読み出し動作および書き込み動作を実行させるために、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答して、ワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、プリチャージ制御信号ＢＲＳおよびコラム選択信号ＣＬＺを出力する。ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御するタイミング信号である。センスアンプ活性化信号ＬＥＺは、センスアンプＳＡの活性化タイミングを制御するタイミング信号である。コラム選択信号ＣＬＺは、コラムスイッチＣＳＷのオンタイミングを制御するタイミング信号である。プリチャージ制御信号ＢＲＳは、プリチャージ回路ＰＲＥのオン／オフを制御するタイミング信号である。
また、コア制御回路１２は、メモリセルＭＣがアクセスされないスタンバイ期間に、プリチャージ制御信号ＢＲＳを低論理レベルに設定する機能を有している。この機能により、スタンバイ期間に、プリチャージ電圧ＶＰＲは、ビット線ＢＬ、／ＢＬに供給されず、ビット線ＢＬ、／ＢＬは、フローティング状態に設定される。このため、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にショート不良が発生した場合にも、ワード線に低レベル電圧を供給するための負電圧線ＶＮＮとプリチャージ電圧線ＶＰＲとの間にリーク不良が発生することが防止される。但し、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にショート不良が発生した場合、ビット線ＢＬ（または／ＢＬ）の電圧は、スタンバイ期間に徐々に負電圧ＶＮＮに変化する。
ＶＢＢ生成回路１４は、メモリセルアレイＡＲＹの基板電圧ＶＢＢ（例えば、−０．５Ｖ）を生成する。基板電圧ＶＢＢ（セル基板電圧）は、メモリセルＭＣの転送トランジスタ（ｎＭＯＳトランジスタ）の基板に供給される。ＶＮＮ生成回路１６は、ワード線ＷＬの低レベル電圧ＶＮＮ（例えば、−０．５Ｖ；負電圧）を生成する。この実施形態では、低レベル電圧ＶＮＮは、基板電圧ＶＢＢと同じ値に設定される。なお、低レベル電圧ＶＮＮは、基板電圧ＶＢＢより高くてもよい。ＶＰＰ生成回路１８は、ワード線ＷＬの高レベル電圧ＶＰＰ（例えば、２．５Ｖ；昇圧電圧）を生成する。
ＶＩＩ生成回路２０は、メモリＭＥＭの主要な回路の電源電圧である内部電源電圧ＶＩＩ（例えば、１．６Ｖ）を生成する。ＶＰＲ生成回路２２は、ビット線のプリチャージ電圧ＶＰＲ（例えば、０．８Ｖ（ＶＩＩ／２））を生成する。電圧生成回路１４、１６、１８、２０、２２は、メモリＭＥＭの外部から供給される外部電源電圧ＶＤＤ（図示せず）を用いて、外部電源電圧ＶＤＤおよびメモリＭＥＭの動作温度の変化に依存しない一定の内部電圧ＶＢＢ、ＶＮＮ、ＶＰＰ、ＶＩＩ、ＶＰＲをそれぞれ生成する。
アドレス入力回路２４は、アドレスＡＤを受け、受けたアドレスをロウアドレスＲＡＤおよびコラムアドレスＣＡＤとして出力する。ロウアドレスＲＡＤは、後述するワード線ＷＬを選択するために使用される。コラムアドレスＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために使用される。
データ入出力回路２６は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。また、データ入出力回路２６は、メモリセルＭＣからの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。
メモリコア２８は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶ、センスアンプドライバＳＡＤＲＶ、センスアンプＳＡ、コラムスイッチＣＳＷ、プリチャージ回路ＰＲＥ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイＡＲＹは、複数のダイナミックメモリセルＭＣと、一方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、一方向と直交する方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、ソース／ドレインの一方および他方がビット線ＢＬ（または／ＢＬ）およびキャパシタ（データの記憶部）にそれぞれ接続された転送トランジスとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲまたは図示しないプレート電圧線ＶＣＰに接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作および書き込み動作が実行される。
ワードデコーダＷＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレスＲＡＤをデコードする。ワードドライバＷＤＲＶは、メモリセルＭＣのアクセス時に、ワードデコーダＷＤＥＣから出力されるデコード信号に応じて、ワード線活性化信号ＷＬＺに同期してワード線ＷＬに高レベル電圧ＶＰＰを供給する。ワードドライバＷＤＲＶは、メモリセルＭＣの非アクセス時に、ワード線ＷＬに低レベル電圧ＶＮＮを供給する。センスアンプドライバＳＡＤＲＶは、センスアンプ活性化信号ＬＥＺに同期してセンスアンプ活性化信号ＰＳＡ、ＮＳＡを活性化する。センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡに同期して動作し、ビット線対ＢＬ、／ＢＬに読み出されたデータの信号量の差を増幅する。
コラムスイッチＣＳＷは、コラムアドレスＣＡＤに応じて選択的にオンされ、コラムアドレスＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。プリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳに応じて、ビット線ＢＬ、／ＢＬにプリチャージ電圧を供給する。コラムアドレスデコーダＣＤＥＣは、データＤＱを入出力するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレスＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、図１に示したメモリコア２８の詳細を示している。ワード線ＷＬ（ＷＬ０、ＷＬ１、ＷＬ２、．．．）は、メモリセルＭＣを介してビット線対ＢＬ、／ＢＬの一方に接続され、さらにビット線ＢＬ、／ＢＬを介してセンスアンプＳＡ等に接続される。各メモリセルＭＣの転送トランジスタＴＴＲは、ゲートをワード線ＷＬに接続し、ソース、ドレインの一方および他方を、ビット線ＢＬ（または／ＢＬ）および記憶ノードＳＴに接続している。
センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。一方のＣＭＯＳインバータは、ｐＭＯＳトランジスタＰＭ１およびｎＭＯＳトランジスタＮＭ１で構成されている。他方のＣＭＯＳインバータは、ｐＭＯＳトランジスタＰＭ２およびｎＭＯＳトランジスタＮＭ２で構成されている。以下、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを、単に、ｐＭＯＳおよびｎＭＯＳあるいはトランジスタとも称する。トランジスタＰＭ１は、ゲートをビット線／ＢＬに接続し、ドレインをビット線ＢＬに接続し、ソースでセンスアンプ活性化信号ＰＳＡを受けている。トランジスタＮＭ１は、ゲートをビット線／ＢＬに接続し、ドレインをビット線ＢＬに接続し、ソースでセンスアンプ活性化信号ＮＳＡを受けている。トランジスタＰＭ２は、ゲートをビット線ＢＬに接続し、ドレインをビット線／ＢＬに接続し、ソースでセンスアンプ活性
化信号ＰＳＡを受けている。トランジスタＮＭ２は、ゲートをビット線ＢＬに接続し、ドレインをビット線／ＢＬに接続し、ソースでセンスアンプ活性化信号ＮＳＡを受けている。センスアンプ活性化信号ＰＳＡ、ＮＳＡは、センスアンプ活性化信号ＬＥＺの活性化に同期して活性化される。
コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタＮＭ３と、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタＮＭ４とで構成されている。各トランジスタＮＭ３、ＮＭ４のゲートは、コラム選択信号ＣＬを受けている。コラム選択信号ＣＬは、コラム制御信号ＣＬＺに同期して活性化される。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。データ線ＤＴ、／ＤＴは、リードアンプＲＡおよびライトアンプＷＡに接続されている。
プリチャージ回路ＰＲＥは、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタＮＭ５と、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタＮＭ６、ＮＭ７（プリチャージスイッチ）とで構成されている。トランジスタＮＭ５、ＮＭ６、ＮＭ７のゲートは、プリチャージ制御信号ＢＲＳを受けている。プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。
センスアンプＳＡ、コラムスイッチＣＳＷおよびプリチャージ回路ＰＲＥは、センスアンプ領域ＳＡＡに形成される。センスアンプ領域ＳＡＡは、ｐＭＯＳが形成される１つのｎウエル領域（基板；図３のｎ−ｗｅｌｌ）と、ｎＭＯＳが形成される１つのｐウエル領域（基板；図３のｐ−ｗｅｌｌ）とを有している。また、メモリセルアレイＡＲＹの形成領域は、センスアンプ領域ＳＡＡとは独立した１つのｐ−ｗｅｌｌ領域を有している。
図３は、図２に示したトランジスタの状態を示している。センスアンプＳＡのｐＭＯＳトランジスタＰＭ１−２の基板電圧（ｎ−ｗｅｌｌの電圧）は、ワード線ＷＬの高レベル電圧ＶＰＰに設定される。このため、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にショート不良が発生し、万一、ビット線ＢＬ（または／ＢＬ）の電圧がワード線ＷＬの高レベル電圧ＶＰＰに変化した場合にも、トランジスタＰＭ１−２のドレイン（ＢＬまたは／ＢＬ）と基板ｎ−ｗｅｌｌ間に基板電流（リーク電流）が流れることを防止できる。
センスアンプＳＡのｎＭＯＳトランジスタＮＭ１−２の基板電圧（ｐ−ｗｅｌｌの電圧）は、ワード線ＷＬの低レベル電圧ＶＮＮに設定される。このため、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にショート不良が発生し、スタンバイ期間に、ビット線ＢＬ（または／ＢＬ）の電圧がワード線ＷＬの低レベル電圧ＶＮＮに変化した場合にも、トランジスタＮＭ１−２のドレイン（ＢＬまたは／ＢＬ）と基板ｐ−ｗｅｌｌ間に基板電流（リーク電流）が流れることを防止できる。
同様に、コラムスイッチＣＳＷのｎＭＯＳトランジスタＮＭ３−４、プリチャージ回路ＰＲＥのｎＭＯＳトランジスタＮＭ５−７の基板電圧（ｐ−ｗｅｌｌの電圧）は、低レベル電圧ＶＮＮに設定される。このため、上記ショート不良により、スタンバイ期間に、ビット線ＢＬ（または／ＢＬ）の電圧が低レベル電圧ＶＮＮに変化した場合にも、トランジスタＮＭ３−７のドレイン（ＢＬまたは／ＢＬ）と基板ｐ−ｗｅｌｌ間に基板電流（リーク電流）が流れることを防止できる。
さらに、メモリセルＭＣの転送トランジスタＴＴＲ（ｎＭＯＳ）の基板電圧（ｐ−ｗｅｌｌの電圧）は、基板電圧ＶＢＢに設定される。基板電圧ＶＢＢは、低レベル電圧ＶＮＮと同じ値に設定される。このため、上記ショート不良により、スタンバイ期間に、ビット線ＢＬ（または／ＢＬ）の電圧が低レベル電圧ＶＮＮに変化した場合にも、転送トランジスタＴＴＲのソース、ドレインの一方（ＢＬまたは／ＢＬ）と基板ｐ−ｗｅｌｌ間に基板電流（リーク電流）が流れることを防止できる。
なお、センスアンプ活性化信号ＰＳＡの高レベル電圧および低レベル電圧は、内部電源電圧ＶＩＩおよびＶＩＩ／２である。センスアンプ活性化信号ＮＳＡの高レベル電圧および低レベル電圧は、ＶＩＩ／２および接地電圧ＶＳＳである。コラム選択信号ＣＬＺの高レベル電圧および低レベル電圧は、内部電源電圧ＶＩＩおよび接地電圧ＶＳＳである。データ線ＤＴ、／ＤＴの高レベル電圧および低レベル電圧は、内部電源電圧ＶＩＩおよび接地電圧ＶＳＳである。プリチャージ制御信号ＢＲＳの高レベル電圧および低レベル電圧は、例えば、内部電源電圧ＶＩＩよりわずかに高い電圧（ＶＩＩ＋）および接地電圧ＶＳＳである。ワード線ＷＬの高レベル電圧および低レベル電圧は、昇圧電圧ＶＰＰおよび負電圧ＶＮＮである。メモリセルＭＣの記憶ノードＳＴの電圧およびビット線ＢＬ、／ＢＬの電圧は、内部電源電圧ＶＩＩと接地電圧ＶＳＳの間で変化する。但し、ビット線ＢＬ、／ＢＬの電圧は、メモリセルＭＣがアクセスされる直前と直後に、プリチャージ電圧ＶＰＲに設定される。プリチャージ電圧ＶＰＲの値は、ＶＩＩ／２である。
図４は、第１の実施形態のシステムを示している。なお、後述する第２−第１１の実施形態においても、図４と同じシステムが構成される。システムは、例えば、シリコン基板上に集積されたシステムインパッケージＳＩＰ（System In Package）として形成されている。ＳＩＰは、図１に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳＩＰは、外部バスを介して上位のシステムに接続されてもよい。ＣＰＵは、メモリＭＥＭをアクセスするために、コマンドＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭから読み出しデータ信号ＤＱを受信する。
図５は、第１の実施形態のメモリＭＥＭのアクセス動作を示している。ここで、メモリセルＭＣがアクセスされる期間をアクティブ期間ＡＣＴＶと称し、アクティブ期間ＡＣＴＶを除く期間をスタンバイ期間ＳＴＢＹと称する。アクティブ期間ＡＣＴＶに、読み出し動作、書き込み動作およびセルフリフレッシュ動作のいずれかが実行される。なお、リフレッシュ動作では、コラム選択信号ＣＬは、低レベル電圧ＶＳＳを保持する。
図１に示したコア制御回路１２は、スタンバイ期間ＳＴＢＹにプリチャージ制御信号ＢＲＳを低レベル電圧ＶＳＳに設定する（図５（ａ、ｂ））。すなわち、コア制御回路１２は、スタンバイ期間にプリチャージ回路ＰＲＥのトランジスタＮＭ５−７（プリチャージスイッチ）をオフするプリチャージ制御回路として動作する。トランジスタＮＭ５−ＮＭ７のオフにより、スタンバイ期間ＳＴＢＹにビット線ＢＬ、／ＢＬとプリチャージ電圧線ＶＰＲとがプリチャージ回路ＰＲＥを介して接続されることを防止できる。換言すれば、メモリセルＭＣがアクセスされないスタンバイ期間ＳＴＢＹに、プリチャージ電圧ＶＰＲのビット線ＢＬ、／ＢＬへの供給能力は低くなる。ビット線ＢＬ、／ＢＬがフローティング状態に設定されるため、ワード線ＷＬとビット線ＢＬ、／ＢＬ間にリーク不良が存在する場合、スタンバイ期間ＳＴＢＹにビット線ＢＬ、／ＢＬの電圧は、徐々にワード線ＷＬの低レベル電圧ＶＮＮに向けて低下する（図５の破線（ｃ））。
プリチャージ制御信号ＢＲＳは、ワード線ＷＬが高レベル電圧ＶＰＰに活性化される直
前に、所定の期間だけ高レベル電圧ＶＩＩ＋に設定される（図５（ｄ））。これにより、ビット線ＢＬ、／ＢＬは、プリチャージ電圧線ＶＰＲに設定される。
アクセスコマンドＲＤ、ＷＲまたはリフレッシュ要求に応答して、ワード線ＷＬが高レベル電圧ＶＰＰに活性化され（図５（ｅ））、メモリセルＭＣからビット線ＢＬ、／ＢＬの一方にデータが読み出される（図５（ｆ））。次に、センスアンプ活性化信号ＰＳＡ、ＮＳＡが高レベル電圧ＶＩＩおよび低レベル電圧ＶＳＳにそれぞれ活性化され、ビット線ＢＬ、／ＢＬ間の電圧差が増幅される（図５（ｇ））。センスアンプＳＡが動作している間にコラム選択信号ＣＬが高レベル電圧ＶＩＩに変化し、ビット線ＢＬ、／ＢＬ上のデータがデータ線ＤＴ、／ＤＴに読み出される（図５（ｈ））。
次に、ワード線ＷＬが非活性化され（図５（ｉ））、センスアンプ活性化信号ＰＳＡ、ＮＳＡが非活性化される（図５（ｊ、ｋ））。この後、プリチャージ制御信号ＢＲＳが一時的に高レベル電圧ＶＩＩ＋に設定される（図５（ｍ））。これにより、ビット線ＢＬ、／ＢＬの電圧は、プリチャージ電圧ＶＰＲにリセットされる（図５（ｎ））。そして、アクセス動作が完了する。
上述したように、スタンバイ期間ＳＴＢＹに、ビット線ＢＬ、／ＢＬの電圧は、徐々にワード線ＷＬの低レベル電圧ＶＮＮに向けて低下する。しかし、図３に示したように、ビット線ＢＬ（または／ＢＬ）に接続されたトランジスタＮＭ１−７、ＴＴＲの基板電圧は、ワード線ＷＬの低レベル電圧ＶＮＮと同じ負電圧に設定されている。このため、トランジスタＮＭ１−７、ＴＴＲに基板電流が流れることを防止できる。また、スタンバイ期間ＳＴＢＹに、プリチャージ回路ＰＲＥのトランジスタＮＭ５−ＮＭ７はオフする。このため、ワード線ＷＬとプリチャージ電圧線ＶＰＲの間でリーク電流が流れることは防止される。この結果、スタンバイ電流が増加することを確実に防止できる。
以上、第１の実施形態では、ワード線ＷＬとビット線ＢＬ、／ＢＬ間にショート不良が発生し、ビット線ＢＬ、／ＢＬの電圧がスタンバイ期間ＳＴＢＹにワード線ＷＬの低レベル電圧ＶＮＮに変化した場合にも、トランジスタＮＭ１−ＮＭ７、ＴＴＲおよびトランジスタＰＭ１−ＰＭ２に基板電流が流れることを防止できる。
図６は、本発明の第２の実施形態のメモリコア２８Ａを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、第１の実施形態のメモリコア２８の代わりにメモリコア２８Ａを有している。その他の構成は、第１の実施形態と同じである。
メモリコア２８Ａは、プリチャージ回路ＰＲＥのみ第１の実施形態と相違している。プリチャージ回路ＰＲＥは、ｎＭＯＳトランジスタＮＭ６、ＮＭ７のソースとプリチャージ電圧線ＶＰＲの間に抵抗素子Ｒ１を追加して構成されている。抵抗素子Ｒ１により、プリチャージ電圧ＶＰＲのビット線ＢＬ、／ＢＬへの供給能力は、第１の実施形態のプリチャージ回路ＰＲＥに比べて低くされている。このため、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にショート不良が発生した場合にも、ワード線ＷＬに低レベル電圧を供給する負電圧線ＶＮＮとプリチャージ電圧線ＶＰＲとの間のリーク電流量は小さくできる。したがって、スタンバイ期間ＳＴＢＹにビット線ＢＬ、／ＢＬの電圧が、負電圧ＶＮＮまで下がる確率を削減できる。
この実施形態の半導体メモリにおいて、スタンバイ期間ＳＴＢＹおよびアクティブ期間ＡＣＴＶの動作は、図５と同じである。トランジスタＮＭ１−７、ＴＴＲの基板電圧は、図３に示したように、ワード線ＷＬの低レベル電圧ＶＮＮに設定される。トランジスタＰＭ１−ＰＭ２の基板電圧は、図３に示したように、ワード線ＷＬの高レベル電圧ＶＰＰに
設定される。このため、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にショート不良が発生した場合にも、トランジスタＰＭ１−２、ＮＭ１−ＮＭ７、ＴＴＲに基板電流が流れることを防止でき、スタンバイ電流が増加することを確実に防止できる。以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図７は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭ（ＦＣＲＡＭ）は、第１の実施形態のコア制御回路１２およびメモリコア２８の代わりにコア制御回路１２Ｂおよびメモリコア２８Ｂを有している。その他の構成は、第１の実施形態と同じである。
コア制御回路１２Ｂは、第１の実施形態のコア制御回路１２に、スイッチ制御信号ＢＴを生成する機能を追加して構成されている。スイッチ制御信号ＢＴは、図８に示す接続スイッチＢＴの動作を制御する。コア制御回路１２Ｂは、スタンバイ期間ＳＴＢＹに、接続スイッチＢＴをオフする接続制御回路として動作する。メモリコア２８ＢのメモリセルアレイＡＲＹは、図８に示すように、複数のメモリブロックＭＢＬＫ（ＭＢＬＫ１−２など）を有している。その他の構成は、第１の実施形態のメモリコア２８と同じである。
図８は、図７に示したメモリコア２８Ｂの詳細を示している。上述した図２と同じ構成については、詳細な説明は省略する。この実施形態では、プリチャージ回路ＰＲＥは、メモリブロックＭＢＬＫ１−２ごとに形成される。センスアンプＳＡおよびコラムスイッチＣＳＷは、一対のメモリブロックＭＢＬＫ１−２で共有される（シェアードセンスアンプ方式）。このために、各メモリブロックＭＢＬＫ１−２のビット線対ＢＬ、／ＢＬは、接続スイッチＢＴを介してセンスアンプＳＡおよびコラムスイッチＣＳＷに接続されている。接続スイッチＢＴは、高レベル電圧のスイッチ制御信号ＢＴ（ＢＴ１またはＢＴ２）を受けている間、メモリブロックＭＢＬＫのビット線ＢＬ、／ＢＬをセンスアンプＳＡおよびコラムスイッチＣＳＷに接続する。各メモリブロックＭＢＬＫ１−２に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴは、互いに異なるタイミングで動作するため、異なるプリチャージ制御信号ＢＲＳ１、ＢＲＳ２およびスイッチ制御信号ＢＴ１、ＢＴ２を受ける。
接続スイッチＢＴは、一対のｎＭＯＳトランジスタＮＭ８、ＮＭ９により構成されている。ｎＭＯＳトランジスタＮＭ８−９のソース、ドレインの一方は、ビット線ＢＬ（または／ＢＬ）に接続され、ｎＭＯＳトランジスタＮＭ８−９のソース、ドレインの他方は、内部ビット線ＩＢＬ（または／ＩＢＬ）に接続されている。ｎＭＯＳトランジスタＮＭ８−９のゲートは、スイッチ制御信号ＢＴ（ＢＴ１、ＢＴ２）を受けている。
特に図示していないが、ｎＭＯＳトランジスタＮＭ８−９の基板電圧（ｐ−ｗｅｌｌの電圧）は、ワード線ＷＬの低レベル電圧ＶＮＮに設定される。このため、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にショート不良が発生し、スタンバイ期間に、ビット線ＢＬ（または／ＢＬ）の電圧がワード線ＷＬの低レベル電圧ＶＮＮに変化した場合にも、トランジスタＮＭ８−９のドレイン（ＢＬまたは／ＢＬ）と基板ｐ−ｗｅｌｌ間に基板電流（リーク電流）が流れることを防止できる。
プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷおよびメモリセルＭＣのトランジスタの基板電圧等の状態は、第１の実施形態（図３）と同じである。なお、この実施形態では、スタンバイ期間ＳＴＢＹに、接続スイッチＢＴがオフするため、内部ビット線ＩＢＬ、／ＩＢＬの電圧は、スタンバイ期間ＳＴＢＹにワード線ＷＬを低レベル電圧ＶＮＮまで低下することはない。このため、センスアンプＳＡおよびコラムスイッチＣＳＷのｎＭＯＳトランジスタＮＭ１−４の基板電圧は、例えば、接地電圧ＶＳＳに設
定されてもよい。
図９は、第３の実施形態の半導体メモリのアクセス動作を示している。この実施形態では、第１の実施形態（図５）に比べて、接続スイッチＢＴを動作させるスイッチ制御信号ＢＴの波形が追加される。その他の信号の波形は図５と同じである。アクセスされるメモリブロックＭＢＬＫに対応するスイッチ制御信号ＢＴは、アクティブ期間ＡＣＴＶのみ高レベル電圧ＶＰＰ（例えば、２．５Ｖ）に設定され、スタンバイ期間ＳＴＢＹに低レベル電圧ＶＳＳに設定される。なお、アクセスされないメモリブロックＭＢＬＫに対応するスイッチ制御信号ＢＴおよびプリチャージ制御信号ＢＲＳは、低レベル電圧ＶＳＳに保持される。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、接続スイッチＢＴを有し、シェアードセンスアンプ方式を採用する半導体メモリにおいても、ビット線ＢＬ、／ＢＬに接続されたｎＭＯＳトランジスタに基板電流が流れることを防止できる。この結果、スタンバイ電流が増加することを確実に防止できる。
図１０は、本発明の第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のＶＮＮ生成回路１６の代わりにＶＮＮ生成回路１６Ｃが形成されている。また、第１の実施形態のメモリＭＥＭに比較回路３０およびショート回路３２を加えて構成されている。その他の構成は、第１の実施形態と同じである。
比較回路３０は、基板電圧ＶＢＢと負電圧ＶＮＮとを比較し、基板電圧ＶＢＢが負電圧ＶＮＮより高いときに、検出信号ＶＢＢＨを高論理レベルに活性化する。ショート回路３２は、検出信号ＶＢＢＨが高論理レベルのときに、基板電圧線ＶＢＢと負電圧線ＶＮＮをショートする。ショート回路３２は、検出信号ＶＢＢＨが低論理レベルのときに、基板電圧線ＶＢＢと負電圧線ＶＮＮを非接続する。ＶＮＮ生成回路１６Ｃは、検出信号ＶＢＢＨが低論理レベルのときに、負電圧ＶＮＮを生成し、検出信号ＶＢＢＨが高論理レベルのときに、負電圧ＶＮＮの生成動作を停止する。
これにより、基板電圧ＶＢＢが負電圧ＶＮＮより高くなるときに、負電圧ＶＮＮは、基板電圧ＶＢＢと同じ値になる。したがって、メモリセルＭＣの転送トランジスタＴＴＲに基板電流が流れることを防止できる。
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ＶＢＢ生成回路１４とＶＮＮ生成回路１６Ｃを構成するトランジスタの閾値電圧等のずれにより、基板電圧ＶＢＢが負電圧ＶＮＮより高くなる場合にも、メモリセルＭＣの転送トランジスタＴＴＲに基板電流が流れることを防止できる。この結果、スタンバイ電流が増加することを確実に防止できる。
図１１は、本発明の第５の実施形態を示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態のＶＮＮ生成回路１６Ｃおよび比較回路３０の代わりにＶＮＮ生成回路１６Ｄおよび比較回路３０Ｄが形成されている。また、第４の実施形態のショート回路３２は削除されている。その他の構成は、第４の実施形態と同じである。
比較回路３０Ｄは、基板電圧ＶＢＢと負電圧ＶＮＮとを比較し、その電圧差に応じて複数ビットの検出信号ＶＢＢＨを生成する。例えば、検出信号ＶＢＢＨは２ビットで構成さ
れている。基板電圧ＶＢＢが負電圧ＶＮＮより低いとき、検出信号ＶＢＢＨの値は”００”に設定される。基板電圧ＶＢＢが負電圧ＶＮＮより高いとき、その差が大きくなるにしたがって検出信号ＶＢＢＨの値は、”０１”、”１０”、”１１”に変化する。
ＶＮＮ生成回路１６Ｄは、負電圧ＶＮＮの値を検出信号ＶＢＢＨの値に応じて調整する切り替え制御機能を有している。ＶＮＮ生成回路１６Ｄは、検出信号ＶＢＢＨの値が増えるのに伴い、生成する負電圧ＶＮＮの値を徐々に高くする。負電圧ＶＮＮが高くなることにより、基板電圧ＶＢＢは、負電圧ＶＮＮ以下に設定される。したがって、メモリセルＭＣの転送トランジスタＴＴＲに基板電流が流れることを防止できる。以上、第５の実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。
図１２は、本発明の第６の実施形態を示している。第１、第４および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第５の実施形態のＶＢＢ生成回路１４およびＶＮＮ生成回路１６Ｄの代わりにＶＢＢ生成回路１４ＥおよびＶＮＮ生成回路１６が形成されている。その他の構成は、第１の実施形態と同じである。
ＶＢＢ生成回路１４Ｅは、基板電圧ＶＢＢの値を検出信号ＶＢＢＨの値に応じて調整する切り替え制御機能を有している。ＶＢＢ生成回路１４Ｅは、検出信号ＶＢＢＨの値が増えるのに伴い、生成する基板電圧ＶＢＢの値を徐々に低くする。これにより、基板電圧ＶＢＢは、負電圧ＶＮＮ以下に設定される。したがって、メモリセルＭＣの転送トランジスタＴＴＲに基板電流が流れることを防止できる。以上、第６の実施形態においても、上述した第１、第４および第５の実施形態と同様の効果を得ることができる。
図１３は、本発明の第７の実施形態を示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態のＶＮＮ生成回路１６Ｃの代わりにＶＮＮ生成回路１６Ｆが形成されている。また、第４の実施形態のメモリＭＥＭから比較回路３０を削除し、プログラム回路３４を加えて構成されている。その他の構成は、第４の実施形態と同じである。
プログラム回路３４は、例えば、メモリＭＥＭの外部からプログラム可能であり、禁止信号ＶＮＮＤＩＳに対応するヒューズを有している。プログラム回路３４は、ヒューズがプログラムされていないときに禁止信号ＶＮＮＤＩＳの非活性化し、ヒューズがプログラムされているときに禁止信号ＶＮＮＤＩＳを活性化する。例えば、ヒューズは、レーザ光の照射によりプログラムされるヒューズである。あるいは、ヒューズは、過電圧または過電流によりプログラムされるヒューズでもよく、電気的にプログラム可能な不揮発性のメモリセルを用いて構成されてもよい。
ＶＮＮ生成回路１６Ｆは、禁止信号ＶＮＮＤＩＳの非活性化中に負電圧ＶＮＮを生成し（動作状態）、禁止信号ＶＮＮＤＩＳの活性化中に負電圧ＶＮＮの生成動作を停止する（非動作状態）。ショート回路３２は、禁止信号ＶＮＮＤＩＳが非活性化されているときに（動作状態）、基板電圧線ＶＢＢと負電圧線ＶＮＮを非接続し、禁止信号ＶＮＮＤＩＳが活性化されているときに（非動作状態）、基板電圧線ＶＢＢと負電圧線ＶＮＮをショートする。
この実施形態では、例えば、メモリＭＥＭのテスト工程において、ＶＢＢ生成回路１４が生成する基板電圧ＶＢＢが、ＶＮＮ生成回路１６Ｆが生成する負電圧ＶＮＮより高いことが判明したとき、プログラム回路３４のヒューズがプログラムされる。これにより、負電圧ＶＮＮの生成が停止され、メモリセルＭＣの転送トランジスタＴＴＲに基板電流が流れることが防止される。
以上、第７の実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。さらに、メモリＭＥＭの外部からプログラム回路３４をプログラムすることにより、負電圧ＶＮＮの生成が停止される。このため、第４の実施形態の比較回路３０による比較動作を不要にでき、消費電力を削減できる。
図１４は、本発明の第８の実施形態を示している。第１、第４および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第７の実施形態のＶＮＮ生成回路１６Ｆの代わりにＶＮＮ生成回路１６Ｇが形成されている。また、第７の実施形態のメモリＭＥＭにパワーオンリセット回路３６および動作許可回路３８を加えて構成されている。その他の構成は、第７の実施形態と同じである。
パワーオンリセット回路３６は、メモリＭＥＭのパワーオン時に、外部電源電圧が所定の電圧に上昇するまでの期間、パワーオンリセット信号ＰＯＲを活性化し、その後非活性化する。メモリＭＥＭの内部回路のうち、リセット動作が必要な回路は、パワーオンリセット信号ＰＯＲの活性化中にリセットされる。なお、パワーオンリセット回路３６は、上述した第１−第７の実施形態のメモリＭＥＭにも搭載されている。
動作許可回路３８は、パワーオンリセット信号ＰＯＲの非活性化後、許可信号ＥＮＺを所定の期間活性化する。これにより、許可信号ＥＮＺは、パワーオンから所定の期間だけ活性化される。ＶＮＮ生成回路１６Ｇは、許可信号ＥＮＺの活性化中、禁止信号ＶＮＮＤＩＳが活性化されている場合にも負電圧ＶＮＮを生成する。このように、プログラム回路３４がプログラムされている場合にも、パワーオンから所定の期間、ＶＢＢ生成回路１４だけでなくＶＮＮ生成回路１６Ｇを使用して、基板電圧ＶＢＢおよび負電圧ＶＮＮが生成される。したがって、プログラム回路３４がプログラムされている場合にも、パワーオン時に、基板電圧ＶＢＢおよび負電圧ＶＮＮが所望の負電圧に設定されるまでの時間を短縮できる。この結果、パワーオンから半導体メモリＭＥＭがアクセス可能になるまでの時間を短縮できる。換言すれば、プログラム回路３４のプログラム状態によらず、基板電圧ＶＢＢおよび負電圧ＶＮＮが所望の負電圧に設定されるまでの時間を一定にできる。なお、プログラム回路３４がプログラムされていない場合、ＶＮＮ生成回路１６Ｇは、許可信号ＥＮＺのレベルにかかわらず常に動作する。
以上、第８の実施形態においても、上述した第１、第４および第７の実施形態と同様の効果を得ることができる。さらに、プログラム回路３４がプログラムされている場合にも、パワーオン時に、基板電圧ＶＢＢおよび負電圧ＶＮＮが所望の負電圧に設定されるまでの時間を短縮できる。
図１５は、本発明の第９の実施形態を示している。第１、第４、第７および第８の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第８の実施形態の動作許可回路３８の代わりに動作許可回路３８Ｈが形成されている。また、第８の実施形態のメモリＭＥＭに電圧検出回路４０を加えて構成されている。その他の構成は、第８の実施形態と同じである。
電圧検出回路４０は、基板電圧ＶＢＢおよび負電圧ＶＮＮが、ともに予め設定された電圧以上のとき、検出信号ＤＥＴを非活性化する。電圧検出回路４０は、基板電圧ＶＢＢおよび負電圧ＶＮＮの一方が、予め設定された電圧（例えば、−０．３Ｖ）より低くなったときに検出信号ＤＥＴを活性化する。動作許可回路３８Ｈは、パワーオンリセット信号ＰＯＲの活性化に同期して許可信号ＥＮＺを活性化し、検出信号ＤＥＴの活性化に同期して
許可信号ＥＮＺを非活性化する。
この実施形態では、メモリＭＥＭのパワーオン後、基板電圧ＶＢＢおよび負電圧ＶＮＮの一方が予め設定された電圧より低くなるまで、ＶＢＢ生成回路１４だけでなく、ＶＮＮ生成回路１６Ｇも使用して基板電圧ＶＢＢおよび負電圧ＶＮＮが生成される。このため、プログラム回路３４がプログラムされている場合にも、パワーオン時に、基板電圧ＶＢＢおよび負電圧ＶＮＮが所望の負電圧に設定されるまでの時間を短縮できる。以上、第９の実施形態においても、上述した第１、第４、第７および第８の実施形態と同様の効果を得ることができる。
図１６は、本発明の第１０の実施形態を示している。第１、第４、第７および第８の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第８の実施形態のコマンドデコーダ１０およびＶＮＮ生成回路１６Ｇの代わりにコマンドデコーダ１０ＪおよびＶＮＮ生成回路１６Ｊが形成されている。また、第８の実施形態のメモリＭＥＭにモードレジスタ４２を加えて構成されている。その他の構成は、第８の実施形態と同じである。
コマンドデコーダ１０Ｊは、第１の実施形態のコマンドデコーダ１０の機能に加えて、コマンド信号ＣＭＤをデコードし、モードレジスタ設定コマンドＭＲＳを認識する機能を有している。モードレジスタ設定コマンドＭＲＳは、モードレジスタ４２を設定するためのコマンドである。
モードレジスタ４２は、例えば、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＡＤに応じて設定される。モードレジスタ４２は、設定された値に応じて禁止信号ＤＩＳＺを出力する。モードレジスタ４２は、メモリＭＥＭの動作仕様を変更するために、図示しない他のモード信号を出力する。
ＶＮＮ生成回路１６Ｊは、禁止信号ＤＩＳＺを、禁止信号ＶＮＮＤＩＳの非活性化中（非プログラム状態）に無視する。すなわち、禁止信号ＶＮＮＤＩＳの非活性化中、ＶＮＮ生成回路１６Ｊは、禁止信号ＤＩＳＺの論理レベルに依存せず、常に負電圧ＶＮＮを生成する。ＶＮＮ生成回路１６Ｊは、禁止信号ＶＮＮＤＩＳの活性化中（プログラム状態）に禁止信号ＤＩＳＺが活性化されている場合、許可信号ＥＮＺが活性化されたときにも負電圧ＶＮＮを生成しない。このため、プログラム回路３４がプログラムされているときにも、メモリＭＥＭの外部からの制御により生成される禁止信号ＤＩＳＺにより、パワーオン時のＶＮＮ生成回路１６Ｊの動作／停止を制御できる。
以上、第１０の実施形態においても、上述した第１、第４、第７および第８の実施形態と同様の効果を得ることができる。さらに、メモリＭＥＭの外部からの制御により、プログラム回路３４がプログラムされているときに、パワーオン時にＶＮＮ生成回路１６Ｊが動作することを禁止できる。この結果、パワーオン時のピーク電流を下げることができる。
図１７は、本発明の第１１の実施形態を示している。第１、第４、第７、第８および第１０の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１０の実施形態のコマンドデコーダ１０Ｊの代わりに第１の実施形態のコマンドデコーダ１０が形成されている。また、第８の実施形態のメモリＭＥＭからモードレジスタ４２を削除して構成されている。さらに、メモリＭＥＭは、禁止信号ＤＩＳＺを受ける外部端子（パッド）を有している。その他の構成は、第１０の実施形態と同じである。
この実施形態では、例えば、禁止信号端子ＤＩＳＺをボンディングワイヤ等により電源線に接続することにより、禁止信号ＤＩＳＺは常に活性化される。禁止信号端子ＤＩＳＺを接地線に接続することにより、禁止信号ＤＩＳＺは常に非活性化される。禁止信号ＤＩＳＺのレベルに応じたメモリＭＥＭの動作は、第１０の実施形態と同じである。以上、第１１の実施形態においても、上述した第１、第４、第７、第８および第１０の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、ビット線ＢＬ、／ＢＬに接続されるｎＭＯＳトランジスタの基板電圧を負電圧ＶＮＮに設定し、ビット線ＢＬ、／ＢＬに接続されるｐＭＯＳトランジスタの基板電圧を昇圧電圧ＶＰＰに設定する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ビット線ＢＬ、／ＢＬに接続されるｎＭＯＳトランジスタの基板電圧は、負電圧ＶＮＮより低い値に設定されてもよい。また、ビット線ＢＬ、／ＢＬに接続されるｐＭＯＳトランジスタの基板電圧は、昇圧電圧ＶＰＰより高い値に設定されてもよい。
第３の実施形態の接続スイッチＢＴを有するメモリセルアレイＡＲＹを、第２、第４−第１１の実施形態に適用してもよい。第２の実施形態のプリチャージ回路ＰＲＥを、４−第１１の実施形態に適用してもよい。
上述した実施形態では、本発明をＦＣＲＡＭ（擬似ＳＲＡＭ）に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭあるいはＳＤＲＡＭに適用してもよい。この場合、外部リフレッシュ要求に応答する外部リフレッシュ動作が、外部アクセス動作として実行される。さらに、本発明をＳＲＡＭ、不揮発性メモリ等に適用してもよい。
本発明が適用される半導体メモリは、半導体メモリチップ（半導体メモリ装置）に限定されず、図４に示したＳＩＰあるいはＭＣＭ（Multi-Chip Module）やＣＯＣ（Chip On Chip）に搭載される半導体メモリ、またはシステムＬＳＩ内にインプリメントされる半導体メモリコア（半導体メモリマクロ）でもよい。あるいは、ＣＰＵにインプリメントされる内蔵メモリでもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
データの記憶部および転送トランジスタを有するメモリセルと、
前記転送トランジスタのソース・ドレインの一方に接続されたビット線と、
前記転送トランジスタのゲートに接続されたワード線と、
前記メモリセルのアクセス時に高レベル電圧を前記ワード線に供給し、前記メモリセルの非アクセス時に負電圧である低レベル電圧を供給するワードドライバと、
前記ビット線をプリチャージ電圧線に接続するプリチャージスイッチを有し、前記メモリセルがアクセスされないスタンバイ期間に、プリチャージ電圧の前記ビット線への供給能力を低くするプリチャージ回路とを備え、
ソースまたはドレインが前記ビット線に接続されたｎＭＯＳトランジスタの基板電圧は、前記ワード線の低レベル電圧以下に設定されることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記スタンバイ期間に、前記プリチャージスイッチをオフするプリチャージ制御回路を備えていることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記プリチャージ回路は、前記ビット線と前記プリチャージ電圧線の間に配置された抵
抗素子を備えていることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
前記プリチャージスイッチは、前記ｎＭＯＳトランジスタであることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記ビット線に接続され、前記ｎＭＯＳトランジスタを有するセンスアンプを備えていることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記ビット線をデータ線に接続する前記ｎＭＯＳトランジスタを有するコラムスイッチを備えていることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記転送トランジスタは、前記ｎＭＯＳトランジスタで構成されることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
電源電圧より高い昇圧電圧を生成する昇圧回路を備え、
前記ワードドライバは、前記昇圧電圧を高レベル電圧として前記ワード線に供給し、
ソースまたはドレインが前記ビット線に接続されたｐＭＯＳトランジスタの基板電圧は、前記昇圧電圧以上に設定されることを特徴とする半導体メモリ。
（付記９）
付記８記載の半導体メモリにおいて、
前記ビット線に接続され、前記ｐＭＯＳトランジスタを有するセンスアンプを備えていることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記ビット線上の電圧値を増幅するセンスアンプと、
前記ビット線と前記センスアンプとを接続する接続スイッチを備え、
前記接続スイッチは、前記ｎＭＯＳトランジスタで構成されることを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
前記スタンバイ期間に、前記接続スイッチをオフする接続制御回路を備えていることを特徴とする半導体メモリ。
（付記１２）
付記１記載の半導体メモリにおいて、
前記メモリセルの前記転送トランジスタの基板電圧であるセル基板電圧を生成するセル基板電圧生成回路と、
前記ワード線の負電圧を生成する負電圧生成回路と、
前記セル基板電圧と前記負電圧とを比較する比較回路と、
前記セル基板電圧が供給されるセル基板電圧線と、前記負電圧が供給される負電圧線とをショートするショート回路とを備え、
前記比較回路により前記セル基板電圧が前記負電圧より高いことが検出されたときに、前記負電圧生成回路は、前記負電圧の生成動作を停止し、前記ショート回路は、セル基板電圧線と負電圧線とをショートすることを特徴とする半導体メモリ。
（付記１３）
付記１記載の半導体メモリにおいて、
前記メモリセルの前記転送トランジスタの基板電圧であるセル基板電圧を生成するセル基板電圧生成回路と、
切り替え制御により複数種の電圧を前記ワード線の負電圧として生成する負電圧生成回路と、
前記セル基板電圧と前記負電圧とを比較する比較回路とを備え、
前記負電圧生成回路は、前記比較回路により前記セル基板電圧が前記負電圧より高いことが検出されたときに、前記セル基板電圧を前記負電圧以下にするために、生成する負電圧を高くする切り替え制御を行うことを特徴とする半導体メモリ。
（付記１４）
付記１記載の半導体メモリにおいて、
切り替え制御により複数種の電圧を、前記メモリセルの前記転送トランジスタの基板電圧であるセル基板電圧として生成するセル基板電圧生成回路と、
前記ワード線の負電圧を生成する負電圧生成回路と、
前記セル基板電圧と前記負電圧とを比較する比較回路とを備え、
前記セル基板電圧生成回路は、前記比較回路により前記セル基板電圧が前記負電圧より高いことが検出されたときに、前記セル基板電圧を前記負電圧以下にするために、生成するセル基板電圧を低くする切り替え制御を行うことを特徴とする半導体メモリ。
（付記１５）
付記１記載の半導体メモリにおいて、
前記転送トランジスタの基板電圧であるセル基板電圧を生成するセル基板電圧生成回路と、
前記ワード線の負電圧を生成する負電圧生成回路と、
前記負電圧生成回路を非動作状態に設定するプログラム回路と、
前記プログラム回路により、前記負電圧生成回路が非動作状態に設定されたときに、前記セル基板電圧が供給されるセル基板電圧線と前記負電圧が供給される負電圧線とをショートするショート回路とを備えていることを特徴とする半導体メモリ。
（付記１６）
付記１５記載の半導体メモリにおいて、
パワーオンから所定の期間に許可信号を活性化する動作許可回路を備え、
前記プログラム回路により非動作状態に設定された前記負電圧生成回路は、前記許可信号の活性化中のみ動作することを特徴とする半導体メモリ。
（付記１７）
付記１６記載の半導体メモリにおいて、
前記セル基板電圧および前記負電圧の一方が、予め設定された電圧より低くなったときに検出信号を活性化する電圧検出回路を備え、
前記動作許可回路は、前記検出信号の活性化に同期して前記許可信号を非活性化することを特徴とする半導体メモリ。
（付記１８）
付記１６記載の半導体メモリにおいて、
前記プログラム回路により非動作状態に設定された前記負電圧生成回路は、半導体メモリの外部制御により設定される禁止信号が活性化されたとき、前記許可信号の状態によらず前記負電圧の生成を停止することを特徴とする半導体メモリ。
（付記１９）
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
データの記憶部および転送トランジスタを有するメモリセルと、
前記転送トランジスタのソース・ドレインの一方に接続されたビット線と、
前記転送トランジスタのゲートに接続されたワード線と、
前記メモリセルのアクセス時に高レベル電圧を前記ワード線に供給し、前記メモリセル
の非アクセス時に負電圧である低レベル電圧を供給するワードドライバと、
前記ビット線をプリチャージ電圧線に接続するプリチャージスイッチを有し、前記メモリセルがアクセスされないスタンバイ期間に、プリチャージ電圧の前記ビット線への供給能力を低くするプリチャージ回路とを備え、
ソースまたはドレインが前記ビット線に接続されたｎＭＯＳトランジスタの基板電圧は、前記ワード線の低レベル電圧以下に設定されることを特徴とするシステム。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、メモリセルに接続されたビット線およびワード線を有する半導体メモリに適用可能である。
本発明の第１の実施形態を示すブロック図である。 図１に示したメモリコアの詳細を示す回路図である。 図２に示したトランジスタの状態を示す説明図である。 第１の実施形態のシステムを示すブロック図である。 第１の実施形態のメモリのアクセス動作を示すタイミング図である。 本発明の第２の実施形態のメモリコアを示す回路図である。 本発明の第３の実施形態を示すブロック図である。 図７に示したメモリコアの詳細を示す回路図である。 第３の実施形態のメモリのアクセス動作を示すタイミング図である。 本発明の第４の実施形態を示すブロック図である。 本発明の第５の実施形態を示すブロック図である。 本発明の第６の実施形態を示すブロック図である。 本発明の第７の実施形態を示すブロック図である。 本発明の第８の実施形態を示すブロック図である。 本発明の第９の実施形態を示すブロック図である。 本発明の第１０の実施形態を示すブロック図である。 本発明の第１１の実施形態を示すブロック図である。
符号の説明
１０‥コマンドデコーダ；１２、１２Ｂ‥コア制御回路；１４、１４Ｅ‥ＶＢＢ生成回路；１６、１６Ｃ、１６Ｄ、１６Ｆ、１６Ｇ、１６Ｊ‥ＶＮＮ生成回路；１８‥ＶＰＰ生成回路；２０‥ＶＩＩ生成回路；２２‥ＶＰＲ生成回路；２４‥アドレス入力回路；２６‥データ入出力回路；２８、２８Ａ、２８Ｂ‥メモリコア３０、３０Ｄ‥比較回路；３２‥ショート回路；３４‥プログラム回路；３６‥パワーオンリセット回路；３８、３８Ｈ‥動作許可回路；４０‥電圧検出回路；４２‥モードレジスタ

Claims (9)

  1. データの記憶部および転送トランジスタを有するメモリセルと、
    前記転送トランジスタのソース・ドレインの一方に接続されたビット線と、
    前記転送トランジスタのゲートに接続されたワード線と、
    前記メモリセルのアクセス時に高レベル電圧を前記ワード線に供給し、前記メモリセルの非アクセス時に負電圧である低レベル電圧を供給するワードドライバと、
    前記ビット線をプリチャージ電圧線に接続するプリチャージスイッチを有し、前記メモリセルがアクセスされないスタンバイ期間に、プリチャージ電圧の前記ビット線への供給能力を低くするプリチャージ回路と、
    前記メモリセルの前記転送トランジスタの基板電圧であるセル基板電圧を生成するセル基板電圧生成回路と、
    前記ワード線の負電圧を生成する負電圧生成回路と、
    前記セル基板電圧と前記負電圧とを比較する比較回路と、
    前記セル基板電圧が供給されるセル基板電圧線と、前記負電圧が供給される負電圧線とをショートするショート回路とを備え、
    ソースまたはドレインが前記ビット線に接続されたｎＭＯＳトランジスタの基板電圧は、前記ワード線の低レベル電圧以下に設定され、
    前記比較回路により前記セル基板電圧が前記負電圧より高いことが検出されたときに、前記負電圧生成回路は、前記負電圧の生成動作を停止し、前記ショート回路は、セル基板電圧線と負電圧線とをショートすることを特徴とする半導体メモリ。
  2. データの記憶部および転送トランジスタを有するメモリセルと、
    前記転送トランジスタのソース・ドレインの一方に接続されたビット線と、
    前記転送トランジスタのゲートに接続されたワード線と、
    前記メモリセルのアクセス時に高レベル電圧を前記ワード線に供給し、前記メモリセルの非アクセス時に負電圧である低レベル電圧を供給するワードドライバと、
    前記ビット線をプリチャージ電圧線に接続するプリチャージスイッチを有し、前記メモリセルがアクセスされないスタンバイ期間に、プリチャージ電圧の前記ビット線への供給能力を低くするプリチャージ回路と、
    前記メモリセルの前記転送トランジスタの基板電圧であるセル基板電圧を生成するセル基板電圧生成回路と、
    切り替え制御により複数種の電圧を前記ワード線の負電圧として生成する負電圧生成回路と、
    前記セル基板電圧と前記負電圧とを比較する比較回路とを備え、
    ソースまたはドレインが前記ビット線に接続されたｎＭＯＳトランジスタの基板電圧は、前記ワード線の低レベル電圧以下に設定され、
    前記負電圧生成回路は、前記比較回路により前記セル基板電圧が前記負電圧より高いことが検出されたときに、前記セル基板電圧を前記負電圧以下にするために、生成する負電圧を高くする切り替え制御を行うことを特徴とする半導体メモリ。
  3. データの記憶部および転送トランジスタを有するメモリセルと、
    前記転送トランジスタのソース・ドレインの一方に接続されたビット線と、
    前記転送トランジスタのゲートに接続されたワード線と、
    前記メモリセルのアクセス時に高レベル電圧を前記ワード線に供給し、前記メモリセルの非アクセス時に負電圧である低レベル電圧を供給するワードドライバと、
    前記ビット線をプリチャージ電圧線に接続するプリチャージスイッチを有し、前記メモリセルがアクセスされないスタンバイ期間に、プリチャージ電圧の前記ビット線への供給能力を低くするプリチャージ回路と、
    切り替え制御により複数種の電圧を、前記メモリセルの前記転送トランジスタの基板電圧であるセル基板電圧として生成するセル基板電圧生成回路と、
    前記ワード線の負電圧を生成する負電圧生成回路と、
    前記セル基板電圧と前記負電圧とを比較する比較回路とを備え、
    ソースまたはドレインが前記ビット線に接続されたｎＭＯＳトランジスタの基板電圧は、前記ワード線の低レベル電圧以下に設定され、
    前記セル基板電圧生成回路は、前記比較回路により前記セル基板電圧が前記負電圧より高いことが検出されたときに、前記セル基板電圧を前記負電圧以下にするために、生成するセル基板電圧を低くする切り替え制御を行うことを特徴とする半導体メモリ。
  4. データの記憶部および転送トランジスタを有するメモリセルと、
    前記転送トランジスタのソース・ドレインの一方に接続されたビット線と、
    前記転送トランジスタのゲートに接続されたワード線と、
    前記メモリセルのアクセス時に高レベル電圧を前記ワード線に供給し、前記メモリセルの非アクセス時に負電圧である低レベル電圧を供給するワードドライバと、
    前記ビット線をプリチャージ電圧線に接続するプリチャージスイッチを有し、前記メモリセルがアクセスされないスタンバイ期間に、プリチャージ電圧の前記ビット線への供給能力を低くするプリチャージ回路と、
    前記転送トランジスタの基板電圧であるセル基板電圧を生成するセル基板電圧生成回路と、
    前記ワード線の負電圧を生成する負電圧生成回路と、
    前記負電圧生成回路を非動作状態に設定するプログラム回路と、
    前記プログラム回路により、前記負電圧生成回路が非動作状態に設定されたときに、前記セル基板電圧が供給されるセル基板電圧線と前記負電圧が供給される負電圧線とをショートするショート回路とを備え、
    ソースまたはドレインが前記ビット線に接続されたｎＭＯＳトランジスタの基板電圧は、前記ワード線の低レベル電圧以下に設定されることを特徴とする半導体メモリ。
  5. 請求項１ないし請求項４のいずれか１項に記載の半導体メモリにおいて、
    前記スタンバイ期間に、前記プリチャージスイッチをオフするプリチャージ制御回路を備えていることを特徴とする半導体メモリ。
  6. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
    前記プリチャージ回路は、前記ビット線と前記プリチャージ電圧線の間に配置された抵抗素子を備えていることを特徴とする半導体メモリ。
  7. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
    電源電圧より高い昇圧電圧を生成する昇圧回路を備え、
    前記ワードドライバは、前記昇圧電圧を高レベル電圧として前記ワード線に供給し、
    ソースまたはドレインが前記ビット線に接続されたｐＭＯＳトランジスタの基板電圧は、前記昇圧電圧以上に設定されることを特徴とする半導体メモリ。
  8. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
    前記ビット線上の電圧値を増幅するセンスアンプと、
    前記ビット線と前記センスアンプとを接続する接続スイッチを備え、
    前記接続スイッチは、前記ｎＭＯＳトランジスタで構成されることを特徴とする半導体メモリ。
  9. 請求項１ないし請求項８のいずれか１項記載の半導体メモリと、
    前記半導体メモリのアクセスを制御するコントローラとを備えていることを特徴とするシステム。
JP2006233204A 2006-08-30 2006-08-30 半導体メモリおよびシステム Expired - Fee Related JP5034379B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006233204A JP5034379B2 (ja) 2006-08-30 2006-08-30 半導体メモリおよびシステム
EP07113892A EP1898422A1 (en) 2006-08-30 2007-08-06 Semiconductor memory and system
US11/892,840 US7630260B2 (en) 2006-08-30 2007-08-28 Semiconductor memory and system
KR1020070087706A KR100992473B1 (ko) 2006-08-30 2007-08-30 반도체 메모리 및 시스템
CN2007101462597A CN101136244B (zh) 2006-08-30 2007-08-30 半导体存储器和***
US12/606,288 US8144536B2 (en) 2006-08-30 2009-10-27 Semiconductor memory and system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006233204A JP5034379B2 (ja) 2006-08-30 2006-08-30 半導体メモリおよびシステム

Publications (2)

Publication Number Publication Date
JP2008059653A JP2008059653A (ja) 2008-03-13
JP5034379B2 true JP5034379B2 (ja) 2012-09-26

Family

ID=38870307

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006233204A Expired - Fee Related JP5034379B2 (ja) 2006-08-30 2006-08-30 半導体メモリおよびシステム

Country Status (5)

Country Link
US (2) US7630260B2 (ja)
EP (1) EP1898422A1 (ja)
JP (1) JP5034379B2 (ja)
KR (1) KR100992473B1 (ja)
CN (1) CN101136244B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8174923B2 (en) * 2007-11-08 2012-05-08 Rambus Inc. Voltage-stepped low-power memory device
WO2010013449A1 (ja) * 2008-08-01 2010-02-04 パナソニック株式会社 半導体記憶装置
KR101096225B1 (ko) * 2008-08-21 2011-12-22 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7813209B2 (en) * 2008-10-01 2010-10-12 Nanya Technology Corp. Method for reducing power consumption in a volatile memory and related device
JP5410073B2 (ja) * 2008-11-05 2014-02-05 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の動作方法
US8189415B2 (en) * 2009-10-05 2012-05-29 Nanya Technology Corp. Sensing amplifier applied to at least a memory cell, memory device, and enhancement method for boosting the sensing amplifier thereof
KR101636015B1 (ko) * 2010-02-11 2016-07-05 삼성전자주식회사 불휘발성 데이터 저장 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US8120968B2 (en) * 2010-02-12 2012-02-21 International Business Machines Corporation High voltage word line driver
CN102290096A (zh) * 2010-06-18 2011-12-21 黄效华 静态随机存取存储器的译码和逻辑控制电路
US8605489B2 (en) * 2011-11-30 2013-12-10 International Business Machines Corporation Enhanced data retention mode for dynamic memories
US8953370B2 (en) * 2013-02-21 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with decoupled read/write path
US9208833B2 (en) 2013-04-23 2015-12-08 Micron Technology Sequential memory operation without deactivating access line signals
US9117547B2 (en) 2013-05-06 2015-08-25 International Business Machines Corporation Reduced stress high voltage word line driver
US8917560B1 (en) * 2013-11-13 2014-12-23 Nanya Technology Corporation Half bit line high level voltage genertor, memory device and driving method
US9583219B2 (en) * 2014-09-27 2017-02-28 Qualcomm Incorporated Method and apparatus for in-system repair of memory in burst refresh
JP5941577B1 (ja) * 2015-05-11 2016-06-29 力晶科技股▲ふん▼有限公司 半導体記憶装置
KR102354350B1 (ko) * 2015-05-18 2022-01-21 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
FR3077677B1 (fr) 2018-02-06 2020-03-06 Stmicroelectronics (Rousset) Sas Procede de precharge d'une alimentation de circuit integre, et circuit integre correspondant
US10861513B2 (en) 2018-10-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with selective precharging
CN113674787B (zh) * 2021-08-26 2023-10-20 上海交通大学 在dram标准单元上实现非逻辑操作的方法及电路

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0447588A (ja) * 1990-06-15 1992-02-17 Oki Electric Ind Co Ltd 半導体記憶装置
JPH0652681A (ja) 1992-07-29 1994-02-25 Nec Kyushu Ltd 半導体集積装置
US5499211A (en) 1995-03-13 1996-03-12 International Business Machines Corporation Bit-line precharge current limiter for CMOS dynamic memories
JPH08297972A (ja) * 1995-04-26 1996-11-12 Fujitsu Ltd ダイナミック形半導体記憶装置
US6831317B2 (en) * 1995-11-09 2004-12-14 Hitachi, Ltd. System with meshed power and signal buses on cell array
US6320782B1 (en) * 1996-06-10 2001-11-20 Kabushiki Kaisha Toshiba Semiconductor memory device and various systems mounting them
KR100565941B1 (ko) * 1997-06-16 2006-03-30 가부시키가이샤 히타치세이사쿠쇼 반도체집적회로장치
US6674112B1 (en) * 1997-06-27 2004-01-06 Hitachi, Ltd. Semiconductor integrated circuit device
US6141259A (en) * 1998-02-18 2000-10-31 Texas Instruments Incorporated Dynamic random access memory having reduced array voltage
JPH11339470A (ja) * 1998-05-25 1999-12-10 Hitachi Ltd ダイナミック型ｒａｍ
US6535415B2 (en) * 1999-02-22 2003-03-18 Hitachi, Ltd. Semiconductor device
US6236605B1 (en) * 1999-03-26 2001-05-22 Fujitsu Limited Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier
JP3237654B2 (ja) * 1999-05-19 2001-12-10 日本電気株式会社 半導体装置
TW535161B (en) * 1999-12-03 2003-06-01 Nec Electronics Corp Semiconductor memory device and its testing method
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
US6343044B1 (en) * 2000-10-04 2002-01-29 International Business Machines Corporation Super low-power generator system for embedded applications
DE10056293A1 (de) * 2000-11-14 2002-06-06 Infineon Technologies Ag Schaltungsanordnung zur Erzeugung einer steuerbaren Ausgangsspannung
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
TW556226B (en) 2002-04-09 2003-10-01 Winbond Electronics Corp Dual-phase pre-charging circuit and the assembled static-current elimination circuit
US7050323B2 (en) * 2002-08-29 2006-05-23 Texas Instruments Incorporated Ferroelectric memory
JP2004213722A (ja) * 2002-12-27 2004-07-29 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路装置
JP2004247026A (ja) * 2003-01-24 2004-09-02 Renesas Technology Corp 半導体集積回路及びｉｃカード
JP4245147B2 (ja) 2003-10-28 2009-03-25 エルピーダメモリ株式会社 階層ワード線方式の半導体記憶装置と、それに使用されるサブワードドライバ回路
JP4422558B2 (ja) * 2004-06-10 2010-02-24 富士通マイクロエレクトロニクス株式会社 メモリ装置
JP2006040495A (ja) * 2004-07-30 2006-02-09 Renesas Technology Corp 半導体集積回路装置
KR100702004B1 (ko) * 2004-08-02 2007-03-30 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100621554B1 (ko) * 2005-08-01 2006-09-11 삼성전자주식회사 반도체 메모리 장치
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
JP4911988B2 (ja) * 2006-02-24 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2008065971A (ja) * 2006-08-10 2008-03-21 Fujitsu Ltd 半導体メモリおよびメモリシステム

Also Published As

Publication number Publication date
US7630260B2 (en) 2009-12-08
KR100992473B1 (ko) 2010-11-08
US8144536B2 (en) 2012-03-27
CN101136244A (zh) 2008-03-05
CN101136244B (zh) 2010-09-29
US20080056021A1 (en) 2008-03-06
US20100046307A1 (en) 2010-02-25
EP1898422A1 (en) 2008-03-12
KR20080021545A (ko) 2008-03-07
JP2008059653A (ja) 2008-03-13

Similar Documents

Publication Publication Date Title
JP5034379B2 (ja) 半導体メモリおよびシステム
US8630138B2 (en) Memory system including semicondutor memory for decoupling bad memory block from sense amplifier in standby period
US9455047B2 (en) Memory device to correct defect cell generated after packaging
JP5119795B2 (ja) 半導体メモリ、半導体メモリのテスト方法およびシステム
KR20190129216A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
JP2007257707A (ja) 半導体記憶装置
JP2004234729A (ja) 半導体記憶装置
JP2000149547A (ja) 半導体記憶装置
JP5303985B2 (ja) 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム
JPWO2009116117A1 (ja) 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法
US7672181B2 (en) Semiconductor memory, test method of semiconductor memory and system
JP2013008426A (ja) 半導体メモリ、システムおよび半導体メモリの製造方法
KR100799948B1 (ko) 반도체 집적 회로
JP5592238B2 (ja) 半導体装置及びその制御方法
US11508456B2 (en) Semiconductor memory device capable of increasing flexibility of a column repair operation
JP5157584B2 (ja) 半導体記憶装置、半導体記憶装置の製造方法およびシステム
KR100713934B1 (ko) 테스트시 초기값 오류를 줄이기 위한 반도체 메모리 장치의파워 업 발생 회로
CN118298887A (en) Semiconductor memory device and method of operating the same
KR100721014B1 (ko) 반도체 메모리 장치의 제어수단 및 방법
JP2008135126A (ja) Ｄｒａｍ装置
JP2011028789A (ja) 半導体集積回路
JP2002056672A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090423

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120605

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120618

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5034379

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees