JP5319387B2 - 半導体チップの救済設計方法 - Google Patents
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Description
〔複数救済方式混載グループ救済の概念〕
図1は、本発明の一実施の形態において、半導体チップにおける複数救済方式混載グループ救済の概念を示す図である。
図2は、Row救済方式の救済回路を有するRAMの一例を示す図である。図2では、冗長Rowを1セット有するRow救済方式のRAMの部分(図1に示したRow救済回路31と冗長Row41を搭載したRAM21)を示すが、他の部分(Row救済回路32と冗長Row42を搭載したRAM22、Row救済回路33と冗長Row43を搭載したRAM23)も同様である。
図3は、Col救済方式の救済回路を有するRAMの一例を示す図である。図3では、冗長Colを各I/O毎に1セット有するCol救済方式のRAMの部分(図1に示したCol救済回路34と冗長Col44を搭載したRAM24)を示すが、他の部分(Col救済回路35と冗長Col45を搭載したRAM25、Col救済回路36と冗長Col46を搭載したRAM26、Col救済回路37と冗長Col47を搭載したRAM27、Col救済回路38と冗長Col48を搭載したRAM28、Col救済回路39と冗長Col49を搭載したRAM29)も同様である。
図4は、BIST回路およびBISR回路の概略を示す図である。
図5は、Row救済またはCol救済の場合のブリッジ回路の一例を示す図である。図5では、図4に示したブリッジ回路104の部分を示すが、他の部分(ブリッジ回路105,106)も同様である。
図7は、Row救済の場合のBISR回路の詳細を示す図である。図7では、図2に示すRAM21に図5のブリッジ回路104−1を設けた場合のBISR回路150の例を示す。図7に示した信号の説明は、図8に示す通りである。
図9は、救済可能な場合の動作概念を示す図である。図9では、図7の例の動作概念で救済可能な場合を示す。
図10は、救済不可能な場合の動作概念を示す図である。図10では、図7の例の動作概念で救済不可能な場合を示す。
図11は、半導体チップにおける複数救済方式混載グループ救済を実現する救済設計システムの概略を示す図である。
本実施形態1においては、図11を用いた、複数救済方式混載の救済設計適性化方法について説明する。
本実施形態2は、前記実施形態1に対して、救済RAMグループへの割当て適性化を実施するための方法が異なる。すなわち、前記実施形態1に示した、救済RAMグループへの割当て適性化を実施するための、救済設計システム200における演算部230の別の例について説明する。
本実施形態3は、前記実施形態1および2に対して、さらに別の例である。すなわち、前記実施形態1および2では、良品チップ所要面積を定義し、この値が最小となるように平準化を行ったが、救済回路搭載に伴う冗長メモリセルアレイ、救済回路、ヒューズ面積の増減を考慮したチップ面積と歩留りを用いた指標値であれば、これに限定するものではない。
本実施形態4は、前記実施形態1〜3に対して、さらに別の例である。すなわち、前記実施形態1および2では、救済回路を搭載しないRAMを選択する方法として、良品RAM所要面積を使用したが、その他に、ユーザが任意に指定する方法も考えられる。例えば、機能仕様書で救済回路搭載を許容しないRAMをユーザが任意に指定する場合や、ある基準以下の規模のRAMを救済対象から除外する方法などが考えられる。
本実施形態5は、前記実施形態1〜4に対して、さらに別の例である。すなわち、前記実施形態1〜4に示した、良品チップ所要面積最小化方法結果の出力・表示する、救済設計システム200、表示・出力部240の出力・表示の別の例について、図16、図17、図18に基づいて説明する。
以上説明した実施形態の概要および実施形態1〜5によれば、「複数救済方式混載グループ救済」を実現するI/O救済、Row救済、Col救済の救済回路および救済設計方法を提供することで、以下のような効果を得ることができる。
101〜103…RAM、104〜106…ブリッジ回路、110…BIST制御回路、120…パターン発生器、131〜133…境界ラッチ、140…比較器、150…BISR回路、
104−1…ブリッジ回路、114−1…マルチフェイル回路、131−1…境界ラッチ、140−1…比較器、150−1…BISR回路、
104−2…ブリッジ回路、114−2…マルチフェイル回路、131−2…境界ラッチ、140−2…比較器、150−2…BISR回路、
200…救済設計システム、210…入力部、220…記憶部、221…設計情報記憶領域、222…RAMライブラリ、223…製品・TEGテスト結果記憶領域、230…演算部、231…救済RAMグループの組合せ算出部、232…搭載RAM候補の組合せ算出部、233…救済設計評価部、240…表示・出力部。
Claims (3)
- 設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出したクリティカルエリアと、製品機能仕様書から取得したロジック部とRAM部の設計情報、RAMライブラリ情報、および、製造テスト結果から製品・TEGテスト結果を記憶する記憶部と、前記記憶部の結果を用いて搭載RAM、および、その救済RAMグループへの割当ての適性化を行う演算部とを備えた救済設計システムによる半導体チップの救済設計方法であって、
前記演算部は、ユーザが設定したグループ数に基づき、救済RAMグループ候補の組合せを算出する第一ステップと、前記記憶部に記憶しているRAM部の設計情報とRAMライブラリ情報を用いて、救済RAM候補の組合せを算出する第二ステップと、前記記憶部に記憶しているクリティカルエリア、ロジック部とRAM部の設計情報、製造テスト結果を用いて、複数の救済方式からRAM毎に選択して同一の救済方式のRAMを1つ以上にグループ化してグループ救済を採る複数救済方式混載グループ救済の設計手法を決定する第三ステップとを実行することを特徴とする半導体チップの救済設計方法。 - 請求項1記載の半導体チップの救済設計方法において、
前記第三ステップにおいては、前記複数救済方式混載グループ救済の設計手法を決定する際に、救済回路搭載に伴う冗長メモリセルアレイ、救済置換用回路、BIST回路、ヒューズ面積の増加と、チップの救済後の歩留りとのトレードオフを考慮した指標値を用いることを特徴とする半導体チップの救済設計方法。 - 請求項2記載の半導体チップの救済設計方法において、
前記指標値を算出する際に、
冗長メモリセルアレイ、救済置換用回路、BIST回路、ヒューズ面積の増加と、チップの救済後の歩留りとを考慮した指標値を救済RAMグループごとに算出し、救済RAMグループごとの指標値が平準化するように、救済RAMグループの割当てを行うことにより救済グループを決定することを特徴とする半導体チップの救済設計方法。
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