JPH0447588A

JPH0447588A - 半導体記憶装置

Info

Publication number: JPH0447588A
Application number: JP2155036A
Authority: JP
Inventors: Hideki Ito; 英樹伊東
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-06-15
Filing date: 1990-06-15
Publication date: 1992-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ダイナミックＲＡＭ　（ランダム・アクセス
・メモリ〉等の半導体記憶装置、特にワード線とビット
線間のショート（短絡）によって生じるスタンバイ時（
時期時）の消費電力量の増大を抑制する半導体記憶装置
に関するものである。

（従来の技術）従来、この種の半導体記憶装置としては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。

第２図は、従来の半導体記憶装置、例えばダイナミック
ＲＡＭの一構成例を示す要部の回路図である。

この半導体記憶装置は、ロウ・アドレス・ストローブ信
号のような制御信号■λ丁に基づき活性化される複数の
ワード線ＷＬＩ、ＷＬ２．・・・と、それらに交差配置
された複数対のビット線対ＢＬ１　、　ｒ、・・・とを
有し、それらの各交差箇所には複数のメモリセル１−１
．１−２．・・・がそれぞれ接続されている。

ワード線ＷＬＩ、ＷＬ２．・・・には、ワード線駆動回
路１０がそれぞれ接続されている。例えば、ワード線Ｗ
ＬＩに接続されたワード線駆動回路１０において、その
ワード線ＷＬ１が、Ｎチャネル型ＭＯ８）−ランジスタ
（以下、ＮＭＯ３という）１１を介して電源電位ＶＣＣ
に接続されると共に、ＮＭＯ３１２を介して接地電位Ｖ
ＳＳに接続されている。ＮＭＯ３ＩＩのゲートは、行ア
ドレスデコーダの出力である選択信号ＸＤに接続される
と共に、信号反転用のインバータ１３を介してＮＭ０８
１２のゲートに接続されている。

各ビット線対ＢＬＩ、ＢＬＩ、・・・には、センスアン
プ活性化信号ＳＡＮ、ＳＡＰにより活性化（動作）する
複数のセンスアンプ回路２０．・・・が接続されると共
に、プリチャージ信号ＥＱにより各ピッド線対ＢＬＩ、
ＢＬ１．・・・をそれぞれ基準電位ＶＲにプリチャージ
する複数のプリチャージ回路２１がそれぞれ接続されて
いる。

また、各ピッド線対ＢＬＩ、ＢＬＩ、・・・は、列アド
レスデコーダの出力である選択信号ＹＤによりオン、オ
フ動作するトランスファ回路（転送回路）２２を介して
、相補的なデータ線ＤＢ、Ｄ百にそれぞれ接続されてい
る。

第３図は第２図の動作波形図であり、この図を参照しつ
つ、第２図に示す半導体記憶装置の動作を説明する。

例えば、メモリセル１−１に記憶されたデータ“１′°
の読出し動作について、以下説明する。

制御信号ＲＡＳが立下がると、プリチャージ信号ＥＱが
立下がってプリチャージ回ｒ４２０がオフ状態となり、
ビット線対ＢＬ１．ＢＬＩが基準電位ＶＲから切り離さ
れる。さらに、制御信号πＸＫの立下がりにより、行ア
ドレスデコーダの選択信号ＸＤにより、ＮＭＯ８１２が
オフ状態となると共に、ＮＭＯ３ＩＩがオン状態となっ
てワード線ＷＬＩが電源電位■ＣＣに接続され、該ワー
ド線ＷＬＩが立上がる。すると、メモリセル１−１のデ
ータ゛１パにより、ビット線対ＢＬＩ、”［Ｔに微小な
電位差が生じる。

次に、センスアンプ活性化信号ＳＡＮが“Ｌパレベルに
なると共に、センスアンプ活性化信号ＳＡＰが“Ｈ″レ
ベルなると、センスアンプ回路２０が活性化され、その
センスアンプ回路２０によってビット線対ＢＬＩ、［ゴ
゛の微小な電位差が検知・増幅される。その後、列アド
レスデコーダの選択信号ＹＤによってトランスファ回路
２２がオン状態となり、ビット線対ＢＬ１．　百πＴ上
の増幅された電位差が、データ線ＤＢ、［）百に出力さ
れ、メモリセル１−１のデータの読出しが行われる。

（発明が解決しようとする課題）しかしながら、上記構成の装置では、次のような課題が
あった。

制御信号ＲＡＳがＨ”レベルのスタンバイ状態では、プ
リチャージ信号ＥＱが“Ｈ″レベルなり、プリチャージ
回路２１によってビット線対ＢＬＩ、ＢＬＩ、・・・が
基準電位ＶＲになっている。

そのため、例えばワード線ＷＬＩとビット線ＢＬ１間が
ショートした場合、第２図の破線で示すように、基準電
位ＶＲ→プリチャージ回路２１→ビット線ＢＬ１→ワー
ド線ＷＬ１　→ＮＭＯ８１２−接地電位ＶＳＳという経
路で、基準電位ＶＲから接地電位■ＳＳへ電流Ｉが流れ
、スタンバイ時における消費電力が増大してしまう。

このようなビット線ＢＬＩ及びワード線ＷＬＩ間のショ
ートが発生すると、それに接続されたメモリセル１−１
．・・・が不良メモリセルとなって正確なデータのアク
セスができなくなる。そこで、通常はこのような不良メ
モリセルを救済するため、予め複数の冗長メモリセルを
設けておき、その不良メモリセル１−１．・・・が選択
される時には、それに代えて冗長メモリセルを選択する
ことにより、正確なデータの読出し及び書込みを可能に
する冗長救済回路を設けている。

ところが、ビット線及びワード線間のショートが生じる
と、通常、２００μＡ〜１ｍＡ程度の消費電力の増加を
引き起こすため、そのショート箇所が複数個発生すると
、スタンバイ時における消費電流の規格値（例えば、約
１ｍＡ＞を超えてしまい、半導体記憶装置そのものが不
良品となってしまう。このような不良救済のために前記
のような冗長救済回路を設けて不良メモリセルの救済措
置をとったとしても、電流■の経路が残っている。

そのため、冗長救済回路により不良メモリセルの救済措
置がとられてメモリセル自体の不良とはならなくとも、
ショートにより、消費電流が規格値オーバーとなって半
導体記憶装置そのものが不良品扱いとなってしまう。

本発明は、前記従来技術が持っていた課題として、ビッ
ト線及びワード線間のショートに起因する消費電力増大
の点について解決した半導体記憶装置を提供するもので
ある。

（課題を解決するための手段）本発明は前記課題を解決するために、制御信号に基づき
活性化される複数のワード線と、前記ワード線に交差配
置された複数対のビット線対と、前記各ワード線及びビ
ット線対の交差箇所にそれぞれ接続された複数のメモリ
セルと、前記各ビット線対に接続されセンスアンプ活性
化信号により前記各ビット線対の電位差をそれぞれ検知
・増幅する複数のセンスアンプ回路と、プリチャージ信
号により前記各ビット線対をそれぞれ基準電位にプリチ
ャージする複数のプリチャージ回路とを、備えた半導体
記憶装置において、前記ワード線の活性化前の一定期間
、前記制御信号に同期して前記プリチャージ信号を活性
化する構成にしたものである。

（作用）本発明によれば、以上のように半導体記憶装置を構成し
たので、メモリセルのデータ読出し時において、制御信
号に同期してプリチャージ信号が活性化すると、プリチ
ャージ回路が動作してビット線対が基準電位から切り離
される。その後、ワード線が活性化してそのワード線に
接続されたメモリセルのデータにより、該ワード線に交
差するビット線上に、微小電位差が生じる。すると、こ
の微小電位差は、センスアンプ活性化信号により動作す
るセンスアンプ回路によって検知・増幅され、トランス
ファゲート等を介してデータ線へと出力される。

ここで、ビット線を活性化する以前に、プリチャージ信
号を一定期間のみ活性化するようにしたので、基準電位
からプリチャージ回路、ビット線、及びワード線を介し
て接地電位側へ流れる電流経路が常に存在せず、つまり
前記の一定期間のみ電流経路が生じるので、スタンバイ
時の消費電力規格値オーバーによる不良品の発生が抑制
され、歩留まりの向上が図れる。従って、前記課題を解
決できるのである。

（実施例）第１図は、本発明の実施例を示す半導体記憶装置、例え
ばダイナミックＲＡＭの要部の回路図である。

この半導体記憶装置は、複数のワード線ＷＬＩ。

ＷＬ２．・・・と、それと交差配置された複数対のビッ
ト線対ＢＬＩ、百Ｌ１．・・・とを有し、その各交差箇
所には、例えば１トランジスタ型のメモリセル４０−１
．４０−２．・・・がそれぞれ接続されている。各メモ
リセル４０−１．４０−２．・・・は、ドレインまたは
ソースとゲートがビット線対ＢＬ１、ＢＬｌ、・・・及
びワード線ＷＬＩ、ＷＬ２．・・・に接続されたＮＭＯ
３４１と、そｆ７）ＮＭＯ８４１のソースまたはドレイ
ンと基準電位ＶＲ（例えば、１／２・ＶＣＣ）に接続さ
れたキャパシタ４２とで、それぞれ構成されている。

各ワード線ＷＬＩ、ＷＬ２．・・・には、ワード線駆動
図８５０がそれぞれ接続されている。ワード線駆動回路
５０は、制御信号ＲＡＳの例えば立下がりに基づき動作
する行アドレスデコーダの選択信号ＸＤにより、各ワー
ド線ＷＬＩ、ＷＬ２．・・・をそれぞれ活性化する回路
である。例えば、ワード線ＷＬＩに接続されたワード線
駆動図Ｉ＠５０は、該ワード線ＷＬＩと電源電位ＶＣＣ
との間に接続されたＮＭＯ３５１と、該ワード線ＷＬＩ
と接地電位ＶＳＳとの間に接続されたＮＭＯ８５２とを
有している。そしてＮＭＯ３５１のゲートは、選択信号
ＸＤに接続されると共に、信号反転用のインバータ５３
を介してＮＭＯ８５２のゲートに接続されている。

各ビット線対ＢＬＩ、ＢＬ１．・・・には、そのビット
線対上の電位差を検知・増幅するセンスアンプ回路６０
がそれぞれ接続されている。例えば、ビット線対ＢＬＩ
、ＢＬＩに接続されたセンスアンプ回路６０は、ＮＭＯ
８６１，６２及びＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯ８という＞６３．６４を有しティる。ＮＭＯ
３６１はビット線ＢＬＩとノードＮ１との間に接続され
ると共に、そのノードＮ１とビット線ＢＬＩとの間にＮ
ＭＯ８６２が接続されている。同様に、ビット線ＢＬＩ
とノードＮ２との間にはＰＭＯ３６３が接続されると共
に、そのノードＮ２とビット線百Ｌｌとの間にＰＭＯ３
６４が接続されている。ＮＭＯ３６１のゲートは、ＰＭ
Ｏ８６３のゲート及びビット線ＢＬＩに接続され、さら
にＮＭＯ３６２のゲートが、ＰＭＯ８６４のゲート及び
ビット線ＢＬＩに接続されている。

ノードＮ１は、ＮＭＯ８６５を介してセンスアンプ活性
化信号ＳＡＮに接続されると共に、ＮＭＯ８６６を介し
て基準電位ＶＲ（例えば、１／２・ＶＣＣ）に接続され
ている。同様に、ノードＮ２は、ＮＭＯ３６７を介して
センスアンプ活性化信号ＳＡＰに接続されると共に、Ｎ
ＭＯ３６８を介して基準電位ＶＲに接続されている。Ｎ
ＭＯ３６５及び６７の各ゲートは共通接続され、インバ
ータ６９を介してプリチャージ信号ＥＱ２に接続されて
いる。そのプリチャージ信号ＥＱ２は、８ＭＯ３６６及
び６８の各ゲートに共通接続されている。

各ビット線対ＢＬＩ、ＢＬ１．・・・には、イコライズ
信号ＥＱ１によりオン、オフ動作するイコライズ（均等
化）用のＮＭＯ３７０がそれぞれ接続されている。また
、各ビット線対ＢＬ１．ｌｉゴー。

・・・には、プリチャージ信号ＥＱ２により活性化され
て該ビット線対ＢＬＩ、ＢＬ１．・・・を基準電位ＶＲ
に充電するプリチャージ回路８０が、それぞれ接続され
ている。例えば、ビット線対ＢＬＩ。

■ｒ丁に接続されたプリチャージ回路８０は、ノードＮ
１とビット線ＢＬＩとの間に接続された８ＭＯ３８１と
、そのノードＮ１とビット線百ダミとの間に接続された
ＮＭＯ８８２とで構成され、該ＮＭＯ８８１，８２がプ
リチャージ信号ＥＱ２によりオン。オフ動作する構成に
なっている。

各ビット線対ＢＬＩ、ＢＬ１．・・・は、トランスファ
回路９０を介して相補的なデータ線ＤＢ、［）百にそれ
ぞれ接続されている。例えば、ピッド線対ＢＬＩ、ＢＬ
Ｉに接続されたトランスファ回路９０は、ビット線ＢＬ
Ｉとデータ線ＤＢとの間に接続されたＮＭＯ８９１と、
ビット線ＢＬＩとデータ線■との間に接続されたＮＭＯ
８９２とを有し、そのＮＭＯ８９１，９２が列アドレス
デコーダの選択信号ＹＤにより、オン、オフ動作するよ
うになっている。

第４図は第１図の動作波形図であり、この図を参照しつ
つ、第１図に示す半導体記憶装置の動作を説明する。

例えば、メモリセル４０−１にデータ″１”が記憶され
ており、そのデータ゛１°゛の読出し動作について以下
説明する。

スタンバイ時において、制御信号πＡｓがＩＩ　ＨＩＩ
レベルの時、イコライズ信号ＥＱＩが“Ｈ１＋レベルと
なっている。そのため、イコライズ用ＮＭＯ８７０がオ
ン状態となり、ビット線ＢＬＩと「Ｔとが導通状態とな
ってほぼ基準電位ＶＲに維持されている。

制御信号ＲＡＳが立下がると、その立下がりに同期して
プリチャージ信号ＥＱ２が短時間“Ｈ”レベルになると
共に、図示しない行アドレスデコーダが動作する。プリ
チャージ信号ＥＱ２が１１　ＨＩ＋レベルとなると、Ｎ
ＭＯ８６５，６７がオフ状態になると共に、ＮＭＯ８６
６，６８がオン状態となってノードＮｌ、Ｎ２が基準電
位ＶＲに接続される。すると、ビット線ＢＬＩ、ＢＬＩ
に基準電位ＶＲが印加され、該ビット線対ＢＬＩ、百Ｔ
丁が初期状態に設定される。

この初期設定を行う理由は、イコライズ信号ＥＱ１をＨ
”レベルにしてイコライズ用ＮＭＯ８７０をオン状態と
するのみでは、ビット線ＢＬＩと百Ｔゴーの電位が等し
くなっても、寄生容量等によってそのビット線電位が基
準電位ＶＲからずれる場合があるなめ、プリチャージ信
号ＥＱ２により基準電位ＶＲを印加してそのずれを補正
するようにしている。

また、プリチャージ信号ＥＱ２によってノードＮｌ、Ｎ
２に基準電位ＶＲが印加されると、センスアンプ回路６
０が非活性化し、該センスアンプ回路６０の誤動作が防
止される。

プリチャージ信号ＥＱ２が１１　Ｌ　Ｉ＋レベルに立下
がると、イコライズ信号ＥＱＩが°゛Ｌ′°Ｌ′°レベ
ルり、イコライズ用ＮＭＯ３７０がオフ状態となってピ
ッド線ＢＬＩとｒとが切り離される。その後、図示しな
い行アドレスデコーダの選択信号ＸＤにより、ワード線
駆動回路５０内のＮＭＯ８５１がオン状態になると共に
、ＮＭＯ８５２がオフ状態となり、ワード線ＷＬＩが１
１　Ｈ１１レベルに立上がる。

ワード線ＷＬＩが立上がると、そのワード線ＷＬ１に接
続されたメモリセル４０−１．・・・内のＮＭＯ３４１
がオン状態となり、キャパシタ４２に記憶されたデータ
ＩＩ　Ｉ　ＩＩがビット線ＢＬ１．・・・上に出力され
、ビット線対ＢＬＩ、百Ｔゴー、・・・に微小電位差が
生じる。この時、１１　Ｌ　Ｉ＋レベルのプリチャージ
信号ＥＱ２により、インバータ６９を介してＮＭＯ３６
５，６７がオン状態となっている。

そのため、センスアンプ活性化信号ＳＡＮがＩＩ　Ｌ　
Ｉ＋レベルに立下がると、ＮＭＯ８６５を介してノード
Ｎ１も“Ｌｌｌレベルに立下がり、センスアンプ回路６
０内のＮＭＯ８６２を介してビット線ＢＬＩ、・・・の
電位が引き下げられる。そして、センスアンプ活性化信
号ＳＡＰが°“ＨＩＴレベルに立上がると、ＮＭＯ３６
７を介してノードＮ２の電位が引き上げられ、センスア
ンプ回路６０内のＰＭＯ３６３を介してビット線ＢＬＩ
、・・・の電位も引き上げられる。

このようなセンスアンプ回路６０の増幅動作により、ビ
ット線対Ｂ　Ｌ　１　、　■「Ｔ、・・・の電位差が増
幅されると、制御信号（コロム・アドレス・ストローブ
信号）ＣＡＳの立下がりにより、図示しない列アドレス
デコーダが動作し、そのアドレスデコーダの選択信号Ｙ
Ｄが“Ｈ゛°°レベルる。

すると、トランスファ回路９０内のＮＭＯ８９１゜９２
がオン状態となり、ビット線対ＢＬ１．　百πＴ上の増
幅された電位差が、データ線ＤＢ、万百へ出力され、デ
ータの読出しが行われる。

その後、イコライズ信号ＥＱＩが゛Ｈ°ルベルとなって
ＮＭＯ８７０がオン状態となり、ビット線ＢＬＩと７７
丁が接続されて同電位となる。この時、ＮＭＯ３７０を
オン状態とするのみでは、ビット線ＢＬＩとＢＬＩとの
電位が等しくなっても、基準電位ＶＲからずれる場合が
ある。そこで、そのずれを補正するために、イコライズ
信号ＥＱ１の立上がりに同期してプリチャージ信号ＥＱ
２も短時間ＩＩ　ＨＩ＋レベルになり、ビット線ＢＬＩ
。

百Ｔゴーに基準電位ＶＲが印加される。

第１図において、例えばワード線ＷＬＩとピッド線ＢＬ
Ｉとがショートした場合を考える。

ワード線ＷＬＩとビット線ＢＬＩがショートした場合、
スタンバイ時において、プリチャージ信号ＥＱ２が“Ｈ
”レベルになると、第１図の破線で示すように、基準電
位ＶＲ−ＮＭＯ８６６→ノードＮ１→ＮＭＯ３８１→ビ
ット線ＢＬＩ→ワード線ＷＬＩ→ＮＭＯ３５２→接地電
位ＶＳＳという経路で、基準電位ＶＲから接地電位■Ｓ
Ｓへ電流Ｉａが流れる。ところが、プリチャージ信号Ｅ
Ｑ２が“ＨＴ＋レベルとなる期間は、ワード線ＷＬ１が
“Ｈｌルベルとなる以前の一定の短い期間（例えば、従
来に比べて１／１０以下）に限られる。

そのため、本実施例では、従来に比べてワード線及びビ
ット線間ショートに起因する消費電力量の増大が極めて
少なくなる。従って、ワード線・ビット線間ショートが
複数個発生しても、従来のように消費電力量の規格値を
超えることがなく、それによって不良品の発生が少なく
なって歩留まりの向上が図れる。特に、プリチャージ信
号ＥＱ２が゛Ｈパレベルとなる期間が思いほど、ワード
線・ビット線間ショートに起因する消費電力量が少なく
なるので、許容できるワード線・ビット線間ショートの
数が多くなり、歩留まりがより向上する。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ａ＞　　プリチャージ信号ＥＱ２によりオン、オフ動
作するプリチャージ回路８０は、他のトランジスタを用
いて構成しても良い。また、このプリチャージ信号ＥＱ
２を用いて、センスアンプ駆動用のＮＭＯ３６５〜６８
のオン、オフ制御を行っているが、プリチャージ信号Ｅ
Ｑ２とは別個の信号を用いてセンスアンプ回路６０のオ
ン、オフ動作を行うようにしても良い。

（ｂ）　　上記実施例では、イコライズ信号ＥＱＩによ
ってイコライズ用ＮＭＯ８７０をオン、オフ動作させる
ことにより、ビット線ＢＬＩと百Ｔゴーを同電位にする
ことにより、初期設定を行っている。このようなイコラ
イズ手段を設けた場合、第４図に示すように、イコライ
ズ信号ＥＱＩのＬ′。

レベルからＩ　Ｈｌ“レベルへの立上がり時において、
プリチャージ信号ＥＱ２を短時間“′Ｈパレベルに必ず
しもする必要がない。

即ち、プリチャージ信号ＥＱ２を″Ｈ“レベルに立上げ
ない場合、イコライズ信号ＥＱＩによってビット線ＢＬ
Ｉと百Ｌｌの電位が等しくなり、その電位が例え基準電
位ＶＲからずれたとしても、次の読出し動作時等におい
て、制御信号■Ｗミの立下がりに同期してプリチャージ
信号ＥＱ２が短時間の間、ＩＩ　ＨＩ＋レベルとなるの
で、その“Ｈ”レベルによって基準電位ＶＲからのずれ
を補正できる。そのため、読出し動作時の後段において
、プリチャージ信号ＥＱ２を必ずしも短時間の間、“Ｈ
パレベルにする必要がない。

また、イコライズ信号ＥＱＩによってビット線ＢＬ１．
Ｕ”ｔ７間を同電位にした後、プリチャージ信号ＥＱ２
によって基準電位ＶＲを印加する構成であるため、ビッ
ト線Ｂ　Ｌ　１　、　ｉＴ、・・・の寄生容量等を小さ
くできれば、イコライズ用ＮＭＯ８７０を省略すること
も可能である。

（Ｃ）　　メモリセル４０−１．４０−２．・・・は、
１トランジスタ型のセルで構成したが、これは２トラン
ジスタ型等の他の回路で構成しても良く、さらにセンス
アンプ回路６０も他のトランジスタ構成に変形すること
が可能である。また、センスアンプ回＃１６０とメモリ
セル４０−１．４０−２゜・・・どの間のビット線対Ｂ
ＬＩ、ＢＬＩ、　１１．に、スイッチ手段を設け、その
スイッチ手段によってセンスアンプ回路６０をメモリセ
ル側から切り離すことにより、該センスアンプ回路６０
におけるセンス動作の高速化を図るようなことも可能で
ある。

（発明の効果）以上詳細に説明したように、本発明によれば、ワード線
を活性化する前の一定期間、制御信号に同期してプリチ
ャージ信号を活性化する構成にした。そのため、プリチ
ャージ信号を活性化する期間を短くすることにより、ワ
ード線とビット線がショートした時に、そのプリチャー
ジ信号の活性化期間に基準電位から接地電位側へ流れる
電流を大幅に減少させることができる。従って、従来の
ようにワード線とビット線間にショートが発生したとし
ても、スタンバイ時における消費電力量が規格値をオー
バーして不良となることを、的確に防止でき、不良品の
発生を抑えた歩留まりの高い半導体記憶装置を提供でき
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶装置の要部の
回路図、第２図は従来の半導体記憶装置を示す要部の回
路図、第３図は第２図の動作波形図、第４図は第１図の
動作波形図である。４０−１．４０−２・・・・・・メモリセル、５０・・
・・・・ワード線駆動回路、６０・・・・・・センスア
ンプ回路、７０・・・・・・イコライズ用ＮＭＯ８，８
０・・・・・・プリチャージ回路、ＢＬＩ、ＢＬＩ・・
・・・・ビット線、ＥＱｌ・・・・・・イコライズ信号
、ＥＱ２・・・・・・プリチャージ信号、ＳＡＮ、ＳＡ
Ｐ・・・・・・センスアンプ活性化信号、■ＣＣ・・・
・・・電源電位、ＶＲ・・・・・・基準電位、■ＳＳ・
・・・・・接地電位、ＷＬＩ、ＷＬ２・・・・・・ワー
ド線。

Claims

【特許請求の範囲】

制御信号に基づき活性化される複数のワード線と、前記
ワード線に交差配置された複数対のビット線対と、前記
各ワード線及びビット線対の交差箇所にそれぞれ接続さ
れた複数のメモリセルと、前記各ビット線対に接続され
センスアンプ活性化信号により前記各ビット線対の電位
差をそれぞれ検知・増幅する複数のセンスアンプ回路と
、プリチャージ信号により前記各ビット線対をそれぞれ
基準電位にプリチャージする複数のプリチャージ回路と
を、備えた半導体記憶装置において、前記ワード線の活
性化前の一定期間、前記制御信号に同期して前記プリチ
ャージ信号を活性化する構成にしたことを特徴とする半
導体記憶装置。