JP3874234B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、主として低電圧で動作するダイナミック型ram(ランダム・アクセス・メモリ)の高速な書込技術に利用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体集積回路装置間のインタフェースには標準的な電源電圧(例えば3.3V)が使用され続ける一方で、微細化が進むにしたがってMOSFETの耐圧は低下していくため、LSI(大規模半導体集積回路装置)の内部電源電圧は世代ごとに低電圧化される方向にある。内部電源電圧を低くしたダイナミック型ramの例として、特開平8−31171号公報がある。
【発明が解決しようとする課題】
【0003】
電源電圧が約3.3V程度の比較的高い場合には、ダイナミック型ramの動作速度は、メモリセルからの微小な読み出し電圧を電源電圧のような大きな電圧に増幅するための増幅時間、つまり、センスアンプの読み出し時間により律束されていた。しかしながら、電源電圧vddを1.8Vあるいはそれ以下の1.0Vまで低下させてCMOS回路の動作下限電圧付近まで低くすると、書き込み動作が上記読み出し動作よりも遅くなり、上記1.0Vまでも低くすると書き込みそのものが不能になることが本願発明者等の研究によって明らかとなった。
【0004】
この発明の目的は、低電圧での動作マージンの確保と高速化を実現したダイナミック型ramを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数からなるダイナミック型メモリセルが接続された第1のビット線対に対応した一対の入出力ノードを有し、ソースに第1電圧が与えらる第1導電型とソースに第2電圧が与えられる第2導電型のMOSFETで構成されたラッチ回路からなるセンスアンプと、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第1ビット線の複数に対して共通に設けられた第2ビット線対を選択的に接続する一対の第1導電型のスイッチMOSFETとを備え、上記スイッチMOSFETのしきい値電圧を上記ラッチ回路を構成する第1導電型のMOSFETのしきい値電圧よりも絶対値的に小さくし、かかるスイッチMOSFETをオフ状態にする選択信号のレベルを、上記第2電圧を基準にして上記第1電圧よりも絶対値的に大きな電圧にする。
【0006】
【発明の実施の形態】
図1には、この発明に係る半導体集積回路装置に設けられるダイナミック型ramの一実施例のブロック図が示されている。この発明に係る半導体集積回路装置は、いわゆるASIC(アプリケーション・スペシファイド・インテグレーテッド・サーキッツ)すなわち特定用途ICを構成するようにされる。半導体集積回路装置には、複数の回路ブロックが搭載されてASIC構成を容易ならしめるように、それぞれの回路ブロックが独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模、構成が変更可能にされる。
【0007】
半導体集積回路装置は、特に制限されないが、1.0ボルトのような低電源電圧vddの基でも十分な動作特性を示すように、低電源電圧可能なCMOS構造の半導体集積回路装置とされる。本願において、用語「MOS」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのMOSは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。CMOSもまた、上のようなMOSに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。MOSFETもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のCMOS、MOSFET等は一般的呼称に習っている。
【0008】
ダイナミック型ram(以下、単にdramという)のメモリセル、すなわちダイナミック型メモリセルが、典型的には、電荷の形態をもって情報を蓄積する情報蓄積用キャパシタと、選択用MOSFETとからなるような少ない数の素子からなり、比較的小さいメモリセルサイズにされ得る。それ故に、ダイナミック型メモリは、大記憶容量であってもその全体のサイズを比較的小さくすることができ、上記システムLSI(半導体集積回路装置)における一つのモジュールないしは機能ユニットを構成する。
【0009】
図示のdramは、特に制限されないが、大記憶容量化に適合するようにバンク構成をとる。メモリバンク数は、その個数が例えば、最大16をもって変更可能される。一つのメモリバンク、例えば第1番目のメモリバンクbank1は、メモリセルアレイ、センスアンプ及びセンスアンプと一体とされているような図示しないビット線プリチャージ回路と、タイミング発生回路及びカラムセレクタ、ロウデコーダ、及びカラムスイッチ回路からなる。
【0010】
それら複数のメモリバンクに対して、アドレス信号及び制御信号のためのアドレスバス/制御バスADCBが設定され、データ入出力のためのメモリ内部バス(I/O内部バス)IOBが設定されている。それらバスADCB、IOBに対して共通のメモリ入出力回路M−I/Oが設けられている。メモリ入出力回路M−I/Oは、内部バスBUSに結合されるポートをその内部に持つ。同図の回路ブロックは、回路機能を中心にして示されており、カラムスイッチ回路がセンスアンプ列と直交する方向に配列されるよう示されているが、実際には後述するように上記センスアンプ列の各入出力ノードに対応して設けられる。それ故、上記内部バスIOBは、メモリセルアレイ上をビット線と並行に延長されるよう形成される。
【0011】
dramは、また、内部電源回路としての電圧変換回路IMVC、内部動作制御信号mq、pmq、リセット信号resb、及び制御バスCBUSを介しての各種動作制御信号を受けるメモリ制御回路MMC、及び電源初期化回路VINTCを持つ。上記電圧変換回路IMVCには、昇圧回路、負電圧発生回路のようなチャージポンプ回路も含まれる。
【0012】
上記において、半導体集積回路装置を構成するためのデザインオートメーションにおける設計データの管理単位の都合などに応じて、より広い範囲の要素の集合をより少ない要素からなるとみなすこともできる。例えば、一つのメモリバンクにおけるメモリセルアレイ、センスアンプ、ロウデコーダ、及びカラムスイッチは、一つのメモリマットを構成するとみなすことができ、タイミング発生回路及びカラムセレクタはバンク制御回路を構成するとみなすことができる。この場合には、各メモリバンクは、より単純にメモリマットとバンク制御回路からなるとみなされることになる。
【0013】
図示のdramにおいて、上記メモリマットやその選択回路等は、独立のCMOS型半導体集積回路装置として構成される公知のdramのそれとほとんど同じにされる。つまり、この実施例のdramは、独立のCMOS型半導体集積回路装置として構成されるdramにそのまま適用できる。それ故にその内部構成についての詳細な説明は避けることとするが、その概略を説明すると以下のようになる。
【0014】
メモリセルアレイは、マトリクス配置された複数のダイナミック型メモリセルと、それぞれ対応するメモリセルの選択端子が結合される複数のワード線と、それぞれ対応するメモリセルのデータ入出力端子が結合される複数のビット線とを含む。メモリセルを構成する選択MOSFETは、後に図14を用いて説明するようにp型単結晶シリコンからなるような半導体基板上に形成されたp型ウエル領域にn型ソース領域及びn型ドレイン領域が形成されたような構造をとる。
【0015】
特に制限されないが、比較的低不純物濃度にされたn型分離用半導体領域によってp型半導体基板から電気的に分離されるようにされている。かかる分離領域は、深い深さのウェル領域とみなすことができ、後述するような昇圧電圧vdhのような正電位が与えられる。これにより、上記n型分離用半導体領域は、α粒子などに起因してp型半導体基板中に発生するような望ましくないキャリヤから、p型ウエル領域を保護するように作用する。
【0016】
メモリセルが形成されるp型ウエル領域は、dram内の内部電源回路としての電圧変換回路IMVCによって形成される負電位の基板バイアス電圧vdlが与えられる。これによってメモリセルにおける選択用MOSFETのテーリング電流ないしはリーク電流が低減され、メモリセルにおける情報蓄積用容量の情報リークが軽減される。
【0017】
p型ウエル領域上には、酸化シリコン膜からなるような絶縁膜を介してメモリセルにおける情報蓄積用容量が形成される。情報蓄積用容量の一方の電極は、選択用MOSFETのソース領域とみなせる電極領域に電気的に結合される。複数のメモリセルのための複数の情報蓄積用容量のそれぞれの他方の電極は、いわゆるプレート電極と称される共通電極とされる。プレート電極は、容量電極として所定の電位vplが与えられる。
【0018】
情報蓄積用容量は、メモリセルアレイのサイズを小さいものとするよう比較的小さいサイズを持つことが望まれるとともに、それ自体で長い情報保持時間を持つように大きい容量値を持つことが望まれる。情報蓄積用容量は、大きい容量値を持つように、その電極間に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸化シリコンのような比較的大きい誘電率を持つ材料から選択され、かつ単位面積当たりの容量を増大するように極めて薄い厚さとされる。複数の情報蓄積用容量のためのプレート電極電位vplは、電圧変換回路IMVCによって形成されるところの回路の電源電圧vddの半分に等しいような中間電位にされる。
【0019】
これによって、情報蓄積用容量の一方の電極に蓄積すべき情報に応じて電源電圧vddレベルのようなハイレベルが供給された場合と、かかる一方の電極に回路の接地電位に等しいようなロウレベルが供給された場合とのどの場合であっても、プレート電極電位vplが電源電圧vddのほぼ半分の電位にされる。すなわち、誘電体膜に加わる電圧は、電源電圧vddのほぼ半分のような小さい値に制限される。これによって誘電体膜は、その耐圧の低下が可能となり、また印加電圧の減少に伴う不所望なリーク電流の減少も可能となるので、その厚さを限界的な薄さまで薄くすることが可能となる。
【0020】
タイミング発生及びカラムセレクタのようなタイミング発生及びカラムセレクタは、メモリ制御回路MCC内のグローバル制御回路からの動作制御信号によって動作制御されるとともに、バスADCBを介して供給されるバンク選択信号によって活性化ないしは選択され、メモリセルアレイのビット線のためのビット線プリチャージ回路、ロウデコーダ、センスアンプ、それ自身の内部におけるカラムセレクタ等の各種回路の動作制御のための各種内部タイミング信号を形成する。タイミング発生及びカラムセレクタにおけるカラムセレクタは、内部タイミング信号によってその動作が制御され、バスADCBを介して供給されるカラムアドレス信号をデコードし、カラムスイッチ回路のような当該バンクにおけるカラムスイッチ回路を動作させるためのデコード信号を形成する。
【0021】
ロウデコーダのようなロウデコーダは、タイミング発生及びカラムセレクタから供給されるタイミング信号によってその動作タイミングが制御され、バスADCBを介して供給されるアドレス信号をデコードし、対応するメモリセルアレイにおけるワード線を選択する。
【0022】
ビット線プリチャージ回路は、ロウデコーダが活性化される前のようなタイミングにおいてプリチャージタイミング信号によって動作され、対応するメモリセルアレイにおける各ビット線を電源電圧vddのほぼ半分の電圧に等しいようなレベルにプリチャージする。
【0023】
センスアンプは、ロウデコーダが活性化された後にタイミング発生及びカラムセレクタ回路から発生されるセンスアンプ用タイミング信号によって動作され、ロウデコーダによって選択されたメモリセルによってビット線に与えられた信号、すなわち読み出し信号を増幅する。センスアンプにおける各ビット線に対応される複数の単位センスアンプのそれぞれは、良く知られたCMOS構成のセンスアンプと実質的に同じ構成にされる。
【0024】
単位センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のpチャンネル型MOSFETと、同様にゲート・ドレインが交差接続された一対のnチャンネル型MOSFETとをもつ。一対のpチャンネル型MOSFETのドレイン及び一対のnチャンネル型MOSFETのドレインは対応する対のビット線に結合される。一対のpチャンネル型MOSFETのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチMOSFETを介して動作電位が与えられる。同様に一対のnチャンネル型MOSFETのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチMOSFETを介して回路の接地電位のような動作電位が与えられる。
【0025】
上記動作電圧は、後に図12等を用いて説明するようにビット線のハイレベルに対応した例えば電源電圧vddと、それよりも電圧にされた昇圧電圧vdhとが用いられる。センスアンプが増幅動作を開始し、ハイレベルに立ち上げるべきビット線の電位が所望の電圧に到達するまでの一定期間、上記昇圧電圧vdhによってセンスアンプの増幅動作が行われるという、いわゆるオーバードライブ方式が採用される。同様に回路の接地電位vssと、それよりも低い負電圧vdlとが用いられ、上記センスアンプが増幅動作を開始し、ロウレベルに立ち下げるべきビット線の電位が所望の電圧に到達するまでの一定期間、上記負電圧vdlによってセンスアンプの増幅動作が行われるという、いわゆるオーバードライブ方式を組み合わせてもよい。上記ビット線の電位が所望の電位vddとvss付近に到達すると、センスアンプの動作電圧は本来のビット線のハイレベルに対応した電源電圧vddとvssに切り替えられる。
【0026】
メモリセルアレイを挟んでの2つのセンスアンプ配置は、次のような構成を意味する。すなわち、後に図5と図6を用いて説明するようにメモリセルアレイの一方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の飛び飛びのビット線が結合され、メモリセルアレイの他方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の残りの飛び飛びのビット線が結合される。この構成は、センスアンプを構成する複数のMOSFETを必要とされるサイズに応じて比較的大きいピッチをもって配置せざるを得ないときにおいて、メモリセルアレイにおける複数のビット線のピッチを微細化する上で効果的である。
【0027】
カラムスイッチ回路は、対応するカラムセレクタから出力される選択信号によって動作される。カラムスイッチ回路によって、メモリセルアレイにおける複数のビット線の内のカラムセレクタによって指示されたビット線(又は第1ビット線)が選択され、メモリ内部バスIOB(グローバルビット線又は第2ビット線)に結合される。
【0028】
メモリ入出力回路M−IOは、半導体集積回路装置の内部バスBUSに結合され、かかる内部バスBUSからのアドレス信号及び制御信号を受け、それを内部のバスADCBに伝送する。メモリ入出力回路M−IOは、また、バスBUSとメモリ内部バスIOBとの間のメモリデータの入出力を行う。
【0029】
メモリ制御回路MCCは、半導体集積回路装置の内部第1、第2動作制御信号mq、pmq、及びリセット信号resbを受け、それらの信号に応じた制御動作を行う。メモリ制御回路MCCは、特に制限されないが、第1動作制御信号mq及び第2動作制御信号pmqを受け、それに応じて内部動作制御信号bbczを形成する第1制御論理回路と、第1動作制御信号mq及びリセット信号resbを受けそれに応じて実質的な初期化制御信号intgbを形成する第2制御論理回路とを持つ。
【0030】
電圧変換回路IMVCは、dramの電源端子vddと基準電位端子vssとの間に供給される電源電圧を受け、前述のようなメモリセルアレイのための基板バイアス電圧vdl、プレート電圧vpl及びワード線の選択レベル、センスアンプのオーバードライブ用の昇圧電圧vdhのような内部電圧を形成する。特に制限されないが、メモリセルアレイのための基板バイアス電圧vdlと昇圧電圧vdhは、モジュールとしてのdram内の該回路IMVC内において形成される。電源初期化回路VINTCは、メモリ制御回路MCCによる動作制御のもとで、dram回路の初期化を行う。
【0031】
図2には、この発明に係るdramのメモリセルアレイ部の一実施例の概略レイアウト図が示されている。この実施例では、メモリバンクが図面の横方向に4個設けられ例が示されている。各メモリバンクを構成するメモリセルアレイは、ワード線の延長方向に4分割される。つまり、1つのメモリバンクを構成するメモリセルアレイは、図面の縦方向に4分割されてなるアレイaryを持つようにされる。上記ワード線の延長方向に4分割されたアレイは、その上下にローカルワードドライバlwdが設けられる。前記のようにメモリバンクのメモリセルアレイは、センスアンプsaにより挟まれる。したがって、上記各アレイaryは、その左右にセンスアンプsaが設けられ、その上下にローカルワードドライバlwdが設けられる。
【0032】
上記4つのアレイary上を延長するようにメインワード線が設けられる。かかるメインワード線は、アレイary列の下側に設けられた駆動回路driveにより選択される。駆動回路driveは、デコーダdecにより形成された選択信号を受けて、上記メインワード線の選択信号を形成する。デコーダdecは、またローカルワード線を選択する選択信号も形成する。アレイary列の上側には、モニタ回路monが設けられ、メインワード線の選択/非選択レベルを検出する。
【0033】
アレイaryに設けられた複数のローカルワード線に対して、1つのメインワード線が割り当てられる。ローカルワードドライバlwdは、上記メインワード線の信号と、1つのメインワード線に割り当てられた複数のローカルワード線の中の1つを選択するための選択信号とを受けて、各アレイaryにおいて1本のローカルワード線を選択する。かかるローカルワード線にメモリセルのアドレス選択端子が接続される。
【0034】
上記アレイaryにおいては、横方向にビット線対が延長される。かかるビット線の延長方向と並行に前記IOバスを構成するグローバルビット線(第2ビット線)が延長される。センスアンプsaはカラム選択のスイッチMOSFETを含み、カラム選択信号により上記グローバルビット線対に割り当てられた複数のビット線対のうちの一対を接続させる。アンプampは、上記グローバルビット線対に対応して設けられる書き込みアンプと読み出しアンプである。
【0035】
上記のようなアレイaryとセンスアンプsa、ローカルワードドライバlwd及び駆動回路driveとモニタ回路monを構成するnチャンネル型MOSFETが形成されるp型ウェルが共通化され、かかるp型ウェルとそれが形成される深い深さのn型分離領域との間のpn接合が電圧vdh−vbl安定化のための容量として充当させることができる。
【0036】
図3には、上記dramのコア部分のブロック図が示されている。同図において、メモリマットmatは、それぞれ256Kビットの容量を持つメモリマットからなり、メモリマットmat[0]ないし[3]によって約Mビットの記憶容量を持つようにされる。かかるメモリマットmat[0]ないし[3]には、dramのメモリセルとローカルワードドライバ(local word driver)lwd、センスアンプsa、及びそれらの制御を含む。
【0037】
駆動回路(drive)はアドレスのデコーダ及びレベル変換回路を含む。回路sq及びmonはメモリマットmatの上下に配置され、信号をやり取りすることでdram動作のシ―ケンスを制御する。ampは読み出し/書込アンプである。ワード線は、256本で構成され、ビット線は1024対で構成される。これにより、メモリマットmat[0]は、上記のように約256Kビットの記憶容量を持つ。グローバルビット線gbは、上記複数のメモリマットmat[0]ないし[3]を貫通するように延長され、8本のビット線対に対して1本のグローバルビット線gbが割り当てられる。上記のようにビット線が1024対で構成されるから、グローバルビット線gbは、gb[0]〜gb[127]のような128対から構成される。
【0038】
図4には、上記メモリマットmatの一実施例の内部レイアウト図が示されている。lwdはローカルワードドライバ(local word driver)であり、sal/sarは、メモリアレイaryを挟むように左右(l,r)に設けられたセンスアンプであり、scl/scrは、上記ローカルワードドライバlwd及びセンスアンプsal/sarの制御回路であり、上記センスアンプ列saとローカルワードドライバとがクロスするエリエに設けられる。この実施例では、メモリアレイaryは、上記ワード線の延長方向に4つに分割される。つまり、1024対のビット線が4組に分割され、それぞれのメモリアレイaryでは、256対のビット線が設けられる。それ故、1つのメモリアレイaryは、256×256=64Kビットの記憶容量を持つ。
【0039】
図5と図6は、上記メモリアレイaryの一実施例の回路図が示されている。図5は、図4のように4分割されたメモリアレイary[0]〜[3]のうち、偶数[0]と[1]を示し、図6は奇数[1]と[3]を示している。図5と図6の相違は、ローカルワードドライバlwdの配置に関係している。つまり、ローカルワードドライバlwdは、端部のローカルワードドライバlwd[0]と[4]を除いて、それを挟むように上下に配置されたローカルワード線lwを選択する。
【0040】
それ故、0〜255からなるローカルワード線wlのうち、図5においてメモリアレイary下側に設けられたローカルワードドライバは、ローカルワード線wlの0、3、4等を選択するものであり、図6ではメモリアレイaryの上側に配置される。上記0〜255からなるローカルワード線wlのうち、図5においてメモリアレイary上側に設けられたローカルワードドライバは、ローカルワード線wlの1、2、5、6等を選択するものであり、図6ではメモリアレイaryの下側に配置される。
【0041】
図5及び図6において、選択MOSFETと記憶キャパシタからなるメモリセルは各128個ずつビット線bl及びblbに接続され、1つのビット線対(bl/blb)には256個のメモリセルが接続される。ビット線blとblbは、各メモリアレイaryに256対が配置される。この実施例では、各ビット線blの左右には加工精度を保つためにダミーメモリセル(ダミーワード線)が接続され、メモリアレイaryの上下には同様な理由でダミービット線blが設けられる。電圧vbmはビット線blのプリチヤージ電位であり、空き拡散層処理に使われる。
【0042】
図7と図8には、センスアンプ部の一実施例の回路図が示されている。図7は、図4のようなメモリアレイaryを挟むように配置されたセンスアンプのうち左側sal[1]を示し、図8は右側sar[1]を示している。図7と図8の相違は、グローバルビット線gbとビット線blとの接続を行なうカラムスイッチ回路である。つまり、一対のグローバルビット線gb[i],/gb[i]に対して8対が割り当てられるビット線bl[0],/bl[0]ないしbl[7],/bl[7]のうち、図7のセンスアンプ部に設けられたカラムスイッチによりビット線bl[0],/bl[0]ないしbl[6],/bl[6]のような偶数番目のビット線対が接続され、図8のセンスアンプ部に設けられたカラムスイッチによりビット線bl[1],/bl[1]ないしbl[7],/bl[7]のような奇数番目のビット線対が接続される。
【0043】
したがって、図7と図8とは基本的には同じ回路であり、それ故、例示的に示された回路素子に付された回路記号は同一のものを用いている。図7を例にして説明すると、センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のpチャンネル型MOSFETQ4,Q5と、同様にゲート・ドレインが交差接続された一対のnチャンネル型MOSFETQ6,Q7とをもつ。一対のpチャンネル型MOSFETのドレイン及び一対のnチャンネル型MOSFETのドレインは対応する対のビット線bl[6],/bl[6]に結合される。一対のpチャンネル型MOSFETQ4,Q5のソースは、共通ソース線cspに接続され、センスアンプ用タイミング信号によって動作制御される図示しないスイッチMOSFETを介して動作電位が与えられる。同様に一対のnチャンネル型MOSFETのソースは、共通ソース線csnに共通接続され、センスアンプ用タイミング信号によって動作制御される図示しないスイッチMOSFETを介して回路の接地電位のような動作電位が与えられる。
【0044】
本回路では、スタンバイ時のビット線対bl,/blはプリチャージ信号pchが活性化する事でオン状態にされるMOSFETQ1〜Q3によって、プリチャージ電圧vbm、すなわち電源電圧vddと回路の接地電位vssの中間値になる。センスアンプは8個が最小の組であり、メモリアレイaryの左右各4個ずつ配置され、上記グローバルビット線gb[i],/gb[i]が割り当てられる。かかるグローバルビット線gb[i],/gb[i]と上記8対のビット線bl[0],/gb[0]〜bl[7],/gb[7]とを選択的に接続するスイッチMOSFETQ8とQ9は、上記センスアンプを構成するnチャンネル型MOSFETQ6,Q7のしきい値電圧に比べて低vtのMOSFETにより構成される。
【0045】
図9には、この発明に係るdramにおけるメモリセルからデータの入出力回路ampに至る信号伝達経路を説明するための回路図が示されている。メモリアレイ部は、2対のビット線bl[0],/bl[0]とbl[1],/bl[1]が例示的に示され、一方のビット線bl[0]とbl[1]とローカルワード線wlとの交点にメモリセルが設けられる。センスアンプは、上記ビット線bl[1],/bl[1]に対応して示されたMOSFETQ4〜Q7からなるようなCMOSラッチ回路で構成され、かかるビット線bl[1],/bl[1]にはプリチャージ回路を構成するMOSFETQ1〜Q3が設けられる。
【0046】
またセンスアンプを構成するpチャンネル型MOSFETQ4,Q5とnチャンネル型MOSFETQ6,Q7との共通ソース線cspとcsnは、プリチャージ信号pcbが活性化されることによりオン状態にされるMOSFETQ14とQ15により、ビット線bl[1],/bl[1]等と同様にプリチャージ電圧電圧vbmが与えられる。
【0047】
センスアンプ活性初期は、上記共通ソース線cspは、MOSFETQ10のオン状態により電源電圧vdd以上の昇圧電圧vdhまで駆動され、ビット線bl[1]又は/bl[1]が電源電圧vdd近傍まで駆動された後、上記MOSFETQ10がオフ状態にされ、MOSFETQ11がオン状態にされて電源電圧vddに設定される。また共通ソース線csnは、MOSFETQ12のオン状態によりこれとは逆に回路の接地電位vss以下の負電圧vdlまで駆動され、ビット線/bl[1]又はbl[1]が回路の接地電位vss近傍まで駆動された後、上記MOSFETQ12がオフ状態にされ、MOSFETQ13がオン状態にされて回路の接地電位vssに設定される。このようなセンスアンプの動作制御は、信号sa[0]〜[3]で行なわれ、かかる信号は後で述べる制御回路scで形成される。
【0048】
カラム選択を行なうMOSFETQ8とQ9は、本発明の1つの主眼点であるビット線blとグローバルビット線(共通ビット線又は入出力線)gblの接続用のnチャンネル型MOSFETであり、ディプレッションモードのような低vt(しきい値電圧)で構成され、そのゲートに印加される制御信号は電源電圧vddのようなハイレベルと、リーク電流を抑えるために負電圧vdlのようなロウレベルとされる。
【0049】
グローバルビット線gb[i]と/gb[i]には、書き込みアンプが設けられる。書き込みアンプは、書き込み信号dを受けるインバータ回路N1によりその反転信号を生成し、インバータ回路N2により反転して上記書き込み信号dと同相の信号を生成し、書き込み制御信号wacによって動作させられるクロックドインバータ回路CN1とCN2により、上記グローバルビット線gb[i]と/gb[i]に書き込み信号が与えられる。
【0050】
上記グローバルビット線gb[i]と/gb[i]は、また読み出し制御信号/racを受ける前記カラム選択を行なうスイッチMOSFETと同じく低しき値電圧にされたMOSFETQ16とQ17を介して、pチャンネル型MOSFETQ18,Q19とnチャンネル型MOSFETQ20,Q21からなるCMOSラッチ回路と、上記nチャンネル型MOSFETQ20とQ21の共通ソースに接地電位を供給するスイッチMOSFETQ22からなるメインアンプの入力端子と接続される。上記スイッチMOSFETQ22のゲートには、制御信号racが供給される。そして、かかるメインアンプの出力信号は、上記制御信号racをイネーブル信号とするラッチ回路ffにより保持され、出力信号qが形成される。
【0051】
図10には、この発明に係るdramの書き込み動作を説明するための説明図が示されている。ダイナミック型メモリセルは、記憶キャパシタに電荷があるか無いかの状態により2値の情報記憶を行なう。ワード線を選択してアドレス選択用のMOSFETをオン状態にすると、上記キャパシタには、ビット線のプリチャージ電荷との結合に対応した電荷となる。したがって、ワード線の選択を行なうとそれと交差するビット線に設けられたセンスアンプを活性化し、メモリセルが接続されたビット線の電位をもとの記憶電荷に対応したハイレベル又はロウレベルに増幅して再書き込み(リフレッシュ)を行なう必要がある。
【0052】
読み出し動作では、カラム選択動作により上記リフレッシュされたビット線のハイレベルとロウレベルをカラムスイッチを通して前記メインアンプに伝えて読み出すことになる。これに対して、書き込み動作では、上記メモリセルの記憶状態とは逆情報の書き込みで、上記センスアンプが増幅動作を完了し、CMOSラッチ回路が安定した状態を、グローバルビット線gbと/gbからの書き込み信号に従って反転させる必要がある。例えば/blがハイレベルでblがロウレベルのときに、グローバルビット線/gbをロウレベルに、gbをハイレベルにするメモリセルへの反転書き込み動作は、次のような(1)ないし(4)の各動作に分解することができる。
【0053】
(1)ビット線/blの引き下げ
書き込み初期では、グローバルビット線/gblへ流し出す電流で、ビット線bl電位を引き下げる。この時、センスアンプのpチャンネル型MOSFETQ5はオン状態に有り、カラム選択スイッチMOSFETQ8はこれに勝る駆動力でいわば「力任せに」駆動する。この動作はカラム選択スイッチMOSFETQ8とセンスアンプのpチャンネル型MOSFETQ5との間のコンダクタンス比率(カラム選択スイッチMOSFETQ8がMOSFETQ5に比べて2倍程度大きいコンダクタンス)で決まりが、これが書き込みマージンとなる。
【0054】
書き込み動作のマージンの観点からは、上記比率は大きい程よいことが判るが、反面読み出しマージンを確保するため、言い換えるならば、グローバルビット線gbとの接続によって、グローバルビット線gbのプリチャージ電圧によって、上記センスアンプのラッチ状態(メモリセルの再書き込み状態)が反転させられてしまうのを防ぐために、カラム選択スイッチMOSFETQ8とセンスアンプのnチャンネル型MOSFETQ7と間には、一定の比率(センスアンプのnチャンネル型MOSFETQ7が上記MOSFETQ8に比べて1.5〜2.0倍大きいコンダクタンス)が必要で在る。このとき、ハイレベルのグローバルビット線gbから流し込んだ電流は、CMOSラッチ回路のオン状態のnチャンネル型MOSFETQ6を通してそのまま共通ソース線csn(=vss)へ流れ、ビット線bl電位の上昇には寄与しない。
【0055】
(2)ビット線blの引き上げ1
上記ビット線/bl電位が十分にを引き下げられると、センスアンプのnチャンネル型MOSFETQ6がオン状態からオフ状態に切り換えられ、グローバルビット線gbから流し込んだ電流で、ビット線bl電位が上げられる。この動作はビット線blが、カラム選択信号csの選択レベルからMOSFETQ9のしきい値電圧vt下がつたところでまで上昇させられる。
【0056】
(3)ビット線blの引き上げ2
これに続き、最後はセンスアンプのpチャンネル型MOSFETQ4のみでビット線blを引き上げる。つまり、ビット線/blのロウレベルにより、pチャンネル型MOSFETQ4がオン状態となって、ビット線blを共通ソース線cspに与えられた動作電圧vddに対応したハイレベルに引き上げる。
【0057】
(4)メモリセルの蓄積ノードsnの引き上げ
メモリセルの蓄積ノードsnは、アドレス選択MOSFETがオン状態であるので、ビット線blの前記のような電位変化に対応して変化し、最終的には上記ビット線blの電源電圧vddのようなハイレベルに対応した情報電荷が書き込まれる。
【0058】
素子の微細化等によりMOSFETのしきい値電圧vtは、約0.4V程度のときに、電源電圧vddを1V程度に低くすると、上記(2)の動作において、ビット線blの引き上げにおいて、MOSFETMOSFETQ7のしきい値電圧(0.4V)に到達しないおそれがある。つまり、MOSFETQ9のしきい値電圧は、上記約0.4V程度であっても、ビット線blの電位上昇によりソース電位が高くなり、基板効果によって実効的なしきい値電圧が上記0.4Vよりも大きくなる。MOSFETQ7とQ5からなるCMOSインバータ回路のロジックスレッショルドは、上記のようにMOSFETQ7のコンダクタンスがMOSFETQ5のコンダクタンスよりも約4倍程度大きくなるので、電源電圧vddの1/2(=0.5V)よりも低くなるが、上記MOSFETQ7のしきい値電圧vt(0.4V)よりも大きくなる。
【0059】
上記グローバルビット線gbのハイレベル(vdd)によって、上記MOSFETQ7とQ5からなるCMOSインバータ回路を反転させるには、上記ロジックスレッショルドよりも高くなる必要があるが、上記MOSFETQ9によるレベル損失分を考慮すると反転書き込みが不能となる可能性が高い。素子特性のバラツキや電源電圧vddの変動分も考慮すると、上記の書き込み動作を保証することができない。
【0060】
仮に、書き込み動作が可能であったとても、上記(3)の動作において、Pチャンネル型MOSFETQ5によるビット線blの引き上げに時間がかかり、センスアンプsaによるメモリセルからの読み出し時間に比べて書き込み時間が長くなって、かかる書き込み時間によりメモリサイクルが律束されて、動作速度が遅くなってしまうという問題が生じる。
【0061】
書き込み速度を上げるには、単純に全体の駆動力を上げることが有効で在る。つまり、素子サイズの大きなものを用いる。しかし副作用として素子の占有面積が大きくなって、ダイナミック型メモリセルを用いることの意味を無くしてしまう。そこで、この実施例では、カラム選択を行なうMOSFETQ8,Q9のしきい値電圧vtを実効的に下げて、上記(3)の時間を短縮する対策を行なうようにするものである。
【0062】
この実施例では、カラム選択用のスイッチMOSFETQ8,Q9のしきい値電圧vtをセンスアンプ等を構成する他の回路のMOSFETよりも小さなしきい値電圧に設定する。つまり、電源電圧vddによっても異なるが、前記の例では0.2VあるいはディプレッションモードのMOSFETを用いるようにする。つまり、カラム選択のスイッチMOSFETのみを、プロセス的に低vt化する。
【0063】
書き込み動作と読み出し動作とのバランスを要求されるカラム選択時の特性は、電源電圧や温度の変動に対し比較的安定(同じ方向に変動し差が出ない)なプロセス調整であり、読み出しマージンの劣化が少ない。しかしながら、非選択状態のゲート電圧を回路の接地電位のようなロウレベルにすると、グローバルビット線gbから非選択のビット線blとの間でリーク電流が発生する。仮に、非選択のビット線blが1000対存在し、選択されたビット線blに1mA/μmの電流を流したとすると、リーク電流が1μA/μmであっても非選択の1000対のビット線にも約1mA/μmもの電流が流れて、雑音/信号が同程度となって読み出しを不能にしてしまし、書き込みでは書き込みアンプの電流供給能力が2倍必要になってしまう。
【0064】
そこで、この実施例では図11の波形図に示すように、カラム選択信号csの非選択レベルを降圧した負電圧vdlにするものである。つまり、選択レベルは、電源電圧vddとし、非選択レベルを負電圧vdlとすることにより、上記選択状態での書き込みレベルの損失を小さくし、非選択状態でのリーク電流を低減させるものである。この場合、活性時の電圧は電源電圧vddであり読み出しマージンを劣化させることは無い。また非活性時の降圧電位は、設計的に見てスイッチMOSFETQ8,Q9等のリ―ク電流抑制が目的で下限は無い、これはワード線の昇圧された選択レベル同様の制限であり微妙な電圧制御は必要ない。
【0065】
上記のカラム選択を行なうスイッチMOSFETのしきい値電圧vtを実効的に下げるには、図22に示すように選択信号csを電源電圧vdd以上に昇圧してもよい。つまり、メモリセルのからのフルリード/ライトを行なうためにワード線(ローカルワード線)をアドレス選択MOSFETQmのしきい値電圧以上に高くする手法と同様である。このようなワード線の選択においては、設計的に要求されるワード線の昇圧電圧vdhは、下限(vdd+vt)のみで上限はない。
【0066】
したがって、上記カラム選択動作のために、選択信号csの電源としてワード線の昇圧電圧vdhを利用することが便利であるが、この制御信号csの電圧レベルは、直接的に読み出しマージンに影響を及ぼす。つまり、制御信号csの電位が上昇すると、MOSFETQ8,Q9等の駆動力が上がり、読み出しマージンが劣化する。逆に、制御信号csの電位が上昇すると、MOSFETQ8,Q9等のしきい値電圧vtによるレベル損失が生じて書込時間が長くなる。したがって、制御可能な範囲が極めて狭く、微妙な制御が要求されて書き込みと読み出しの動作マージンが悪化するという問題を有する。したがって、上記昇圧電圧vcを用いる場合には、専用の安定化された昇圧電圧発生回路を形成する必要があるので回路規模が大きくなってしまう。
【0067】
図12には、この発明に係るdramの読み出し動作の一例を示す波形図が示されている。入力されたアドレス信号addを解読し、ローカルワード(以下、単にワード線という)線wlが選択される。特に制限されないが、この実施例では、ワード線wlの非選択レベルは、負電圧vdlにされる。この結果、メモリセルのアドレス選択MOSFETは、基板に与えられる負電圧(バックバイアス)と、上記のようなワード線の負電圧とによって、リーク電流が抑えられて情報保持時間を長くすることができる。
【0068】
別の観点では、上記リーク電流を低減させるために、メモリセルのMOSFETのゲート絶縁膜を厚く形成することなく、メモリセルのMOSFETを他の周辺回路のMOSFETと同じ構造とすることができる。これにより、プロセスの簡素化を図ることができる。特に、前記のようなシステムLSIでは、プロセッサ等の標準的なCMOSプロセスに合わせてdramが形成できるという利点が生じる。
【0069】
ワード線の選択動作により、ビット線blと/blにはメモリセルの記憶電荷に対応した微小な電位差が発生し、センスアンプの駆動電圧csnとcspによるオーバードライブによってビット線blと/blの電位差が拡大させられる。ビット線blと/blが電源電圧vddと接地電位vssまで拡大すると、上記駆動電圧csnとcspは上記電圧vddとvssに切り換えられる。
【0070】
カラム選択動作によって、制御信号csが前記負電圧vdlのような非選択レベルから電源電圧vddのような選択レベルに切り換えられると、スイッチMOSFETがオン状態となって、選択されたビット線bl,/blとグローバルビット線gb,/gbとを接続する。グローバルビット線gb,/gbは、電源電圧vddにプリチャージされているので、上記カラムの選択動作によって、ロウレベルにされたビット線/blがいったんもちあがるが、センスアンプによって回路の接地電位vssのようなロウレベルに戻される。グローバルビット線gbと/gbの信号は、メインアンプにより増幅され、ラッチ回路を通して出力信号qが出力される。
【0071】
図13には、この発明に係るdramの書き込み動作の一例を示す波形図が示されている。入力されたアドレス信号addを解読してワードwlが選択され、ビット線blと/blにはメモリセルの記憶電荷に対応した微小な電位差が発生し、センスアンプの駆動電圧csnとcspにより増幅される。ここまでは、上記のような読み出し動作と同一である。前記のようにdramでは、ワード線の選択動作によってキャパシタの情報電荷が実質的に失われてしまうので、上記のようなセンスアンプの増幅動作によるビット線blと/blの電位をメモリセルのキャパシタに再書き込みされる。
【0072】
カラム選択動作によって、制御信号csが前記負電圧vdlのような非選択レベルから電源電圧vddのような選択レベルに切り換えられると、スイッチMOSFETがオン状態となって選択されたビット線bl,/blとグローバルビット線gb,/gbとを接続する。グローバルビット線gb,/gbに、書き込みアンプから書き込み信号が伝えられると、それに従ってセンスアンプのラッチ状態が前記のように反転し、ビット線blと/blの電位が逆転して、メモリセルに書き込まれる。
【0073】
図14には、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示されている。同図では、層間絶縁膜等を省略し、MOSFETを構成するソース,ドレイン拡散層は、白塗りがp型を、黒塗りがn型を示している。同図においては、システムLSI等を構成する半導体集積回路装置のうちdramのメモリセルエリアとセンスアンプ及びローカルワードドライバ部が示されている。
【0074】
回路の接地電位vssが与えられたp型の半導体基板psubの表面に、深い深さのn型ウェル領域がdramのメモリセルエリアとセンスアンプ及びローカルワードドライバ部の全体に形成される。つまり、この領域はn型分離領域nisoを構成するものである。上記n型分離領域nisoには、p型ウェル領域pwelが形成され、ここに上記メモリセルのアドレス選択MOSFETや、センスアンプ等のnチャンネル型MOSFETが形成される。pチャンネル型MOSFETは、n型ウェル領域nwelに形成される。
【0075】
特に制限されないが、n型ウェル領域nwelと上記分離領域nisoは、互いに接合することにより電気的に接続されており、上記n型ウェル領域に形成されたオーミックコンタクト用のn型半導体領域を介して昇圧電圧vdhがバイアス電圧として上記n型ウェル領域nwel及び分離領域nisoに与えられる。上記p型ウェル領域pwelには、オーミックコンタクト用のp型半導体領域を介して負電圧vdlがバイアス電圧として与えられる。上記バイアス電圧vblは、メモリアレイを含む広い面積のp型ウェル領域pwelに給電されており、更に昇圧電圧vbhは上記p型ウェル領域pwelを包括するような分離領域nisoに与えられる。したがって、この間の寄生容量は、電源vdhとvdl間の安定化容量として有効であり、前記図1に示したような電圧変換回路IMVCでこれらの電圧vdhとvdlを形成した場合に有効に働く。
【0076】
図15には、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示されている。同図では、前記同様に層間絶縁膜等を省略し、MOSFETを構成するソース,ドレイン拡散層は、白塗りがp型を、黒塗りがn型を示している。同図においては、システムLSI等を構成する半導体集積回路装置のうちアドレス選択回路あるいは他の論理回路等の部分が示されている。
【0077】
上記n型分離領域nisoには、p型ウェル領域pwelが形成され、ここに上記nチャンネル型MOSFETが形成される。pチャンネル型MOSFETは、n型ウェル領域nwelに形成される。上記n型ウェル領域nwelと上記分離領域nisoは、互いに接合することにより電気的に接続されており、上記n型ウェル領域に形成されたオーミックコンタクト用のn型半導体領域を介して電源電圧vddがバイアス電圧として上記n型ウェル領域nwel及び分離領域nisoに与えられる。上記p型ウェル領域pwelには、オーミックコンタクト用のp型半導体領域を介して回路の接地電位vssがバイアス電圧として与えられる。
【0078】
図16には、前記図2及び図4等で示したローカルワードドライバlwdの一実施例の回路図が示されている。駆動回路driveから出力された主ワード線gwbとサブワード選択線fxで特定の1本のローカルワード線lwを駆動する。ドライバの形式はノア(nor)型であり、図16(A)、(B)のように奇数または偶数のローカルワードのみを駆動する128個が1列に配置される。偶数及び奇数のドライバは交互に配置され、お互いにメモリアレイary上で補間関係となる。これらのノアゲート回路は、回路図に示されているように昇圧電圧vdhと負電圧vdlで動作するゲート回路であり、ローカルワード線lw及び主ワード線gwbの何れも回路の接地電位vss以下の負電圧vdlと電源電圧vdd以上の昇圧電圧vdhの間で振幅する駆動信号が与えられる。
【0079】
図17には、上記ローカルワードドライバlwdとセンスアンプsaの駆動回路の一実施例の回路図が示されている。同図には、前記4の各クロスエリアscl[1]〜[4]とscr[1]〜[4]が4種類に分けられてそれぞれ示されている。センスアンプの共通ソース線cspとcsnに駆動電圧を与える駆動MOSFETはこの部分に分散配置される。これらの回路は、基本的には同じ回路であるので、クロスエリアscl[1]と[3]を例にして以下説明する。
【0080】
まず信号sa[0]とsa[1]をゲートに受けるpチャンネル型MOSFETQ10とnチャンネル型MOSFETQ12により共通ソース線csp及びcsnには昇圧電圧vdh、降圧電圧vdlが供給されてセンスアンプsaの増幅動作を加速する。ビット線blとblbの電位が電源電圧vdd、vss近傍まで駆動された後、信号sa[0]とsa[1]から信号sa[2]とsa[3]に切り替えられ、上記MOSFETQ10とQ12がオフ状態になり、MOSFETQ11とQ13がオン状態となって、共通ソース線cspは電源電圧vddとなり、共通ソース線csnは回路の接地電位vssとなってセンスアンプが保持状態となる。上記回路に入力される信号sa[0]〜sa[3]の信号振幅は、vdh−vdlである。
【0081】
ローカルワードドライバlwdを駆動するサブワード選択信号fxは、vdh−vdl振幅で送られるが、カラムスイッチの制御信号csは、インバータ回路ivのように区別されており、電源電圧vddと降圧電圧vdlで動作するものが用いられ、ハイレベルが昇圧電圧vdhではなく電源電圧vddとされ、ロウレベルは前記のように負電圧vdlにされる。
【0082】
図18には、この発明に係るdramに用いられるレベル変換回路isの一実施例の回路図が示されている。darmに対する入力信号は、全て電源電圧vddと回路の接地電位vssからなる振幅で入力され、このブロックでvdh−vdl振幅に変更される。それぞれの変換回路isは、2段構成となっており、1段目のMOSFETQ30〜Q39からなる回路で上側の電位をvddからvdhに変換し、その後2段目のMOSFETQ40〜Q49からなる回路で下側の電位を回路の接地電位vssから負電圧vdlに変換する。
【0083】
図19には、前記図3のモニタ回路monの一実施例の回路図が示されている。MOSFETQ50とMOSFETQ51により、センスアンプの共通ソース線cspの電圧を分圧し、その電圧がvddに達したことをインバータ回路のロジックスレッショルド電圧で判定し、信号bitsenを形成する。この回路monと、図20に示した回路sqは、次の動作波形図を参照して説明する。
【0084】
図21には、この発明に係るdramの全体の動作を説明するための波形図が示されている。この発明に係るdramの動作シーケンスはメモリマットmatの上下に配置された上記図19と図20に示した回路(sqとmon)間の信号のやり取りで行われる
【0085】
信号closeはdramをプリチヤージ状態に遷移させる信号である。既にプリチャージ状態にあるメモリマットmatに、この信号が入った場合は、何も行われない。信号openはマットを活性状態にする起動信号である。プリチャージ状態にあるメモリマットmatにこの信号が入った場合、まず信号statusが論理1(ハイレベル)となる。これに続きプリチャージ信号pcbがハイレベル(非活性)になり、ビット線blのプリチャージ動作(イコライズ)を止める。
【0086】
回路monはプリチャージ信号pcbがハイレベルとなったことを信号遠端(上側)で検出し、信号wcを論理1のハイレベルとして、ワード線を活性化動作に入れる。つまり、信号wcが活性化されるとモニター用ワード線mgwbが論理0のロウレベル(活性化)にされ、この信号が上辺の回路monへ送られる。回路monにおいてmgwbの活性化が検出されるとwsen信号として下辺の回路sqに返す。
【0087】
回路sqはこれを受けることで、ビット線blに信号が出たと認識し、センスアンプ活性信号を起動する。このとき起動されるセンスアンプはsa[0]とsa[1]であり、すなわちvdh、vdlの昇圧/降圧の駆動電圧を出力する。その後、回路monにてビット線bl動作を擬似的に確認する回路の動作を受け、ほぼビット線blが電源電圧vdd又は回路の接地電位vss近くまで駆動されたことを予知し、bitsen信号を発行しセンスアンプ駆動信号を電源電圧と回路の接地電位vdd−vss振幅に切り替える。これらの信号は先に述べたのメモリマットmatを往復することで、ロウ(row)系動作の終了信号reとなる。
【0088】
活性状態にあるメモリマットmatにclose信号が入った場合は、まず信号statusが0となる。これに続き信号ceを0(非活性)とし、カラム(column)動作をを止める。さらにモニターワード線の動作で、本体ワード線の非活性化を確認した後、信号wcsenを下げ、続いてセンスアンプsaを非活性化する。さらにセンスアンプの非活性化を確認後、ビット線blのプリチヤージを開始する。
【0089】
カラム(column)は、読み出し/書込を行うため、信号csによるビット線blと共通ビット線gb間の接続要求信号である。この信号はre(ロウ系活性終了信号)と信号statusが活性の時のみ有効である。この信号が有効になった場合、ce信号が出され、アドレスayにより選ばれたカラム選択信号csが活性化する
【0090】
読み出し動作は、電源電圧vddにプリチャージされた共通ビット線gbを、センスアンプで引き落とし信号量を取り出す。書込動作はカラム選択信号csの活性化と同時に共通ビット線gblを電源電圧vdd又は回路の接地電位vssに駆動する。
【0091】
この実施例では、上記のように回路monとsqの間で信号のやり取りによって、各回路の動作をモニタしつつ、プリチャージの終了、ワード線の選択、センスアンプのオーバードライブ期間等のタイミング発生するものであるので、素子のプロセスバラツキを考慮したワーストケースを考慮したタイミングマージンの設定が不要になる。それ故、回路動作の安定化と高速化を図ることができる。
【0092】
図23には、この発明に係るダイナミック型ramのメモリセルアレイの他の一実施例の説明図が示されている。この実施例では、センスアンプsaを中心にして左右にビット線blと/blとがほぼ直線上に延長されるという、いわゆる1交点方式とされる。この構成では、ワード線とビット線の交点にメモリセルが設けられるので、メモリセルを集積度を前記のような折り返しビット線方式に比べて約1.5倍程度高くすることができる。
【0093】
図23(a)には、センスアンプsaを挟むように形成された2つのメモリマットmat0とmat1のレイアウトが示され、図23(b)には、図23(a)のA−A’部分の素子断面構造が示されている。同図においては、上記メモリマットmat0とmat1間に設けられるセンスアンプsa領域のレイアウト及び断面は省略されている。
【0094】
ACTはMOSFETの活性領域であり、SNCTはメモリセルの蓄積ノードSNと活性化領域ACTに形成されるMOSFETの上記蓄積ノードSNに対応したソース,ドレイン拡散層とを接続するコンタクト(接続部)であり、BLCTはビット線blと活性化領域ACTに形成されるMOSFETのビット線blに対応したメモリセルの入出力端子に対応したソース,ドレイン拡散層とを接続するコンタクト(接続部)である。CPは記憶キャパシタの容量絶縁膜を示す。ここで、第1層目金属層M1とビット線BLは同じ配線層であり、1層目ポリシリコン層FGとローカルワード線wlも同じ配線層で構成される。
【0095】
図23(b)に示すようにSAの両側に設けられるメモリマットmat0とmat1のプレート電極PLをセンスアンプsa上で切らずに、プレート電極PLを構成する電極それ自体で接続することにより、メモリマットmat0のプレート電極PLとメモリマットmat1のプレート電極PL間の抵抗を大幅に低減することが可能になる。
【0096】
メモリセルはCOB(Capacitor over Bitline)構造を用いている。すなわち、蓄積ノードSNをビット線blの上部に設ける。このことによって、プレート電極PLはメモリマットmat中でビット線blと上記アドレス選択MOSFETの接続部BLCTにより分断されることなく、1枚の平面状に形成することができるため、プレート電極PLの抵抗を低減することが可能である。
【0097】
この実施例では、図23(b)に示すように、プレート電極PLがPL(D)とPL(U)のような積層構造とされ、かかるプレート電極PLのシート抵抗値を下げることができ有利である。一例として、記憶キャパシタの容量絶縁膜CPにBSTやTa2O5のような高誘電体膜を用いた場合、下部電極(蓄積ノード)SN及び上部電極下層PL(D)にはRuを用いると、記憶キャパシタCSの容量を高めることができる。RuはポリSiに比べるとシート抵抗値が低いため、プレート電極PLの抵抗値を下げることが出来る。
【0098】
さらに、この構造にプレート電極PL(U)としてWを積層すると、プレート電極PLの抵抗値をさらに下げることができる。このようにして、プレート電極PL自体の抵抗値を下げると、プレート電極PLにのったノイズが打ち消される速度が高速化され、プレート電極PLノイズが低減される。また、プレート電極PL(D)としてはTiNを用いてもよい。この場合も上記と同様の効果が得られる。
【0099】
上記の実施例から得られる作用効果は、下記の通りである。
(1) 複数からなるダイナミック型メモリセルが接続された第1のビット線対に対応した一対の入出力ノードを有し、ソースに第1電圧が与えらる第1導電型とソースに第2電圧が与えられる第2導電型のMOSFETで構成されたラッチ回路からなるセンスアンプと、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第1ビット線の複数に対して共通に設けられた第2ビット線対を選択的に接続する一対の第1導電型のスイッチMOSFETとを備え、上記スイッチMOSFETのしきい値電圧を上記ラッチ回路を構成する第1導電型のMOSFETのしきい値電圧よりも絶対値的に小さくし、かかるスイッチMOSFETをオフ状態にする選択信号のレベルを、上記第2電圧を基準にして上記第1電圧よりも絶対値的に大きな電圧にすることにより、低電圧での動作マージンの確保と高速化を実現したdramを得ることができるという効果が得られる。
【0100】
(2) 上記に加えて、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第1電圧と第2電圧に増幅する上記CMOSラッチ回路に対し、上記増幅動作開始時において、上記ビット線が第1電圧又は第2電圧に到達するまでの間に上記第1電圧又は第2電圧よりも絶対値的に大きな動作電圧を与えられるオーバードライブ期間を設けることによっていっそうの高速化を実現できるという効果が得られる。
【0101】
(3) 複数からなる第1のビット線対と複数のワード線との交点に複数からなるダイナミック型メモリセルを設け、上記第1のビット線対に対応した一対の入出力ノードを有し、第1導電型と第2導電型のMOSFETで構成されたラッチ回路からなる増幅回路を設け、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードを共通に設けられた第2ビット線対を接続する一対の第1導電型のスイッチMOSFETを設け、上記スイッチMOSFETのしきい値電圧を上記ラッチ回路を構成する第1導電型のMOSFETのしきい値電圧よりも絶対値的に小さくし、かつ、かかるスイッチMOSFETをオフ状態にする選択信号のレベルを、かかるスイッチMOSFETのソース電位よりも絶対値的に低い電位にすることによって、低電圧での動作マージンの確保と高速化を実現したdramを得ることができるという効果が得られる。
【0102】
(4) 上記に加えて、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第1電圧と第2電圧に増幅する上記CMOSラッチ回路に対し、上記増幅動作開始時において、上記ビット線が第1電圧又は第2電圧に到達するまでの間に上記第1電圧又は第2電圧よりも絶対値的に大きな動作電圧を与えられるオーバードライブ期間を設けることによっていっそうの高速化を実現できるという効果が得られる。
【0103】
(5) 複数からなる第1のビット線対と複数のワード線とのダイナミック型メモリセルを設けてメモリアレイを構成し、上記第1のビット線対に対応した一対の入出力ノードを有し、第1導電型と第2導電型のMOSFETで構成されたラッチ回路からなるセンスアンプを設け、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードを共通に設けられた第2ビット線対を接続する一対の第1導電型のスイッチMOSFETを設け、上記スイッチMOSFETと第1導電型のMOSFETとを同一の構造とし、かつ、かかるスイッチMOSFETをオン状態にする選択信号のレベルを、上記第1電圧を基準にして上記第2電圧よりも絶対値的に大きな電圧にすることにより、低電圧での動作マージンの確保と高速化を実現したdramを得ることができるという効果が得られる。
【0104】
(6) 上記に加えて、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第1電圧と第2電圧に増幅する上記CMOSラッチ回路に対し、上記増幅動作開始時において、上記ビット線が第1電圧又は第2電圧に到達するまでの間に上記第1電圧又は第2電圧よりも絶対値的に大きな動作電圧を与えられるオーバードライブ期間を設けることによっていっそうの高速化を実現できるという効果が得られる。
【0105】
(7) 複数からなる第1のビット線対と複数のワード線との交点にダイナミック型メモリセルを複数個設けてメモリアレイを構成し、上記第1のビット線対に対応し、ソースに第1電圧が与えらる第1導電型とソースに第2電圧が与えられる第2導電型のMOSFETで構成されたラッチ回路からなるセンスアンプの一対の入出力ノードを対応させ、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードを共通に設けられた第2ビット線対を接続する一対の第1導電型のスイッチMOSFETを設け、上記スイッチMOSFETのしきい値電圧を上記ラッチ回路を構成する第1導電型のMOSFETのしきい値電圧よりも絶対値的に小さくし、かつ、かかるスイッチMOSFETをオフ状態にする選択信号のレベルを、かかるスイッチMOSFETのソース電位よりも絶対値的に低い電位にすることによって、低電圧での動作マージンの確保と高速化を実現したdramを得ることができるという効果が得られる。
【0106】
(8) 上記に加えて、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第1電圧と第2電圧にセンスアンプで増幅するとき、上記ビット線が第1電圧又は第2電圧に到達するまでの間に上記第1電圧又は第2電圧よりも絶対値的に大きな動作電圧が与えられるオーバードライブ期間を設けることによって、いっそうの高速化を図ることができるという効果が得られる。
【0107】
(9) 上記に加えて、上記第1導電型をnチャンネル型とし、上記第2導電型はpチャンネル型とし、上記第1電圧を電源電圧とし、上記第2電圧を回路の接地電位とし、上記スイッチMOSFETをオフ状態にする選択信号のレベルを接地電位よりも低い負電圧とすることにより、高集積化を図りつつ高速化を実現することができるという効果が得られる。
【0108】
(10) 上記に加えて、上記メモリセルを選択MOSFETと記憶キャパシタで構成し、上記選択MOSFETをp型のウェル領域に形成し、上記p型ウェル領域をp型基板に形成された深い深さのn型分離領域内に形成して負電圧を与え、上記n型分離領域には上記第1電圧よりも高くされた昇圧電圧を与えることにより、寄生容量を電圧の安定化容量として用いることができるとともに、上記負電圧を上記スイッチMOSFETをオフ状態にする選択信号と、上記センスアンプのオーバードライブ及びワード線の非選択レベルと併用し、上記昇圧電圧を上記ワード線の選択レベルと上記センスアンプのオーバードライブに併用することによりにより回路の簡素化も図ることができるという効果が得られる。
【0109】
(11) 上記に加えて、上記第1電圧を上記センスアンプを構成するnチャンネル型MOSFETと同じMOSFETを用いてゲート及びドレインに上記第1電圧を与えた場合における上記センスアンプのラッチ状態を反転させるのに要する時間が、上記センスアンプの読み出し増幅時間よりも長くなるような低電圧にすることにより、低消費電力化と高速化とを実現することができるという効果が得られる。
【0110】
(12) 上記に加えて、上記スイッチMOSFETのオン状態でのコンダクタンスを、上記センスアンプのオン状態のpチャンネル型MOSFETのコンダクタンスに比べて書き込みマージンを確保するよう大きくし、上記スイッチMOSFETのオン状態でのコンダクタンスを、上記センスアンプのnチャンネル型MOSFETのオン状態でのコンダクタンスに比べて読み出しマージンを確保するよう小さくすることにより、動作の安定化を図ることができるという効果が得られる。
【0111】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、カラム選択を行なうスイッチMOSFETは、pチャンネル型のMOSFETを用いるものであってもよい。この場合、そのしきい値電圧をセンスアンプを構成するpチャンネル型MOSFETよりも小さくした場合には、vss−vdhのような信号振幅の制御信号csを供給すればよい。また、両者を同じしきい値電圧で構成した場合、制御信号csをvdl−vddのような信号振幅にすればよい。dramを構成する各回路の具体的構成は、種々の実施形態を採ることができる。この発明は、システムLSIに搭載されるdramの他、汎用dramあるいはシンクロナスdram等に広く利用することができる。
【0112】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数からなるダイナミック型メモリセルが接続された第1のビット線対に対応した一対の入出力ノードを有し、ソースに第1電圧が与えらる第1導電型とソースに第2電圧が与えられる第2導電型のMOSFETで構成されたラッチ回路からなるセンスアンプと、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第1ビット線の複数に対して共通に設けられた第2ビット線対を選択的に接続する一対の第1導電型のスイッチMOSFETとを備え、上記スイッチMOSFETのしきい値電圧を上記ラッチ回路を構成する第1導電型のMOSFETのしきい値電圧よりも絶対値的に小さくし、かかるスイッチMOSFETをオフ状態にする選択信号のレベルを、上記第2電圧を基準にして上記第1電圧よりも絶対値的に大きな電圧にすることにより、低電圧での動作マージンの確保と高速化を実現したdramを得ることができる。
【図面の簡単な説明】
【図1】この発明に係る半導体集積回路装置に設けられるダイナミック型ramの一実施例を示すブロック図である。
【図2】この発明に係るdramのメモリセルアレイ部の一実施例を示す概略レイアウト図である。
【図3】上記dramのコア部分の一実施例を示すブロック図である。
【図4】上記メモリマットmatの一実施例を示す内部レイアウト図である。
【図5】上記メモリアレイaryの一実施例を示す回路図である。
【図6】上記メモリアレイaryの一実施例を示す回路図である。
【図7】上記センスアンプ部の一実施例を示す回路図である。
【図8】上記センスアンプ部の一実施例を示す回路図である。
【図9】この発明に係るdramにおけるメモリセルからデータの入出力回路に至る信号伝達経路を説明するための回路図である。
【図10】この発明に係るdramの書き込み動作を説明するための説明図である。
【図11】この発明に係るdramの書き込み動作の一例を説明するための波形図である。
【図12】この発明に係るdramの読み出し動作の一例を示す波形図である。
【図13】この発明に係るdramの書き込み動作の一例を示す波形図である。
【図14】この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。
【図15】この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。
【図16】前記図2及び図4等で示したローカルワードドライバlwdの一実施例を示す回路図である。
【図17】上記ローカルワードドライバlwdとセンスアンプsaの駆動回路の一実施例を示す回路図である。
【図18】この発明に係るdramに用いられるレベル変換回路isの一実施例を示す回路図である。
【図19】前記図3のモニタ回路monの一実施例を示す回路図である。
【図20】前記図3の制御回路sqの一実施例を示す回路図である。
【図21】この発明に係るdramの全体の動作を説明するための波形図である。
【図22】この発明に係るdramの書き込み動作の他の一例を説明するための波形図である。
【図23】この発明に係るダイナミック型ramのメモリセルアレイの他の一実施例の説明図である。
【符号の説明】
MCC…メモリ制御回路、VINTC…電源初期化回路、IMVC…電圧変換回路、IOB…I/O内部バス、ADBC…アドレスバス制御バス、dram…ダイナミック型ランダム・アクセス・メモリ、
sa…センスアンプ、lwd…ローカルワードドライバ、amp…入出力回路、mon…モニタ回路、drive…駆動回路、ary…メモリアレイ、
Q1〜Q49…MOSFET、
Claims (8)
- 複数からなる第1のビット線対と、
複数のワード線と、
上記第1のビット線対のうちの一方と上記ワード線との交点に設けられた複数からなるダイナミック型メモリセルと、
上記第1のビット線対に対応した一対の入出力ノードを有し、第1導電型と第2導電型のMOSFETで構成されたラッチ回路からなる増幅回路と、
上記ラッチ回路の一対の入出力ノードに対して共通に設けられた第2ビット線対と、
選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第2ビット線対とを接続する一対の第1導電型のスイッチMOSFETとを備え、
上記スイッチMOSFETのしきい値電圧を上記ラッチ回路を構成する第1導電型のMOSFETのしきい値電圧よりも絶対値的に小さくし、かつ、かかるスイッチMOSFETをオフ状態にする選択信号のレベルを、かかるスイッチMOSFETのソース電位よりも絶対値的に低い電位にしてなるメモリ回路を備えてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記ラッチ回路は、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第1電圧と第2電圧に増幅するものであり、
上記増幅動作開始時において、上記ビット線が第1電圧又は第2電圧に到達するまでの間に上記第1電圧又は第2電圧よりも絶対値的に大きな動作電圧が与えられるオーバードライブ期間を有することを特徴とする半導体集積回路装置。 - 複数からなる第1のビット線対と、
複数のワード線と、
上記第1のビット線対のうちの一方と上記ワード線との交点に設けられた複数からなるダイナミック型メモリセルと、
上記第1のビット線対に対応した一対の入出力ノードを有し、ソースに第1電圧が与えられる第1導電型とソースに第2電圧が与えられる第2導電型のMOSFETで構成されたラッチ回路からなるセンスアンプと、
上記ラッチ回路の一対の入出力ノードに対して共通に設けられた第2ビット線対と、
選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第2ビット線対とを接続する一対の第1導電型のスイッチMOSFETとを備え、
上記スイッチMOSFETのしきい値電圧を上記ラッチ回路を構成する第1導電型のMOSFETのしきい値電圧よりも絶対値的に小さくし、かかるスイッチMOSFETをオフ状態にする選択信号のレベルを、上記第2電圧を基準にして上記第1電圧よりも絶対値的に大きな電圧にしてなるメモリ回路を備えてなることを特徴とする半導体集積回路装置。 - 請求項3において、
上記ラッチ回路は、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第1電圧と第2電圧に増幅するものであり、
上記増幅動作開始時において、上記ビット線が第1電圧又は第2電圧に到達するまでの間に上記第1電圧又は第2電圧よりも絶対値的に大きな動作電圧が与えられるオーバードライブ期間を有することを特徴とする半導体集積回路装置。 - 請求項3又は4において、
上記第1導電型はnチャンネル型であり、上記第2導電型はpチャンネル型であり、
上記第1電圧は回路の接地電位であり、
上記第2電圧は電源電圧であり、
上記スイッチMOSFETをオフ状態にする選択信号のレベルは、接地電位よりも低い負電圧であることを特徴とする半導体集積回路装置。 - 請求項3ないし5のいずれかにおいて、
上記メモリセルは、選択MOSFETと記憶キャパシタからなり、
上記選択MOSFETは、p型のウェル領域に形成され、
上記p型ウェル領域は、p型基板に形成された深い深さのn型分離領域内に形成されて、負電圧が与えられるものであり、
上記n型分離領域には上記第1電圧よりも高くされた昇圧電圧が与えられるものであり、
上記負電圧は、上記スイッチMOSFETをオフ状態にする選択信号と、上記センスアンプのオーバードライブ及びワード線の非選択レベルにも併用されるものであり、
上記昇圧電圧は、上記ワード線の選択レベルと上記センスアンプのオーバードライブに用いられるものであることを特徴とする半導体集積回路装置。 - 請求項3ないし6のいずれかにおいて、
上記第2電圧は、上記センスアンプを構成するnチャンネル型MOSFETと同じMOSFETを用いてゲート及びドレインに上記第2電圧を与えた場合における上記センスアンプのラッチ状態を反転させるのに要する時間が、上記センスアンプの読み出し増幅時間よりも長くなるような低電圧であることを特徴とする半導体集積回路装置。 - 請求項3ないし7のいずれかにおいて、
上記スイッチMOSFETのオン状態でのコンダクタンスは、上記センスアンプのオン状態のpチャンネル型MOSFETのコンダクタンスに比べて書き込みマージンを確保するよう大きくされ、
上記スイッチMOSFETのオン状態でのコンダクタンスは、上記センスアンプのnチャンネル型MOSFETのオン状態でのコンダクタンスに比べて読み出しマージンを確保するよう小さいことを特徴とする半導体集積回路装置。
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