CN109979502B - 动态随机存取存储器 - Google Patents

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Abstract

一种动态随机存取存储器，包括存储器晶胞阵列以及存储器控制器。存储器晶胞阵列包括多个比特线、多个字元线以及多个存储器晶胞。存储器控制器经由比特线及字元线耦接至存储器晶胞。存储器控制器用以在自我刷新期间对存储器晶胞阵列执行自我刷新操作。各比特线包括开关元件。存储器控制器在自我刷新期间控制开关元件的一部分导通，一部分不导通。

Description

动态随机存取存储器
技术领域
本发明涉及一种存储器元件，尤其涉及一种动态随机存取存储器(DynamicRandom Access Memory，DRAM)。
背景技术
动态随机存取存储器由于电路架构的需要，每隔一段时间就必须进行刷新操作来刷新存储器晶胞(cell)所储存的数据。一般而言，动态随机存取存储器会在待机模式(standby mode)中进行自我刷新(self-refresh)操作。然而，若自我刷新电流过高将会造成动态随机存取存储器在待机模式产生过多的功率消耗。此外，自我刷新电流的大小通常是取决于在自我刷新期间比特线的等效电容的大小。比特线的等效电容愈大，自我刷新电流愈大。反之，比特线的等效电容愈小，自我刷新电流愈小。
为了解决自我刷新电流过大的问题，在现有技术中，可利用减少与比特线耦接的字元线的数量来降低比特线的等效电容。然而，此种方式虽然降低比特线的等效电容，但是却会增加存储器芯片的面积。
发明内容
本发明提供一种动态随机存取存储器，在自我刷新期间具有低自我刷新电流。
本发明的动态随机存取存储器包括存储器晶胞阵列以及存储器控制器。存储器晶胞阵列包括多个比特线、多个字元线以及多个存储器晶胞。存储器控制器经由比特线及字元线耦接至存储器晶胞。存储器控制器用以在自我刷新期间对存储器晶胞阵列执行自我刷新操作。各比特线包括开关元件。存储器控制器在自我刷新期间控制开关元件的一部分导通，一部分不导通。
在本发明的一实施例中，上述的开关元件包括多个第一开关元件以及多个第二开关元件。包括第一开关元件的比特线耦接至第一感测放大器电路。包括第二开关元件的比特线耦接至第二感测放大器电路。存储器控制器利用第一控制信号控制第一开关元件的导通状态。存储器控制器利用第二控制信号控制第二开关元件的导通状态。
在本发明的一实施例中，上述的自我刷新期间包括第一期间以及第二期间。在第一期间存储器控制器控制第一开关元件导通，第二开关元件不导通。在第二期间存储器控制器控制第一开关元件不导通，第二开关元件导通。
在本发明的一实施例中，上述各开关元件包括第一端、第二端以及控制端。各比特线包括第一节点、第二节点、第三节点以及第四节点。各比特线的第一节点耦接至对应的存储器晶胞。各比特线的第二节点耦接至各开关元件的第一端。各比特线的第三节点耦接至各开关元件的第二端。各比特线的第四节点耦接至各开关元件的对应的感测放大器电路。各开关元件的控制端接收控制信号。
在本发明的一实施例中，上述各比特线在第一节点以及第二节点之间耦接第一数量的存储器晶胞，在第三节点以及第四节点之间耦接第二数量的存储器晶胞。第一数量与第二数量相等。
在本发明的一实施例中，上述各比特线在第一节点以及第二节点之间耦接第一数量的存储器晶胞，在第三节点以及第四节点之间耦接第二数量的存储器晶胞。第一数量与第二数量不相等。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为本发明一实施例的动态随机存取存储器的概要示意图。
图2为图1实施例的存储器晶胞阵列以及感测放大器电路的概要示意图。
图3为本发明一实施例的第一控制信号及第二控制信号的概要示意图。
图4为图2实施例的存储器晶胞阵列以及感测放大器电路的部分示意图。
符号说明：
100：动态随机存取存储器；
110：存储器控制器；
120：存储器晶胞阵列；
130、132_1、132_2：感测放大器电路；
122：存储器晶胞；
210、220：开关元件；
BL、121、123：比特线；
WL：字元线；
SW0、SW1：控制信号；
TSR：自我刷新期间；
T1、T2：期间；
N1、N2、N3、N4：节点。
具体实施方式
以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。
图1为本发明一实施例的动态随机存取存储器的概要示意图。图2为图1实施例的存储器晶胞阵列以及感测放大器电路的概要示意图。请参考图1及图2，本实施例的动态随机存取存储器100包括存储器控制器110、存储器晶胞阵列120以及感测放大器电路130。存储器晶胞阵列120包括多个比特线BL、多个字元线WL以及多个存储器晶胞122。存储器控制器110经由比特线BL及字元线WL耦接至存储器晶胞122。在本实施例中，存储器控制器110用以在自我刷新期间对存储器晶胞阵列120执行自我刷新操作，其操作方法可以由所属技术领域的公知知识获致足够的教示、建议与实施说明。
在本实施例中，各比特线BL包括开关元件210或220。存储器控制器110在自我刷新期间控制开关元件210或220的一部分导通，一部分不导通。具体而言，在本实施例中，比特线121耦接至第一感测放大器电路132_1并且包括第一开关元件210。第一开关元件210的控制端接收第一控制信号SW0。比特线123耦接至第二感测放大器电路132_2并且包括第二开关元件220。第二开关元件220的控制端接收第二控制信号SW1。在本实施例中，存储器控制器110分别利用第一控制信号SW0及第二控制信号SW1来控制第一开关元件210及第二开关元件220的导通状态。
图3为本发明一实施例的第一控制信号及第二控制信号的概要示意图。请参考图1至图3，本实施例的存储器控制器110在自我刷新期间TSR对存储器晶胞阵列120执行自我刷新操作。在本实施例中，自我刷新期间TSR包括第一期间T1以及第二期间T2。在第一期间T1，第一控制信号SW0为高电平，第二控制信号SW1为低电平。存储器控制器110利用第一控制信号SW0来控制第一开关元件210导通，并且利用第二控制信号SW1来控制第二开关元件220不导通。因此，在第一期间T1，比特线123的等效电容可被降低。在第二期间T2，第一控制信号SW0为低电平，第二控制信号SW1为高电平。存储器控制器110利用第一控制信号SW0来控制第一开关元件210不导通，并且利用第二控制信号SW1来控制第二开关元件220导通。因此，在第二期间T2，比特线121的等效电容可被降低。
在本实施例中，虽然仅以比特线121、123及开关元件210、220作为例示说明，但其余的比特线BL、开关元件的操作方式可依此类推。因此，在本实施例中，在自我刷新期间TSR，比特线BL的整体的等效电容可被降低，从而降低自我刷新电流。
图4为图2实施例的存储器晶胞阵列以及感测放大器电路的部分示意图。在本实施例中，耦接在比特线121的第一节点N1以及第二节点N2之间的存储器晶胞例如为N个(包括与第一节点N1耦接的存储器晶胞)，耦接在比特线121的第三节点N3以及第四节点N4之间的存储器晶胞例如为M个，其中M、N为正整数。在本实施例中，第一数量N与第二数量M相等。在一实施例中，第一数量N与第二数量M也可以不相等。与比特线123耦接的存储器晶胞的数量也可依此类推。
在本实施例中，开关元件可被分为两群，也即受第一控制信号SW0控制的开关元件(第一开关元件210)可被归类为第一群，受第二控制信号SW1控制的开关元件(第二开关元件220)可被归类为第二群。因此，比特线BL也可被分为两群，也即包括第一开关元件210的比特线BL以及包括第二开关元件220的比特线BL，但本发明并不限于此。在一实施例中，开关元件可被分为三群或三群以上，受三个或三个以上的控制信号控制。因此，在自我刷新期间TSR，比特线BL的整体的等效电容的降低量可依设计需求加以调整。
综上所述，在本发明的示范实施例中，各比特线包括开关元件。在自我刷新期间，部分的开关元件导通，部分的开关元件不导通。因此，比特线的整体的等效电容在自我刷新期间可被降低，从而可降低自我刷新电流。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。

Claims (6)

1.一种动态随机存取存储器，包括：
存储器晶胞阵列，包括多个比特线、多个字元线以及多个存储器晶胞；以及
存储器控制器，经由所述多个比特线及所述多个字元线耦接至所述多个存储器晶胞，并且用以在自我刷新期间对所述存储器晶胞阵列执行自我刷新操作；
其中各所述比特线包括配置于所述多个字元线间的开关元件，以及所述存储器控制器在所述自我刷新期间控制所述多个开关元件的一部分导通，且一部分不导通，
其中所述多个开关元件包括多个第一开关元件以及多个第二开关元件，包括所述多个第一开关元件的所述多个比特线耦接至第一感测放大器电路而未耦接至第二感测放大器电路，包括所述多个第二开关元件的所述多个比特线耦接至所述第二感测放大器电路而未耦接至所述第一感测放大器电路。
2.根据权利要求1所述的动态随机存取存储器，
其中所述存储器控制器利用第一控制信号控制所述多个第一开关元件的导通状态，以及所述存储器控制器利用第二控制信号控制所述多个第二开关元件的导通状态。
3.根据权利要求2所述的动态随机存取存储器，其中所述自我刷新期间包括第一期间以及第二期间，在所述第一期间所述存储器控制器控制所述多个第一开关元件导通，所述多个第二开关元件不导通，以及在所述第二期间所述存储器控制器控制所述多个第一开关元件不导通，所述多个第二开关元件导通。
4.根据权利要求1所述的动态随机存取存储器，其中各所述开关元件包括第一端、第二端以及控制端，各所述比特线包括第一节点、第二节点、第三节点以及第四节点，各所述比特线的所述第一节点耦接至对应的存储器晶胞，各所述比特线的所述第二节点耦接至各所述开关元件的所述第一端，各所述比特线的所述第三节点耦接至各所述开关元件的所述第二端，各所述比特线的所述第四节点耦接至对应的感测放大器电路，以及各所述开关元件的所述控制端接收控制信号。
5.根据权利要求4所述的动态随机存取存储器，其中在各所述比特线的所述第一节点以及所述第二节点之间耦接第一数量的所述多个存储器晶胞，在各所述比特线的所述第三节点以及所述第四节点之间耦接第二数量的所述多个存储器晶胞，所述第一数量与所述第二数量相等。
6.根据权利要求4所述的动态随机存取存储器，其中在各所述比特线的所述第一节点以及所述第二节点之间耦接第一数量的所述多个存储器晶胞，在各所述比特线的所述第三节点以及所述第四节点之间耦接第二数量的所述多个存储器晶胞，所述第一数量与所述第二数量不相等。
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