JPH0969300A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0969300A
JPH0969300A JP8016738A JP1673896A JPH0969300A JP H0969300 A JPH0969300 A JP H0969300A JP 8016738 A JP8016738 A JP 8016738A JP 1673896 A JP1673896 A JP 1673896A JP H0969300 A JPH0969300 A JP H0969300A
Authority
JP
Japan
Prior art keywords
bit line
signal
potential
level
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8016738A
Other languages
English (en)
Inventor
Kiyohiro Furuya
清広 古谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8016738A priority Critical patent/JPH0969300A/ja
Priority to US08/668,169 priority patent/US5673231A/en
Publication of JPH0969300A publication Critical patent/JPH0969300A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 不良ビットを冗長回路で救済するばかりでな
く、不良ビットからのリーク電流を抑制できる半導体記
憶装置を提供する。 【解決手段】 ビット線プリチャージ電位供給配線５０
とビット線対ＢＬ０ａ、／ＢＬ０ａとは、ゲート電位が
イコライズ信号φE で制御されるＮチャネルＭＯＳトラ
ンジスタ２６および２７ならびにそれらの接続点と接続
するＰチャネルＭＯＳトランジスタ３２とを介して接続
される。ＰチャネルＭＯＳトランジスタ３２のゲートは
列選択線Ｙ０と接続される。ビット線ＢＬ０ａとワード
線ＷＬ０ａとに短絡故障がある場合、列選択線Ｙ０は、
スタンバイ期間中は“Ｈ”レベルとなるように、ヒュー
ズ素子１２を切断することにより設定される。したがっ
て、スタンバイ期間中はビット線対とプリチャージ電位
供給配線との接続は遮断され、リーク電流の発生が防止
され消費電流の増大が抑制される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の回路構成に関し、特に冗長回路を備えた半導体記憶装
置の回路構成に関する。
【０００２】
【従来の技術】半導体記憶装置、特にダイナミック型Ｒ
ＡＭ（以下、ＤＲＡＭ）の高集積化が進行するにつれ、
待機動作時の消費電力は増加していく傾向にある。特
に、回路を構成するトランジスタサイズの微細化に伴
い、ショートチャネル効果等によりそのサブスレッショ
ルド特性も劣化していくので、そのサブスレッショルド
リーク電流により待機中の消費電力の低減も律速される
傾向にある。
【０００３】しかし、たとえばＤＲＡＭを大量に使用す
るシステムにおいては、この待機中の消費電力を少しで
も減少させることが必要ある。また、ＤＲＡＭをバッテ
リ等で動作させる場合はこの待機動作中の消費電力の低
減が必須の技術課題となっている。
【０００４】一方で、高集積化に伴い必然的に、メモリ
セルにおける欠陥の発生頻度も増加する。
【０００５】このようなメモリセルの欠陥により不良が
発生した場合、一般には、欠陥メモリセルの存在するメ
モリセル列等を予備のメモリセル列等と置換する、いわ
ゆる冗長回路による救済が行なわれる。
【０００６】すなわち、外部からのアドレス信号により
上記欠陥メモリセルのアドレスが指定された場合は、予
め記憶されている欠陥メモリセルのアドレス情報に応じ
て予備のメモリセル列等が選択される。
【０００７】この置換により、メモリセルのデータの読
出、書込等の基本動作が問題なく行なわれる。しかし、
当該不良を冗長回路で救済しても、不良部に発生した電
流のリークパスは依然として存在する。したがって、こ
の点でもＤＲＡＭ等の待機中の消費電力は増加してしま
う結果となる。
【０００８】また、読出および書込動作に対しては動作
不良を示さないメモリセル列に対しても、微小なリーク
電流パスが存在している場合がある。この場合も、ＤＲ
ＡＭ等の待機中の消費電力の増加を招く結果となる。
【０００９】以上の事情を第１の従来例の半導体記憶装
置１００の構成を示す図１９により、さらに詳しく説明
する。
【００１０】図１９を参照して、制御回路７は、外部制
御信号を受けて、内部回路の動作を制御する列アドレス
活性化信号φac、行アドレス活性化信号φar、イコライ
ズ信号φE 、行アドレスラッチ信号φR および列アドレ
スラッチ信号φC 等を出力する。アドレスバッファ回路
８は、外部アドレス信号Ａ［ｎ］（ｎ＝０、１、…）を
受けて、内部行アドレス信号ＲＡ［ｎ］、／ＲＡ［ｎ］
および内部列アドレス信号ＣＡ［ｎ］、／ＣＡ［ｎ］を
出力する。
【００１１】行デコーダ４はアドレスバッファ回路８か
らの内部行アドレス信号に応じて、対応する行に相当す
るワード線、たとえば、ＷＬ０ａを活性化する。ワード
線ＷＬ０ａの活性化に応じてメモリセル３８中のトラン
ジスタ３０が導通し、メモリセルキャパシタ３６に蓄え
られていた電荷に応じて、ビット線対ＢＬ０ａおよび／
ＢＬ０ａの間に微小電位差が発生する。この微小電位差
は、センスアンプ３４により増幅される。列デコーダ１
は、内部列アドレス信号に応じて、対応するメモリセル
列を選択する。列デコーダ１からの列選択信号ＣＳＬ０
に応じて、トランジスタ２１および２２が導通状態とな
り、ビット線対ＢＬ０ａおよび／ＢＬ０ａと差動増幅器
５の入力とが接続される。差動増幅器５は、ビット線対
ＢＬ０ａおよび／ＢＬ０ａ間電位差に応じた出力信号を
出力ピンＤout ［０］に出力する。
【００１２】以下の説明では、簡単のために、メモリセ
ルアレイ６３には、トランジスタ３０およびキャパシタ
３６で構成されるメモリセル３８と同等なものが４行・
４列で配置され、２つのメモリセルアレイで列デコーダ
が共有されているものとする（図示は２行２列分のみで
ある）。
【００１３】すなわち、行デコーダ４は２ビットの行ア
ドレス信号によって、４本のワード線ＷＬ０ａ，ＷＬ０
ｂ，ＷＬ１ａ，ＷＬ１ｂから１本のワード線を選択す
る。一方、列デコーダ１は、２ビットの列アドレス信号
によって、４本の列選択線Ｙ０〜Ｙ３から１本の列選択
線を選択する。
【００１４】図２０は、図１９中のアドレスバッファ回
路８の１ビット分の構成の一例を示す回路図である。図
２１は、列アドレス活性化信号φac、行アドレス活性化
φar、イコライズ信号φE 、行アドレスラッチ信号φR
および列アドレスラッチ信号φC を発生する制御回路７
中の信号生成回路の構成の一例を示す回路図である。
【００１５】以下、図１９の半導体記憶装置１００の動
作について、図２０および図２１の回路図ならびに図２
２のタイミングチャートを参照して説明する。
【００１６】時刻ｔ１以前は、信号／ＲＡＳは“Ｈ”レ
ベルであり、半導体記憶装置１００は待機状態である。
このときイコライズ信号φE が“Ｈ”レベルであるの
で、トランジスタ２６〜２８が導通し、ビット線ＢＬ０
ａ、／ＢＬ０ａは、ＶCC／２の電位に充電される。
【００１７】時刻ｔ１に信号／ＲＡＳが“Ｌ”レベルに
なると、この信号がインバータ９９を通過した後、ＮＡ
ＮＤ回路１１２の一方の入力にはそのまま入力し、時刻
ｔ２に信号φR が“Ｌ”レベルになるので、アドレスピ
ンＡ［０］、Ａ［１］に入力された行アドレスが図２０
中のインバータ８３、８４で構成されたラッチ回路に保
持される。また、時刻ｔ２に、インバータ９９の出力信
号を入力に受けたＮＡＮＤ回路１１１の出力信号がイン
バータ１０５で反転された行アドレス活性化信号φarが
“Ｈ”レベルとなり、ＮＡＮＤ回路９３および９４に入
力することにより、内部行アドレス信号ＲＡ［ｎ］、／
ＲＡ［ｎ］が出力される。内部行アドレス信号ＲＡ
［ｎ］、／ＲＡ［ｎ］（ｎ＝０、１）に従って、たとえ
ば、入力行アドレスがＡ［０］＝０、Ａ［１］＝０のと
き、行デコーダ４はＷＬ０ａおよびＷＬ０ｂを“Ｈ”レ
ベルにする。
【００１８】すると、メモリセル３８に保持されたデー
タがビット線ＢＬ０ａに読出される。センスアンプ８０
は、ビット線に読出されたデータを増幅する。
【００１９】列アドレスラッチ信号φC は、時刻ｔ１〜
ｔ５においては、ＮＡＮＤ回路の第１の入力信号である
インバータ９９の出力が“Ｈ”レベルであり、第２の入
力信号である／ＣＡＳが“Ｈ”レベルであり、かつ、第
３の入力信号であるインバータ１０８の出力も“Ｈ”レ
ベルであるので、その出力信号は“Ｌ”レベルであるの
で、それがインバータ１０９で反転される結果、“Ｈ”
レベルである。時刻ｔ４に信号／ＣＡＳが“Ｌ”レベル
になると、ＮＡＮＤ回路１１３の出力は“Ｈ”レベルと
なりインバータ１０９の出力信号であるφC は時刻ｔ５
に“Ｌ”レベルになる。そのため、アドレスピンＡ
［０］、Ａ［１］に入力された列アドレス信号が、イン
バータ８８および８９で構成されたラッチ回路に保持さ
れる。
【００２０】また、／ＲＡＳ信号が“Ｌ”レベルとなっ
た時刻ｔ１からインバータ１００〜１０３の遅延時間分
経過後の時刻ｔ３に列アドレス活性化信号φacが“Ｈ”
レベルとなるので、列アドレス信号ＣＡ［ｎ］、／ＣＡ
［ｎ］がアドレスバッファ回路８から出力される。
【００２１】列デコーダ１は、列アドレス信号ＣＡ
［ｎ］、／ＣＡ［ｎ］（ｎ＝０、１）に従って、入力列
アドレスがＡ［０］＝０、Ａ［１］＝０のとき、列選択
線Ｙ０を“Ｈ”レベルにする。
【００２２】したがって、トランジスタ２１、２２が導
通するので、入出力線Ｉ／Ｏ、／Ｉ／Ｏにビット線ＢＬ
０ａ、／ＢＬ０ａのデータが読出される。差動増幅器５
は、入出力線対の電位差を増幅して出力ピンＤ
out ［０］にデータを出力する。
【００２３】従来の半導体記憶装置１００は、以上のよ
うに構成されているので、待機時にはイコライズ信号φ
E が“Ｈ”レベルであって、ビット線ＢＬ０ａ、／ＢＬ
０ａ等をトランジスタ２６、２７を介して中間電位ＶCC
／２に充電している。したがって、製造時の欠陥８１に
より、ビット線ＢＬ０とワード線ＷＬ０が短絡している
場合、待機時においてワード線ＷＬ０ａは“Ｌ”レベル
であるので、中間電位ＶCC／２であるビット線ＢＬ０ａ
からワード線ＷＬ０ａへリーク電流が流れるため（図１
９中点線矢印で示した）、消費電流が規格値をオーバし
て半導体記憶装置１００が不良品になってしまうという
問題がある。
【００２４】以上のような問題点を解決するための第２
の従来例として、図２３に特開平３−２３２２００号公
報に開示されている半導体記憶装置の要部回路図を示
す。
【００２５】図２３において、メモリセルアレイ部２０
１は、複数のメモリセルＭＣが接続された対をなす第１
および第２のビット線ＤＬ１、／ＤＬ１、トランジスタ
Ｑ１を介して伝達されたプリチャージ制御信号φP に従
ってビット線ＤＬ１、／ＤＬ１を所定のレベルにプリチ
ャージするプリチャージ回路２１１、ならびに制御信号
φC によりオン／オフしプリチャージ制御信号φP をプ
リチャージ回路２１１へ伝達するトランジスタＱ１をそ
れぞれ備えた複数の通常のメモリセル列と、冗長用のメ
モリセル列（図示せず）とを含んで構成されている。
【００２６】冗長デコーダ回路２０３は、メモリセルア
レイ部２０１の通常のメモリセル列に不良部分があると
き、この不良部分のメモリセル列のアドレスを設定する
置換アドレスプログラム回路２３１を備え、外部からの
Ｙアドレス信号が不良部分のアドレスを指定したとき、
この不良部分があるメモリセル列と冗長用のメモリセル
列とを置換するための信号（Ａ１、／ＹＳＷR ）を出力
する構成となっている。すなわち、置換アドレスを設定
する各ヒューズ（Ｆ１、Ｆ２、…）の一端から置換アド
レスを検出するための信号を取出す構成となっている。
【００２７】置換アドレス検出制御回路２０７は、複数
の論理回路２７１を備え、プリチャージ制御信号φP が
活性化レベルとなっているプリチャージ時に、アクティ
ブ信号φA1により置換アドレスプログラム回路２３１に
より設定された置換アドレスを検出して出力し、プリチ
ャージ制御信号φP が非活性化レベルのアクティブ時に
は、アクティブ信号φA1により外部からのＹアドレス信
号を出力する。
【００２８】Ｙデコーダ回路２０２は、置換アドレス検
出制御回路２０７の出力アドレス信号を入力して、これ
をデコードするデコード部２２１と、制御部２２２とを
備え、プリチャージー制御信号φP が活性化レベルのと
き置換アドレスと対応するメモリセルアレイ部２０１の
通常のメモリセル列のトランジスタＱ１をオフにする制
御信号φCCを発生する機能を持つ。
【００２９】プリチャージ制御信号φP が“Ｈ”レベル
であるプリチャージ時に、置換アドレスと対応するＹデ
コーダ回路２０２のデコード部２２１の出力、すなわち
制御信号φC は“Ｌ”レベルとなり、不良部分のある通
常のメモリセル列のトランジスタＱ１はオフとなるの
で、このメモリセル列のビット線ＤＬ１、／ＤＬ１はプ
リチャージされない。
【００３０】つまり、たとえばワード線ＷＬとビット線
ＤＬ１とが短絡していても、プリチャージ回路からワー
ド線へのリーク電流が流れないので、消費電流が増大す
るのを防止することができる構成となっている。
【００３１】
【発明が解決しようとする課題】以上述べたように、従
来の半導体記憶装置においては、ビット線とワード線間
に短絡不良がある場合以下に述べるような問題点があっ
た。
【００３２】第１には、第１の従来例において示したよ
うに、待機動作中にビット線対のプリチャージ動作が行
なわれると、短絡しているビット線からワード線を介し
てリーク電流が発生し、半導体記憶装置の消費電流が増
大してしまうという点である。
【００３３】第２には、上記問題点に対して対策を取っ
た第２の従来例においても、上記問題点を解決するため
には、列選択回路（Ｙデコーダ）からビット線対によっ
て構成されるメモリセル列に対して、入出力線とセンス
アンプとの接続を制御する列選択信号を伝達する配線、
およびプリチャージ回路へのプリチャージ制御信号φ P
の伝達を遮断するトランジスタＱ１を制御する信号φCC
を伝達する配線を各メモリセル列に対して配置すること
が必要で、集積度の向上した半導体記憶装置において
は、配線のレイアウトが困難になるという問題点を有し
ていた。
【００３４】第３には、動作不良には至らないものの待
機動作中の消費電力を増加させるような微小リークパス
が存在する場合、この微小リークパスを有するメモリセ
ル列等を検出する有効なテスト方法が存在しないという
点である。
【００３５】したがって、本発明は、上記のような問題
点を解決するためになさえたもので、ビット線とワード
線の短絡故障があった場合、リーク電流が流れる経路を
遮断できる回路構成を有する半導体記憶装置を提供する
ことである。
【００３６】この発明の他の目的は、メモリセル等が微
細化された場合においても、余分な配線を増加させるこ
となく、冗長回路を構成することが可能でレイアウト面
積の縮小に有利な半導体記憶装置を提供することであ
る。
【００３７】この発明のさらに他の目的は、製造工程中
において、短絡不良等が生じた場合でも、待機動作中の
消費電流の増大が発生する確率を低減した半導体記憶装
置を提供することである。
【００３８】この発明のさらに他の目的は、微小リーク
パスの存在するメモリセル列等を容易に検出できる動作
テストが可能で、このような微小リークパスの存在する
メモリセル列等を冗長回路で置換することで、待機動作
中の消費電力を低減することが可能な半導体記憶装置を
提供することである。
【００３９】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、複数のワード線、複数のワード線に交差する
複数のビット線対およびそれらのワード線とビット線対
とに接続された複数のメモリセルを含むメモリセルアレ
イと、ビット線対のプリチャージ電位を供給するプリチ
ャージ電位供給配線と、ビット線対に応じて存在し、外
部からのアドレス信号に応じて、対応するビット線対を
選択する列選択信号を出力する列選択手段とを備え、各
列選択手段は、ビット線対の不良ビットの有無に応じ
て、待機期間中の列選択信号を第１および第２の電位レ
ベルのいずれか一方とする待機状態設定手段を含み、ビ
ット線対に応じて存在し、ビット線対とプリチャージ電
源との接続を、列選択信号が前記第１の電位レベルの場
合外部からのビット線イコライズ信号に応じて開閉し、
第２の電位レベルの場合非導通状態とする、ビット線イ
コライズ手段とをさらに備える。
【００４０】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、列選択手段
は、ビット線対中の不良ビットの有無を不揮発的に記憶
する不良アドレス記憶手段をさらに含み、待機状態設定
手段は、不良アドレス記憶手段の記憶情報に応じて、待
機期間中の列選択信号レベルを決定する。
【００４１】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、ビット線イコ
ライズ手段は、ビット線対間に直列に接続され、ゲート
に共通にビット線イコライズ信号を受ける第１および第
２のＭＯＳＦＥＴと、第１および第２のＭＯＳＦＥＴの
接続点とプリチャージ電位供給配線との間に接続し、ゲ
ートに列選択信号を受ける第３のＭＯＳＦＥＴとを含
む。
【００４２】請求項４記載の半導体記憶装置は、複数の
ワード線、複数のワード線に交差する複数のビット線対
およびそれらのワード線とビット線対とに接続された複
数のメモリセルを含むメモリセルアレイと、ビット線対
のプリチャージ電位を供給するプリチャージ電位供給配
線と、ビット線対に対して並行に配置され、ビット線対
の組ごとに少なくとも１つ存在して、電源電位を供給す
る電源配線と、電源配線ごとに存在し、対応する前記ビ
ット線対中の不良ビットの有無に応じて供給電位を第１
の電位および第２の電位のいずれか一方とする電源配線
電位設定手段と、ビット線対に応じて存在し、ビット線
対とプリチャージ電源との接続を、電源配線電位が第１
の電位の場合外部からのビット線イコライズ信号に応じ
て開閉し、第２の電位レベルの場合非導通状態とするビ
ット線イコライズ手段とをさらに備える。
【００４３】請求項５に記載の半導体記憶装置は、請求
項４記載の半導体記憶装置の構成において、ビット線対
の組は、２対のビット線対からなる。
【００４４】請求項６記載の半導体記憶装置は、請求項
４または５記載の半導体記憶装置の構成に加えて、電源
配線電位設定手段は、ビット線対の組における不良ビッ
トの有無を不揮発的に記憶する不良アドレス記憶手段
と、不良アドレス記憶手段の記憶情報に応じて、第１の
電源配線電位を第１および第２の電位のいずれか一方と
する駆動手段とを含む。
【００４５】請求項７記載の半導体記憶装置は、請求項
４または５記載の半導体記憶装置に加えて、ビット線イ
コライズ手段は、ビット線対間に直列に接続され、ゲー
トに共通にビット線イコライズ信号を受ける第１および
第２のＭＯＳＦＥＴと、第１および第２のＭＯＳＦＥＴ
の接続ノードとプリチャージ電位供給配線との間に接続
し、ゲートが前記電源配線と接続する第３のＭＯＳＦＥ
Ｔとを含む。
【００４６】請求項８に記載の半導体記憶装置は、請求
項１または４記載の半導体記憶装置の構成に加えて、行
デコーダ活性化信号の活性化時に活性化され、行アドレ
ス信号に従ってワード線を選択する行選択手段と、ビッ
ト線対に応じて配置され、センスアンプ活性化信号の活
性化時に活性化されて、選択されたワード線に接続され
たメモリセルのデータに応じてビット線対の電位差を増
幅するセンスアンプと、外部制御信号に応じて、ビット
線イコライズ信号、行デコーダ活性化信号およびセンス
アンプ活性化信号を出力する制御手段とを備え、制御手
段は、外部制御信号に応じて、テストモードが指定され
ている期間は、指定されていない期間よりも、ビット線
イコライズ信号を不活性としてビット線対とプリチャー
ジ電源との接続を遮断状態とした後、行デコーダ活性化
信号およびセンスアンプ活性化信号を活性とするまでの
遅延時間を大きくする。
【００４７】請求項９に記載の半導体記憶装置は、複数
のワード線、複数のワード線に交差する複数のビット線
対およびそれらのワード線とビット線対とに接続された
複数のメモリセルを含むメモリセルアレイと、ビット線
対に対して並行に配置され、ビット線対の組ごとに少な
くとも１つ存在して、第１の電源電位を供給する第１の
電源配線と、第１の電源配線と対をないして並行に配置
され、第２の電源電位を供給する第２の電源配線と、ビ
ット線対に応じて存在し、外部からのアドレス信号に応
じて対応するビット線対を選択する列選択信号を出力す
る、第１および第２の電源電位により駆動される列選択
手段と、列選択信号に応じて、ビット線対と外部へビッ
ト線対電位を伝達する入出力データ線との接続を開閉す
るスイッチ手段と、ビット線対に並行に配置され、列選
択手段と前記スイッチ手段を接続する列選択信号配線と
を備え、第１の電源配線と列選択信号配線との距離が第
２の電源配線と列選択信号配線との距離よりも大きい。
【００４８】請求項１０記載の半導体記憶装置は、複数
のワード線、複数のワード線に交差する複数のビット線
対およびそれらのワード線とビット線対とに接続された
複数のメモリセルを含むメモリセルアレイと、行アドレ
ス信号に従って、ワード線を選択する行選択手段と、ビ
ット線対に対して並行に配置され、ビット線対の組ごと
に少なくとも１つ存在して電源電位を供給する電源配線
と、電源配線に応じて配置される電位制御手段と、ビッ
ト線対に応じて配置され、センスアンプ活性化信号の活
性化に応じて電源配線から電位が供給され、選択された
ワード線に接続されたメモリセルのデータに応じて、ビ
ット線対の電位差を増幅するセンスアンプとを備え、電
位制御手段は、テストモード信号が活性の場合、センス
アンプ活性化信号の活性化後、所定の期間電源配線を電
気的にフローティング状態とする分離手段を含む。
【００４９】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成に加えて、ビット線
対のプリチャージ電位を供給するプリチャージ電位供給
配線と、ビット線対に応じて存在し、ビット線対とプリ
チャージ電源との接続を、電源配線の電位が第１の電位
の場合ビット線イコライズ信号に応じて開閉し、第２の
電位レベルの場合遮断状態とするビット線イコライズ手
段とをさらに備え、電位制御手段は、テストモード信号
の不活性期間、対応するビット線対の組における不良ビ
ットの有無に応じて、供給する電源電位を第１および第
２の電位の一方とする配線電位設定手段をさらに含む。
【００５０】請求項１２記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置の構成に加えて、列デコー
ダ活性化信号の活性化時に活性化され、列アドレス信号
に従って選択されたビット線対の組に対して、第１の電
位の列選択信号を出力する列選択手段と、ビット線対と
並行に配置され、列選択信号を伝達する列選択配線と、
テストモード信号の活性化時には、列デコーダ活性化信
号を不活性とする制御手段とをさらに備える。
【００５１】請求項１３記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置の構成に加えて、行選択手
段は、行デコーダ活性化信号の活性化時に活性化され、
外部制御信号に応じて、テストモード信号、ビット線イ
コライズ信号、行デコーダ活性化信号およびセンスアン
プ活性化信号を出力する制御手段をさらに備え、制御手
段は、テストモード信号が活性である期間は、不活性で
ある期間よりも、ビット線イコライズ信号を不活性とし
てビット線対とプリチャージ電源との接続を遮断状態と
した後、行デコーダ活性化信号およびセンスアンプ活性
化信号を活性とするまでの遅延時間を大きくする。
【００５２】請求項１記載の半導体記憶装置において
は、待機期間中はビット線対に不良ビットがある場合、
列選択信号が第２の電位レベルとなってビット線対とプ
リチャージ電位供給配線との接続を遮断する。
【００５３】請求項２記載の半導体記憶装置において
は、ビット線対中の不良ビットの有無が不揮発的に不良
アドレス記憶手段に記憶され、それに基づいて待機期間
中の列選択信号レベルが決定され、不良ビット存在する
場合プリチャージ電位供給配線とビット線対の接続が遮
断される。
【００５４】請求項３記載の半導体記憶装置において
は、ビット線イコライズ手段に含まれる第３のＭＯＳＦ
ＥＴは、待機期間中は列選択信号レベルに応じて遮断状
態となり、プリチャージ電位供給配線とビット線対との
接続を遮断する。
【００５５】請求項４記載の半導体記憶装置において
は、ビット線対にビット不良が存在する場合、待機期間
中において、プリチャージ電位供給配線とビット線対と
の接続がビット線イコライズ手段により遮断される。
【００５６】請求項５記載の半導体記憶装置において
は、第１の電源配線は、２対のビット線対ごとに存在す
る。
【００５７】請求項６記載の半導体記憶装置は、ビット
線対の組における不良ビットの有無を不良アドレス記憶
手段が不揮発的に記憶し、その記憶情報に応じて待機期
間中においてはプリチャージ電位供給配線とビット線対
との接続が遮断される。
【００５８】請求項７記載の半導体記憶装置において
は、ビット線イコライズ手段中の第３のＭＯＳＦＥＴに
より、待機期間中においてプリチャージ電位供給配線と
ビット線対との接続が遮断される。
【００５９】請求項８記載の半導体記憶装置において
は、テストモード期間中は、ビット線対とプリチャージ
電源との接続が遮断された後、センスアンプが活性化し
てメモリセル中のデータを増幅するまでの時間が長くな
るため、ビット線対にリークパスが存在するとセンスア
ンプ動作時のビット線対電位が低下する。
【００６０】請求項９記載の半導体記憶装置において
は、第１の電源配線と列選択信号配線との距離が第２の
電源配線と列選択信号配線との距離よりも大きいため、
配線間の短絡故障が起こる確率は第１電源配線および列
選択信号配線間のほうが第２電源配線および列選択信号
配線間よりも小さい。
【００６１】請求項１０記載の半導体記憶装置において
は、テストモード期間中は、電源配線が電気的にフロー
ティング状態となるため、電源配線にリークパスが存在
するとセンスアンプに供給される電源電位が低下する。
【００６２】請求項１１記載の半導体記憶装置は、対応
するビット線対の組における不良ビットの有無に応じて
電源配線の電位レベルが固定されるため、ビット線対の
プリチャージ電源との接続が遮断される。
【００６３】請求項１２記載の半導体記憶装置は、テス
トモード期間中は列デコーダ活性化信号が不活性となる
ため、列選択配線の電位レベルは“Ｌ”レベルとなって
いる。
【００６４】請求項１３記載の半導体記憶装置において
は、テストモード期間中は、ビット線対とプリチャージ
電源との接続が遮断された後、センスアンプが選択され
たメモリセル中のデータを増幅するまでの時間が長くな
るので、センスアンプが増幅動作を開始するまでにビッ
ト線対の電位レベルが低下する。
【００６５】
【発明の実施の形態】
［実施の形態１］図１は本発明の実施の形態１の半導体
記憶装置１００の構成を示す要部回路図である。
【００６６】図１においては、簡単のために、入出力ピ
ンが２本ずつあり、それぞれに対してメモリセルが対応
しており、２つのメモリセルアレイで列デコーダを共有
する場合を示している。図中、図１９の第１の従来例と
同一部分には同一符号を付して説明は省略する。
【００６７】第１の従来例と異なる点は以下の点であ
る。第１には、メモリセルアレイ制御部２および１３４
において、イコライズ信号φE によってゲート電位が制
御されるＮ型ＭＯＳトランジスタ２３および２４と２６
および２７、１１８および１１９、１２１および１２２
の接続点とプリチャージ電位供給配線５０および１５０
との間にＰ型ＭＯＳトランジスタ３１、３２、１２６、
１２７がそれぞれ接続される構成となっている点であ
る。
【００６８】第２には、上記Ｐ型ＭＯＳトランジスタ３
１、３２、１２６、１２７のゲートは、列選択線Ｙ０お
よびＹ１と接続し、これらのトランジスタの開閉が列選
択信号ＣＳＬ０およびＣＳＬ１によって制御される構成
となっている点である。
【００６９】第３には、列デコーダ１中において、ヒュ
ーズ素子９、１０、１１および１２により、待機期間中
の列選択信号ＣＳＬ０およびＣＳＬ１の信号レベルが設
定可能な構成となっている点である。
【００７０】図２は、図１中のアドレスバッファ回路８
の１ビット分についてその構成の一例を示す回路図であ
る。
【００７１】図２を参照して、アドレス信号Ａ［ｎ］は
インバータ３５に入力する。行アドレスラッチ信号φR
により制御されるＭＯＳトランジスタ４６を介して、イ
ンバータ３５の出力が、インバータ３６および３７で構
成されるラッチ回路と接続する。インバータ３６および
３７から構成されるラッチ回路の出力は、行アドレス活
性化信号φarにより制御される、ＮＡＮＤ回路４８およ
び４９ならびにインバータ３９および４０より構成され
る論理ゲート回路に入力し、内部行アドレス信号ＲＡ
［ｎ］、／ＲＡ［ｎ］として出力される。
【００７２】一方、インバータ３５の出力は、列アドレ
スラッチ信号φC により制御されるＭＯＳトランジスタ
４７を介して、列アドレス活性化信号により制御される
ＮＡＮＤ回路５０およびインバータ４１からなるラッチ
回路と接続している。このラッチ回路のラッチ信号は、
列アドレス活性化信号φacが“Ｈ”レベルとなること
で、ＮＡＮＤ回路５１およびインバータ４２、４３、４
４および４５からなる論理ゲート回路から内部列アドレ
ス信号ＣＡ［ｎ］、／ＣＡ［ｎ］として出力される。
【００７３】図３は、図１中のφ２、／φ２の発生回路
を示す回路図である。図３の回路図および図４のタイミ
ングチャートを参照して次に動作について説明する。
【００７４】イコライズ信号φE 、行アドレスラッチ信
号φR 、列アドレスラッチ信号φC、行アドレス活性化
信号φar、列アドレス活性化信号φacの動作は従来例と
同様である。
【００７５】まず、ビット線ＢＬ０ａとワード線ＷＬ０
ａに短絡故障がない場合について説明する。
【００７６】この場合、図３のヒューズ６０は切断しな
い。すると、トランジスタ５９のチャネル抵抗は高く設
定してあるので、ノードＮ１の電位が高くなる。したが
って、トランジスタ５６、５８が導通し、トランジスタ
５５、５７が非導通になるので、信号／φ２はφ２と同
様／ＲＡＳ信号の反転波形になる。
【００７７】したがって、図１の列デコーダ１のＮＡＮ
Ｄゲート１４の入力端子Ｎ２は、信号／ＲＡＳが“Ｈ”
の期間中は“Ｌ”レベルである。つまり、列選択線Ｙ０
は、インバータ１７の出力の列選択信号ＣＳＬ０を受け
て、“Ｌ”レベルである。
【００７８】信号／ＲＡＳが“Ｌ”レベルになって、時
刻ｔ３に列アドレス活性化信号φacが“Ｈ”レベルにな
ると、入力アドレスがＡ［０］＝０、Ａ［１］＝０のと
き、列選択線Ｙ０が“Ｈ”レベルとなり、ビット線対Ｂ
Ｌ０ａ、／ＢＬ０ａを入出力線／Ｉ／Ｏ、Ｉ／Ｏに接続
する。
【００７９】差動増幅器５は、Ｉ／Ｏ線対の電位差を増
幅して読出データを出力ピンＤout［０］に出力する。
【００８０】次に、ビット線ＢＬ０ａとワード線ＷＬ０
ａに短絡故障があり、ビット線ＢＬ１ａ〜ＢＬ３ａ、ビ
ット線／ＢＬ１ａ〜／ＢＬ３ａとワード線ＷＬ０ａに短
絡故障がない場合について説明する。
【００８１】この場合、図３のヒューズ６０を切断す
る。するとノードＮ１はトランジスタ５９によって
“Ｌ”レベルに放電される。したがって、トランジスタ
５５、５７が導通し、トランジスタ５６、５８が非導通
となり、信号φ２は／ＲＡＳ信号の反転波形となり、信
号／φ２は／ＲＡＳ信号と同じ波形になる。
【００８２】短絡故障があるビット線ＢＬ０ａ、／ＢＬ
０ａを選択する列選択線Ｙ０を駆動する列デコーダのヒ
ューズ素子１２を切断して、ノードＮ２を／φ２の電位
にする。短絡故障のないビット線ＢＬ１ａ〜ＢＬ３ａ、
／ＢＬ１ａ〜／ＢＬ３ａを選択する列選択線Ｙ１〜Ｙ３
を駆動する列デコーダのヒューズ素子９を切断して、ノ
ードＮ３をφ２の電位にする。
【００８３】行ストローブ信号／ＲＡＳ＝“Ｈ”レベル
のとき、信号φ２は“Ｌ”レベルであるので、列選択線
Ｙ１〜Ｙ３は第１の従来例と同様に“Ｌ”レベルであ
る。
【００８４】また、列アドレス活性化信号φac＝“Ｌ”
レベルであるので、内部アドレス信号／ＣＡ［ｎ］、Ｃ
Ａ［ｎ］は“Ｈ”レベルである。一方／φ２は“Ｈ”レ
ベルである。したがって、列選択線Ｙ０は“Ｈ”レベル
となる。つまり、ＰチャネルＭＯＳトランジスタ３２が
非導通となるのでビット線ＢＬ０ａとワード線ＷＬ０ａ
に短絡故障があった場合にも、ＶCC／２電位を供給する
配線５０からワード線ＷＬ０ａへのリーク電流が流れな
い。
【００８５】行ストローブ信号／ＲＡＳが“Ｌ”レベル
となって、時刻ｔ３に列アドレス活性化信号φacが
“Ｈ”レベルになると、入力アドレスが、たとえばＡ
［０］＝１、Ａ［１］＝０のとき、信号φ２＝“Ｈ”、
ＣＡ［０］＝“Ｈ”、／ＣＡ［１］＝“Ｈ”なので、列
選択線Ｙ１が“Ｈ”レベルとなり、ビット線ＢＬ１ａ、
／ＢＬ１ａが入出力線Ｉ／Ｏ、／Ｉ／Ｏに接続される。
【００８６】一方、短絡故障のあるビット線ＢＬ０ａ、
／ＢＬ０ａを選択する列選択線Ｙ０を駆動するＮＡＮＤ
ゲート１４には、信号／φ２が接続されているものの信
号／φ２は“Ｌ”レベルなので、列選択線Ｙ０は“Ｌ”
レベルのままである。
【００８７】したがって、短絡故障したビット線ＢＬ
０、／ＢＬ０は入出力線Ｉ／Ｏ、／Ｉ／Ｏから切離され
ている。つまり、列選択線Ｙ１によって選択されたビッ
ト線ＢＬ１ａ、／ＢＬ１ａのデータは短絡故障したビッ
ト線ＢＬ０ａ、／ＢＬ０ａと干渉することなく入出力線
Ｉ／Ｏ、／Ｉ／Ｏに読出される。
【００８８】差動増幅器５は入出力線対Ｉ／Ｏ、／Ｉ／
Ｏの電位差を増幅して読出し、データを出力ピンＤout
［０］に出力する。
【００８９】なお、以上は読出動作について説明した
が、書込動作において、書込回路６を介して入力ピンＤ
in［０］からのデータを入力する場合も同様に、正常ビ
ット線対と短絡故障したビット線対を干渉なく動作させ
ることが可能である。
【００９０】したがって、この発明によれば、ビット線
とワード線に短絡故障があった場合にも行ストローブ信
号／ＲＡＳが“Ｈ”レベルの期間（スタンバイ状態）に
リーク電流が流れない。したがって、スタンバイ状態の
消費電流が規格値をオーバして不良品となることを防止
することができる。
【００９１】［実施の形態２］図１の実施の形態１で
は、不良ビット線とイコライズ電位ＶCC／２を供給する
配線との間の経路を遮断するために挿入したトランジス
タ３１、３２、１２６および１２７のゲートを、列選択
信号Ｙi （ｉ＝０、１）によって制御する構成とした。
しかし、図５に示した実施の形態２においては、アレイ
状の電源配線によって制御する構成としている。
【００９２】図５は、本発明の実施の形態２の半導体記
憶装置１００の構成を示す回路図である。図中、第１の
従来例と同一部分には同一符号を付して説明は省略す
る。
【００９３】実施の形態２が実施の形態１と異なってい
るのは以下の点である。すなわち、第１には、イコライ
ズ信号φE によってゲート電位が制御されるＮ型ＭＯＳ
トランジスタ２３および２４等の接続ノードとプリチャ
ージ電位供給配線５０等との間にはＮチャネルＭＯＳト
ランジスタ３１等が配置される構成となっている点であ
る。
【００９４】第２には、上記ＮチャネルＭＯＳトランジ
スタ３１等のゲートと、電源電位を供給する配線ＰＶ０
とが接続される構成となっている点である。
【００９５】第３には、電源電位供給配線ＰＶ０の電位
がヒューズ素子２６０によって設定される構成となって
いる点である。
【００９６】図６は、図５中のセンスアンプ３３、３
４、１３２および１３３の構成の一例を示す回路図であ
る。図６においてセンスアンプＳＡは、ＰチャネルＭＯ
ＳＦＥＴ２６２〜２６４およびＮチャネルＭＯＳＦＥＴ
２６５〜２６７を含む。電源電位供給配線ＰＶi と、Ｐ
チャネルＭＯＳトランジスタ２６３および２６４との接
続は、ゲート電位がセンスアンプ活性化信号φpeで制御
されるＰチャネルＭＯＳＦＥＴを介して行なわれる。接
地電位供給配線ＰＳi とＮチャネルＭＯＳトランジスタ
２６６および２６７との接続は、ゲート電位がセンスア
ンプ活性化信号φ neにより制御されるＮチャネルＭＯＳ
トランジスタ２６５を介して行なわれる。
【００９７】図５において、列選択線Ｙ０とＹ１の間
に、電源電位を供給する配線ＰＶ０と接地電位を供給す
る配線ＰＳ０が配置されている。図５のトランジスタ２
３６のチャネル抵抗を大きく設定しているので、ヒュー
ズ２６０を切らない場合、ノードＮ１は“Ｌ”レベルに
なる。
【００９８】したがって、配線ＰＳ０はセンスアンプ３
３、３４、１３２および１３３に接地電位を供給し、配
線ＰＶ０はセンスアンプ３３、３４、１３２および１３
３に電源電位を供給する。
【００９９】ビット線ＢＬ０ａとワード線ＷＬ０ａに短
絡故障がある場合について、以下に説明する。
【０１００】この場合、ヒューズ２６０を切断する。す
るとノードＮ１はトランジスタ２３６によってＶCCに充
電されるので、インバータ２４０によって配線ＰＶ０は
接地電位に放電される。したがって、トランジスタ３２
のゲート電位“Ｌ”レベルになるので、トランジスタ３
２は非導通となる。つまり、ＶCC／２電位を供給する配
線５０からビット線ＢＬ０ａとワード線ＷＬ０ａの短絡
故障を介したワード線ＷＬ０ａへのリーク電流は遮断さ
れる。
【０１０１】ビット線とワード線間に短絡故障がない場
合、ヒューズ２６０はそのままの状態にする。この場
合、前述のようにセンスアンプ２４６〜２４９には配線
ＰＶ０、ＰＳ０を介して電源電圧と接地電圧が供給され
る。アドレスバッファ回路８は、図２２に示される従来
のアドレスバッファ８と同一の構成である。
【０１０２】次に動作について図２２のタイミングチャ
ートを用いて説明する。時刻ｔ１以前は、行ストローブ
信号／ＲＡＳは“Ｈ”レベルであり、半導体記憶装置１
００は待機状態である。このとき、イコライズ信号φE
が“Ｈ”レベルであるので、トランジスタ２５〜２８、
１１８〜１２３が導通する。配線ＰＶ０は電源電圧なの
で、トランジスタ３１、３２、１２６、１２７が導通す
る。したがって、ビット線ＢＬ０ａ、ＢＬ１ａ、ＢＬ０
ｂ、ＢＬ１ｂ、／ＢＬ０ａ、／ＢＬ１ａ、／ＢＬ０ｂお
よび／ＢＬ１ｂはＶCC／２に充電される。
【０１０３】時刻ｔ１に行ストローブ信号／ＲＡＳが
“Ｌ”レベルになると、時刻ｔ２において信号φR が
“Ｌ”レベルになるので、アドレスピンＡ［０］、Ａ
［１］に入力された行アドレスが図２０のインバータ８
３、８４で構成されたラッチ回路に保持される。
【０１０４】また、時刻ｔ２に信号φarが“Ｈ”レベル
となるので、内部行アドレス信号ＲＡ［ｎ］、／ＲＡ
［ｎ］が出力される。内部行アドレス信号ＲＡ［ｎ］、
／ＲＡ［ｎ］（ｎ＝０、１）に従って、入力行アドレス
がＡ［０］＝０、Ａ［１］＝０のときは、ワード線ＷＬ
０ａを“Ｈ”レベルにする。すると、メモリセル３８に
保持されたデータがビット線ＢＬ０に読出される。セン
スアンプ３４は、配線ＰＶ０によって電源電圧が、配線
ＰＳ０によって接地電圧が供給されているので、センス
アンプ活性化信号φpeが“Ｌ”レベルとなり、センスア
ンプ活性化信号φ neが“Ｈ”レベルとなると、ビット線
に読出されたデータを増幅する。
【０１０５】時刻ｔ４において列ストローブ信号／ＣＡ
Ｓが“Ｌ”レベルになると、時刻ｔ５に列アドレスラッ
チ信号φC が“Ｌ”レベルになるので、アドレスピンＡ
［０］、Ａ［１］に入力された列アドレスが８８、８９
で構成されたラッチ回路に保持される。
【０１０６】また、時刻ｔ３に列アドレス活性化信号φ
acが“Ｈ”レベルとなるので、内部列アドレス信号ＣＡ
［ｎ］、／ＣＡ［ｎ］が出力される。
【０１０７】列デコーダ１は、内部列アドレス信号ＣＡ
［ｎ］、／ＣＡ［ｎ］（ｎ＝０、１）に従って、入力列
アドレスがＡ［０］＝０、Ａ［１］＝０のとき、列選択
線Ｙ０を“Ｈ”レベルにする。
【０１０８】したがって、トランジスタ２１、２２が導
通し、入出力線Ｉ／Ｏ、／Ｉ／Ｏにビット線ＢＬ０ａ、
／ＢＬ０ａのデータが読出される。差動増幅器５は入出
力線対の電位差を増幅して出力ピンＤout ［０］にデー
タを出力する。
【０１０９】なお、上記の説明では、ＮチャネルＭＯＳ
トランジスタ３１、３２、１２６および１２７のゲート
電位を電源配線ＰＶ０により制御する構成としたが、こ
れらをＰチャネルＭＯＳトランジスタとし、接地配線Ｐ
Ｓ０で制御する構成とすることも可能である。
【０１１０】以上のように、センスアンプに電源電圧な
いし接地電圧を供給する配線を用いて、不良ビット線と
イコライズ電位にＶCC／２を供給する配線との間の経路
を遮断するために挿入したトランジスタのゲート電位を
制御する構成とすることによって、ビット線とワード線
との短絡故障によるリーク電流を防止することができ
る。
【０１１１】［実施の形態３］図１の半導体記憶装置１
００において列デコーダ１は、メモリセルブロック３と
１３５の両方の選択に使用しているので、列選択線Ｙ０
〜Ｙ３は、メモリセルアレイ３の上を通過する。
【０１１２】図７および図８に、メモリセルアレイ３上
の列選択線Ｙ０〜Ｙ３および電源配線ＶCCと接地配線Ｖ
SSのレイアウトの例を示す。図７においては、列選択線
Ｙの間隔を一定にして、電源配線ＶCCを接地配線ＶSSよ
りも細くすることによって、電源配線ＶCCと列選択線Ｙ
との間隔を接地配線ＶSSと列選択線Ｙとの間隔よりも大
きくしている。
【０１１３】一方、図８においては、電源配線ＶCCと接
地配線ＶSSの太さを同じにして、列選択線Ｙの位置をず
らすことにより、電源配線ＶCCと列選択線Ｙとの間隔を
接地配線ＶSSと列選択線Ｙとの間隔よりも大きくしてい
る。
【０１１４】図７および図８においては、列選択線Ｙの
間に電源配線ＶCCと接地配線ＶSSを配置している。行ス
トローブ信号／ＲＡＳが“Ｈ”レベルの待機時において
は、列選択線Ｙの電位は“Ｌ”レベルであるので、列選
択線Ｙと接地配線ＶSSの間に製造工程中におけるパーテ
ィクル等によって発生する短絡故障があっても、待機時
において両者の間にリーク電流は流れない。これに対
し、列選択線Ｙと電源配線ＶCCの間に短絡故障がある
と、待機時にリーク電流が流れることになる。したがっ
て、図７、図８のレイアウトでは、列選択線Ｙと電源配
線ＶCCとの距離を列選択線Ｙと接地配線ＶSSとの距離よ
りも大きくすることにより、上記短絡故障により待機期
間中においてリーク電流が発生する確率を低減すること
が可能である。
【０１１５】［実施の形態４］図９は、本発明の実施の
形態４の半導体記憶装置２００の構成を示す要部ブロッ
ク図である。
【０１１６】図９において、半導体記憶装置２００は、
外部制御信号入力端子を介して与えられる外部制御信号
／ＲＡＳ、／ＣＡＳ、／ＯＥおよび／ＷＥを受けて、内
部制御信号を発生する制御回路７と、メモリセルが行列
状に配列されるメモリセルアレイ３と、アドレス信号入
力端子を介して与えられる外部アドレス信号Ａ０〜Ａｉ
を受け、制御回路７の制御のもとに内部行アドレス信号
ＲＡ［０］，／ＲＡ［０］，…ＲＡ［ｊ］，／ＲＡ
［ｊ］および内部列アドレス信号ＣＡ［０］，／ＣＡ
［０］…ＣＡ［ｋ］，／ＣＡ［ｋ］を発生するアドレス
バッファ回路８と、制御回路７の制御のもとに活性化さ
れ、アドレスバッファ回路８から与えられる内部行アド
レス信号をデコードし、メモリセルアレイ３の行（ワー
ド線）を選択する行デコーダ１を含む。
【０１１７】制御回路７へ与えられる信号／ＷＥは、デ
ータ書込を指定するライトイネーブル信号である。ま
た、信号／ＯＥは、データ出力を指定する出力イネーブ
ル信号である。信号／ＲＡＳは、半導体記憶装置２００
の内部動作を開始させ、かつ内部動作の活性期間を決定
する行アドレスストローブ信号である。この信号／ＲＡ
Ｓの活性時、行デコーダ１とメモリセルアレイ３の行を
選択する動作に関連する回路は活性状態とされる。信号
／ＣＡＳは、列アドレスストローブ信号であり、メモリ
セルアレイ３における列を選択する回路を活性状態とす
る。
【０１１８】制御回路７は、さらに、外部制御信号に応
じて、行デコーダ活性化信号ＷＤＥ、列デコーダ活性化
信号ＣＤＥＳ、Ｎ型センスアンプ活性化信号φN 、Ｐ型
センスアンプ活性化信号／φP およびビット線イコライ
ズ信号ＢＬＥＱを発生する。
【０１１９】メモリセルアレイ３は、さらに、正規のメ
モリセルアレイ３ａと冗長メモリセル３ｂとを含み、後
に述べるように、正規のメモリセルアレイ３ａ中に欠陥
メモリセルが含まれている場合は、正規のメモリセルア
レイ中のメモリセル列が冗長メモリセルアレイ中のメモ
リセル列と置換される。
【０１２０】半導体記憶装置２００は、さらに、アドレ
スバッファ回路８からの内部列アドレス信号を受けて、
その変化を検出し、内部回路のプリチャージ動作等の開
始を指示するＡＴＤ信号を発生するアドレス遷移検出回
路４０と、ＡＴＤ信号により起動され、アドレスバッフ
ァ回路８からの内部列アドレス信号を受けて、指定され
た内部列アドレスが予め記憶された不良メモリセルを含
むメモリセル列のアドレスと一致するか否かを検出する
比較器４２〜４５と、比較器４２〜４５の比較結果に応
じて、活性化される冗長メモリセル列選択回路５２〜５
５と、列アドレス信号が、比較器４２〜４５に記憶され
ている不要アドレス列のいずれかと一致する場合に、正
規のメモリセルアレイ３ａに対する列デコーダ１の動作
を不活性とする内部制御信号ＮＣＥを出力する列デコー
ダ不活性化回路６０とを含む。
【０１２１】半導体記憶装置２００は、さらに、信号Ｃ
ＤＥＳおよびＮＣＥに応じて活性化され、アドレスバッ
ファ回路８からの内部列アドレス信号をデコードし、メ
モリセルアレイ３ａ中の列を選択する列選択信号を発生
する列デコーダ１を含む。列選択信号が伝達される列選
択線１本あたり、後に述べるように、たとえば２つの列
が１度に選択され、選択されている行とこの同時に選択
された２つの列の交点に属する２つのメモリセルから２
ビットのデータが同時に読出される。
【０１２２】半導体記憶装置２００は、さらに、メモリ
セルアレイ３中の選択された行に接続するメモリセルの
データを検知し増幅するセンスアンプと、列デコーダ回
路１からの列選択信号に応答して、メモリセルアレイ３
の選択された列を対応する内部データバスに接続するＩ
／Ｏ回路と、を含む。
【０１２３】図９においては、センスアンプとＩ／Ｏ回
路は、１つのブロック２で示す。図１０は、図９に示し
た半導体記憶装置２００における制御回路７とメモリセ
ルアレイ３の周辺回路部分をより概略的に示すブロック
図である。
【０１２４】制御回路７は、信号／ＲＡＳ、／ＣＡＳお
よび／ＷＥの他に、アドレス信号Ａ［０］、Ａ［１］お
よびＡ［２］を受ける。後に述べるように、これらの信
号の組合せにより所定のテストモードが指定されると、
制御回路７は、メモリセルアレイ部へ電源電位を供給す
る配線の電位レベルを制御する信号、すなわち配線電位
制御信号φL を出力する。
【０１２５】図１０に示したメモリセルアレイ部の構成
では、センスアンプ＋Ｉ／Ｏ回路２の両側にメモリセル
アレイ３が配置されるいわゆるシェアード型のメモリセ
ルアレイ配置となっている。列デコーダ回路１の配置さ
れる側と対向する側にテスト回路７０が配置され、テス
ト回路７０の動作は、信号φL により制御される構成と
なっている。
【０１２６】図１１は、図１０に示したメモリセルアレ
イ部、センスアンプ＋Ｉ／Ｏ回路２およびテスト回路７
０の構成をより詳細に示す回路図である。
【０１２７】図１１においては、列選択線ＣＳＬｉによ
り同時に選択されるビット線対ＢＬ［ｉ，１］，／ＢＬ
［ｉ，１］およびＢＬ［ｉ，２］，／ＢＬ［ｉ，２］
と、列選択線ＣＳＬｉ＋１により選択されるビット線対
ＢＬ［ｉ＋１，１］，／ＢＬ［ｉ＋１，１］およびＢＬ
［ｉ＋１，２］，／ＢＬ［ｉ＋１，２］に関する回路構
成が示されている。
【０１２８】各ビット線対に対応した回路構成はほぼ同
様であるので、以下ビット線対ＢＬ［ｉ，１］，／ＢＬ
［ｉ，１］部分について、まず説明する。
【０１２９】ビット線対ＢＬ［ｉ，１］，／ＢＬ［ｉ，
１］においては、メモリセルアレイ３中のメモリセルキ
ャパシタ３０２〜３０８が、それぞれＮチャネルＭＯＳ
トランジスタ３５２〜３５８を介して、対応するビット
線に接続されている。
【０１３０】ビット線対ＢＬ［ｉ，１］，／ＢＬ［ｉ，
１］に対応して設けられるセンスアンプ４００は、Ｎチ
ャネルＭＯＳトランジスタＮi1、Ｎi2およびＰチャネル
ＭＯＳトランジスタＰi1、Ｐi2を含む。ＮチャネルＭＯ
ＳトランジスタＮi1およびＮ i2のソースは、Ｎ型センス
アンプ活性化信号φN によって導通状態とされるＮ型セ
ンスアンプ駆動トランジスタ４０２および４１４を介し
て接地配線ＧＮＤと接続している。ＰチャネルＭＯＳト
ランジスタＰi1およびＰi2のソースは、Ｐ型センスアン
プ活性化信号φP によって導通状態とされるＰ型センス
アンプ駆動トランジスタ４０６および４１０を介して電
源電位Ｖccを供給する電源配線ＰＶ0 と接続している。
【０１３１】ＮチャネルＭＯＳトランジスタＮi1のドレ
イン、ＰチャネルＭＯＳトランジスタＰi1のドレイン、
ＮチャネルＭＯＳトランジスタＮi2のゲートおよびＰチ
ャネルＭＯＳトランジスタＰi2のゲートは、信号φSLに
より駆動されるＮチャネルＭＯＳトランジスタ４２２ま
たは信号φSRにより駆動されるＮチャネルＭＯＳトラン
ジスタ４４０を介して、ビット線ＢＬ［ｉ，１］と接続
する。
【０１３２】ＮチャネルＭＯＳトランジスタＮi2のドレ
イン、ＰチャネルＭＯＳトランジスタＰi2のドレイン、
ＮチャネルＭＯＳトランジスタＮi1のゲートおよびＰチ
ャネルＭＯＳトランジスタＰi1のゲートは、信号φSLに
より駆動されるＮチャネルＭＯＳトランジスタ４２４ま
たは信号φSRにより駆動されるＮチャネルＭＯＳトラン
ジスタ４４４を介して、ビット線／ＢＬ［ｉ，１］と接
続している。
【０１３３】したがって、センスアンプ４００は、信号
φSLが活性化すると、ビット線対ＢＬ［ｉ，１］および
／ＢＬ［ｉ，１］のうち、メモリセルトランジスタ３５
２および３５４の属する側と接続し、信号φSRが活性化
すると、メモリセルトランジスタ３５６および３５８の
属する側と接続することになる。
【０１３４】以下、センスアンプ４００の、Ｎチャネル
ＭＯＳトランジスタＮi2およびＰチャネルＭＯＳトラン
ジスタＰi2の接続するノードを入力ノードＩ１と呼び、
ＮチャネルＭＯＳトランジスタＮi1およびＰチャネルＭ
ＯＳトランジスタＰi1の接続するノードを入力ノードＩ
２と呼ぶことにする。
【０１３５】入力ノードＩ１およびＩ２は、ゲートにビ
ット線イコライズ信号ＢＬＥＱを受けるＮチャネルＭＯ
Ｓトランジスタ５０２を介して接続される。また、入力
ノードＩ１およびＩ２は、それらの間に直列に接続さ
れ、ともにゲートにビット線イコライズ信号ＢＬＥＱを
受けるＮチャネルＭＯＳトランジスタ５１０および５１
２ならびにトランジスタ５１０および５１２の接続点
と、ビット線プリチャージ電位供給配線ＶＢＬとの間に
接続されるＮチャネルＭＯＳトランジスタ５１４を介し
て、それぞれ配線ＶＢＬと接続している。
【０１３６】ＮチャネルＭＯＳトランジスタ５１４のゲ
ートは、実施の形態２と同様に電源供給配線ＢＶ０と接
続している。
【０１３７】したがって、電源配線ＰＶ0 の電位レベル
が“Ｈ”レベルである場合、信号ＢＬＥＱが“Ｈ”レベ
ルとなると、入力ノードＩ１およびＩ２は、Ｎチャネル
ＭＯＳトランジスタ５０２により短絡されるとともに、
トランジスタ５１０、５１２および５１４により配線Ｖ
ＢＬと接続されることで、プリチャージ電位にプリチャ
ージされる。
【０１３８】入力ノードＩ１およびＩ２は、さらに、列
選択信号ＣＳＬｉにより導通状態となるＮチャネルＭＯ
Ｓトランジスタ５１６および５１８を介して、それぞれ
データ入出力線Ｉ／Ｏ１，／Ｉ／Ｏ１と接続している。
つまり、列選択線ＣＬＳｉが“Ｈ”レベルとなること
で、ノードＩ１およびＩ２は、それぞれデータ入出力線
Ｉ／Ｏ１および／Ｉ／Ｏ１と接続される。
【０１３９】以上の構成は、他のビット線対ＢＬ［ｉ，
２］，／ＢＬ［ｉ，２］〜ＢＬ［ｉ＋１，２］，／ＢＬ
［ｉ＋１，２］についても同様であり、その説明は省略
する。
【０１４０】図１１に図示される４列のメモリセル列
は、２列ごとに列選択線ＣＳＬｉまたはＣＳＬｉ＋１に
よって選択される。列選択線の間に、電源線ＰＶ0 と接
地線ＧＮＤが交互に配置される。
【０１４１】テスト回路７０は、電源線ＰＶ0 の電位レ
ベルを制御する電位制御回路７０２を含む。
【０１４２】電位制御回路７０２は、ソースが電源電位
Ｖccと接続し、ゲートに信号φL を受けるＰチャネルＭ
ＯＳトランジスタ７０４と、トランジスタ７０４のドレ
インとドレインが接続し、ゲートに信号φL を受けるＮ
チャネルＭＯＳトランジスタ７０６と、トランジスタ７
０６のソースと接地電位ＶSSとの間に接続されるヒュー
ズ素子７０８と、電源電位ＶccとＮチャネルＭＯＳトラ
ンジスタ７０６のドレインとの間に接続され、ゲートが
電源配線ＰＶ0 と接続するＰチャネルＭＯＳトランジス
タ７１０とを含む。
【０１４３】以下、ＰチャネルＭＯＳトランジスタ７０
４および７１０のドレインならびにＮチャネルＭＯＳト
ランジスタ７０６のドレインが接続するノードをノード
Ｎ１と呼ぶことにする。
【０１４４】電位制御回路７０２は、さらに、電源電位
Ｖccと電源配線ＰＶ0 との間に接続され、ゲートがノー
ドＮ１と接続するＰチャネルＭＯＳトランジスタ７１２
と、ドレインが電源配線ＰＶ0 と接続し、ゲートがノー
ドＮ１と接続するＮチャネルＭＯＳトランジスタ７１４
と、トランジスタ７１４のドレインと接地電位ＶSSとの
間に接続され、ゲートに信号φL を受けるＮチャネルＭ
ＯＳトランジスタ７１６とを含む。
【０１４５】以下に説明するように、メモリセル列ＢＬ
［ｉ，１］，／ＢＬ［ｉ，１］〜ＢＬ［ｉ＋１，２］，
／ＢＬ［ｉ＋１，２］のいずれかに不良メモリセルが含
まれている場合は、実施の形態２と同様にヒューズ素子
７０８を切断することで、電源配線ＰＶ0 の電位レベル
が“Ｌ”レベル固定となって、プリチャージ電位供給配
線ＢＶＬとビット線対との接続が遮断されることで、プ
リチャージ電源から接地電位に至るリークパスが遮断さ
れる構成となっている。
【０１４６】実施の形態４の半導体記憶装置２００が、
実施の形態２の半導体記憶装置１００と異なる点は、以
下に説明するようにφL によって、電源配線ＰＶ0 の電
位レベルやインピーダンス状態を制御することが可能な
構成となっていることである。
【０１４７】以下に、テスト回路７０の動作についてさ
らに詳しく説明する。図１２は、テスト回路７０の動作
を説明するためのタイミングチャートである。
【０１４８】ｉ） ヒューズ素子７０８が溶断されてい
ない場合。 時刻ｔ１において電源が投入されると、信号φL は、
“Ｌ”レベルであるため、ＰチャネルＭＯＳトランジス
タ７０４と導通状態であって、ノードＮ１は“Ｈ”レベ
ルに充電される。後に説明するように、電源投入後所定
の時間経過した時刻ｔ２において、信号φL が“Ｈ”レ
ベルに変化すると、ＮチャネルＭＯＳトランジスタ７０
６が導通状態となり、ノードＮ１は放電されて、その電
位レベルは“Ｌ”レベルとなる。それに応じて、Ｐチャ
ネルＭＯＳトランジスタ７１２が導通状態となって、電
源配線ＰＶ0 の電位レベルは電源電位Ｖccまで引上げら
れる。
【０１４９】時刻ｔ３において信号／ＲＡＳが活性状態
（“Ｌ”レベル）に変化するのに応じて、制御回路７
は、所定の時間が経過する時刻ｔ４まで、信号φL を再
び“Ｌ”レベルへと変化させる。これに応じて、ノード
Ｎ１の電位レベルも、“Ｈ”レベルに変化するが、時刻
ｔ４において、信号φl が再び“Ｈ”レベルとなるのに
応じて、ノードＮ１の電位レベルも“Ｌ”レベルに引下
げられる。この間、電源配線ＰＶ0 の電位レベルはほと
んど変化することがない。
【０１５０】ここで、信号／ＲＡＳが時刻ｔ３において
“Ｌ”レベルとなった場合、時刻ｔ３〜時刻ｔ４の期間
において、信号φL が“Ｌ”レベルとなるのは、ノード
Ｎ１の電位レベルを確定するためにテスト回路７０に対
するリセット動作を行なう必要があるためである。
【０１５１】ｉｉ） ヒューズ素子７０８が溶断されて
いる場合。 この場合のノードＮ１および電源配線ＰＶ0 の電位レベ
ルは、図１２中点線で示されている。時刻ｔ１において
電源が投入されると、ノードＮ１の電位レベルは、
“Ｈ”レベルまで上昇する。時刻ｔ２において信号φL
が“Ｈ”レベルとなって、ＮチャネルＭＯＳトランジス
タ７０６が導通状態となっても、ノードＮ１を放電する
経路が存在しないため、ノードＮ１の電位レベルは
“Ｈ”レベルのままである。
【０１５２】したがってＮチャネルＭＯＳトランジスタ
７１４および７１６がともに導通状態となって、電源線
ＰＶ0 の電位が接地電位にまで引下げられる。すると、
トランジスタ７１０が導通状態となり、ノードＮ１の電
位レベルは“Ｈ”レベルを維持する。
【０１５３】したがって、電源線ＰＶ0 が接地電位とな
って、ＮチャネルＭＯＳトランジスタ５１４、５２４、
５３５および５４４が非導通状態となり、プリチャージ
電位供給配線ＶＢＬとビット線対との接続が遮断され
る。このため、仮にビット線とワード線との間に短絡故
障（以下、モードＳ１と呼ぶ）が存在する場合でも、待
機期間中のリーク電流が遮断される。
【０１５４】また、電源線ＰＶ0 と列選択線ＣＳＬは、
待機動作中はともに“Ｌ”レベルとなり、その電位差が
なくなるため、電源線ＰＶ0 と列選択線ＣＳＬとの間の
短絡故障（以下、モードＳ２と呼ぶ）が存在する場合で
も、リーク電流が抑制される。
【０１５５】以上の構成では、短絡故障があった場合メ
モリセル列を４列ごとに非活性化する構成となってい
る。非活性化した列は、図９に示したように、冗長メモ
リセルアレイ３ｂ中の予備のメモリセル列と置換えられ
る。この置換により、実施の形態４においても、短絡故
障のために動作不良が存在するメモリセル列の代わりに
冗長メモリセル列が活性化されることとなり、動作不良
が救済される。そればかりでなく、短絡故障の存在する
メモリセル列でのリーク電流パスが遮断されるため、待
機動作中のリーク電流の増加も抑制される。
【０１５６】しかしながら、上記モードＳ１またはモー
ドＳ２の短絡故障によるリーク電流が微小な場合、メモ
リセル列自体の動作には不良が生じず、したがって、通
常の動作テストでは、上記のような微小リーク電流が存
在しているメモリセル列を発見することができな場合が
ある。
【０１５７】このような場合でも、上記のようなリーク
電流の存在は、半導体記憶装置２００をバッテリ動作さ
せるような場合には深刻な問題となる。
【０１５８】図１１に示した実施の形態４の半導体記憶
装置１００では、上記のような微小リーク電流の存在す
るメモリセル列を、以下に説明するようなテストモード
における動作試験により発見することが可能である。
【０１５９】次に、そのテストモードの動作について説
明する。 （１） 電源線ＰＶ0 と列選択線ＣＳＬとの短絡故障モ
ードＳ２を検出するテストモード 図１４は、電源線ＰＶ0 と列選択線ＣＳＬとの間に微小
リーク電流を生じるような短絡故障モードＳ２を検出す
るためのテストモードを説明するタイミングチャートで
ある。
【０１６０】サイクル１において、通常の書込動作と同
様にして、テストしたいメモリセル列に対して“Ｈ”レ
ベルのデータを書込む。
【０１６１】サイクル２において、信号／ＲＡＳより
も、信号／ＣＡＳと信号／ＷＥを先に“Ｌ”レベルとす
るとともに（いわゆる、ＣＢＲモード）、パルス信号Ａ
［０］の電位を電源電位よりも３｜Ｖｔｈｐ｜以上高く
する（ここで、Ｖｔｈｐは、ＰチャネルＭＯＳトランジ
スタのしきい値電圧である）。さらに、アドレス信号Ａ
［１］を“Ｌ”レベル、アドレス信号Ａ［２］を“Ｈ”
レベルとする。これに応じて、信号／ＲＡＳが“Ｈ”レ
ベルとなるタイミングで、テストモード信号ＴＥＳＴ１
が“Ｈ”レベルになる。このテストモード信号ＴＥＳＴ
１が“Ｈ”レベルとなることにより、後述するように、
制御回路７はテストモードに対応した内部制御信号の出
力を行なう。
【０１６２】サイクル３で、サイクル１において“Ｈ”
レベルを書込んだメモリセルからデータの読出を行な
う。サイクル３においては、“Ｈ”レベルのデータをセ
ンスアンプが増幅した後、所定の時間経過後信号φL が
“Ｌ”レベルとなる。これに応じて、図１１中のＮチャ
ネルＭＯＳトランジスタ７１６が非導通状態となる。さ
らに、ＰチャネルＭＯＳトランジスタ７０４が導通状態
となって、ノードＮ１の電位レベルが“Ｈ”レベルとな
るため、ＰチャネルＭＯＳトランジスタ７１２も非導通
状態となる。したがって、電源線ＰＶ0 は、電源電位Ｖ
ccおよび接地電位ＶSSのいずれとも遮断されたフローテ
ィング状態となっている。
【０１６３】さらに、テストモード期間中は、信号ＴＥ
ＳＴ１が“Ｈ”レベルとなるのに応じて、列デコーダ活
性化信号ＣＤＥＳは“Ｌ”レベルとなっている。このた
め、列選択線ＣＳＬの電位は、“Ｌ”レベルとなってい
る。
【０１６４】つまり、電源線ＰＶ0 と、列選択線ＣＳＬ
の間に短絡故障があるときには、電源線ＰＶ0 の電位が
リーク電流のために“Ｌ”レベルとなる。このため、サ
イクル３におけるメモリセルへのデータの再書込の際
に、センスアンプに供給される電位レベルが低下するた
め、メモリセルに再書込される“Ｈ”レベルの電位レベ
ルが低下する。
【０１６５】サイクル４で、信号／ＲＡＳよりも、信号
／ＣＡＳと信号／ＷＥを先に“Ｌ”レベルとするととも
に、アドレス信号Ａ［０］の電位を電源電位よりも３｜
Ｖｔｈｐ｜以上高くする。さらに、アドレス信号Ａ
［１］を“Ｈ”レベルにする。すると、テストモード信
号ＴＥＳＴ１が“Ｌ”レベルとなり、テストモードが終
了する。
【０１６６】サイクル５において、サイクル１で“Ｈ”
レベルを書込んだメモリセルからデータの読出を行な
う。電源線ＰＶ0 と、列選択線ＣＳＬの間に短絡故障モ
ードＳ２があるときは、メモリセルには、“Ｈ”レベル
に対応する正常な電位レベルでの再書込が行なわれてい
ないので、このメモリセルからは“Ｈ”レベルのデータ
が読出されない。したがって、このテストモードによっ
て、電源線ＰＶ0 と、列選択線ＣＳＬの間に短絡故障モ
ードＳ２が存在するメモリセル列を検出することが可能
となる。
【０１６７】（２） ワード線とビット線の短絡故障を
検出するテストモード 図１４は、ワード線とビット線との間に短絡故障モード
Ｓ１が存在する場合、故障モードＳ１を検出するための
テストモード動作を説明するタイミングチャートであ
る。
【０１６８】サイクル１において、対象となるメモリセ
ル列に“Ｌ”レベルのデータを書込む。
【０１６９】サイクル２において、信号／ＲＡＳより
も、信号／ＣＡＳと信号／ＷＥを先に“Ｌ”レベルとす
るとともに、アドレス信号Ａ［０］の電位を電源電位よ
りも３｜Ｖｔｈｐ｜以上高くする。さらに、アドレス信
号Ａ［１］を“Ｌ”レベルに、アドレス信号Ａ［２］を
“Ｌ”レベルにする。すると、信号／ＲＡＳが“Ｈ”レ
ベルとなるタイミングで、テストモード信号ＴＥＳＴ２
が“Ｈ”レベルになる。
【０１７０】サイクル３において、サイクル１で“Ｌ”
レベルを書込んだメモリセルからデータの読出を行な
う。後に述べるように、テストモード信号ＴＥＳＴ２が
“Ｈ”レベルであると、制御回路７は、ビット線イコラ
イズ信号ＢＬＥＱを“Ｌ”レベルとし、ビット線対とプ
リチャージ電源との接続を切離した後、行デコーダ活性
化信号ＷＤＥ、センスアンプ活性化信号φN 、／φP が
活性状態となるまでの時間を長くする。すなわち、通常
動作におけるのよりも、ビット線対がプリチャージ電位
に保持され、ワード線が非選択状態（その電位レベルが
“Ｌ”レベルとなっている状態）となっている期間が長
くなるため、ワード線とビット線との間に短絡故障が存
在する場合は、ビット線のプリチャージ電位レベルが低
下する。
【０１７１】したがって、メモリセルからの“Ｌ”レベ
ルデータの読出における動作マージンが小さくなり、こ
のサイクル３において“Ｌ”レベルデータの読出に失敗
することになる。
【０１７２】サイクル４では、信号／ＲＡＳよりも、信
号／ＣＡＳと信号／ＷＥを先に“Ｌ”レベルとするとと
もに、アドレス信号Ａ［０］の電位を電源電位よりも３
｜Ｖｔｈｐ｜以上高くする。さらに、アドレス信号Ａ
［１］を“Ｈ”レベルにする。これにより、テストモー
ド信号ＴＥＳＴ２が“Ｌ”レベルとなりテストモードが
終了する。
【０１７３】以上のようなテストモードにおけるテスト
動作によって、ワード線とビット線との間に短絡故障モ
ードＳ１が存在する列を検出することが可能となる。
【０１７４】つまり、実施の形態４では、微小電流リー
クが存在するメモリセル列の検出が可能となるととも
に、そのようなメモリセル列を不活性化することで、上
記のようなリークパスを遮断することも可能となる。
【０１７５】図１５は、制御回路７の要部回路図であ
る。制御回路７は、内部制御信号発生部７２とテストモ
ード信号発生回路７４とを含む。以下では、まず外部制
御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレス信号Ａ
［０］、Ａ［１］およびＡ［２］等により、所定のテス
トモードが指定され、テストモード信号ＴＥＳＴ１また
はＴＥＳＴ２が“Ｈ”レベルとなっているものとして、
内部制御信号発生回路７２の構成およびその動作につい
て説明することにする。
【０１７６】その後、テストモード信号発生回路７４の
構成および動作について説明する。内部制御信号発生回
路７２は、外部制御信号／ＲＡＳを受ける反転回路７０
２と、反転回路７０２の出力を受けて、所定の遅延時間
ｄ１だけ信号を遅延させる遅延回路７０４と、遅延回路
７０４の出力を受けて所定の遅延時間ｄ２だけ信号を遅
延させる遅延回路７０６と、テストモード信号ＴＥＳＴ
２を受ける反転回路７１０と、テストモード信号ＴＥＳ
Ｔ２と反転回路７１０の出力により制御され、遅延回路
７０４の出力信号または遅延回路７０６の出力信号のい
ずれかを通過させる複合ゲート回路７０８と、反転回路
７０２の出力と複合ゲート回路７０８の出力を受けて、
信号ＷＤＥを出力するＡＮＤ回路７１２と、複合ゲート
回路７０８の出力を受けて所定の遅延時間ｄ３だけ信号
を遅延させる遅延回路７１４と、反転回路７０２の出力
を受けて所定の遅延時間ｄ４だけ信号を遅延させる遅延
回路７１６と、遅延回路７１４および７１６の出力を受
けて、信号φN を出力するＡＮＤ回路７１８と、ＡＮＤ
回路７１８の出力を受けて、信号／φP を出力する反転
回路７２０とを含む。
【０１７７】ここで、遅延時間ｄ３は、遅延時間ｄ４よ
りも大きいものとする。内部制御信号発生回路７２は、
さらに、遅延回路７１６の出力を受けて、遅延時間ｄ５
だけ信号を遅延させる遅延回路７２２と、反転回路７０
２の出力と遅延回路７２２の出力とを受けて、信号ＢＬ
ＥＱを出力するＮＯＲ回路７２４と、遅延回路７１４の
出力を受けて、遅延時間ｄ９だけ信号を遅延させる遅延
回路７３４と、遅延回路７１６と７３４の出力を受けて
信号ＣＤＥを出力するＡＮＤ回路７３６とを含む。
【０１７８】内部制御信号発生回路７２はさらに、信号
／ＲＡＳの立下がりのエッジ、すなわち、反転回路７０
２の立上がりのエッジに応答して、所定のパルス幅ｄ６
を有し“Ｈ”レベルのパルス信号を出力するパルス発生
回路７２６と、電源電位Ｖccに一端が接続する抵抗体７
３８と、抵抗体７３８の他端と接地電位ＶSSとの間に接
続されるキャパシタ７４０と、抵抗体７３８とキャパシ
タ７４０との接続点の電位を受けて、信号ＰＯＲを出力
する反転回路７４２と、テストモード信号ＴＥＳＴ１に
制御され、信号ＴＥＳＴ１が“Ｈ”レベルである場合
に、信号φN が“Ｈ”レベルとなるのに応じて、所定の
パルス幅ｄ７を有する“Ｈ”レベルのパルス信号を出力
するパルス発生回路７４４と、パルス発生回路７２６の
出力、信号ＰＯＲおよびパルス発生回路７４４の出力を
受け、信号φL を出力する３入力ＮＯＲ回路７３２とを
含む。
【０１７９】次に、内部制御信号発生回路７２の動作に
ついて説明する。 ｉ） 信号ＴＥＳＴ１＝“Ｈ”レベル，信号ＴＥＳＴ２
＝“Ｌ”レベルの場合。
【０１８０】図１６は、テストモード信号ＴＥＳＴ１が
“Ｈ”レベルであり、信号ＴＥＳＴ２が“Ｌ”レベルの
場合の内部制御信号発生回路７２の動作を説明するタイ
ミングチャートである。行アドレスストローブ信号／Ｒ
ＡＳが“Ｌ”レベルに立下がると、それに応答して遅延
回路７０４の出力信号は時間ｄ１だけ遅延して“Ｈ”レ
ベルに変化する。このとき、信号ＴＥＳＴ２は“Ｌ”レ
ベルであるため、複合ゲート回路７０８は遅延回路７０
４の出力信号を通過させる。したがって、反転回路７０
２の出力と複合ゲート回路７０８の出力を受けるＡＮＤ
回路７１２は、信号／ＲＡＳの立下がりのエッジから遅
延時間ｄ１だけ経過した後、時刻ｔ２において“Ｈ”レ
ベルの信号ＷＤＥを出力する。
【０１８１】時刻ｔ１において、反転回路７０２の出力
レベルが“Ｈ”レベルとなるのに応じて、時間ｄ４だけ
遅延して遅延回路７１６の出力レベルも“Ｈ”レベルと
なる。一方、複合ゲート回路７０８の出力レベルが
“Ｈ”レベルとなるのに応じて、時間ｄ３だけ遅延して
遅延回路７１４の出力レベルも“Ｈ”レベルとなる。上
述したとおり、時間ｄ３は時間ｄ４よりも大きいため、
遅延回路７１４および７１６の出力を受けるＡＮＤ回路
７１８は、時刻ｔ２から時間ｄ３だけ遅延した時刻ｔ３
において、その出力信号であるφN を“Ｈ”レベルとす
る。これに応じて、反転回路７２０から出力される信号
／φP も“Ｈ”レベルから“Ｌ”レベルの活性状態とな
る。
【０１８２】一方、反転回路７０２の出力レベルが時刻
ｔ１において“Ｈ”レベルとなるのに応じて、その出力
を入力として受けるＮＯＲ回路７２４は、その出力信号
ＢＬＥＱを“Ｌ”レベルとする。
【０１８３】一方、反転回路７０２の出力レベルが
“Ｌ”レベルから“Ｈ”レベルに立上がるのに応じて、
パルス発生回路７２６から出力されるパルス信号に応じ
て、ＮＯＲ回路７３２は、その出力信号φL を時間ｄ６
の期間“Ｌ”レベルとする。一方、遅延回路７１４の出
力レベルが“Ｈ”レベルとなった時刻ｔ３から時間ｄ９
だけ遅延した後にＡＮＤ回路７３６に入力する遅延回路
７１６および７３４の出力はともに“Ｈ”レベルとなる
ため、時刻ｔ４において信号ＣＤＥが“Ｈ”レベルとな
る。
【０１８４】時刻ｔ３において信号φN が“Ｈ”レベル
となるのに応じて、信号ＴＥＳＴ１が“Ｈ”レベルであ
るため、時刻ｔ３から時間ｄ７だけ遅延した後に遅延ゲ
ート回路７４４の出力レベルは“Ｈ”レベルとなる。こ
れに応じて、ＮＯＲ回路７３２の出力信号であるφL も
再び“Ｌ”レベルとなる。
【０１８５】時刻ｔ６において信号／ＲＡＳが“Ｈ”レ
ベルに立上がるのに応じて、ＡＮＤ回路７１２への一方
の入力が“Ｌ”レベルとなるため信号ＷＤＥは“Ｌ”レ
ベルに立下がる。さらに、遅延回路７１６により遅延し
た時間ｄ４経過後の時刻ｔ７において、ＡＮＤ回路７１
８への一方の入力レベルが“Ｌ”レベルとなり、信号φ
N も“Ｌ”レベルに立下がる。一方時刻ｔ７から時間ｄ
５だけ遅延した後に遅延回路７２２の出力レベルが
“Ｌ”レベルとなって、ＮＯＲ回路７２４への入力がと
もに“Ｌ”レベルとなるため、時刻ｔ８において信号Ｂ
ＬＥＱは“Ｈ”レベルへと立上がる。遅延ゲート回路７
４４の出力レベルは信号φN が“Ｌ”レベルとなるのに
応じて“Ｌ”レベルとなるため、これを入力として受け
るＮＯＲ回路７３２の出力信号φL も時刻ｔ７において
“Ｈ”レベルに立上がる。
【０１８６】さらに、遅延回路７１６の出力レベルが
“Ｌ”レベルとなる時刻ｔ７において、ＡＮＤ回路７３
６の出力信号ＣＤＥも“Ｌ”レベルへと立下がる。
【０１８７】以上の内部制御信号の出力動作により、図
１３において示したように信号ＴＥＳＴ１＝“Ｈ”レベ
ルである期間は、故障モードＳ２を発見するテスト動作
が可能となる。
【０１８８】すなわち、信号ＷＤＥによりワード線が活
性化され、信号φN および／φP によってセンスアンプ
が活性化され、選択されたメモリセルからのデータの読
出が行なわれてビット線対の電位レベルが増幅された
後、図１６に示した時刻ｔ５から時刻ｔ７までの期間は
信号φL が“Ｌ”レベルとなる。これに応じて、電源配
線ＰＶ0 がフローティング状態となって、電源配線ＰＶ
0 と列選択線との間にリークがある場合、センスアンプ
に供給される電位レベルが低下するため上記リークが存
在するメモリセル列に対しては正常な電位レベルの
“Ｈ”レベル信号の書込が行なわれないことになる。
【０１８９】ｉｉ） 信号ＴＥＳＴ１＝“Ｌ”レベル，
信号ＴＥＳＴ２＝“Ｈ”レベルの場合。
【０１９０】この場合は、図１５に示した内部制御信号
発生回路７２において、複合ゲート回路７０８は、信号
ＴＥＳＴ２が“Ｈ”レベルであることに応じて、遅延回
路７０６からの出力信号を通過させる。したがって、図
１６に示した場合の信号変化のタイミングに比べて、信
号／ＲＡＳが“Ｌ”レベルに立下がった後、信号ＷＤＥ
が“Ｈ”レベルに立上がるまでの時間が時間ｄ１から時
間（ｄ１＋ｄ２）へと変化する。信号／ＲＡＳ，ＷＤ
Ｅ，φN ，／φP ，信号ＢＬＥＱとについても、この遅
延時間ｄ２だけ変化の時間が遅れること以外は図１６に
示した場合と同様である。
【０１９１】一方、信号φL については、信号ＴＥＳＴ
１が“Ｌ”レベルであることに応じて、遅延ゲート回路
７４４の出力レベルが常に“Ｌ”レベルとなるため、信
号φ L は、パルス発生回路７２６の出力に応じて、時刻
ｔ１から時刻ｔ２までの期間“Ｌ”レベルとなるのみで
ある。
【０１９２】したがって、ビット線イコライズ信号ＢＬ
ＥＱが“Ｌ”レベルとなってビット線対とプリチャージ
電源との接続が遮断された後、信号ＷＤＥが“Ｈ”レベ
ルとなって、ワード線が活性化されるまでの時間が図１
６の場合に比べて図１７の場合は長くなるため、図１４
において説明したとおりワード線とビット線との短絡故
障モードＳ１が存在する場合の検出が可能となる。
【０１９３】次に、図１５中のテストモード信号発生回
路７４の構成と動作について説明する。
【０１９４】テストモード信号発生回路７４は、信号／
ＲＡＳを受ける反転回路７５２と、反転回路７５２の出
力、信号／ＣＡＳおよび信号ＷＥを受けるＯＲ回路７５
４と信号／ＲＡＳおよび／ＣＡＳを受けるＮＡＮＤ回路
７６０と、ＯＲ回路７５４とＮＡＮＤ回路７６０の出力
を受けるフリップフロップ回路７５６と、フリップフロ
ップ回路７５６の出力を受ける反転回路７５８と、信号
／ＲＡＳの立下がりのエッジに応じてパルス幅ｄ８を有
する“Ｈ”レベルのパルス信号を発生するパルス信号発
生回路７６２と、パルス信号発生回路７６２の出力と反
転回路７５８の出力を受けて、信号φA を出力するＡＮ
Ｄ回路７６４とを含む。図１８は、信号φA の変化を示
すタイミングチャートである。
【０１９５】時刻ｔ１において信号ＣＡＳおよび信号／
ＷＥがともに“Ｌ”レベルに立下がり、時刻ｔ２におい
て信号／ＲＡＳが“Ｌ”レベルに立下がると、パルス幅
ｄ８を有する“Ｈ”レベルの信号φA がＡＮＤ回路７６
４から出力される。
【０１９６】信号／ＲＡＳ，／ＣＡＳおよび／ＷＥのそ
の他の組合せでは、信号φA は“Ｌ”レベルのままであ
る。
【０１９７】テストモード信号発生回路７４は、さら
に、一端にアドレス信号Ａ［０］を受け直列に接続され
た、各々がダイオード接続されたＰチャネルＭＯＳトラ
ンジスタ７７０〜７７４と、ＰチャネルＭＯＳトランジ
スタ７７０〜７７４の他端とドレインが接続しゲートに
信号φA を受けるＮチャネルＭＯＳトランジスタ７７６
と、ＮチャネルＭＯＳトランジスタ７７６と一方の電源
入力が接続するカレントミラー回路７７８と、信号φA
を受ける反転回路７８０と、反転回路７８０の出力をゲ
ートに受け、ソースが接地電位に接続するＮチャネルＭ
ＯＳトランジスタ７８４と、カレントミラー回路７７８
の他方の電源入力端およびＮチャネルＭＯＳトランジス
タ７８４のドレインと、電源電位Ｖccとの間に接続され
るカレントミラー回路７８２と、カレントミラー回路７
８２とＮチャネルＭＯＳトランジスタ７８４との接続点
の電位を入力として受け直列に接続された２つの反転回
路を有する遅延回路７８６とを含む。
【０１９８】したがって、遅延回路７８６の出力レベル
は、アドレス信号Ａ［０］が電源電位よりも３｜Ｖｔｈ
ｐ｜以上高くかつ信号φA が“Ｈ”レベルとなっている
期間は、“Ｈ”レベルとなる。
【０１９９】テストモード信号発生回路７４はさらに、
信号ＰＯＲ、アドレス信号Ａ［１］および遅延回路７８
６の出力を受ける複合ゲート７８８と、アドレス信号Ａ
［２］および遅延回路７８６の出力を受けるＮＡＮＤ回
路７９２と、信号Ａ［２］を受ける反転回路７９０と、
遅延回路７８６および反転回路７９０の出力を受けるＮ
ＡＮＤ回路７９４と、複合ゲート７８８およびＮＡＮＤ
回路７９２の出力を受けるフリップフロップ回路７９６
と、複合ゲート７８８およびＮＡＮＤ回路７９４の出力
を受けるフリップフロップ回路７９８と、フリップフロ
ップ回路７９６の出力を受ける反転回路８００と、フリ
ップフロップ回路７９８の出力を受ける反転回路８０２
と、反転回路８００の出力および信号／ＲＡＳを入力と
して受けるＮＡＮＤ回路８０４と、反転回路８０２の出
力と信号／ＲＡＳを入力として受けるＮＡＮＤ回路８０
６と、ＮＡＮＤ回路８０４の出力および複合ゲート回路
７８８の出力を受けるフリップフロップ回路８０８と、
ＮＡＮＤ回路８０６の出力と複合ゲート７８８の出力を
受けるフリップフロップ回路８１０と、フリップフロッ
プ回路８０８の出力を受けて信号ＴＥＳＴ１を出力する
反転回路８１２と、フリップフロップ回路８１０の出力
を受けて信号ＴＥＳＴ２を出力する反転回路８１４とを
含む。
【０２００】信号ＰＯＲは、内部制御信号発生回路７２
から出力される信号であり、電源投入後にその電位レベ
ルが“Ｌ”レベルとなる信号である。
【０２０１】ここで、まずアドレス信号Ａ［１］が
“Ｌ”レベルであり、アドレス信号Ａ［２］が“Ｈ”レ
ベルであるものとする。このときに、反転回路７８６の
出力レベルが“Ｈ”レベルに変化すると、その変化に応
じてＮＡＮＤ回路７９２の出力レベルが“Ｈ”レベルか
ら“Ｌ”レベルに変化する。複合ゲート回路７８８およ
びＮＡＮＤ回路７９４の出力レベルは変化しない。
【０２０２】したがって、ＮＡＮＤ回路７９２の出力レ
ベルの変化に応じて、フリップフロップ回路７９６の状
態が遷移して、反転回路８００の出力レベルが“Ｈ”レ
ベルに変化する。この後、信号／ＲＡＳが“Ｈ”レベル
となるのに応じて、ＮＡＮＤ回路８０４の出力レベルも
“Ｌ”レベルに変化する。これに応じて、フリップフロ
ップ回路８０８の状態も遷移して、反転回路８１２の出
力レベルは“Ｌ”レベルから“Ｈ”レベルに変化する。
【０２０３】したがって、信号ＴＥＳＴ１が“Ｌ”レベ
ルから“Ｈ”レベルとなって、短絡故障Ｓ２を検出する
テストモードが開始する。
【０２０４】つまり、ＣＡＳビフォアＲＡＳ条件が満た
され、アドレス信号Ａ［０］が電源電位よりも３｜Ｖｔ
ｈｐ｜以上高く、かつアドレス信号Ａ［１］が“Ｌ”レ
ベル、信号Ａ［２］が“Ｈ”レベルである場合に、信号
／ＲＡＳが“Ｈ”レベルとなるのに応じて、信号ＴＥＳ
Ｔ１は活性状態（“Ｈ”レベル）となる。
【０２０５】すなわち、図１３に示したサイクル２にお
ける信号ＴＥＳＴ１の“Ｈ”レベルへの変化が実現され
る。
【０２０６】一方、アドレス信号Ａ［１］が“Ｈ”レベ
ルであって、遅延回路７８６の出力レベルが“Ｈ”レベ
ルに変化すると、これに応じて、複合ゲート７８８の出
力レベルは“Ｌ”レベルへと変化する。これに応じて、
フリップフロップ回路７９６の状態が再び遷移し、反転
回路８００の出力レベルは“Ｌ”レベルとなる。信号／
ＲＡＳが“Ｌ”レベルとなるのに応じて、ＮＡＮＤ回路
８０４の出力レベルは“Ｈ”レベルへと変化する。これ
に応じて、フリップフロップ回路８０８の状態が再び遷
移して、反転回路８１２の出力、すなわち、信号ＴＥＳ
Ｔ１が“Ｌ”レベルへと変化する。
【０２０７】すなわち、図１３に示したサイクル４にお
ける信号ＴＥＳＴ１の“Ｈ”レベルから“Ｌ”レベルへ
の変化が実現される。
【０２０８】次に、短絡故障Ｓ１を検出するテストモー
ドの開始および終了の方法について説明する。
【０２０９】図１４に示したサイクル２において、ＣＡ
ＳビフォアＲＡＳ条件が満たされ、アドレス信号Ａ
［０］の電位が電源電位よりも３｜Ｖｔｈｐ｜以上高く
なり、かつアドレス信号Ａ［１］が“Ｌ”レベル、信号
Ａ［２］が“Ｌ”レベルである場合、遅延回路７８６の
出力レベルが“Ｈ”レベルとなるのに応じて、ＮＡＮＤ
回路７９４の出力レベルが“Ｈ”レベルから“Ｌ”レベ
ルへ変化する。これに応じて、フリップフロップ回路７
９８の状態が遷移して、反転回路８０２の出力レベルが
“Ｈ”レベルに変化する。この状態で、信号／ＲＡＳが
“Ｈ”レベルに変化すると、ＮＡＮＤ回路８０６の出力
レベルが“Ｌ”レベルとなって、フリップフロップ回路
８１０の状態が遷移する。これに応じて、信号ＴＥＳＴ
２は“Ｈ”レベルに変化する。
【０２１０】つまり、図１４に示したサイクル２におけ
る信号ＴＥＳＴ２の変化が実現される。
【０２１１】一方、アドレス信号Ａ［１］を“Ｈ”レベ
ルとしている状態で、遅延回路７８６の出力レベルが
“Ｈ”レベルに変化すると、複合ゲート７８８の出力レ
ベルが“Ｌ”レベルとなって、フリップフロップ回路７
９８の状態が遷移する。これに応じて、反転回路８０２
の出力レベルが“Ｌ”レベルとなる。したがって、信号
／ＲＡＳが“Ｌ”レベルとなるのに応じて、ＮＡＮＤ回
路８０６の出力レベルが“Ｈ”レベルとなって、フリッ
プフロップ回路８１０の状態が遷移し、信号ＴＥＳＴ２
は“Ｌ”レベルへと復帰する。
【０２１２】つまり、図１４に示したサイクル４におけ
る信号ＴＥＳＴ２の変化が実現されることになる。
【０２１３】以上の制御回路７の動作により、信号／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥ、アドレス信号Ａ［０］，Ａ
［１］，Ａ［２］の信号レベルの変化の組合せにより、
短絡故障モードＳ１またはＳ２を検出するテストモード
の開始および終了が指定されることになる。
【０２１４】したがって、これらのテストモードによ
り、微小リーク電流が発生しているメモリセル列を検出
し、その結果に基づいて図１１に示したヒューズ素子７
０８を溶断することで、スタンバイ状態における微小リ
ークパスを遮断することが可能となる。
【０２１５】つまり、通常の動作テストにおいては検出
することが不可能な微小なリーク電流の存在するメモリ
セル列を検出することが可能となり、半導体記憶装置２
００のスタンバイ状態における消費電力を低減すること
が可能となる。
【０２１６】
【発明の効果】請求項１記載の半導体記憶装置は、不良
ビットの存在するビット線対において、待機期間中はプ
リチャージ電位供給配線とビット線対とが電気的に遮断
されているので、プリチャージ電位供給配線からワード
線へのリーク電流の発生を防止し、消費電流の増大を抑
制することが可能である。
【０２１７】請求項２記載の半導体記憶装置において
は、不良ビットの存在するビット線対に対応するアドレ
スを不揮発的に不良アドレス記憶手段に記憶させておく
ので、待機期間中においてプリチャージ電位供給配線と
ビット線対との接続を上記記憶情報似応じて遮断し消費
電流の増大を防止することが可能である。
【０２１８】請求項３記載の半導体記憶装置において
は、ビット線対中に不良ビットが存在する場合、ビット
線イコライズ手段中の第３のＭＯＳＦＥＴが、待機期間
中は遮断状態とされるので、プリチャージ電位供給配線
とビット線対との接続が遮断されリーク電流の発生が防
止されて消費電流の増大が抑制される。
【０２１９】請求項４記載の半導体記憶装置において
は、ビット線対中に不良ビットが存在する場合、待機期
間中は第１の電源配線電位に応じてプリチャージ電位供
給配線とビット線対との接続が遮断されるので、プリチ
ャージ電位供給配線からワード線へのリーク電流の発生
が防止され、消費電流の増大が抑制される。
【０２２０】請求項５記載の半導体記憶装置は、２対の
ビット線対ごとに第１の電源配線が接地され、この第１
の電源配線電位に応じて、待機期間中におけるプリチャ
ージ電位供給配線とビット線対との接続が遮断される。
【０２２１】請求項６記載の半導体記憶装置において
は、第１の電源配線の電位は、対応するビット線対中の
不良ビットの有無を不揮発的に記憶する不良アドレス記
憶手段の記憶情報に応じて設定され、上記第１の電源配
線電位により、待機期間中のプリチャージ電位供給配線
とビット線対との接続が遮断される。
【０２２２】請求項７記載の半導体記憶装置において
は、ビット線対にビット不良が存在する場合、対応する
ビット線イコライズ手段中の第３のＭＯＳＦＥＴが遮断
状態となり、プリチャージ電位供給配線とビット線対と
の接続を遮断する。
【０２２３】請求項８記載の半導体記憶装置は、テスト
モード期間中は、ビット線対とプリチャージ電源との接
続が遮断された後、ワード線が活性化されるまでの時間
が長くなるため、ビット線対に存在する微小リーク電流
の影響が顕在化し、このような微小リーク電流の存在す
るメモリセル列を検出することが可能となる。
【０２２４】請求項９記載の半導体記憶装置において
は、第１の電源配線と列選択信号配線との距離が、第２
の電源配線と列選択信号配線との距離よりも大きく設定
してあるので、待機期間中において、第１の電源配線と
列選択信号配線との間の短絡故障によるリーク電流の発
生の確率を低減することが可能である。
【０２２５】請求項１０記載の半導体記憶装置において
は、テストモード期間中は、電源配線が電気的にフロー
ティング状態となるため、この電源配線に微小リーク電
流が存在する場合、その影響を顕在化させてこのような
微小リーク電流が存在するメモリセル列を検出すること
が可能となる。
【０２２６】請求項１１記載の半導体記憶装置において
は、不良ビットの有無に応じて、プリチャージ電位供給
配線とビット線対との接続を遮断状態とすることが可能
なため、スタンバイ状態における消費電力の低減が可能
である。
【０２２７】請求項１２記載の半導体記憶装置において
は、テストモード期間中は列選択配線の電位レベルを固
定状態とすることが可能で、この列選択配線と平行に配
置される電源配線との間のリーク電流の影響を顕在化さ
せることができ、このようなリーク電流の存在するメモ
リセル列を検出することが可能である。
【０２２８】請求項１３記載の半導体記憶装置において
は、テストモード期間中は、ビット線対へのプリチャー
ジ電位の供給が遮断された後、ワード線が活性状態とな
るまでの時間を長くすることが可能で、ビット線対に存
在するリーク電流の影響を顕在化させることができ、こ
のようなリーク電流の存在するメモリセル列を検出する
ことが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置の構
成を示す要部回路図である。
【図２】 実施の形態１におけるアドレスバッファ回路
の構成を示す回路図である。
【図３】 実施の形態１における列デコーダ駆動回路の
構成を示す回路図である。
【図４】 実施の形態１の動作を示すタイミングチャー
トである。
【図５】 本発明の実施の形態２の半導体記憶装置の構
成を示す要部回路図である。
【図６】 実施の形態２におけるセンスアンプの構成を
示す回路図である。
【図７】 本発明の実施の形態３の一例を示す平面パタ
ーン図である。
【図８】 本発明の実施の形態３の他の例を示す平面パ
ターン図である。
【図９】 実施の形態４の半導体記憶装置２００の構成
を示す概略ブロック図である。
【図１０】 実施の形態４の半導体記憶装置の制御回路
７およびメモリセル３の要部ブロック図である。
【図１１】 メモリセル３およびテスト回路７０の構成
を示す回路図である。
【図１２】 テスト回路７０の動作を説明するためのタ
イミングチャートである。
【図１３】 電源配線と列選択線との間の短絡故障を検
出するためのテストモードを説明するためのタイミング
チャートである。
【図１４】 ワード線とビット線対との間の短絡故障を
検出するためのテストモードの動作を説明するタイミン
グチャートである。
【図１５】 制御回路７の要部回路図である。
【図１６】 内部制御信号発生回路７２の動作を説明す
る第１のタイミングチャートである。
【図１７】 内部制御信号発生回路７２の動作を説明す
る第２のタイミングチャートである。
【図１８】 テストモード信号発生回路７４の動作を説
明するタイミングチャートである。
【図１９】 第１の従来例の半導体記憶装置の構成を示
す要部回路図である。
【図２０】 第１の従来例のアドレスバッファ回路の構
成を示す回路図である。
【図２１】 第１の従来例の制御信号発生回路の構成を
示す回路図である。
【図２２】 第１の従来例の動作を示すタイミングチャ
ートである。
【図２３】 第２の従来例の半導体記憶装置の構成を示
す要部回路図である。
【符号の説明】
１ 列デコーダ、２ メモリセルアレイ制御部、３ メ
モリセルアレイ、４行デコーダ、５ 差動増幅器、６
書込回路、７ 制御回路、８ アドレスバッファ回路、
９、１０、１１、１２ ヒューズ素子、１３、１４、１
５ ＮＡＮＤゲート、１６、１７、１８ インバータ、
１９、２０、２１、２２、２３、２４、２５、２６、２
７、２８、２９、３０ ＮチャネルＭＯＳＦＥＴ、３
１、３２ＰチャネルＭＯＳＦＥＴ、３３、３４ センス
アンプ、３５、３６ メモリセルキャパシタ、３７、３
８ メモリセル、７２ 内部制御信号発生回路、７４テ
ストモード信号発生回路、１３４ メモリセルアレイ制
御部、１３５ メモリセルアレイ、１３６ 行デコー
ダ、１３７ 差動増幅器、１３８ 書込回路。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数のワード線、前記複数のワード線に
    交差する複数のビット線対およびそれらのワード線とビ
    ット線対とに接続された複数のメモリセルを含むメモリ
    セルアレイと、 前記ビット線対のプリチャージ電位を供給するプリチャ
    ージ電位供給配線と、 前記ビット線対に応じて存在し、外部からのアドレス信
    号に応じて、対応する前記ビット線対を選択する列選択
    信号を出力する列選択手段とを備え、 前記各列選択手段は、 前記ビット線対の不良ビットの有無に応じて、待機期間
    中の前記列選択信号を第１および第２の電位レベルのい
    ずれか一方とする待機状態設定手段を含み、 前記ビット線対に応じて存在し、前記ビット線対と前記
    プリチャージ電源との接続を、前記列選択信号が前記第
    １の電位レベルの場合外部からのビット線イコライズ信
    号に応じて開閉し、前記第２の電位レベルの場合非導通
    状態とする、ビット線イコライズ手段をさらに備える、
    半導体記憶装置。
  2. 【請求項２】 前記列選択手段は、 前記ビット線対中の不良ビットの有無を不揮発的に記憶
    する不良アドレス記憶手段をさらに含み、 前記待機状態設定手段は、前記不良アドレス記憶手段の
    記憶情報に応じて、待機期間中の前記列選択信号レベル
    を決定する、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記ビット線イコライズ手段は、 前記ビット線対間に直列に接続され、ゲートに共通に前
    記ビット線イコライズ信号を受ける第１および第２のＭ
    ＯＳＦＥＴと、 前記第１および第２のＭＯＳＦＥＴの接続点と前記プリ
    チャージ電位供給配線との間に接続し、ゲートに前記列
    選択信号を受ける第３のＭＯＳＦＥＴとを含む、請求項
    １記載の半導体記憶装置。
  4. 【請求項４】 複数のワード線、前記複数のワード線に
    交差する複数のビット線対およびそれらのワード線とビ
    ット線対とに接続された複数のメモリセルを含むメモリ
    セルアレイと、 前記ビット線対のプリチャージ電位を供給するプリチャ
    ージ電位供給配線と、 前記ビット線対に対して並行に配置され、前記ビット線
    対の組ごとに少なくとも１つ存在して、電源電位を供給
    する電源配線と、 前記電源配線ごとに存在し、対応する前記ビット線対中
    の不良ビットの有無に応じて、供給電位を第１の電位お
    よび第２の電位のいずれか一方とする電源配線電位設定
    手段と、 前記ビット線対に応じて存在し、前記ビット線対と前記
    プリチャージ電源との接続を、前記電源配線電位が第１
    の電位の場合外部からのビット線イコライズ信号に応じ
    て開閉し、前記第２の電位レベルの場合非導通状態とす
    るビット線イコライズ手段とをさらに備える、半導体記
    憶装置。
  5. 【請求項５】 前記ビット線対の組は、２対のビット線
    対からなる請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記電源配線電位設定手段は、 前記ビット線対の組における不良ビットの有無を不揮発
    的に記憶する不良アドレス記憶手段と、 前記不良アドレス記憶手段の記憶情報に応じて、前記電
    源配線電位を第１および第２の電位のいずれか一方とす
    る駆動手段とを含む、請求項４または５記載の半導体記
    憶装置。
  7. 【請求項７】 前記ビット線イコライズ手段は、 前記ビット線対間に直列に接続され、ゲートに共通に前
    記ビット線イコライズ信号を受ける第１および第２のＭ
    ＯＳＦＥＴと、 前記第１および第２のＭＯＳＦＥＴの接続ノードと前記
    プリチャージ電位供給配線との間に接続し、ゲートが前
    記電源配線と接続する第３のＭＯＳＦＥＴとを含む、請
    求項４または５記載の半導体記憶装置。
  8. 【請求項８】 行デコーダ活性化信号の活性化時に活性
    化され、行アドレス信号に従って前記ワード線を選択す
    る行選択手段と、 前記ビット線対に応じて配置され、センスアンプ活性化
    信号の活性化時に活性化されて、選択された前記ワード
    線に接続されたメモリセルのデータに応じて前記ビット
    線対の電位差を増幅するセンスアンプと、 外部制御信号に応じて、前記ビット線イコライズ信号、
    前記行デコーダ活性化信号および前記センスアンプ活性
    化信号を出力する制御手段とを備え、 前記制御手段は、 前記外部制御信号に応じて、テストモードが指定されて
    いる期間は、指定されていない期間よりも、前記ビット
    線イコライズ信号を不活性として前記ビット線対と前記
    プリチャージ電源との接続を遮断状態とした後、前記行
    デコーダ活性化信号および前記センスアンプ活性化信号
    を活性とするまでの遅延時間を大きくする、請求項１ま
    たは４記載の半導体記憶装置。
  9. 【請求項９】 複数のワード線、前記複数のワード線に
    交差する複数のビット線対およびそれらのワード線とビ
    ット線対とに接続された複数のメモリセルを含むメモリ
    セルアレイと、 前記ビット線対に対して並行に配置され、前記ビット線
    対の組ごとに少なくとも１つ存在して、第１の電源電位
    を供給する第１の電源配線と、 前記第１の電源配線と対をないして並行に配置され、第
    ２の電源電位を供給する第２の電源配線と、 前記ビット線対に応じて存在し、外部からのアドレス信
    号に応じて対応する前記ビット線対を選択する列選択信
    号を出力する、前記第１および第２の電源電位により駆
    動される列選択手段と、 前記列選択信号に応じて、前記ビット線対と外部へビッ
    ト線対電位を伝達する入出力データ線との接続を開閉す
    るスイッチ手段と、 前記ビット線対に並行に配置され、前記列選択手段と前
    記スイッチ手段を接続する列選択信号配線とを備え、 前記第１の電源配線と前記列選択信号配線との距離が前
    記第２の電源配線と前記列選択信号配線との距離よりも
    大きい、半導体記憶装置。
  10. 【請求項１０】 複数のワード線、前記複数のワード線
    に交差する複数のビット線対およびそれらのワード線と
    ビット線対とに接続された複数のメモリセルを含むメモ
    リセルアレイと、 行アドレス信号に従って、前記ワード線を選択する行選
    択手段と、 前記ビット線対に対して並行に配置され、前記ビット線
    対の組ごとに少なくとも１つ存在して電源電位を供給す
    る電源配線と、 前記電源配線に応じて配置される電位制御手段と、 前記ビット線対に応じて配置され、センスアンプ活性化
    信号の活性化に応じて前記電源配線から電位が供給さ
    れ、選択された前記ワード線に接続されたメモリセルの
    データに応じて前記ビット線対の電位差を増幅するセン
    スアンプとを備え、 前記電位制御手段は、 テストモード信号が活性の場合、前記センスアンプ活性
    化信号の活性化後、所定の期間前記電源配線を電気的に
    フローティング状態とする分離手段を含む、半導体記憶
    装置。
  11. 【請求項１１】 前記ビット線対のプリチャージ電位を
    供給するプリチャージ電位供給配線と、 前記ビット線対に応じて存在し、前記ビット線対と前記
    プリチャージ電源との接続を、前記電源配線の電位が第
    １の電位の場合ビット線イコライズ信号に応じて開閉
    し、第２の電位レベルの場合遮断状態とするビット線イ
    コライズ手段とをさらに備え、 前記電位制御手段は、 前記テストモード信号の不活性期間、対応する前記ビッ
    ト線対の組における不良ビットの有無に応じて、供給す
    る電源電位を前記第１および前記第２の電位の一方とす
    る配線電位設定手段をさらに含む、請求項１０記載の半
    導体記憶装置。
  12. 【請求項１２】 列デコーダ活性化信号の活性化時に活
    性化され、列アドレス信号に従って選択された前記ビッ
    ト線対の組に対して、前記第１の電位の列選択信号を出
    力する列選択手段と、 前記ビット線対と並行に配置され、前記列選択信号を伝
    達する列選択配線と、 前記テストモード信号の活性化時には、前記列デコーダ
    活性化信号を不活性とする制御手段とをさらに備える、
    請求項１１記載の半導体記憶装置。
  13. 【請求項１３】 前記行選択手段は、行デコーダ活性化
    信号の活性化時に活性化され、 外部制御信号に応じて、前記テストモード信号、前記ビ
    ット線イコライズ信号、前記行デコーダ活性化信号およ
    び前記センスアンプ活性化信号を出力する制御手段をさ
    らに備え、 前記制御手段は、 前記テストモード信号が活性である期間は、不活性であ
    る期間よりも、前記ビット線イコライズ信号を不活性と
    して前記ビット線対と前記プリチャージ電源との接続を
    遮断状態とした後、前記行デコーダ活性化信号および前
    記センスアンプ活性化信号を活性とするまでの遅延時間
    を大きくする、請求項１１記載の半導体記憶装置。
JP8016738A 1995-06-23 1996-02-01 半導体記憶装置 Withdrawn JPH0969300A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8016738A JPH0969300A (ja) 1995-06-23 1996-02-01 半導体記憶装置
US08/668,169 US5673231A (en) 1995-06-23 1996-06-21 Semiconductor memory device in which leakage current from defective memory cell can be suppressed during standby

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP15778695 1995-06-23
JP7-157786 1995-06-23
JP8016738A JPH0969300A (ja) 1995-06-23 1996-02-01 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH0969300A true JPH0969300A (ja) 1997-03-11

Family

ID=26353132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8016738A Withdrawn JPH0969300A (ja) 1995-06-23 1996-02-01 半導体記憶装置

Country Status (2)

Country Link
US (1) US5673231A (ja)
JP (1) JPH0969300A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319134B1 (ko) * 1998-03-26 2002-01-04 칼 하인쯔 호르닝어 워드 라인과 비트 라인의 단락을 자동으로 인식하고 제거하기 위한 회로 장치 및 방법
KR100315027B1 (ko) * 1998-12-28 2002-02-19 박종섭 반도체메모리장치의리페어회로
KR100388318B1 (ko) * 1998-12-24 2003-10-10 주식회사 하이닉스반도체 비트라인디커플링방법
US7663948B2 (en) 2006-09-26 2010-02-16 Fujitsu Microelectronics Limited Dynamic random access memory (DRAM) for suppressing a short-circuit current
US7701792B2 (en) 2005-08-26 2010-04-20 Samsung Electronics Co., Ltd. Sensing margin varying circuit and method thereof

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10134025A (ja) * 1996-10-30 1998-05-22 Mitsubishi Electric Corp 半導体集積回路
JP3865447B2 (ja) * 1997-01-10 2007-01-10 富士通株式会社 半導体集積回路
US6208567B1 (en) * 1997-01-31 2001-03-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device capable of cutting off a leakage current in a defective array section
US5896334A (en) * 1997-08-14 1999-04-20 Micron Technology, Inc. Circuit and method for memory device with defect current isolation
US5917763A (en) * 1997-09-12 1999-06-29 Micron Technology, Inc. Method and apparatus for repairing opens on global column lines
JPH11126498A (ja) * 1997-10-22 1999-05-11 Toshiba Corp ダイナミック型半導体記憶装置
KR100272163B1 (ko) * 1997-12-30 2000-11-15 윤종용 대기용어레이전압발생기를갖는반도체메모리장치
US6049492A (en) * 1998-06-29 2000-04-11 Siemens Aktiengesellschaft Interleaved sense amplifier with a single-sided precharge device
JP4822572B2 (ja) 1999-09-02 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP3905999B2 (ja) 1999-09-03 2007-04-18 株式会社東芝 半導体記憶装置
US6249464B1 (en) 1999-12-15 2001-06-19 Cypress Semiconductor Corp. Block redundancy in ultra low power memory circuits
DE10007177C2 (de) * 2000-02-17 2002-03-14 Infineon Technologies Ag Verfahren zum Testen eines als Arbeitsspeicher im Personal Computer eingesetzten SDRAM-Speichers
JP4400999B2 (ja) * 2000-06-29 2010-01-20 株式会社ルネサステクノロジ 半導体記憶装置
JP2002208298A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp 半導体記憶装置
US6981175B2 (en) * 2001-09-28 2005-12-27 Infineon Technologies Ag Memory and method for employing a checksum for addresses of replaced storage elements
KR100439037B1 (ko) * 2002-08-06 2004-07-03 삼성전자주식회사 반도체 메모리 장치의 비트 라인 프리차지 회로
US6950359B2 (en) 2002-10-16 2005-09-27 Qualcomm Inc. Memory bit line leakage repair
US7095642B1 (en) * 2003-03-27 2006-08-22 Cypress Semiconductor Corporation Method and circuit for reducing defect current from array element failures in random access memories
MXPA05010357A (es) * 2003-03-28 2005-12-14 Qualcomm Inc Reparacion de fuga de linea de bit de memoria.
TWI242213B (en) * 2003-09-09 2005-10-21 Winbond Electronics Corp Device and method of leakage current cuter and memory cell and memory device thereof
US7177212B2 (en) * 2004-01-23 2007-02-13 Agere Systems Inc. Method and apparatus for reducing leakage current in a read only memory device using shortened precharge phase
US6992939B2 (en) * 2004-01-26 2006-01-31 Micron Technology, Inc. Method and apparatus for identifying short circuits in an integrated circuit device
US8072834B2 (en) 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
US20070223296A1 (en) * 2006-03-24 2007-09-27 Christopher Miller Bitline isolation control to reduce leakage current in memory device
US7492648B2 (en) * 2006-03-24 2009-02-17 Infineon Technologies Ag Reducing leakage current in memory device using bitline isolation
US7403439B2 (en) * 2006-05-01 2008-07-22 Qimonda North America Corp. Bitline leakage limiting with improved voltage regulation
JP2008065971A (ja) * 2006-08-10 2008-03-21 Fujitsu Ltd 半導体メモリおよびメモリシステム
US7663955B2 (en) * 2006-12-22 2010-02-16 Qimonda North America Corp. Delayed sense amplifier multiplexer isolation
US7864603B1 (en) 2008-02-26 2011-01-04 Altera Corporation Memory elements with leakage compensation
US7929361B2 (en) * 2008-03-31 2011-04-19 Advanced Micro Devices, Inc. Circuit using a shared delay locked loop (DLL) and method therefor
TW200943293A (en) * 2008-04-08 2009-10-16 Nanya Technology Corp Method for suppressing current leakage in memory
TW200943295A (en) * 2008-04-14 2009-10-16 Nanya Technology Corp Operation method for memory
US9449655B1 (en) * 2015-08-31 2016-09-20 Cypress Semiconductor Corporation Low standby power with fast turn on for non-volatile memory devices
CN114283874B (zh) * 2020-09-28 2024-02-06 长鑫存储技术有限公司 记忆体测试电路及其测试方法
US11886733B2 (en) 2020-09-28 2024-01-30 Changxin Memory Technologies, Inc. Circuit for testing a memory and test method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03232200A (ja) * 1990-02-06 1991-10-16 Nec Corp Ｍｏｓ型半導体記憶装置
JP3238429B2 (ja) * 1991-08-20 2001-12-17 沖電気工業株式会社 半導体記憶装置
JPH05307899A (ja) * 1992-04-24 1993-11-19 Samsung Electron Co Ltd 半導体メモリ装置
JP2869260B2 (ja) * 1992-08-25 1999-03-10 シャープ株式会社 半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319134B1 (ko) * 1998-03-26 2002-01-04 칼 하인쯔 호르닝어 워드 라인과 비트 라인의 단락을 자동으로 인식하고 제거하기 위한 회로 장치 및 방법
KR100388318B1 (ko) * 1998-12-24 2003-10-10 주식회사 하이닉스반도체 비트라인디커플링방법
KR100315027B1 (ko) * 1998-12-28 2002-02-19 박종섭 반도체메모리장치의리페어회로
US7701792B2 (en) 2005-08-26 2010-04-20 Samsung Electronics Co., Ltd. Sensing margin varying circuit and method thereof
US7663948B2 (en) 2006-09-26 2010-02-16 Fujitsu Microelectronics Limited Dynamic random access memory (DRAM) for suppressing a short-circuit current

Also Published As

Publication number Publication date
US5673231A (en) 1997-09-30

Similar Documents

Publication Publication Date Title
JPH0969300A (ja) 半導体記憶装置
KR100253282B1 (ko) 메모리소자의소모전력자동감소회로
JP4339532B2 (ja) セルフタイミング回路を有するスタティックメモリ
US7102946B2 (en) Local bit select circuit with slow read recovery scheme
US7656732B2 (en) Semiconductor storage device
US5896334A (en) Circuit and method for memory device with defect current isolation
US6288950B1 (en) Semiconductor memory device capable of generating offset voltage independent of bit line voltage
JPH08279287A (ja) ダイナミック型半導体メモリおよびそのテスト方法
JPH08102529A (ja) 半導体記憶装置
JP3542649B2 (ja) 半導体記憶装置およびその動作方法
JP5127435B2 (ja) 半導体記憶装置
JP3905999B2 (ja) 半導体記憶装置
US5706231A (en) Semiconductor memory device having a redundant memory cell
JP3895838B2 (ja) 半導体記憶装置
US4987560A (en) Semiconductor memory device
US6845049B2 (en) Semiconductor memory device including a delaying circuit capable of generating a delayed signal with a substantially constant delay time
US6552939B1 (en) Semiconductor memory device having disturb test circuit
US6504784B1 (en) Semiconductor memory device with reduced standby current
US5995431A (en) Bit line precharge circuit with reduced standby current
US6307772B1 (en) Static type semiconductor memory device for lower current consumption
JP2000182374A (ja) ダイナミック型半導体メモリ
KR100512369B1 (ko) 센스 엠프 선택 회로 및 센스엠프 선택 방법
JP2002074992A (ja) 半導体記憶装置
US5825699A (en) Semiconductor memory device fixing defective memory cell selection line replaced with spare memory cell selection line in non-selected state
JPH0554693A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030401