JP2931776B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
関し、特に、スタンバイ時に電源線や接地線と論理回路
部とを電気的に遮断し、スタンバイ時のリーク電流の低
減を図る半導体集積回路において、スタンバイ期間が長
期にわたった場合でも論理回路部のラッチ回路やレジス
タ回路等の順序回路に記憶された論理が失われない半導
体集積回路に関する。
能化が進展し、その応用分野が広範囲に展開してくるに
つれ、半導体集積回路あるいは半導体チップ本体の消費
電力を如何に低減するかが重要な技術的課題となってき
た。即ち、電話や電子手帳や小型パーソナルコンピュー
タなどを融合した携帯情報機器では、内蔵する電池の保
持時間を長くするため、また高性能の情報処理装置では
冷却装置や電源装置の小型化のため、ひいてはエネルギ
ー資源の有効活用による地球環境の保護などの社会的要
請として、半導体集積回路の低消費電力化は高性能化と
ならんで半導体集積回路の高付加価値化の重要な要素技
術となってきている。
とも効果的なのは半導体装置の動作に必要な電圧を下げ
ることであることは、以下のようにして説明される。C
MOS(相補型 金属−酸化膜−半導体素子)LSI
(大規模集積回路)において、Idcを直流成分、CT
をLSI内の総容量、fを平均動作周波数、VDDを電
源電圧とすると、消費電力は P=Idc・VDD+CT ・f・VDD2 から求められる。
る種の情報処理に必要のない回路ブロックの動作をその
期間停止する事により、実効的にCT やfを小さくし
て電流Iを低減することも提案されている。しかし、半
導体集積回路の高集積化と高性能化が進展するマクロな
潮流の中では、上記式中のCT とfの値は今後も増大を
続けると予想される。
術の進歩によって下げ得る可能性が大きく、かつ電力消
費に対してはほぼ2乗の項で効いてくるので、消費電力
に与える影響が大きい。従って、低消費電力化即ち低電
圧化と言えるほど、低電圧回路の開発に対する要請が強
まっている。
5Vで動作させた場合には、消費電力はほぼ1/10
(より詳しくは[1.5/5.0]2 )に低減される。
ましくない副作用として、トランジスタの電流供給能力
の低下、その結果としての動作速度の低下が挙げられ
る。これは以下のようにして説明される。
ジスタのオン状態とオフ状態での電流値に7桁程度の差
が必要であり、それを確保するためにはそのしきい値電
圧Vthを無闇に小さくできない。例えば、現在の典型
的なトランジスタにおいては、しきい値電圧Vthを
0.1V低下させるとリーク電流(トランジスタがオフ
状態でも流れる電流)は一桁以上増加する。このため、
しきい値電圧Vthの低下はスタンバイ電流を急増させ
てしまい、携帯情報機器の電池寿命を大幅に劣化させて
しまう。
のため、電源電圧VDDを低減してもしきい値電圧Vt
hが相応に低減できない。一方電流供給能力は(VDD
−Vth)2 に比例するので、電源電圧VDDを低下さ
せると(VDD−Vth)2が小さくなってトランジス
タの電流駆動能力が、ひいては回路動作速度が劣化して
しまう。
下することで電力消費を抑制しようとすると、動作速度
の低下を回避することが極めて困難であるという問題点
が生じていた。
れたのが、複数種類のしきい値を用いた半導体装置、い
わゆるマルチスレッショルドCMOS(以下「MTCM
OS」と記す)と呼ばれるものである。かかる技術は例
えば日刊工業新聞社発行の「電子技術」1994年9月
号の第29頁乃至第32頁において開示されている。
す回路図である。MTCMOS回路は、高いしきい値を
有するトランジスタHTと、低いしきい値を有するトラ
ンジスタLTとの2種類のCMOSトランジスタを用い
て構成されている。
一般的なプロセスで用いられるトランジスタである。一
方、低いしきい値を有するトランジスタLTでは、製造
にばらつきがあってもノーマリオン(ゲート電圧を0と
してもトランジスタがオフにならない状態)にならない
しきい値電圧としてVth=0.2〜0.3Vが設定さ
れている。
LTのリーク電流はトランジスタHTのそれの1000
倍以上となり、トランジスタLTのみを用いて回路を構
成した場合には、スタンバイ電流の増加は深刻となる。
MTCMOS回路はこのようなスタンバイ電流の増大を
抑制するように構成されている。
仮想的な電源電圧線である仮想電源線VDDVと、仮想
的な接地線である仮想接地線GNDVに接続されてい
る。仮想電源線VDDVは高いしきい値を有するトラン
ジスタHTであるPMOSトランジスタQ1を介して真
の電源VDDに接続されている。同様にして仮想接地線
GNDVは高いしきい値を有するトランジスタHTであ
るNMOSトランジスタQ2を介して真の接地GNDに
接続されている。
が、トランジスタQ2のゲートには信号/SLが、それ
ぞれ与えられている。ここで符号「/」は、その後に続
く記号で示される論理の反転であることを示している。
の動作を示す波形図である。アクティブ期間において
は、信号SLが接地電位GND(以下同様にして接地G
NDと、その与える接地電位GNDとは記号を共用す
る)となり、信号/SLが電源電位VDDとなる(以下
同様にして電源VDDと、その与える電源電位VDDと
は記号を共用する)。
SトランジスタQ1及びNMOSトランジスタQ2はオ
ンし、仮想電源線VDDV及び仮想接地線GNDVは、
夫々電源VDD及び接地GNDと接続される。よって、
仮想電源線VDDV及び仮想接地線GNDVと論理回路
Li は低抵抗の電流経路を介して電流を供給され、低い
電源電圧でも高速動作が可能となる。
が電源電位VDDとなり、信号/SLが接地電位GND
となるため、トランジスタQ1,Q2は両方ともオフす
る。従って、電源VDD及び接地GNDはトランジスタ
LTで構成される論理回路Li とは電気的に切り離さ
れ、回路全体としてのリーク電流はトランジスタHTで
あるトランジスタQ1,Q2において発生するもののみ
となる。上述のように消費電力はトランジスタLTにお
いて大きいので、トランジスタLTのみで構成した場合
に比べてMTCMOS回路はスタンバイ時の消費電力を
大幅に低減することができる。
的とした半導体装置は以上のように構成されているの
で、スタンバイ期間においては仮想電源線VDDV及び
仮想接地線GNDVが、それぞれ(真の)電源VDD及
び(真の)接地GNDと電気的に断絶されて高インピー
ダンス状態になる。
った場合には、論理回路Li を構成するトランジスタL
Tを介して、仮想電源線VDDV及び仮想接地線GND
Vから電流がリークする。そして上述のようにトランジ
スタLTのリーク電流は大きいので、時間とともに仮想
電源線VDDV及び仮想接地線GNDVの電位が互いに
近づいていくことになる。
スタ回路、ラッチ回路、フリップフロップ回路等の、論
理状態を記憶しておくべき順序回路(記憶回路を含む)
を含む場合、その論理状態を保持できなくなり、記憶し
ていた情報が失われてしまう危険性が大きくなる。この
ことは、スタンバイ期間が終了し半導体装置がアクティ
ブ期間に入ったとしても、元の状態に復帰できないこと
になり、実使用上非常に不便である。
にかかるものは半導体集積回路であって、第1の電位を
与える第1の電源と、第1の電源線と、前記第1の電源
に接続された第1端と、前記第1の電源線に接続された
第2端とを有する第1のスイッチと、前記第1の電源線
を介して前記第1のスイッチの前記第2端に接続される
順序回路を有する、少なくとも一つの論理回路とを備え
る。そして、前記論理回路がアクティブ状態となる第1
の期間において前記第1のスイッチが常時導通し、前記
論理回路がスタンバイ状態となる第2の期間において前
記第1のスイッチが間欠的に導通する。
請求項1記載の半導体集積回路であって、前記論理回路
は複数設けられる。
請求項2記載の半導体集積回路であって、前記第2の期
間における前記第1のスイッチの導通を制御する制御信
号を発生するタイマーを更に備える。
請求項2記載の半導体集積回路であって、前記第1の電
源線の電位である第1の電位を検出し、前記第2の期間
において前記第1の電位が所定の範囲を逸脱した場合に
前記第1のスイッチを導通させる電位検出回路を更に備
える。
請求項1乃至請求項4のいずれかに記載の半導体集積回
路であって、第2の電位を与える第2の電源と、第2の
電源線と、前記第2の電源に接続された第1端と、前記
第2の電源線に接続された第2端とを有する第2のスイ
ッチとを更に備える。そして前記順序回路は前記第2の
電源線を介して前記第2のスイッチの前記第2端にも接
続され、前記第2のスイッチの導通/非導通は前記第1
のスイッチの導通/非導通と一致する。
請求項1乃至請求項4のいずれかに記載の半導体集積回
路であって、前記論理回路は組み合わせ回路を更に有
し、前記半導体集積回路は前記第1の電源に接続された
第1端と、前記組み合わせ回路に接続された第2端とを
有する第2のスイッチを更に備える。そして、前記第1
の期間において前記第2のスイッチが常時導通し、前記
第2の期間において前記第2のスイッチが常時導通して
いない。
請求項6記載の半導体集積回路であて、第2の電位を与
える第2の電源と、第2の電源線と、前記第2の電源に
接続された第1端と、前記第2の電源線に接続された第
2端とを有する第3のスイッチと、前記第2の電源に接
続された第1端と、第2端とを有する第4のスイッチと
を更に備える。そして、前記順序回路は前記第2の電源
線を介して前記第3のスイッチの前記第2端にも接続さ
れ、前記組み合わせ回路は前記第4のスイッチの前記第
2端にも接続され、前記第3のスイッチの導通/非導通
は前記第1のスイッチの導通/非導通と一致し、前記第
4のスイッチの導通/非導通は前記第2のスイッチの導
通/非導通と一致する。
導体集積回路であって、所定の電位を与える電源と、電
源線と、前記電源線を介して、第1の期間においては常
時に、第2の期間においては間欠的に、それぞれ前記電
源に接続される順序回路を有する論理回路とを備え、前
記第1の期間において前記論理回路はアクティブ状態で
あり、前記第2の期間において前記論理回路はスタンバ
イ状態である。
所定の電位を与える電源と、電源線と、前記電源線を介
して、第1の期間においては常時に、第2の期間におい
ては間欠的に、それぞれ前記電源に接続される順序回路
と、前記第1の期間においては常時前記電源に接続さ
れ、前記第2の期間においては常時前記電源と接続され
ない組み合わせ回路とを有する論理回路とを備える。
間にわたった場合、アクティブ期間に入っても順序回路
が元の状態に復帰できなくなる問題点を解消するために
なされたものであり、アクティブ期間においては低電圧
で高速に動作し、スタンバイ期間ではリーク電流を抑制
しつつも、その後に訪れるアクティブ期間での確実な動
作を実現する半導体装置を提供するものである。
1の動作タイミングを示す波形図である。本実施の形態
は図9で示されたMTCMOS回路に対して適用され
る。即ち、電源電位VDDを与える電源VDDと、接地
電位GNDを与える接地GNDと、仮想電源線VDDV
と、仮想接地線GNDVと、電源VDDに接続されたソ
ース及び仮想電源線VDDVに接続されたドレインとを
有してしきい値電圧の高いPMOSトランジスタQ1
と、接地GNDに接続されたソース及び仮想接地線GN
DVに接続されたドレインとを有してしきい値電圧の高
いNMOSトランジスタQ2と、仮想電源線VDDVを
介してPMOSトランジスタQ1のドレインに、仮想接
地線GNDVを介してNMOSトランジスタQ2のドレ
インに、それぞれ接続された複数の論理回路Li (i=
1,2,…)とを備えるMTCMOS回路に対して適用
される。論理回路Li は、しきい値電圧の低いトランジ
スタLTを用いて構成される。
決定するために以前の論理状態が必要である順序回路を
含んでいる。また、仮想電源線VDDVには容量C
V が、仮想接地線GNDVには容量CG が、それぞれ寄
生している。
理処理を行わなければならない期間であるのに対し、ス
タンバイ期間は論理処理を行う必要のない期間である。
これらいずれの期間が設定されるかは、MTCMOS回
路を含む半導体集積回路を駆動するシステムにおいて、
そのシステムの動作状態がいかなる状態であるか(例え
ばパーソナルコンピュータのキー入力待ち時間であると
か、携帯電話の待ち受け状態にあるとか)が判断され、
その結果、当該半導体集積回路へ制御信号を与えてるこ
とにより実行される。この制御信号に応じて、半導体集
積回路内部で信号SL,/SLが発生され、スタンバイ
期間においてはトランジスタQ1,Q2がオフして論理
回路Li のリーク電流が抑制される。
間中は半導体集積回路内の信号SL,/SLはそれぞれ
常時に電位VDD,GNDを保っていたので、トランジ
スタQ1,Q2は共にオフしており、仮想電源線VDD
V及び仮想接地線GNDVはそれぞれ(真の)電源VD
D及び(真の)接地GNDとは電気的に切り離されてい
た。そのため、システム側が指定するスタンバイ期間が
長期間に及ぶと、時間とともに仮想電源線VDDVの電
位が低下し、仮想接地線GNDVの電位が上昇してい
き、最終的には両者の電位差が非常に小さくなり、ラッ
チ、レジスタ、フリップフロップなどに保持されている
電位情報(論理状態)が失われてしまっていた。
指定するスタンバイ期間であっても、間欠的に信号S
L,/SLをアクティブ期間の電位、即ちそれぞれ電位
GND,VDDにし、(真の)電源VDDと仮想電源線
VDDVとの間、および(真の)接地GNDと仮想接地
線GNDVとの間をそれぞれトランジスタQ1,Q2に
よって間欠的に導通状態にする。これによって、図1に
示されるようにスタンバイ期間において仮想電源線VD
DVの電位低下や仮想接地線GNDVの電位上昇を途中
でとめ、本来の電位に戻すことができる。
る容量CV へ電荷を供給し(充電)、仮想接地線GND
Vに寄生する容量CG から電荷を放出する(放電する)
こととなる。従って、リーク電流が大きなトランジスタ
LTを用いて構成されている論理回路Li に対して、特
にその有する順序回路に対して、仮想電源線VDDV及
び仮想接地線GNDVは論理状態の記憶に必要な電荷を
供給することができる。
GNDVに複数の論理回路Li が接続されているので、
スタンバイ期間における間欠的な電荷の補充はトランジ
スタQ1,Q2をスイッチとして機能させるだけで足
り、複数の論理回路Li の各々に対して電荷の補充を行
う必要がない。
も、論理回路Li の状態をアクティブ期間のそれに復帰
できることになり、アクティブ状態とスタンバイ状態を
頻繁に繰り返すように半導体集積回路を使用する場合で
あっても、使い勝手や性能のを悪化させることがない。
2の構成を示す回路図である。半導体集積回路(チッ
プ)101は(真の)電源VDD、(真の)接地GND
に接続され、図示されないシステム側からスタンバイ制
御信号SBが供給される。
想接地線GNDV、トランジスタQ1,Q2及び論理回
路Li が実施の形態1と同様にして図9に示される構成
を呈して設けられている。更に、チップ101にはタイ
マー回路11、インバータ12,13が設けられてい
る。
がスタンバイ制御信号SBを用いてその旨をチップ10
1に指令する。タイマー回路11はスタンバイ制御信号
SBを受け、初期状態として高レベル(例えば電位VD
D)をインバータ12に与える。インバータ12は自身
に入力された信号の論理を反転して信号/SLを出力す
るので、初期状態としては信号/SLは電位GNDにあ
る。一方、インバータ13は自身に入力された信号の論
理を反転して信号SLを出力するので、初期状態として
は信号SLは電位VDDにある。実施の形態1で説明さ
れたように、このときにはトランジスタQ1,Q2はい
ずれもオフする。
し、所定の待機時間が経過すると、所定の駆動期間だけ
低レベル(例えば電位GND)をインバータ12に与え
る。よって、インバータ12は電位VDDにある信号/
SLを、インバータ13は電位GNDにある信号SL
を、それぞれ出力する。これによってトランジスタQ
1,Q2はオンし、その電位が低下した仮想電源線VD
DVを電位VDDへと充電し、その電位が上昇した仮想
接地線GNDVを電位GNDへと放電させる。
と、初期状態に戻り、再び所定の待機期間において高レ
ベルを出力する。このようにしてスタンバイ期間であっ
ても間欠的にチップ101をアクティブ状態とすること
で、論理回路Li の有する順序回路の論理状態が失われ
ない。
にチップ101へ指示する場合は、スタンバイ制御信号
SBを用いてその旨をチップ101に指令する。これを
受けてタイマー回路11は常時低レベルの出力をインバ
ータ12に与え、信号SL,/SLがそれぞれ電位GN
D,VDDを採る。よってトランジスタQ1,Q2はオ
ンし、仮想電源線VDDVおよび仮想接地線GNDVは
低インピーダンスの電源線及び接地線として機能するの
で、チップ101は高速な回路動作を行う。
クティブ時に休止状態であってもよいし、他の用途に使
われていてもよい。タイマー回路11は遅延素子を用い
ることによって容易に構成することができる。
施の形態1の効果を得るための信号SL,/SLの生成
を具現化することができる。
3の構成を示す回路図である。チップ102は実施の形
態2において図2を用いて説明されたチップ101のタ
イマー回路11を電位検出回路21及び単安定マルチバ
イブレーター22に置換した構成を有している。
仮想電源線VDDVや仮想接地線GNDVを間欠的に充
放電するタイミングをタイマー回路11によって決定す
る方式は、回路構成が簡単でよい。しかし、あらかじめ
タイマー回路11によりタイミングを設定するために
は、電圧、温度等の動作条件の変動や、チップの製造条
件の変動による半導体集積回路の動作余裕を考慮しなけ
ればならない。
どこまで低下し、仮想接地線GNDVの電位がどこまで
上昇した場合に、論理回路Li の有するラッチ、レジス
タ、フリップフロップ等に記憶されている論理状態が保
持しきれなくなるかを考慮しなければならない。かかる
考慮は全ての論理回路Li 毎に行わなければならない。
しかも仮想電源線VDDV及び仮想接地線GNDVは全
ての論理回路Li に対して電荷の供給を行うので、スタ
ンバイ期間においては、最悪条件となる論理回路に対応
して仮想電源線GDDVや仮想接地線GNDVに対して
間欠的に充放電を行わなければならない。
な充放電は、それ以外の多くの論理回路にとっては不必
要に頻繁に行われることになる。従って、この様な場合
には充放電に要する電力のためスタンバイ期間の消費電
力が増大してしまう。
1が、仮想電源線GDDVの電位と仮想接地線GNDV
の電位を検出し、両者の間の電位差ΔVを監視すること
により、間欠的充放電の最適なタイミングを得ることが
できる。
ングを示す波形図であり、図3及び図4を用いてチップ
102の動作を以下に具体的に説明する。図示されない
システム側がチップ102に対してスタンバイ制御信号
SBによりスタンバイ期間に入るように指令すると、電
位検出回路21が活性化される。スタンバイ状態に入っ
た直後においては、電位差ΔVは(VDD−GND)で
ある。
−GND)よりも大きい時点では、電位検出回路21は
高レベル(例えば電位VDD)を出力し、単安定マルチ
バイブレーター22は高レベル(例えば電位VDD)を
出力した状態で安定している。よって信号SL,/SL
がそれぞれ電位VDD,GNDを採り、トランジスタQ
1,Q2は非導通のままである。
V以下になると低レベル(例えば電位GND)を出力す
る。この電位検出回路21の出力の立ち下がりによって
単安定マルチバイブレーター22は所定期間τだけ不安
定側である低レベル(例えば電位GND)を出力する。
これにより信号SL,/SLがそれぞれ接地電位GND
及び電源電位VDDを採り、トランジスタQ1,Q2は
導通状態となり、仮想接地線GNDVは接地電位GND
に放電され、仮想電源線VDDVは電源電位VDDに充
電される。ここで所定期間τはかかる充放電が行われる
のに充分な長さに設定される。
最小値δV以下に小さくなれば、再び電位検出回路21
の出力は立ち下がり、所定期間τだけ仮想接地線GND
Vや仮想電源線VDDVの間欠的充放電が行われる。
るラッチ、レジスタ、フリップフロップ等の内、スタン
バイ状態における電位差ΔVの減少に対して最も弱い論
理回路が論理状態を保持するのに必要とする電圧よりも
わずかに高い電圧を論理状態の保持に必要とするダミー
の論理回路の論理状態を検出することによって実質的に
設定することができる。
の論理回路を有しており、これに対して電位差ΔVを与
えることにより、その論理状態の保持が可能でなくなっ
た場合に低レベルを出力する。
ようにチップ102へ指示する場合は、スタンバイ制御
信号SBを用いてその旨をチップ102に指令する。こ
れを受けては電位検出回路21は非活性化し、その機能
を停止する。ここで、単安定マルチバイブレーター22
は電位検出回路21が非活性化した状態においては常時
低レベルの出力をインバータ12に与え、トランジスタ
Q1,Q2をオンにするように制御される。かかる制御
は周知の技術によって可能である。
ップ102内で仮想電源線VDDVと仮想接地線GND
Vとの電位差ΔVを監視し、ラッチ、レジスタ、フリッ
プフロップ等の順序回路に記憶されている論理状態が保
持できなくなる電位差になる前に、仮想電源線VDDV
や仮想接地線GNDVの間欠的充放電を行うため、動作
条件やチップ固有の動作余裕で規定される限界までスタ
ンバイ期間における間欠的充放電の間隔を延長でき、ス
タンバイ期間の消費電力を著しく低減することができ
る。
論理回路規模が大きくなるにつれ、仮想電源線や仮想接
地線の負荷容量は増大し、スタンバイ期間に間欠的に充
放電を行うとしてもその際の消費電力は無視し得ないも
のとなる。
る信号の状態でのみ出力が定まる組み合わせ回路と、そ
の時点より以前の状態も考慮しなければ出力が定まらな
い順序回路とがある。そして組み合わせ回路の方は状態
を記憶しておく必要が無い。
想接地線とを二組ずつ設け、夫々を組み合わせ回路と順
序回路用とに振り分け、状態を記憶する必要のある順序
回路用の仮想電源線と仮想接地線にのみ間欠的に充放電
を行うものである。
回路図であり、図6はその動作タイミングを示す波形図
である。
の)接地GNDに接続される。電源VDDにはPMOS
トランジスタQ11を介して仮想電源線VDDV1が、
PMOSトランジスタQ12を介して仮想電源線VDD
V2が、それぞれ接続されている。また接地GNDには
NMOSトランジスタQ21を介して仮想接地線GND
V1が、NMOSトランジスタQ22を介して仮想接地
線GNDV2が、それぞれ接続されている。トランジス
タQ11,Q12,Q21,Q22には高いしきい値を
有するトランジスタHTが用いられている。
V1との間には複数の順序回路Mi(i=1,2,…)
が、仮想電源線VDDV2と仮想接地線GNDV2との
間には複数の組み合わせ回路Ni (i=1,2,…)
が、それぞれ接続されている。順序回路Mi と組み合わ
せ回路Ni とは両者相まって論理回路Li を構成してい
る。換言すれば、論理回路Li を構成する2つの部分の
うち、順序回路Mi は仮想電源線VDDV1と仮想接地
線GNDV1とによって電力が供給され、組み合わせ回
路Ni は仮想電源線VDDV2と仮想接地線GNDV2
とによって電力が供給される。既述のように、論理回路
Li は低いしきい値を有するトランジスタLTを用いて
構成されている。
22のそれぞれのゲートには信号SL1,/SL1,S
L2,/SL2が与えられている。これらの信号の変化
と仮想電源線VDDV1,VDDV2及び仮想接地線G
NDV1,GNDV2の変化との関係は図6に示すとお
りである。信号SL1,/SL1並びに仮想電源線VD
DV1及び仮想接地線GNDV1の波形は、図1に示さ
れた信号SL,/SL並びに仮想電源線VDDV及び仮
想接地線GNDVのそれと同様である。そして、信号S
L2,/SL2並びに仮想電源線VDDV2及び仮想接
地線GNDV2の波形は、図10に示された信号SL,
/SL並びに仮想電源線VDDV及び仮想接地線GND
Vのそれと同様である。
の形態1と同様にして、スタンバイ期間が長時間に亘っ
ても順序回路Mi の状態をアクティブ期間のそれに復帰
できることになる。その一方、組み合わせ回路Ni にお
いてはスタンバイ期間中は仮想電源線VDDV2と仮想
接地線GNDV2の間欠的充放電を行わない。
スタンバイ期間が長時間に亘っても、論理回路Li の状
態をアクティブ期間のそれに復帰できる。
5の構成を示す回路図である。チップ104は実施の形
態4において図5を用いて示されたチップ103に対し
てタイマー回路11及びインバータ12〜15を付加し
た構成を有している。
らスタンバイ制御信号SBを入力する。インバータ12
はタイマー回路11の出力を反転して信号/SL1を出
力し、インバータ13はインバータ12の出力を反転し
て信号SL1を出力する。また、インバータ14はスタ
ンバイ制御信号SBを反転して信号/SL2を出力し、
インバータ15はインバータ14の出力を反転して信号
SL2を出力する。
号SBは低レベル(例えば接地電位GND)を採ってい
る。このときにはタイマー回路11は非活性の状態であ
り、低レベルを出力している。よって、信号SL1,/
SL1,SL2,/SL2はそれぞれ低レベル、高レベ
ル(例えば電源電位VDD)、低レベル、高レベルとな
り、トランジスタQ11,Q12,Q21,Q22は全
て導通する。このような状態は図6で示された通りであ
り、仮想電源線VDDV1,VDDV2の電位はいずれ
も電源電位VDDとなり、仮想接地線GNDV1,GN
DV2の電位はいずれも接地電位GNDとなる。
に指令する場合には、スタンバイ制御信号SBは高レベ
ルを採り、タイマー回路11は活性化する。そして実施
の形態2と同様にしてまず所定の待機時間において高レ
ベルを、その後所定の駆動期間だけ低レベルを、それぞ
れ出力する。これによって、トランジスタQ11,Q2
1はいずれも待機時間においてオフし、駆動期間におい
てオンする。そしてこのトランジスタQ11,Q21の
オン・オフはスタンバイ期間が続く限り周期的に実行さ
れる。このようにスタンバイ期間に情報(状態)の保持
を必要とする順序回路Mi に対しては、チップ104の
内部で自発的に間欠的な仮想電源線と仮想接地線の充放
電とを行う。
回路Ni に対しては、スタンバイ制御信号SBの論理反
転である信号/SL2は低レベルを採るのでトランジス
タQ22はオフし、信号SL2は高レベルをとるのでト
ランジスタQ12もオフする。よって仮想電源線VDD
V2と仮想接地線GNDV2は夫々電源VDDおよび接
地GNDから絶縁され、この状態はスタンバイ制御信号
SBによりスタンバイ期間の終了が指令されるまで継続
する。
バイ期間に情報保持を必要とする順序回路にはチップの
内蔵するタイマー回路によって、自発的に仮想電源線及
び仮想接地線の間欠的充放電を行う一方、情報保持を必
要としない組み合わせ回路に対してはスタンバイ期間を
通して仮想電源線・仮想接地線を夫々電源線・接地線か
ら絶縁する構成にしたので、スタンバイ期間の消費電力
を低減しつつ、回路内部の情報保持を実現できる。
6の構成を示す回路図である。チップ105は実施の形
態5において図7を用いて説明されたチップ104のタ
イマー回路11を電位検出回路21及び単安定マルチバ
イブレーター22に置換した構成を有している。電位検
出回路21及び単安定マルチバイブレーター22の動作
は実施の形態3と同様である。電位検出回路21は仮想
電源線VDDV1と仮想接地線GNDV1との間の電位
を検出し、両者の電位差ΔVを得る。
に仮想電源線VDDV1と仮想接地線GNDV1との間
の電位差が小さくなり、ラッチやレジスタやフリップフ
ロップに記憶されている論理状態が保持できなくなる最
小値δV以下になると、電位検出回路21は低レベルを
出力し、信号SL1は接地電位GNDを、信号/SL1
は電源電位VDDを、それぞれ採る。よって順序回路用
の仮想電源線VDDV1及び仮想接地線GNDV1は、
それぞれ電源電位VDDに充電され、接地電位GNDへ
と放電される。したがって情報保持を必要とする順序回
路Mi に対しては、スタンバイ期間においてもチップ1
05内部で自発的に間欠的な充放電が行われる。
回路Ni に関しては、実施の形態5と同様にして仮想電
源線VDDV2及び仮想接地線GNDV2は夫々電源V
DD及び接地GNDから絶縁される。
を必要とする順序回路には、スタンバイ期間にチップ1
05内部の電位検知回路21により電位差ΔVが最小値
δVより小さくなると充放電を行い、情報保持を必要と
しない組み合わせ回路に対してはスタンバイ期間を通じ
て仮想電源線VDDV2及び仮想接地線GNDV2を夫
々電源VDD及び接地GNDから絶縁する構成にしたの
で、チップ105の固有の変動要因に対し、回路内部の
情報保持とスタンバイ期間の低消費電力を最適化して実
現できる。
集積回路によれば、第2の期間において論理回路は駆動
される必要はないが、その有する順序回路が次の第1の
期間において誤動作しないように、前の第1の期間にお
いて生じた状態を保持しなければならない。第2の期間
においては第1の電源が間欠的に接続されるので、電力
消費が抑制されると共に、第1の電源線に電荷を与える
ことにより順序回路の状態を保持することができる。
積回路によれば、複数の論理回路がスタンバイ状態とな
る場合に、第1のスイッチを動作させるのみで、その全
ての論理回路の誤動作を防止し得る電荷を第1の電源線
に与えることができる。
積回路によれば、第2の期間における間欠的な第1のス
イッチの導通を自動的に行うことができる。
積回路によれば、第2の期間において、順序回路が直前
の第1の期間における状態を保持するに足る電荷を常に
第1の電源線に存在させることができる。
かる半導体集積回路によれば、第2の電源が間欠的に接
続されるので、電力消費が抑制されると共に、第2の電
源線に電荷を与えることにより順序回路の状態を保持す
ることができる。
積回路によれば、組み合わせ回路はその時点で与えられ
る信号の状態でのみその出力が決定されるので、第2の
期間においてそれ以前の第1の期間の状態を保持してお
く必要がなく、これに電荷を与えておく必要がない。よ
って第2の期間において論理回路に対して一律に電荷を
確保する必要がなく、組み合わせ回路には電荷を与えな
いので、一層電力消費を抑制することができる。
積回路によれば、第1の期間においては論理回路は駆動
されてアクティブ状態にある。第2の期間において論理
回路はスタンバイ状態にあって駆動される必要はない
が、新たに出会う第1の期間においてその有する順序回
路が誤動作しないようにその前の第1の期間において生
じた状態を保持しなければならない。第2の期間におい
ては、そのような順序回路の状態を保持し得る電荷が電
源線に存在するように、電源が間欠的に接続されるの
で、電力消費を抑制することができる。
積回路によれば、組み合わせ回路はその時点で与えられ
る信号の状態でのみその出力が決定されるので、第2の
期間においてそれ以前の第1の期間の状態を保持してお
く必要がない。従って、第2の期間をスタンバイ状態と
する論理回路において組み合わせ回路に電荷を与えてお
く必要がない。よって第2の期間において論理回路に対
して一律に電荷を確保する必要がなく、組み合わせ回路
には電荷を与えないので、一層電力消費を抑制すること
ができる。
す波形図である。
ある。
ある。
す波形図である。
ある。
す波形図である。
ある。
ある。
である。
る。
インバータ、VDD(真の)電源、VDDV,VDD
V1,VDDV2 仮想電源線、GND (真の)接
地、GNDV,GNDV1,GNDV2 仮想接地線、
Q1,Q11,Q12 PMOSトランジスタ、Q2,
Q21,Q22 NMOSトランジスタ、Li 論理回
路、Mi 順序回路、Ni 組み合わせ回路。
Claims (9)
- 【請求項1】 第1の電位を与える第1の電源と、第 1の電源線と、 前記第1の電源に接続された第1端と、前記第1の電源
線に接続された第2端とを有する第1のスイッチと、 前記第1の電源線を介して前記第1のスイッチの前記第
2端に接続される順序回路を有する、少なくとも一つの
論理回路とを備え、 前記論理回路がアクティブ状態となる第1の期間におい
て前記第1のスイッチが常時導通し、前記論理回路がス
タンバイ状態となる第2の期間において前記第1のスイ
ッチが間欠的に導通する半導体集積回路。 - 【請求項2】 前記論理回路は複数設けられる請求項1
記載の半導体集積回路。 - 【請求項3】 前記第2の期間における前記第1のスイ
ッチの導通を制御する制御信号を発生するタイマーを更
に備える請求項2記載の半導体集積回路。 - 【請求項4】 前記第1の電源線の電位である第1の電
位を検出し、前記第2の期間において前記第1の電位が
所定の範囲を逸脱した場合に前記第1のスイッチを導通
させる電位検出回路を更に備える請求項2記載の半導体
集積回路。 - 【請求項5】 第2の電位を与える第2の電源と、第 2の電源線と、 前記第2の電源に接続された第1端と、前記第2の電源
線に接続された第2端とを有する第2のスイッチとを更
に備え、 前記順序回路は前記第2の電源線を介して前記第2のス
イッチの前記第2端にも接続され、 前記第2のスイッチの導通/非導通は前記第1のスイッ
チの導通/非導通と一致する、請求項1乃至請求項4の
いずれかに記載の半導体集積回路。 - 【請求項6】 前記論理回路は組み合わせ回路を更に有
し、 前記半導体集積回路は前記第1の電源に接続された第1
端と、前記組み合わせ回路に接続された第2端とを有す
る第2のスイッチを更に備え、 前記第1の期間において前記第2のスイッチが常時導通
し、前記第2の期間において前記第2のスイッチが常時
導通していない請求項1乃至請求項4のいずれかに記載
の半導体集積回路。 - 【請求項7】 第2の電位を与える第2の電源と、第 2の電源線と、 前記第2の電源に接続された第1端と、前記第2の電源
線に接続された第2端とを有する第3のスイッチと、 前記第2の電源に接続された第1端と、第2端とを有す
る第4のスイッチとを更に備え、 前記順序回路は前記第2の電源線を介して前記第3のス
イッチの前記第2端にも接続され、 前記組み合わせ回路は前記第4のスイッチの前記第2端
にも接続され、 前記第3のスイッチの導通/非導通は前記第1のスイッ
チの導通/非導通と一致し、 前記第4のスイッチの導通/非導通は前記第2のスイッ
チの導通/非導通と一致する、請求項6記載の半導体集
積回路。 - 【請求項8】 所定の電位を与える電源と、電 源線と、 前記電源線を介して、第1の期間においては常時に、第
2の期間においては間欠的に、それぞれ前記電源に接続
される順序回路を有する論理回路とを備え、 前記第1の期間において前記論理回路はアクティブ状態
であり、前記第2の期間において前記論理回路はスタン
バイ状態である 半導体集積回路。 - 【請求項9】 所定の電位を与える電源と、 電源線と、 前記電源線を介して、第1の期間においては常時に、第
2の期間においては間欠的に、それぞれ前記電源に接続
される順序回路と、 前記第1の期間においては常時前記
電源に接続され、前記第2の期間においては常時前記電
源と接続されない組み合わせ回路とを有する論理回路と
を備える半導体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7211772A JP2931776B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体集積回路 |
US08/582,416 US5781062A (en) | 1995-08-21 | 1996-01-03 | Semiconductor integrated circuit |
DE19615413A DE19615413C2 (de) | 1995-08-21 | 1996-04-18 | Integrierte Halbleiterschaltung mit Standby-Betrieb für Spannungsversorgung |
KR1019960012288A KR970013751A (ko) | 1995-08-21 | 1996-04-22 | 반도체 집적회로 |
KR1020000009367A KR100351927B1 (ko) | 1995-08-21 | 2000-02-25 | 반도체 집적회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7211772A JP2931776B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0964715A JPH0964715A (ja) | 1997-03-07 |
JP2931776B2 true JP2931776B2 (ja) | 1999-08-09 |
Family
ID=16611342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7211772A Expired - Lifetime JP2931776B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体集積回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5781062A (ja) |
JP (1) | JP2931776B2 (ja) |
KR (2) | KR970013751A (ja) |
DE (1) | DE19615413C2 (ja) |
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US10128234B2 (en) * | 2016-11-18 | 2018-11-13 | Taiwan Semiconductor Manufacturing Company Limited | Electromigration resistant semiconductor device |
US11303274B1 (en) * | 2020-11-16 | 2022-04-12 | Micron Technology, Inc. | Sub-threshold current reduction circuit switches and related apparatuses and methods |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2723338B2 (ja) * | 1990-04-21 | 1998-03-09 | 株式会社東芝 | 半導体メモリ装置 |
JP2697635B2 (ja) * | 1993-10-08 | 1998-01-14 | 日本電気株式会社 | 半導体集積回路 |
-
1995
- 1995-08-21 JP JP7211772A patent/JP2931776B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-03 US US08/582,416 patent/US5781062A/en not_active Expired - Lifetime
- 1996-04-18 DE DE19615413A patent/DE19615413C2/de not_active Expired - Lifetime
- 1996-04-22 KR KR1019960012288A patent/KR970013751A/ko active Application Filing
-
2000
- 2000-02-25 KR KR1020000009367A patent/KR100351927B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH0964715A (ja) | 1997-03-07 |
DE19615413C2 (de) | 2000-04-27 |
KR970013751A (ko) | 1997-03-29 |
KR100351927B1 (ko) | 2002-09-12 |
DE19615413A1 (de) | 1997-02-27 |
US5781062A (en) | 1998-07-14 |
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Date | Code | Title | Description |
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Free format text: PAYMENT UNTIL: 20080521 Year of fee payment: 9 |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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