JP2007273959A - 光検出素子及びその製造方法 - Google Patents

Abstract

【課題】ゲッタリング効果を向上させつつ、電気的特性のばらつきを低減する。
【解決手段】シリコンを母材としており、炭素を所定濃度で含有する半導体基板１０１と、半導体基板１０１上にシリコンを母材としてエピタキシャル成長されてなり、半導体基板１０１から所定距離だけ離間する領域に光検出部（主に１０４）を有するエピタキシャル層１０２とを備え、半導体基板１０１は、半導体基板１０１に含有される炭素が所定濃度になるようにシリコンを含有する材料と炭素を含有する材料とが溶融された原料融液から結晶成長されてなる。
【選択図】図２

Description

本発明は、光検出素子に関し、特に、ゲッタリング技術に関する。

一般に、光検出素子の一種である固体撮像素子では、白キズや暗電流を低減するためにゲッタリング技術が適用されている。ゲッタリング技術とは、白キズ等の主要因である重金属不純物（Ｆｅ、Ｎｉ等）及び結晶欠陥を、半導体基板の素子形成領域から除去する技術である。代表的なゲッタリング技術であるＩＧ（Intrinsic Gettering）では、熱処理を施して半導体基板内部にＢＭＤ（（Bulk Micro Defect）主に酸素析出欠陥）を発生させ、これによる歪み応力により重金属不純物及び結晶欠陥を捕獲することとしている。その結果、半導体基板の素子形成領域から重金属不純物が除去される。

また、近年、ゲッタリング効果をさらに向上させる技術が開発されている。例えば、特許文献１は、シリコン基板に炭素をイオン注入する技術を開示している。シリコン基板中に炭素をイオン注入すれば、ＢＭＤの発生が促進することにより歪み応力が増大するとともに、シリコンと炭素との原子半径が異なることにより歪み応力が発生する。その結果、ゲッタリング効果がさらに向上する。
特開平６−３３８５０７号公報（特許第３３８４５０６号）

しかしながら、発明者らが研究開発を進めたところ、炭素をシリコン基板にイオン注入すれば、ゲッタリング効果を向上させることができるものの、製造された固体撮像素子間でブルーミング抑制電圧、光検出部の飽和容量、読出電圧等のばらつき（以下、「電気的特性のばらつき」という。）が大きくなることが判明した。素子間で電気的特性のばらつきが大きくなれば、その分を見込んで各種印加電圧を高めなければならないため、固体撮像素子の低電力化を妨げることになる。

なお、この問題は、固体撮像素子のみならずゲッタリング技術が適用された光検出素子（例えば、フォトカプラ用、光通信用、光ピックアップ用等の受光素子）に共通する。
そこで、本発明は、ゲッタリング効果を向上させつつ、電気的特性のばらつきを低減することができる光検出素子、及びその製造方法を提供することを目的とする。

本発明に係る光検出素子は、第１の元素を母材としており、当該第１の元素と同族の第２の元素を所定濃度で含有する半導体基板と、前記半導体基板上に第１の元素を母材としてエピタキシャル成長されてなり、前記半導体基板から所定距離だけ離間する領域に光検出部を有するエピタキシャル層とを備え、前記半導体基板は、当該半導体基板に含有される第２の元素が前記所定濃度になるように第１の元素を含有する材料と第２の元素を含有する材料とが溶融された原料融液から結晶成長されてなる。

発明者は、上記構成によればゲッタリング効果を向上させつつ、光検出素子の電気的特性のばらつきを低減することができることを実験により確認した。
発明者は、電気的特性のばらつきを低減できる理由について、（１）電気的特性のばらつきは半導体基板中の第２の元素（例えば、炭素）の分布のばらつきに起因しており、（２）半導体基板の原料融液に第２の元素を添加しておくことで、第２の元素をイオン注入する方法よりも半導体基板中の第２の元素の分布のばらつきを低減することができたからであると推察している。

上記（１）については、次のように考えられる。
ＢＭＤは第２の元素の付近に発生する傾向がある。そのため、ＢＭＤの分布は、第２の元素の分布に応じてばらつく。ＢＭＤの分布のばらつきは半導体基板内の寄生容量や寄生抵抗等のばらつきを誘引する。そうすると、半導体基板内の電気的特性がばらつくことになると考えられる。

また、上記（２）については、次のように考えられる。
上記構成のように半導体基板の原料融液に第２の元素を添加しておけば、第２の元素は結晶成長の過程で半導体基板中に略一様に分布する。一方、イオン注入により第２の元素を添加した場合は、第２の元素を半導体基板中に略一様に分布させることが困難である。これは、主に、イオンビームが径方向にイオン密度の勾配を有していることと、イオンビームを半導体基板（ウェハ）の全域にスキャンするときに精度誤差が生じてしまうこととを原因としている。このことを考慮すれば、原料融液に第２の元素を添加しておく方法は、第２の元素をイオン注入する方法よりも半導体基板中の第２の元素の分布のばらつきを低減することができると考えられる。

また、前記第１の元素はシリコンであり、前記第２の元素は炭素であり、前記所定濃度は、１×１０^１６乃至２．５×１０^１７atoms/cm³の範囲に含まれていることとしてもよい。
上記構成によれば、シリコン基板中の炭素の濃度が１×１０^１６atoms/cm³以上なので、ゲッタリングサイトとなるＢＭＤを高密度に形成することができる。その結果、ゲッタリング効果を向上させることができる。また、シリコン基板中の炭素の濃度が２．５×１０^１７atoms/cm³以下なので、過度にＢＭＤを形成することがない。したがって、転位やスリップの発生による半導体基板の強度低下を防止することができる。

また、前記半導体基板が有する単位断面積あたりのＢＭＤの個数は、５×１０^５乃至５×１０^７個/cm²の範囲に含まれていることとしてもよい。
上記構成によれば、半導体基板の単位断面積あたりのＢＭＤの個数が、５×１０^５個/cm²以上なので、半導体基板中に存在する金属不純物及び結晶欠陥を強力にゲッタリングすることができる。また、半導体基板の単位断面積あたりのＢＭＤの個数が、５×１０^７個/cm²以下なので、転位やスリップの発生による半導体基板の強度低下を防止することができる。

また、前記半導体基板が有するＢＭＤのサイズは、５０乃至４００nmの範囲に含まれていることとしてもよい。
上記構成によれば、ＢＭＤのサイズは、５０nm以上なので、半導体基板中に存在する金属不純物及び結晶欠陥を強力にゲッタリングすることができる。また、ＢＭＤのサイズは、４００nm以下なので、転位やスリップの発生による半導体基板の強度低下を防止することができる。

また、前記エピタキシャル層の厚みは４μｍ以上６μｍ以下の範囲に含まれることとしてもよい。
上記構成によれば、エピタキシャル層の電気的特性に半導体基板における不純物の濃度のばらつきが影響することを防止しつつ、電子シャッタ電圧の低電圧化を図ることができる。

また、前記半導体基板の抵抗率ρ１と前記エピタキシャル層の抵抗率ρ２の比ρ２／ρ１は２０以上２００以下の範囲に含まれることとしてもよい。
上記構成によれば、電子シャッタ電圧の低電圧化を図りつつ、種々の電気的特性を満足する固体撮像素子を作成することができる。
本発明に係る光検出素子は、第１の元素を母材としており、当該第１の元素と同族の第２の元素を所定濃度で含有する半導体基板と、前記半導体基板上に第１の元素を母材としてエピタキシャル成長されてなり、前記半導体基板から所定距離だけ離間する領域に光検出部を有するエピタキシャル層とを備え、前記第２の元素は、前記半導体基板中の全域において略均一に分布している。

発明者は、上記構成によればゲッタリング効果を向上させつつ、光検出素子の電気的特性のばらつきを低減することができることを実験により確認した。電気的特性のばらつきを低減できる理由は、上述したとおりである。なお、本明細書において「略均一」とは、半導体基板中の複数の領域で第２の元素の濃度を測定した場合、その下限値に対する上限値の比が１０以内に収まることをいうものとする。

本発明に係る光検出素子の製造方法は、第１の元素を母材としており、当該第１の元素と同族の第２の元素を所定濃度で含有する半導体基板を準備する準備工程と、前記準備工程により準備された半導体基板上に、第１の元素を母材とするエピタキシャル層を積層する積層工程と、前記積層工程により積層されたエピタキシャル層の前記半導体基板から所定距離だけ離間する領域に光検出部を形成する形成工程とを含み、前記準備工程において準備される半導体基板は、当該半導体基板に含有される第２の元素が前記所定濃度になるように第１の元素を含有する材料と第２の元素を含有する材料とが溶融された原料融液から結晶成長されてなる。

発明者は、上記構成によればゲッタリング効果を向上させつつ、光検出素子の電気的特性のばらつきを低減することができることを実験により確認した。電気的特性のばらつきを低減できる理由は、上述したとおりである。なお、半導体基板の準備は、半導体基板を製造することにより行ってもよいし、製造された半導体基板を入手することにより行ってもよい。

また、前記第１の元素はシリコンであり、前記第２の元素は炭素であり、
前記所定濃度は、１×１０^１６乃至２．５×１０^１７atoms/cm³の範囲に含まれていることとしてもよい。
上記構成によれば、ＢＭＤを高密度に形成しつつ、半導体基板の強度低下を防止することができる。この理由は、上述したとおりである。

また、前記光検出素子の製造方法は、さらに、前記成長工程の後に、前記半導体基板に繰り返し熱処理を施す熱処理工程を含み、前記半導体基板に最初に熱処理を施すときの投入温度は、摂氏６００度以上７００度以下であることとしてもよい。
上記構成によれば、最初の熱処理温度が摂氏６００度以上７００度以下であることから、酸素析出欠陥の析出核が十分なサイズに成長するために消滅せずに残留し、ゲッタリングサイトとなるＢＭＤを高密度に形成することができる。その結果、ゲッタリング効果を向上させることができる。

また、前記光検出素子の製造方法は、さらに、前記半導体基板上にゲート絶縁膜を形成するまでに前記半導体基板に熱処理を施す熱処理工程を含み、当該熱処理は、最高温度が摂氏１０００度乃至１１００度の範囲に含まれ、処理時間が６０分乃至６００分の範囲に含まれることとしてもよい。
上記構成によれば、酸素析出欠陥の析出核が十分に成長し、ゲッタリングサイトとなるＢＭＤを高密度に形成することができる。その結果、ゲッタリング効果を向上させることができる。

また、前記エピタキシャル層の厚みは４μｍ以上６μｍ以下の範囲に含まれることとしてもよい。
上記構成によれば、エピタキシャル層の電気的特性に半導体基板における不純物の濃度のばらつきが影響することを防止しつつ、電子シャッタ電圧の低電圧化を図ることができる。

また、前記半導体基板の抵抗率ρ１と前記エピタキシャル層の抵抗率ρ２の比ρ２／ρ１は２０以上２００以下の範囲に含まれることとしてもよい。
上記構成によれば、電子シャッタ電圧の低電圧化を図りつつ、種々の電気的特性を満足する固体撮像素子を作成することができる。

本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
（実施の形態１）
＜構成＞
図１は、ＩＴ−ＣＣＤ型の固体撮像素子の概略構成を示す図である。
固体撮像素子は、光検出部１１、垂直転送部１２、水平転送部１３及び増幅部１４を備える。

光検出部１１は、受光量に応じた量の電荷を生成し蓄積する。光検出部１１は、二次元的にマトリクス状に配列されており、図１では模式的に５行５列の２５画素分が示されている。垂直転送部１２は、光検出部１１が生成し蓄積している電荷を、水平転送部１３まで個々に転送する。水平転送部１３は、垂直転送部１２から転送された電荷をそれぞれ増幅部１４まで転送する。増幅部１４は、水平転送部１３から転送された電荷をそれぞれ電圧に変換し、増幅する。

図２は、ＩＴ−ＣＣＤ型の固体撮像素子の断面図である。
固体撮像素子は、半導体基板１０１、エピタキシャル層１０２、ゲート絶縁膜１０８、ゲート電極１０９、反射防止膜１１６、遮光膜１１８、層間絶縁膜１１７、表面保護膜１１９を備える。なお、図２では、固体撮像素子の１画素分のみが示されている。
半導体基板１０１は、シリコンを母材としており、炭素及びリンを含有している。炭素の濃度は、１×１０^１６乃至２．５×１０^１７atoms/cm³の範囲に含まれている。なお、炭素は、半導体基板１０１中に、面方向及び深さ方向に略均一に分布している。ここで、「略均一」とは、半導体基板１０１中の複数の領域で炭素の濃度を測定した場合、その下限値に対する上限値の比が１０以内に収まることをいうものとする。

エピタキシャル層１０２は、ｐ型ウェル領域１０３、ｎ型領域１０４、１０６、ｐ型領域１０７、１１２、１１４、１１５を有する。ｐ型ウェル領域１０３は、ｎ型領域１０４と半導体基板１０１との間にオーバーフローバリア電位ψｏｆｂを形成する。ｎ型領域１０４は、半導体基板１０１から所定距離だけ離間する領域に形成されている。ｎ型領域１０４がｐ型ウェル領域１０３、ｐ型領域１１２、１１４、１１５に囲繞されていることで、ポテンシャル井戸が形成される。ポテンシャル井戸が形成されている領域が光検出部１１となる。ｎ型領域１０６は、ｐ型領域１０７、１１４、１１２に囲繞されている。このことでポテンシャル井戸が形成される。ポテンシャル井戸が形成されている領域が垂直転送部１２となる。ｐ型領域１１４は、ｎ型領域１０４とｎ型領域１０６との間にゲート電位ψｇを形成する。

ゲート絶縁膜１０８、ゲート電極１０９、反射防止膜１１６、遮光膜１１８、層間絶縁膜１１７、表面保護膜１１９は、ＣＣＤ型の固体撮像素子の一般的な構成要素であり、しかも本発明の本質部分ではないため、説明を省略する。
図３は、半導体基板及びエピタキシャル層内部の電位分布を示す図である。
図３中に示された符号Ａ乃至Ｄは、図２中に示されたＡ点乃至Ｄ点とそれぞれ対応している。すなわち、符号Ａは垂直転送部１２に対応し、符号Ｂはｐ型領域１１４に対応し、符号Ｃは光検出部１１に対応し、符号Ｄは半導体基板１０１に対応している。

半導体基板１０１には、基板電圧Ｖｓｕｂが印加される。この基板電圧Ｖｓｕｂにより基板電位ψｓｕｂ及びオーバーフローバリア電位ψｏｆｂが定まる。すなわち、基板電圧Ｖｓｕｂを高くするほど、基板電位ψｓｕｂ及びオーバーフローバリア電位ψｏｆｂが高くなる。基板電圧Ｖｓｕｂは、オーバーフローバリア電位ψｏｆｂがゲート電位ψｇよりも高くなるように定められている。このように定めることで、光検出部１１が飽和量以上に電荷を生成した場合に、あふれ出した電荷を垂直転送部１２ではなく半導体基板１０１に排出させることができる。この構成により、ブルーミング現象を抑制することができる。
＜製造方法＞
図４、図５、図６は、固体撮像素子の製造方法を示す図である。

まず、引き上げ法を用いて半導体基板１０１を生成する。
シリコンを含有する材料２３、炭素を含有する材料２４、リンを含有する材料２５を坩堝２１に投入する（図４（ａ））。ここで、炭素を含有する材料２４は、半導体基板１０１が１×１０^１６乃至２．５×１０^１７atoms/cm³の濃度範囲で炭素を含有することになるように投入される。炭素を含有する材料２４としては、例えば、黒鉛やＳｉＣ結晶等が考えられる。なお、リンを含有する材料２５は、半導体基板１０１が０．２５乃至０．５Ωcmの抵抗率を有することになるように投入される。

各材料が規定量だけ投入されたら、ヒータ２２を用いて単結晶インゴットの原料を溶融し（図４（ｂ））、支持具２７に固定された種結晶２８を原料融液２６に接触させてから徐々に種結晶２８を引き上げる（図４（ｃ））。そうすると、単結晶インゴット２９が育成される。このとき、単結晶インゴット２９内では、炭素が均一に分布している。半導体基板１０１は、単結晶インゴット２９を面方位が＜１００＞となるように切り出されてなる。

次に、以下のようにして半導体基板１０１を加工して固体撮像素子を形成する。
半導体基板１０１を準備する（図５（ａ））。なお、図５（ａ）は、半導体基板１０１の断面の一部を示している。
準備した半導体基板１０１上にシリコンをエピタキシャル成長させてエピタキシャル層１０２を積層する（図５（ｂ））。エピタキシャル層１０２の厚みは、６μm程度とし、抵抗率は１０乃至１５Ωｃmとする。

エピタキシャル層１０２の表面に、シリコン酸化膜１２０及びシリコン窒化膜１２１を形成して素子形成領域以外の部分を除去した後に、イオン注入によりｐ型ウェル領域１０３を形成する（図５（ｃ））。シリコン酸化膜１２０の形成条件は、投入温度が摂氏７００度、最高温度が摂氏１０００度とし、摂氏１０００度での保持時間が６０分である。エピタキシャル層１０２の素子形成領域以外の領域は、ＬＯＣＯＳと称される技術によりシリコン酸化膜が形成される。ＬＯＣＯＳの条件は、最高温度が摂氏１０００度とし、保持時間が１００分である。

シリコン酸化膜の形成後、エピタキシャル層１０２に、イオン注入によりｎ型領域１０４を形成する（図５（ｄ））。イオン注入後、最高温度が摂氏１０００度、保持時間２０分の熱処理を実施する。
次に、エピタキシャル層１０２の表面に形成されたシリコン酸化膜１２０及びシリコン窒化膜１２１を除去して、改めてエピタキシャル層１０２の表面にゲート絶縁膜１０８を形成する（図６（ａ））。

この後、イオン注入により、ｐ型領域１１２、１１４、ｎ型領域１０６、ｐ型領域１０７を形成する（図６（ｂ））。さらに、ゲート絶縁膜１０８上にゲート電極１０９を形成してからｐ型領域１１５を形成し、反射防止膜１１６、層間絶縁膜１１７、遮光膜１１８、表面保護膜１１９を形成する（図６（ｃ））。また、必要に応じて、カラーフィルタやマイクロレンズが形成される。

上記製造方法では、エピタキシャル層１０２を積層してからゲート絶縁膜１０８を形成するまでの間に、最初の熱処理の投入温度を摂氏７００度とし、最高温度を摂氏１０００度とし、保持時間を延べ１８０分とする熱処理工程が実施されている。そうすると、単位断面積あたりのＢＭＤ（Bulk Micro Defect）の密度はおよそ１×１０^６個/cm²となり、ＢＭＤのサイズはおよそ２００nmとなる。

なお、投入温度を摂氏７００度とし、最高温度を摂氏１１００度とし、保持時間を延べ３００分とする熱処理工程を実施した場合には、単位断面積あたりのＢＭＤの密度はおよそ５×１０^６個/cm²となり、ＢＭＤのサイズはおよそ３００nmとなる。
また、投入温度を摂氏６００度とし、最高温度を摂氏１０００度とし、保持時間を延べ１８０分とする熱処理工程を実施した場合には、単位断面積あたりのＢＭＤの密度はおよそ５×１０^６個/cm²となり、ＢＭＤのサイズはおよそ５０nmとなる。
＜性能評価＞
発明者は、従来１、従来２及び本発明の３通りの製造方法により固体撮像素子を作成して、性能評価を実施した。

従来１に係る固体撮像素子は、代表的なゲッタリング技術であるＩＧのみが適用されている。すなわち、熱処理を施して半導体基板内部にＢＭＤを発生させている（炭素は添加されない）。
従来２に係る固体撮像素子は、特許文献１に係るゲッタリング技術が適用されている。すなわち、イオン注入により炭素をシリコン基板に添加し、ＢＭＤを発生させている。

本発明に係る固体撮像素子は、結晶成長時に炭素をシリコン基板に固溶させ、ＢＭＤを発生させてなる。
性能評価は、固体撮像素子の白キズの個数とブルーミング抑制電圧（電気的特性の一種）とを測定し、測定結果を比較することにより実施した。固体撮像素子の画素数は５００万画素であり、固体撮像素子のサンプル数はそれぞれ１００個である。

図７は、白キズの個数の比較結果である。
白キズの個数の測定では、環境温度が摂氏６０度のもとで遮光状態の固体撮像素子を４秒間電荷蓄積させたときに信号が閾値に達した画素を白キズとみなした。
図７では、従来２に係る固体撮像素子から得られた白キズ個数の平均値を基準として規格化して表示している。白キズの個数の平均値は、従来１が６．３８、従来２が１、本発明が０．６７である。この結果から、炭素が添加された従来２及び本発明は、炭素が不添加である従来１に比べて、白キズの個数を大幅に低減できることが分かる。さらに、本発明と従来２とを比べると、本発明は従来２よりも白キズの個数を３割程度低減できることが分かる。

図８は、ブルーミング抑制電圧の比較結果である。
ブルーミング抑制電圧の測定では、環境温度が摂氏３５度のもとで強い光を照射しつつ基板電圧を変化させたときに、ブルーミングが発生しない基板電圧の下限値を、ブルーミング抑制電圧とみなした。
図８では、従来２に係る固体撮像素子から得られたブルーミング抑制電圧の平均値を基準として規格化して表示している。ブルーミング抑制電圧のばらつき（最大値と最小値との差）は、従来１が０．０９、従来２が０．４、本発明が０．１２である。この結果から、本発明は従来２よりもブルーミング抑制電圧のばらつきを半減できることが分かる。

上記実験結果をまとめると、本発明の構成によれば、ゲッタリング効果を向上させつつ、ブルーミング抑制電圧のばらつきを低減できるといえる。
発明者は、このような効果が得られた原因について、（１）ブルーミング抑制電圧のばらつきは半導体基板中の炭素の分布のばらつきに起因しており、（２）半導体基板の原料融液に炭素を添加しておくことで、炭素をイオン注入する方法よりも半導体基板中の炭素の分布のばらつきを低減することができたからであると推察している。

上記（１）については、次のように考えられる。
ＢＭＤは炭素の付近に発生する傾向がある。そのため、ＢＭＤの分布は、炭素の分布に応じてばらつく。ＢＭＤの分布のばらつきは半導体基板１０１内の寄生容量や寄生抵抗等のばらつきを誘引する。そうすると、ブルーミング抑制電圧がばらつくことになると考えられる。

上記（２）については、次のように考えられる。
半導体基板の原料融液に炭素を添加しておけば、炭素は結晶成長の過程で半導体基板中に略一様に分布する。一方、イオン注入により炭素を添加した場合は、炭素を半導体基板中に略一様に分布させることが困難である。これは、主に、イオンビームが径方向にイオン密度の勾配を有していることと、イオンビームを半導体基板（ウェハ）の全域にスキャンするときに精度誤差が生じてしまうこととを原因としている。このことを考慮すれば、原料融液に炭素を添加しておく方法は、炭素をイオン注入する方法よりも半導体基板中の炭素の分布のばらつきを低減することができると考えられる。

上記モデルを、図面を用いて説明する。
図９は、ウェハの断面を模式的に示す図である。
図９（ａ）は本発明に係るウェハであり、図９（ｂ）は従来２に係るウェハである。本発明に係る半導体基板１０１は、従来２に係る半導体基板２０１に比べて、ＢＭＤの分布のばらつきが小さい。これは、本発明に係る半導体基板１０１は従来２に係る半導体基板２０１に比べて炭素の分布のばらつきが小さいからである。なお、本発明に係る半導体基板１０１では、半導体基板全体にわたり略均一にＢＭＤが発生している。一方、従来２に係る半導体基板２０１では、炭素がイオン注入された領域２０３で主にＢＭＤが発生している。

図１０は、固体撮像素子内部の電位分布を示す図である。
図１０（ａ）は本発明の製造方法により作成された固体撮像素子の電位分布であり、図１０（ｂ）は従来２の製造方法により作成された固体撮像素子の電位分布である。図１０中に示された符号Ｂ乃至Ｄは、図２中に示されたＢ点乃至Ｄ点とそれぞれ対応している。すなわち、符号Ｂはｐ型領域１１４に対応し、符号Ｃは光検出部１１に対応し、符号Ｄは半導体基板１０１に対応している。

図１０（ａ）において、曲線３１は、図９（ａ）のＰ領域に固体撮像素子を形成した場合の電位分布を示し、曲線３２は、図９（ａ）のＱ領域に固体撮像素子を形成した場合の電位分布を示す。
図１０（ｂ）において、曲線３３は、図９（ｂ）のＰ領域に固体撮像素子を形成した場合の電位分布を示し、曲線３４は、図９（ｂ）のＱ領域に固体撮像素子を形成した場合の電位分布を示す。

本発明に係る固体撮像素子は従来２に係る固体撮像素子に比べて、ＢＭＤの分布のばらつきが小さい。そうすると、半導体基板内部の寄生容量等のばらつきが小さく、電位分布のばらつきも小さくなる。したがって、本発明に係る固体撮像素子は従来２に係る固体撮像素子に比べてオーバーフローバリア電位のばらつき（ψｏｆｂｐとψｏｆｂｑとの差）が小さくなるので、ブルーミング抑制電圧のばらつきも小さくなる。

なお、このように本発明に係る固体撮像素子は従来２に係る固体撮像素子に比べて電位分布のばらつきが小さくなることを考慮すると、ブルーミング抑制電圧のみならず、光検出部の飽和容量や読出電圧等の他の電気的特性についてもばらつきを低減することができると考えられる。そうすると、本発明に係る固体撮像素子は、弱い光のもとでの電気的特性のばらつきによる画質の劣化を低減する効果も奏することができると考えられる。

半導体基板を引き上げ法により作成すると、原理的に同一面内における不純物（リンなど）の濃度に同心円状の濃淡が発生する。半導体基板上にエピタキシャル層を形成した場合、半導体基板中の不純物がエピタキシャル層に熱拡散し、その結果、エピタキシャル層中の同一面内においても不純物の濃度に同心円状の濃淡が生じる。この不純物の濃度のばらつきが、エピタキシャル層中の同一面内における抵抗率のばらつきを引き起こし、固体撮像素子ではストリエーションと呼ばれる縞状の画像ノイズとして観察される。

発明者らは、従来１、従来２及び本発明のゲッタリング技術を適用した半導体基板をそれぞれ作成し、半導体基板上にエピタキシャル層を形成して、エピタキシャル層中の同一面内における抵抗率のばらつきを測定した。
図１４は、エピタキシャル層中の同一面内における抵抗率のばらつきの比較結果である。

これによると、従来１、従来２、本発明の順番で同一面内における抵抗率のばらつきが小さいことが分かる。したがって、本発明のゲッタリング技術によれば、ストリエーションの発生を抑制することができる。実際に発明者らは、従来１、従来２及び本発明のゲッタリング技術を適用して固体撮像素子を作成し、固体撮像装置から出力された画像を観察した（図１５参照）。その結果、従来１及び従来２では、ストリエーションの発生が確認されたが、本発明ではストリエーションの発生が確認されなかった（図１５では、ストリエーションは画像に対して斜め方向の縞状の濃淡として現れている）。

このように本発明のゲッタリング技術ではストリエーションを抑制することができるが、その理由は以下の通りであると考えられる。
ストリエーションは、半導体基板からエピタキシャル層に不純物が熱拡散することにより発生する。不純物の熱拡散は、格子点から格子間に移動したシリコン原子（いわゆる格子間シリコン）や、シリコン原子の移動により格子点に形成された原子空孔により促進される。本発明のゲッタリング技術では、シリコンを母材とする半導体基板に炭素が導入されているため、格子間シリコンや原子空孔は炭素にトラップされる。その結果、不純物の熱拡散が抑制され、ストリエーションの発生が抑制される。

さらに、本発明のゲッタリング技術では、格子間シリコンや原子空孔をトラップする炭素は半導体基板の全域にわたり分布している。したがって、炭素が半導体基板の一部にしか分布していない従来２のゲッタリング技術に比べて、不純物の熱拡散を抑制する能力が高く、ストリエーションの発生を抑制する能力が高いといえる。
なお固体撮像素子の消費電力を低減する有効な方法として、電子シャッタを機能させるときに半導体基板に印加される電圧（電子シャッタ電圧）を低電圧化することが挙げられる。電子シャッタ電圧を低電圧化するためには、エピタキシャル層の薄膜化が有効である。しかしながら、エピタキシャル層を薄膜化するほど、半導体基板における不純物の濃度のばらつきがエピタキシャル層の電気的特性に影響しやすくなり、ストリエーションが発生しやすくなる。本発明のゲッタリング技術によれば、ストリエーションの発生を抑制することができるので、その分だけエピタキシャル層を薄膜化することができる。したがって、固体撮像素子の消費電力を低減することができる。

エピタキシャル層の厚みは、具体的には４μｍ以上６μｍ以下であるのが望ましい。シリコンにおける赤色光の吸収長は約３μｍなので、赤色光を効率的に検出するため、光検出部１１は空乏層がエピタキシャル層の表面から少なくとも約３μｍの深さまで達するように設計される。ゲート電極に電圧が印加されたときには空乏層は深さ方向に約１μｍ拡張するので、空乏層が半導体基板に達してしまわないようにするには、エピタキシャル層の厚みを４μｍ以上にするのが望ましい。また、エピタキシャル層の厚みを６μｍよりも厚くすると電子シャッタ電圧を高くする必要があり、消費電力の低減効果が見込めなくなる。そのためエピタキシャル層の厚みを６μｍ以下にするのが望ましい。

また半導体基板の抵抗率ρ１とエピタキシャル層の抵抗率ρ２との比ρ２／ρ１は、２０以上２００以下にするのが望ましい。種々の電気的特性を満足する固体撮像素子を作成するためには、エピタキシャル層の抵抗率ρ２は１０〜５０Ωｍ程度にまで高くする必要がある。一方、電子シャッタ電圧を低電圧化するためには、半導体基板の抵抗率ρ１は０．２５〜０．５Ωｍ程度にまで低くする必要がある。両者の比ρ２／ρ１を２０以上２００以下にすれば、電子シャッタ電圧の低電圧化を図りつつ、種々の電気的特性を満足する固体撮像素子を作成することができる。
（実施の形態２）
＜構成＞
図１１は、ＦＴ−ＣＣＤ型の固体撮像素子の概略構成を示す図である。

固体撮像素子は、受光領域４１、蓄積領域４２、水平転送部４３及び増幅部４６を備える。
受光領域４１は光検出部４４を有する。光検出部４４は、受光量に応じた量の電荷を生成するとともに、垂直転送部としての役割を果たす。蓄積領域４２は蓄積部４５を有する。蓄積部４５は、光検出部４４から転送された電荷を蓄積するとともに、垂直転送部としての役割を果たす。光検出部４４、ならびに蓄積部４５は、２次元的にマトリクス状に配列されており、図１１では模式的にそれぞれ６行１１列の６６画素分が示されている。水平転送部４３は、蓄積部４５から転送された電荷をそれぞれ増幅部４６にまで転送する。増幅部４６は、水平転送部４３から転送された電荷をそれぞれ電圧に変換し、増幅する。

図１２は、ＦＴ−ＣＣＤ型の固体撮像素子の断面図である。
固体撮像素子は、半導体基板３０１、エピタキシャル層３０２、ゲート絶縁膜３０８、透明電極３０９、平坦化膜３３０を備える。なお、図１２では、固体撮像素子の２画素分のみが示されている。
半導体基板３０１は、シリコンを母材としており、炭素及びリンを含有している。炭素は、半導体基板３０１中に、面方向及び深さ方向に略一様に分布している。炭素の濃度は、５×１０^１６atoms/cm³である。

エピタキシャル層３０２は、ｐ型ウェル領域３０３、ｎ型領域３０４、ｐ型領域３１２を有する。ｐ型ウェル領域３０３は、ｎ型領域３０４と半導体基板３０１との間にオーバーフローバリア電位ψｏｆｂを形成する。ｎ型領域３０４は、半導体基板３０１から所定距離だけ離間する領域に形成されている。ｎ型領域３０４がｐ型ウェル領域３０３、ｐ型領域３１２に囲繞されていることで、ポテンシャル井戸が形成される。ポテンシャル井戸が形成されている領域が光検出部４４となる。

ゲート絶縁膜３０８、透明電極３０９、平坦化膜３３０は、ＣＣＤ型の固体撮像素子の一般的な構成要素であり、しかも本発明の本質部分ではないため、説明を省略する。
＜製造方法＞
実施の形態２の製造方法は、実施の形態１の製造方法に比べて、主に、熱処理の温度が異なる。したがって、熱処理に関する事項のみを説明する。

エピタキシャル層３０２の表面に、シリコン酸化膜及びシリコン窒化膜を形成して素子形成領域以外の部分を除去した後に、イオン注入によりｐ型ウェル領域３０３を形成する。このときのシリコン酸化膜の形成条件は、投入温度が摂氏６００度、最高温度が摂氏１０００度とし、摂氏１０００度での保持時間が６０分である。エピタキシャル層３０２の素子形成領域以外の領域は、熱酸化によりＬＯＣＯＳが形成される。ＬＯＣＯＳの形成条件は、最高温度が摂氏１０５０度とし、保持時間が１００分である。

上記製造方法では、エピタキシャル層３０２を積層してからゲート絶縁膜３０８を形成するまでの間に、最初の熱処理工程の投入温度を摂氏６００度とし、最高温度を摂氏１０５０度とし、保持時間を延べ１６０分とする熱処理が実施されている。そうすると、単位断面積あたりのＢＭＤの密度はおよそ５×１０^６個/cm²となり、ＢＭＤのサイズはおよそ１００nmとなる。
（実施の形態３）
＜構成＞
図１３は、フォトカプラ用の受光素子の断面図である。

受光素子は、半導体基板４０１、エピタキシャル層４０２、絶縁膜４０８、透明電極４０９、反射防止膜４１６を備える。
半導体基板４０１は、シリコンを母材としており、炭素及びリンを含有している。炭素は、半導体基板４０１中に、面方向及び深さ方向に略一様に分布している。炭素の濃度は、１×１０^１６乃至２．５×１０^１７atoms/cm³の範囲に含まれている。

エピタキシャル層４０２は、ｐ型ウェル領域４０３、ｎ型領域４０４を有する。ｐ型ウェル領域４０３は、ｎ型領域４０４と半導体基板４０１との間にオーバーフローバリア電位ψｏｆｂを形成する。ｎ型領域４０４は、ｐ型ウェル領域４０３に囲繞されており、ポテンシャル井戸を形成する。このポテンシャル井戸が形成されている領域が光検出部となる。

絶縁膜４０８、透明電極４０９、反射防止膜４１６は、受光素子の一般的な構成要素であり、しかも本発明の本質部分ではないため、説明を省略する。
以上、本発明に係る光検出装置について、実施の形態に基づいて説明したが、本発明はこれらの実施の形態に限られない。例えば、以下のような変形例が考えられる。
（１）実施の形態では、ＣＺ法による引き上げで単結晶インゴットを育成しているが、これに限らず、単結晶を育成する際に磁場を印加するＭＣＺ法を用いてもよい。
（２）実施の形態では、ＩＴ−ＣＣＤ型、ＦＴ−ＣＣＤ型の固体撮像素子を例に挙げているが、本発明は、これに限らず、ＭＯＳ型固体撮像素子にも適用可能である。また、実施の形態では、フォトカプラ用の受光素子を例に挙げているが、本発明は、これに限らず、光通信用、光ピックアップ用等の受光素子にも適用可能である。
（３）実施の形態では、炭素を添加する例を挙げているが、本発明は、シリコンと同族の元素であれば、これに限られない。例えば、ゲルマニウム、スズ、鉛などが考えられる。

また、実施の形態では、シリコン基板を例に挙げているが、本発明は、これに限らず、ゲルマニウム基板などにも適用可能である。
（４）実施の形態では、半導体基板の導電型をＮ型にするために、リンを添加しているが、本発明は、これに限らない。

本発明は、固体撮像素子、受光素子等に利用可能である。

ＩＴ−ＣＣＤ型の固体撮像素子の概略構成を示す図である。 ＩＴ−ＣＣＤ型の固体撮像素子の断面図である。 半導体基板及びエピタキシャル層内部の電位分布を示す図である。 固体撮像素子の製造方法を示す図である。 固体撮像素子の製造方法を示す図である。 固体撮像素子の製造方法を示す図である。 白キズの個数の比較結果である。 ブルーミング抑制電圧の比較結果である。 ウェハの断面を模式的に示す図である。 固体撮像素子内部の電位分布を示す図である。 ＦＴ−ＣＣＤ型の固体撮像素子の概略構成を示す図である。 ＦＴ−ＣＣＤ型の固体撮像素子の断面図である。 フォトカプラ用の受光素子の断面図である。 エピタキシャル層中の同一面内における抵抗率のばらつきの比較結果である。 ストリエーションの観察結果である。

符号の説明

１１、４４ 光検出部
１２ 垂直転送部
１３、４３ 水平転送部
１４、４６ 増幅部
２１ 坩堝
２２ ヒータ
２３ シリコンを含有する材料
２４ 炭素を含有する材料
２５ リンを含有する材料
２６ 原料融液
２７ 支持具
２８ 種結晶
２９ 単結晶インゴット
４１ 受光領域
４２ 蓄積領域
４５ 蓄積部
１０１、２０１、３０１、４０１ 半導体基板
１０２、２０２、３０２、４０２ エピタキシャル層
１０３、３０３、４０３ ｐ型ウェル領域
１０４、３０４、４０４ ｎ型領域
１０６ ｎ型領域
１０７ ｐ型領域
１０８、３０８ ゲート絶縁膜
１０９ ゲート電極
１１２、３１２ ｐ型領域
１１４ ｐ型領域
１１５ ｐ型領域
１１６、４１６ 反射防止膜
１１７ 層間絶縁膜
１１８ 遮光膜
１１９ 表面保護膜
１２０ シリコン酸化膜
１２１ シリコン窒化膜
２０３ 炭素がイオン注入された領域
３０９、４０９ 透明電極
３３０ 平坦化膜
４０８ 絶縁膜

Claims (18)

1. 第１の元素を母材としており、当該第１の元素と同族の第２の元素を所定濃度で含有する半導体基板と、
   前記半導体基板上に第１の元素を母材としてエピタキシャル成長されてなり、前記半導体基板から所定距離だけ離間する領域に光検出部を有するエピタキシャル層とを備え、
   前記半導体基板は、当該半導体基板に含有される第２の元素が前記所定濃度になるように第１の元素を含有する材料と第２の元素を含有する材料とが溶融された原料融液から結晶成長されてなること
   を特徴とする光検出素子。
2. 前記第１の元素はシリコンであり、前記第２の元素は炭素であり、
   前記所定濃度は、１×１０^１６乃至２．５×１０^１７atoms/cm³の範囲に含まれていること
   を特徴とする請求項１に記載の光検出素子。
3. 前記半導体基板が有する単位断面積あたりのＢＭＤの個数は、５×１０^５乃至５×１０^７個/cm²の範囲に含まれていること
   を特徴とする請求項１に記載の光検出素子。
4. 前記半導体基板が有するＢＭＤのサイズは、５０乃至４００nmの範囲に含まれていること
   を特徴とする請求項１に記載の光検出素子。
5. 前記エピタキシャル層の厚みは４μｍ以上６μｍ以下の範囲に含まれること
   を特徴とする請求項１に記載の光検出素子。
6. 前記半導体基板の抵抗率ρ１と前記エピタキシャル層の抵抗率ρ２との比ρ２／ρ１は、２０以上２００以下の範囲に含まれること
   を特徴とする請求項１に記載の光検出素子。
7. 第１の元素を母材としており、当該第１の元素と同族の第２の元素を所定濃度で含有する半導体基板と、
   前記半導体基板上に第１の元素を母材としてエピタキシャル成長されてなり、前記半導体基板から所定距離だけ離間する領域に光検出部を有するエピタキシャル層とを備え、
   前記第２の元素は、前記半導体基板中の全域において略均一に分布していること
   を特徴とする光検出素子。
8. 前記第１の元素はシリコンであり、前記第２の元素は炭素であり、
   前記所定濃度は、１×１０^１６乃至２．５×１０^１７atoms/cm³の範囲に含まれていること
   を特徴とする請求項７に記載の光検出素子。
9. 前記半導体基板が有する単位断面積あたりのＢＭＤの個数は、５×１０^５乃至５×１０^７個/cm²の範囲に含まれていること
   を特徴とする請求項７に記載の光検出素子。
10. 前記半導体基板が有するＢＭＤのサイズは、５０乃至４００nmの範囲に含まれていること
    を特徴とする請求項７に記載の光検出素子。
11. 前記エピタキシャル層の厚みは４μｍ以上６μｍ以下の範囲に含まれること
    を特徴とする請求項７に記載の光検出素子。
12. 前記半導体基板の抵抗率ρ１と前記エピタキシャル層の抵抗率ρ２との比ρ２／ρ１は、２０以上２００以下の範囲に含まれること
    を特徴とする請求項７に記載の光検出素子。
13. 第１の元素を母材としており、当該第１の元素と同族の第２の元素を所定濃度で含有する半導体基板を準備する準備工程と、
    前記準備工程により準備された半導体基板上に、第１の元素を母材とするエピタキシャル層を積層する積層工程と、
    前記積層工程により積層されたエピタキシャル層の前記半導体基板から所定距離だけ離間する領域に光検出部を形成する形成工程とを含み、
    前記準備工程において準備される半導体基板は、当該半導体基板に含有される第２の元素が前記所定濃度になるように第１の元素を含有する材料と第２の元素を含有する材料とが溶融された原料融液から結晶成長されてなること
    を特徴とする光検出素子の製造方法。
14. 前記第１の元素はシリコンであり、前記第２の元素は炭素であり、
    前記所定濃度は、１×１０^１６乃至２．５×１０^１７atoms/cm³の範囲に含まれていること
    を特徴とする請求項１３に記載の光検出素子の製造方法。
15. 前記光検出素子の製造方法は、さらに、
    前記成長工程の後に、前記半導体基板に繰り返し熱処理を施す熱処理工程を含み、
    前記半導体基板に最初に熱処理を施すときの投入温度は、摂氏６００度以上７００度以下であること
    を特徴とする請求項１３に記載の光検出素子の製造方法。
16. 前記光検出素子の製造方法は、さらに、
    前記半導体基板上にゲート絶縁膜を形成するまでに前記半導体基板に熱処理を施す熱処理工程を含み、
    当該熱処理は、最高温度が摂氏１０００度乃至１１００度の範囲に含まれ、処理時間が６０分乃至６００分の範囲に含まれること
    を特徴とする請求項１３に記載の光検出素子の製造方法。
17. 前記エピタキシャル層の厚みは４μｍ以上６μｍ以下の範囲に含まれること
    を特徴とする請求項１３に記載の光検出素子の製造方法。
18. 前記半導体基板の抵抗率ρ１と前記エピタキシャル層の抵抗率ρ２との比ρ２／ρ１は、２０以上２００以下の範囲に含まれること
    を特徴とする請求項１３に記載の光検出素子の製造方法。