JPS59150431A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59150431A JPS59150431A JP58025370A JP2537083A JPS59150431A JP S59150431 A JPS59150431 A JP S59150431A JP 58025370 A JP58025370 A JP 58025370A JP 2537083 A JP2537083 A JP 2537083A JP S59150431 A JPS59150431 A JP S59150431A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に固体撮像
装置の特性を向上させる製造方法に関する。
装置の特性を向上させる製造方法に関する。
従来例の構成とその問題点
第１図は、縦型オーバーフロードレイン構造の固体撮像
装置の基本構成を示す図であり、１は半導体基板、２は
同基板１上に形成された受光部のウェル、３は信号転送
部のウェルである。
装置の基本構成を示す図であり、１は半導体基板、２は
同基板１上に形成された受光部のウェル、３は信号転送
部のウェルである。
この装置は、受光部のウェル２を基板に電圧をかけるこ
とにより完全空乏化させ、過剰信号電荷を装置外に除去
する構造（縦型オーバーフロードレイン構造）を有する
ものである。この装置において、ＣＺ法及びＦＺ法によ
る基板に形成した場合、縦型オーバーフロードレイン全
動作させると、基板に内在する製造上の特徴から生じる
、基板内での同心円状に分布する比抵抗のバラツギによ
り、縦型オーバーフロードレインの効果がｑ！ｒ部で不
７になる。これがこの種の固体撮像装置における特性劣
化を引き起こす画像不良原因である。
とにより完全空乏化させ、過剰信号電荷を装置外に除去
する構造（縦型オーバーフロードレイン構造）を有する
ものである。この装置において、ＣＺ法及びＦＺ法によ
る基板に形成した場合、縦型オーバーフロードレイン全
動作させると、基板に内在する製造上の特徴から生じる
、基板内での同心円状に分布する比抵抗のバラツギによ
り、縦型オーバーフロードレインの効果がｑ！ｒ部で不
７になる。これがこの種の固体撮像装置における特性劣
化を引き起こす画像不良原因である。
これを解決するには、局所的な比抵抗分布のバラツキを
有しないエピタキシャル層を用いることが有効な手段と
なる。しかし通常のエピタキシャルウェーハを縦型オー
バーフロードレイン構造固体撮像装置に適用すると、ウ
ェルを形成する工程においてドライブインという１１５
０℃以上の高温処理を経るため、第２図に示すように基
板１中に発生する欠陥５がエピタキシャル層６に丑で影
響を及ぼす。これは固体撮像装置においては、白傷とい
つ画像欠陥として観察される。
有しないエピタキシャル層を用いることが有効な手段と
なる。しかし通常のエピタキシャルウェーハを縦型オー
バーフロードレイン構造固体撮像装置に適用すると、ウ
ェルを形成する工程においてドライブインという１１５
０℃以上の高温処理を経るため、第２図に示すように基
板１中に発生する欠陥５がエピタキシャル層６に丑で影
響を及ぼす。これは固体撮像装置においては、白傷とい
つ画像欠陥として観察される。
発明の目的
本発明は、上記欠点を解消するためになされたもので、
半導体装置、特に縦型オーバーフロードレイン構造の固
体撮像装置において、白傷を発生させずに、オーバーフ
ロードレイン動作の効きムラを防止することを目的とす
る。
半導体装置、特に縦型オーバーフロードレイン構造の固
体撮像装置において、白傷を発生させずに、オーバーフ
ロードレイン動作の効きムラを防止することを目的とす
る。
発明の構成
本発明は、基板表面近傍に（ま無欠陥領域が形成され、
基板内部には高密Ｉｆ欠陥領域が形成された基板上に、
エピタキシャル層を形成し、その中に２以上のウェル領
域を形成する半導体装置の製造方法である。
基板内部には高密Ｉｆ欠陥領域が形成された基板上に、
エピタキシャル層を形成し、その中に２以上のウェル領
域を形成する半導体装置の製造方法である。
実施例の説明
以下本発明の固体撮像装置の実施例について説明する。
縦型オーバーフロードレインイ」固体撮像装置をＣＺ法
及びＦＺ法による基板上に形成した時間題となる、オー
バーフロードレイン動作時における効きムラは、局所的
な比抵抗の１、うのないエピタキシャル層にウェルを形
成することで防げる。すなわち第３図の固体撮像装置に
おいては、ウェル領域２，３形成時の高温プロセス（ド
ライブイン）によって引き起こされる、基板内部に存在
する酸素が原因となる欠陥５の発生を防止するために、
基板１は以下に述べる処理を施しである。
及びＦＺ法による基板上に形成した時間題となる、オー
バーフロードレイン動作時における効きムラは、局所的
な比抵抗の１、うのないエピタキシャル層にウェルを形
成することで防げる。すなわち第３図の固体撮像装置に
おいては、ウェル領域２，３形成時の高温プロセス（ド
ライブイン）によって引き起こされる、基板内部に存在
する酸素が原因となる欠陥５の発生を防止するために、
基板１は以下に述べる処理を施しである。
第１の工程は、１０５０℃以上の高温で、希ガス雰囲気
中で１〜数時間程度の処理を行い、基板１の表面より酸
素を外方拡散させる１］的で行うもので、ある。これに
より基板１の表面部７は無欠陥領域が形成される。第２
の工程は、６００〜８００℃の低温で、希ガスあるいは
酸素雰囲気中で１０〜数１０時間程度の処理を行い、基
板１の内部８に欠陥の核形成をさせる目的で行うもので
ある。
中で１〜数時間程度の処理を行い、基板１の表面より酸
素を外方拡散させる１］的で行うもので、ある。これに
より基板１の表面部７は無欠陥領域が形成される。第２
の工程は、６００〜８００℃の低温で、希ガスあるいは
酸素雰囲気中で１０〜数１０時間程度の処理を行い、基
板１の内部８に欠陥の核形成をさせる目的で行うもので
ある。
最後の工程は、１００ｏ℃程度の中温で、希ガスあるい
は酸素雰囲気中で数時間４′ｉ″度の処、ｌ’１１を行
い、第２の工程で形成された内部８の欠陥の核を成長さ
せる目的で行うものである。
は酸素雰囲気中で数時間４′ｉ″度の処、ｌ’１１を行
い、第２の工程で形成された内部８の欠陥の核を成長さ
せる目的で行うものである。
以」二のそれぞれの工程において、処理温度２時間は出
発基板の酸素濃度により流動的で、欠陥の粒径９が、ウ
ェル形成時における高温プロセス（１１６０’Ｃ以−Ｆ
、数時間〜１ｏ１時間の処理）において消滅しないこと
が必要である。
発基板の酸素濃度により流動的で、欠陥の粒径９が、ウ
ェル形成時における高温プロセス（１１６０’Ｃ以−Ｆ
、数時間〜１ｏ１時間の処理）において消滅しないこと
が必要である。
以上の処理を行った基板」―にエピタキシャル層６を形
成し、ウェル２，３を形成するための不純物のドライブ
インを行なえば、エピタキシャル層６中の酸素密度は、
欠陥発生臨界値以下しがないので、エピタキシャル層６
中［ｒＪ、欠陥は発生せず基板１そのものも、処理前の
無欠陥領域を処理後ニオいても保持しつる。
成し、ウェル２，３を形成するための不純物のドライブ
インを行なえば、エピタキシャル層６中の酸素密度は、
欠陥発生臨界値以下しがないので、エピタキシャル層６
中［ｒＪ、欠陥は発生せず基板１そのものも、処理前の
無欠陥領域を処理後ニオいても保持しつる。
発明の効果
以上詳しく述べたように、本発明による半導体装置の製
造方法は、縦型オーバーフロードレイン構造固体撮像装
置に適用すれば、オーバーフロードレイン動作時の効さ
）・うがなく、なおかっ、白傷の発生しないなど、装置
の特性向上が図れるものである。
造方法は、縦型オーバーフロードレイン構造固体撮像装
置に適用すれば、オーバーフロードレイン動作時の効さ
）・うがなく、なおかっ、白傷の発生しないなど、装置
の特性向上が図れるものである。
第１図は縦型オーバーフロードレイン構造の固体撮像装
置の構成を示す断面図、第２図は、従来の方法により製
造した固体撮像装置の断面図、第３図は、本発明の実施
例の固体撮像装置の断面図である。 １・・・・・・半導体基板、２・・・・・・受光ｙ＜１
５のウェル、３・・・・・信号転送部のウェル、７・・
・・・・表面部の無欠陥領域、８・・・・・・内部の欠
陥領域。
置の構成を示す断面図、第２図は、従来の方法により製
造した固体撮像装置の断面図、第３図は、本発明の実施
例の固体撮像装置の断面図である。 １・・・・・・半導体基板、２・・・・・・受光ｙ＜１
５のウェル、３・・・・・信号転送部のウェル、７・・
・・・・表面部の無欠陥領域、８・・・・・・内部の欠
陥領域。
Claims (1)
- 半導体基板を第１の温度で熱処理を行って、前記半導体
基板の表面近傍の酸素を外方拡散させて無欠陥領域を形
成する工程と、前記半導体基板を前記第１の温度より低
い温度で熱処理して前記半導体基板内部に高密度の欠陥
を形成する工程と、前記半導体基板上にエピタキシャル
層を成長させる工程と、前記エピタキシャル層内に不純
物濃度プロファイルの異なる２種以」二のウェルを形成
する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025370A JPS59150431A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025370A JPS59150431A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150431A true JPS59150431A (ja) | 1984-08-28 |
Family
ID=12163942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025370A Pending JPS59150431A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273959A (ja) * | 2006-03-06 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 光検出素子及びその製造方法 |
-
1983
- 1983-02-16 JP JP58025370A patent/JPS59150431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273959A (ja) * | 2006-03-06 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 光検出素子及びその製造方法 |
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