JPH06163410A - エピタキシャルウェハ及びその製造方法 - Google Patents
エピタキシャルウェハ及びその製造方法Info
- Publication number
- JPH06163410A JPH06163410A JP4355507A JP35550792A JPH06163410A JP H06163410 A JPH06163410 A JP H06163410A JP 4355507 A JP4355507 A JP 4355507A JP 35550792 A JP35550792 A JP 35550792A JP H06163410 A JPH06163410 A JP H06163410A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- epitaxial layer
- epitaxial
- layer
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012535 impurity Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims description 49
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 17
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 238000011109 contamination Methods 0.000 abstract description 9
- 229910001385 heavy metal Inorganic materials 0.000 abstract description 8
- 238000005247 gettering Methods 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 108
- 239000007789 gas Substances 0.000 description 22
- 239000010408 film Substances 0.000 description 19
- 238000001444 catalytic combustion detection Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 16
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241000519995 Stachys sylvatica Species 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02579—P-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/06—Gettering
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】 不純物濃度の安定なエピタキシャル層を形成
し、且つ重金属系の汚染を少なくして、特性が均一で且
つ優れた半導体装置を形成することができるエピタキシ
ャルウェハを提供する。 【構成】 Ｓｉウェハ１１にＡｓ１２及びＣ１３をイオ
ン注入した後、Ｓｉウェハ１１上にエピタキシャル層１
４を形成する。Ａｓは拡散係数が小さいので、Ｓｉウェ
ハ１１からエピタキシャル層１４へのＡｓ１２の拡散が
少なく、しかもＡｓ１２のイオン注入によって、Ｓｉウ
ェハ１１の不純物濃度が均一に近づいている。また、Ｃ
１３はＳｉウェハ１１にゲッタリングサイトを形成す
る。
し、且つ重金属系の汚染を少なくして、特性が均一で且
つ優れた半導体装置を形成することができるエピタキシ
ャルウェハを提供する。 【構成】 Ｓｉウェハ１１にＡｓ１２及びＣ１３をイオ
ン注入した後、Ｓｉウェハ１１上にエピタキシャル層１
４を形成する。Ａｓは拡散係数が小さいので、Ｓｉウェ
ハ１１からエピタキシャル層１４へのＡｓ１２の拡散が
少なく、しかもＡｓ１２のイオン注入によって、Ｓｉウ
ェハ１１の不純物濃度が均一に近づいている。また、Ｃ
１３はＳｉウェハ１１にゲッタリングサイトを形成す
る。
Description
【０００１】
【産業上の利用分野】本願の発明は、基板ウェハ上にエ
ピタキシャル層が設けられているエピタキシャルウェハ
及びその製造方法に関するものである。
ピタキシャル層が設けられているエピタキシャルウェハ
及びその製造方法に関するものである。
【０００２】
【従来の技術】現在の半導体装置の大部分は、単結晶の
基板ウェハのみか、またはその上にエピタキシャル層を
一層だけ成長させたエピタキシャルウェハで製造されて
いる。エピタキシャルウェハは、半導体装置を製造する
観点から見ると、基板ウェハとは異なる抵抗率を有する
電気的活性層を形成することができるので半導体装置を
設計する際の自由度が大きく、また結晶欠陥の原因にな
る酸素や炭素の濃度が低い高純度の単結晶薄膜を任意の
厚さに形成することができる等の利点が多い。
基板ウェハのみか、またはその上にエピタキシャル層を
一層だけ成長させたエピタキシャルウェハで製造されて
いる。エピタキシャルウェハは、半導体装置を製造する
観点から見ると、基板ウェハとは異なる抵抗率を有する
電気的活性層を形成することができるので半導体装置を
設計する際の自由度が大きく、また結晶欠陥の原因にな
る酸素や炭素の濃度が低い高純度の単結晶薄膜を任意の
厚さに形成することができる等の利点が多い。
【０００３】このため、高耐圧半導体装置やバイポーラ
集積回路装置やＣＣＤ等で製品に実用化されている。特
にＣＣＤにエピタキシャルウェハを用いる場合は、低抵
抗の基板ウェハ上に同一導電型で高抵抗のエピタキシャ
ル層を設けてＣＣＤを形成することによって、高抵抗の
基板ウェハのみにＣＣＤを形成した場合に比べて、電子
シャッタ用の電圧等としての基板電圧を大幅に低減させ
る可能性が生じる。この様なエピタキシャルウェハで
は、従来は、基板ウェハに不純物としてＰを添加してい
た。
集積回路装置やＣＣＤ等で製品に実用化されている。特
にＣＣＤにエピタキシャルウェハを用いる場合は、低抵
抗の基板ウェハ上に同一導電型で高抵抗のエピタキシャ
ル層を設けてＣＣＤを形成することによって、高抵抗の
基板ウェハのみにＣＣＤを形成した場合に比べて、電子
シャッタ用の電圧等としての基板電圧を大幅に低減させ
る可能性が生じる。この様なエピタキシャルウェハで
は、従来は、基板ウェハに不純物としてＰを添加してい
た。
【０００４】更に、低抵抗のエピタキシャル層と高抵抗
のエピタキシャル層との二層のエピタキシャル層を基板
ウェハ上に順次に積層させたエピタキシャルウェハで半
導体装置を形成すれば、基板ウェハの特性による制約が
原理的になく、また基板ウェハの不純物濃度の不均一さ
が半導体装置の特性に反映されることもないので、理想
的な構造であると考えられる。そして、この様なエピタ
キシャルウェハでも、従来は、下層側のエピタキシャル
層に不純物としてＰを添加していた。
のエピタキシャル層との二層のエピタキシャル層を基板
ウェハ上に順次に積層させたエピタキシャルウェハで半
導体装置を形成すれば、基板ウェハの特性による制約が
原理的になく、また基板ウェハの不純物濃度の不均一さ
が半導体装置の特性に反映されることもないので、理想
的な構造であると考えられる。そして、この様なエピタ
キシャルウェハでも、従来は、下層側のエピタキシャル
層に不純物としてＰを添加していた。
【０００５】ところで、図３は、上述の様に基板ウェハ
上に二層のエピタキシャル層を積層させたエピタキシャ
ルウェハにＣＣＤを形成した場合の、上層側のエピタキ
シャル層の膜厚とＣＣＤのシャッタ電圧との関係を示し
ている。つまり、この図３から明らかな様に、上層側の
エピタキシャル層の膜厚が１０μｍ以下でなければ、シ
ャッタ電圧を低減させる効果がない。なお、膜厚の下限
の４μｍはＣＣＤを形成するために必要な厚さである。
上に二層のエピタキシャル層を積層させたエピタキシャ
ルウェハにＣＣＤを形成した場合の、上層側のエピタキ
シャル層の膜厚とＣＣＤのシャッタ電圧との関係を示し
ている。つまり、この図３から明らかな様に、上層側の
エピタキシャル層の膜厚が１０μｍ以下でなければ、シ
ャッタ電圧を低減させる効果がない。なお、膜厚の下限
の４μｍはＣＣＤを形成するために必要な厚さである。
【０００６】一方、図４は、上層側のエピタキシャル層
の膜厚を８μｍに固定し且つその不純物濃度をＣＣＤと
して動作可能な最適値に固定した場合の、上層側のエピ
タキシャル層の不純物濃度に対する下層側のエピタキシ
ャル層の不純物濃度の比を示している。つまり、この図
４から明らかな様に、不純物濃度の比が１０倍以上でな
ければ、シャッタ電圧を低減させる効果がない。
の膜厚を８μｍに固定し且つその不純物濃度をＣＣＤと
して動作可能な最適値に固定した場合の、上層側のエピ
タキシャル層の不純物濃度に対する下層側のエピタキシ
ャル層の不純物濃度の比を示している。つまり、この図
４から明らかな様に、不純物濃度の比が１０倍以上でな
ければ、シャッタ電圧を低減させる効果がない。
【０００７】
【発明が解決しようとする課題】ところが、Ｐは拡散係
数が大きい。このため、エピタキシャル層が一層である
第１従来例のエピタキシャルウェハでは、高温の熱処理
を受けると、Ｐが基板ウェハからエピタキシャル層へ拡
散して、不純物濃度が安定なエピタキシャル層を形成す
ることができなかった。しかも、エピタキシャル層が一
層であるので、基板ウェハの不純物濃度の不均一さが半
導体装置の特性に反映され、ＣＣＤでは画像のムラが生
じていた。従って、この第１従来例のエピタキシャルウ
ェハでは、特性の均一な半導体装置を形成することがで
きなかった。
数が大きい。このため、エピタキシャル層が一層である
第１従来例のエピタキシャルウェハでは、高温の熱処理
を受けると、Ｐが基板ウェハからエピタキシャル層へ拡
散して、不純物濃度が安定なエピタキシャル層を形成す
ることができなかった。しかも、エピタキシャル層が一
層であるので、基板ウェハの不純物濃度の不均一さが半
導体装置の特性に反映され、ＣＣＤでは画像のムラが生
じていた。従って、この第１従来例のエピタキシャルウ
ェハでは、特性の均一な半導体装置を形成することがで
きなかった。
【０００８】なお、不純物としてＡｓを添加した基板ウ
ェハ上にエピタキシャル層を形成すれば、基板ウェハか
らエピタキシャル層への不純物の拡散を少なくして、不
純物濃度が安定なエピタキシャル層を形成することがで
きる。しかし、基板ウェハの不純物濃度の不均一さが半
導体装置の特性に反映されるという問題は依然として残
る。しかも、Ａｓは安全性にも問題があり、不純物とし
てＰを添加した基板ウェハほど一般的でない。
ェハ上にエピタキシャル層を形成すれば、基板ウェハか
らエピタキシャル層への不純物の拡散を少なくして、不
純物濃度が安定なエピタキシャル層を形成することがで
きる。しかし、基板ウェハの不純物濃度の不均一さが半
導体装置の特性に反映されるという問題は依然として残
る。しかも、Ａｓは安全性にも問題があり、不純物とし
てＰを添加した基板ウェハほど一般的でない。
【０００９】更に、エピタキシャル層の成長時には一般
に重金属系の汚染が混入するので、エピタキシャルウェ
ハの表面付近の汚染によって電気的活性層の発生ライフ
タイム、つまりキャリアの発生から再結合までの時間が
５ｍ秒以下と、ＣＺ法で成長させた基板ウェハの１０ｍ
秒に比べて短い。このため、特性の優れた半導体装置を
形成することも困難であり、ＣＣＤでは白点や暗電流の
増加が認められた。
に重金属系の汚染が混入するので、エピタキシャルウェ
ハの表面付近の汚染によって電気的活性層の発生ライフ
タイム、つまりキャリアの発生から再結合までの時間が
５ｍ秒以下と、ＣＺ法で成長させた基板ウェハの１０ｍ
秒に比べて短い。このため、特性の優れた半導体装置を
形成することも困難であり、ＣＣＤでは白点や暗電流の
増加が認められた。
【００１０】また、エピタキシャル層が二層である第２
従来例のエピタキシャルウェハでは、上述の様に上層側
のエピタキシャル層の膜厚を１０μｍ以下に薄くする
と、この上層側のエピタキシャル層の全体にＰが拡散す
る。即ち、図２中に点線で示す様に、上層側のエピタキ
シャル層の表面付近から抵抗が既に低下し始めており、
上層側のエピタキシャル層にＣＣＤを形成することが困
難であった。更に、重金属系の汚染は、この第２従来例
のエピタキシャルウェハでも発生していた。
従来例のエピタキシャルウェハでは、上述の様に上層側
のエピタキシャル層の膜厚を１０μｍ以下に薄くする
と、この上層側のエピタキシャル層の全体にＰが拡散す
る。即ち、図２中に点線で示す様に、上層側のエピタキ
シャル層の表面付近から抵抗が既に低下し始めており、
上層側のエピタキシャル層にＣＣＤを形成することが困
難であった。更に、重金属系の汚染は、この第２従来例
のエピタキシャルウェハでも発生していた。
【００１１】
【課題を解決するための手段】請求項１のエピタキシャ
ルウェハの製造方法は、基板ウェハ１１上にエピタキシ
ャル層１４が設けられているエピタキシャルウェハ１５
の製造方法において、前記基板ウェハ１１にＡｓ１２及
びＣ１３を導入する工程と、前記導入の後に、前記基板
ウェハ１１上に前記エピタキシャル層１４を形成する工
程とを有することを特徴としている。
ルウェハの製造方法は、基板ウェハ１１上にエピタキシ
ャル層１４が設けられているエピタキシャルウェハ１５
の製造方法において、前記基板ウェハ１１にＡｓ１２及
びＣ１３を導入する工程と、前記導入の後に、前記基板
ウェハ１１上に前記エピタキシャル層１４を形成する工
程とを有することを特徴としている。
【００１２】請求項２のエピタキシャルウェハは、基板
ウェハ上に下層側の第１のエピタキシャル層と上層側の
第２のエピタキシャル層とが順次に積層されているエピ
タキシャルウェハにおいて、前記第１のエピタキシャル
層の不純物濃度が前記第２のエピタキシャル層の不純物
濃度の１０倍以上であり、前記第１のエピタキシャル層
中の前記不純物としてＡｓまたはＳｂが用いられてお
り、前記第２のエピタキシャル層の膜厚が４〜１０μｍ
であることを特徴としている。
ウェハ上に下層側の第１のエピタキシャル層と上層側の
第２のエピタキシャル層とが順次に積層されているエピ
タキシャルウェハにおいて、前記第１のエピタキシャル
層の不純物濃度が前記第２のエピタキシャル層の不純物
濃度の１０倍以上であり、前記第１のエピタキシャル層
中の前記不純物としてＡｓまたはＳｂが用いられてお
り、前記第２のエピタキシャル層の膜厚が４〜１０μｍ
であることを特徴としている。
【００１３】請求項３のエピタキシャルウェハの製造方
法は、基板ウェハ上に下層側の第１のエピタキシャル層
と上層側の第２のエピタキシャル層とが順次に積層され
ているエピタキシャルウェハの製造方法において、不純
物としてのＡｓまたはＳｂの濃度が前記第２のエピタキ
シャル層の不純物濃度の１０倍以上である前記第１のエ
ピタキシャル層を前記基板ウェハ上に形成する工程と、
膜厚が４〜１０μｍである前記第２のエピタキシャル層
を前記第１のエピタキシャル層上に形成する工程とを有
することを特徴としている。
法は、基板ウェハ上に下層側の第１のエピタキシャル層
と上層側の第２のエピタキシャル層とが順次に積層され
ているエピタキシャルウェハの製造方法において、不純
物としてのＡｓまたはＳｂの濃度が前記第２のエピタキ
シャル層の不純物濃度の１０倍以上である前記第１のエ
ピタキシャル層を前記基板ウェハ上に形成する工程と、
膜厚が４〜１０μｍである前記第２のエピタキシャル層
を前記第１のエピタキシャル層上に形成する工程とを有
することを特徴としている。
【００１４】
【作用】請求項１のエピタキシャルウェハの製造方法で
は、基板ウェハ１１に拡散係数の小さいＡｓ１２を不純
物として導入しているので、基板ウェハ１１からエピタ
キシャル層１４への不純物の拡散が少ない。このため、
エピタキシャル層１４の不純物濃度が基板ウェハ１１の
不純物濃度による影響を受けにくくて、不純物濃度の安
定なエピタキシャル層１４を形成することができる。
は、基板ウェハ１１に拡散係数の小さいＡｓ１２を不純
物として導入しているので、基板ウェハ１１からエピタ
キシャル層１４への不純物の拡散が少ない。このため、
エピタキシャル層１４の不純物濃度が基板ウェハ１１の
不純物濃度による影響を受けにくくて、不純物濃度の安
定なエピタキシャル層１４を形成することができる。
【００１５】しかも、エピタキシャル層１４の形成前に
基板ウェハ１１に不純物としてのＡｓ１２を導入してい
るので、導入前の基板ウェハ１１の不純物濃度が不均一
でも、この不均一さをＡｓ１２の導入によって低減させ
ることができる。このため、基板ウェハ１１の不純物濃
度を均一に近づけることができる。
基板ウェハ１１に不純物としてのＡｓ１２を導入してい
るので、導入前の基板ウェハ１１の不純物濃度が不均一
でも、この不均一さをＡｓ１２の導入によって低減させ
ることができる。このため、基板ウェハ１１の不純物濃
度を均一に近づけることができる。
【００１６】また、基板ウェハ１１にＣ１３を導入して
から基板ウェハ１１上にエピタキシャル層１４を形成し
ているが、Ｃ１３によって基板ウェハ１１にゲッタリン
グサイトが形成され、エピタキシャル層１４の形成工程
で混入する重金属系の汚染がエピタキシャル層１４から
ゲッタリングされる。
から基板ウェハ１１上にエピタキシャル層１４を形成し
ているが、Ｃ１３によって基板ウェハ１１にゲッタリン
グサイトが形成され、エピタキシャル層１４の形成工程
で混入する重金属系の汚染がエピタキシャル層１４から
ゲッタリングされる。
【００１７】請求項２、３のエピタキシャルウェハ及び
その製造方法では、第１のエピタキシャル層中の不純物
として拡散係数の小さいＡｓまたはＳｂを用いているの
で、第１のエピタキシャル層の不純物濃度を第２のエピ
タキシャル層の不純物濃度の１０倍以上に高くしても、
第１のエピタキシャル層から第２のエピタキシャル層へ
の不純物の拡散が少ない。このため、第２のエピタキシ
ャル層の膜厚を４〜１０μｍと薄くすることができる。
その製造方法では、第１のエピタキシャル層中の不純物
として拡散係数の小さいＡｓまたはＳｂを用いているの
で、第１のエピタキシャル層の不純物濃度を第２のエピ
タキシャル層の不純物濃度の１０倍以上に高くしても、
第１のエピタキシャル層から第２のエピタキシャル層へ
の不純物の拡散が少ない。このため、第２のエピタキシ
ャル層の膜厚を４〜１０μｍと薄くすることができる。
【００１８】また、第１のエピタキシャル層中の不純物
としてＳｂを用いると、基板ウェハと第１のエピタキシ
ャル層との界面で格子不整合が生じ、この格子不整合に
起因する転位が誘起される。このため、この転位がゲッ
タリングサイトになり、第１及び第２のエピタキシャル
層の形成工程で混入する重金属系の汚染が基板ウェハと
第１のエピタキシャル層との界面にゲッタリングされ
る。
としてＳｂを用いると、基板ウェハと第１のエピタキシ
ャル層との界面で格子不整合が生じ、この格子不整合に
起因する転位が誘起される。このため、この転位がゲッ
タリングサイトになり、第１及び第２のエピタキシャル
層の形成工程で混入する重金属系の汚染が基板ウェハと
第１のエピタキシャル層との界面にゲッタリングされ
る。
【００１９】
【実施例】以下、本願の発明の第１〜第３実施例を、図
１、２を参照しながら説明する。図１が、第１実施例を
示している。この第１実施例では、ＣＺ法で成長させ面
方位が〈１００〉であり抵抗率が２〜３ΩｃｍであるＮ
型のＳｉウェハ１１を洗浄し且つ乾燥させた後、熱酸化
を行って、膜厚が２０ｎｍ程度のＳｉＯ2 膜（図示せ
ず）をＳｉウェハ１１の表面に形成する。
１、２を参照しながら説明する。図１が、第１実施例を
示している。この第１実施例では、ＣＺ法で成長させ面
方位が〈１００〉であり抵抗率が２〜３ΩｃｍであるＮ
型のＳｉウェハ１１を洗浄し且つ乾燥させた後、熱酸化
を行って、膜厚が２０ｎｍ程度のＳｉＯ2 膜（図示せ
ず）をＳｉウェハ１１の表面に形成する。
【００２０】そして、ＳｉＯ2 膜によってチャネリング
を防止しつつ、６５０ｋｅＶの加速エネルギ及び５×１
０12ｃｍ-2のドーズ量でＡｓ１２をＳｉウェハ１１にイ
オン注入し、更に７００ｋｅＶの加速エネルギ及び５×
１０14ｃｍ-2のドーズ量でＣ１３をＳｉウェハ１１にイ
オン注入する。その後、フッ酸系の液でＳｉＯ2 膜をエ
ッチングする。
を防止しつつ、６５０ｋｅＶの加速エネルギ及び５×１
０12ｃｍ-2のドーズ量でＡｓ１２をＳｉウェハ１１にイ
オン注入し、更に７００ｋｅＶの加速エネルギ及び５×
１０14ｃｍ-2のドーズ量でＣ１３をＳｉウェハ１１にイ
オン注入する。その後、フッ酸系の液でＳｉＯ2 膜をエ
ッチングする。
【００２１】次に、Ｓｉウェハ１１をＲＣＡ洗浄した
後、このＳｉウェハ１１をエピタキシャル炉に装着す
る。そして、Ｎ2 ガスでエピタキシャル炉中の大気を置
換した後、更にＨ2 ガスでＮ2 ガスを置換する。
後、このＳｉウェハ１１をエピタキシャル炉に装着す
る。そして、Ｎ2 ガスでエピタキシャル炉中の大気を置
換した後、更にＨ2 ガスでＮ2 ガスを置換する。
【００２２】その後、エピタキシャル炉内の温度を７０
０〜９００℃に上昇させた後、所定時間に亙って保持す
る。そして、更に１１５０℃まで昇温させ、Ｈ2 ガスで
Ｓｉウェハ１１の表面の自然酸化膜を除去すると共に、
ＨＣｌガスでＳｉウェハ１１の表面を浅くエッチオフし
て清浄な表面を露出させる。
０〜９００℃に上昇させた後、所定時間に亙って保持す
る。そして、更に１１５０℃まで昇温させ、Ｈ2 ガスで
Ｓｉウェハ１１の表面の自然酸化膜を除去すると共に、
ＨＣｌガスでＳｉウェハ１１の表面を浅くエッチオフし
て清浄な表面を露出させる。
【００２３】次に、エピタキシャル成長温度である１１
００℃までエピタキシャル炉内の温度を降下させた後、
エピタキシャル炉内のガスを原料ガスに切り換えて、Ｓ
ｉウェハ１１の表面上にエピタキシャル層１４を成長さ
せる。原料ガスとしては、ＳｉＨＣｌ3 ＋ＰＨ3 ＋Ｈ2
を用い、約１μｍ分-1の速度で約１０μｍの膜厚に成長
させる。このエピタキシャル層１４の抵抗率は、２０〜
３０Ωｃｍ程度である。
００℃までエピタキシャル炉内の温度を降下させた後、
エピタキシャル炉内のガスを原料ガスに切り換えて、Ｓ
ｉウェハ１１の表面上にエピタキシャル層１４を成長さ
せる。原料ガスとしては、ＳｉＨＣｌ3 ＋ＰＨ3 ＋Ｈ2
を用い、約１μｍ分-1の速度で約１０μｍの膜厚に成長
させる。このエピタキシャル層１４の抵抗率は、２０〜
３０Ωｃｍ程度である。
【００２４】エピタキシャル層１４を成長させた後、エ
ピタキシャル炉内を自然冷却させ、温度が２００℃まで
下がった時点でエピタキシャル炉内に残っている原料ガ
スをＮ2 ガスで置換してから、エピタキシャル炉内から
エピタキシャルウェハ１５を取り出す。
ピタキシャル炉内を自然冷却させ、温度が２００℃まで
下がった時点でエピタキシャル炉内に残っている原料ガ
スをＮ2 ガスで置換してから、エピタキシャル炉内から
エピタキシャルウェハ１５を取り出す。
【００２５】以上の様な第１実施例で製造したエピタキ
シャルウェハ１５では、エピタキシャル層１４の直下の
Ｓｉウェハ１１にイオン注入した不純物がＡｓ１２であ
り、Ａｓは拡散係数が大きい。このため、熱工程を経た
後でも、Ｓｉウェハ１１からエピタキシャル層１４への
Ａｓ１２の拡散が少なく、エピタキシャル層１４の不純
物濃度が安定している。従って、このエピタキシャル層
１４に形成する半導体装置がＡｓ１２の影響を受けるこ
とはない。
シャルウェハ１５では、エピタキシャル層１４の直下の
Ｓｉウェハ１１にイオン注入した不純物がＡｓ１２であ
り、Ａｓは拡散係数が大きい。このため、熱工程を経た
後でも、Ｓｉウェハ１１からエピタキシャル層１４への
Ａｓ１２の拡散が少なく、エピタキシャル層１４の不純
物濃度が安定している。従って、このエピタキシャル層
１４に形成する半導体装置がＡｓ１２の影響を受けるこ
とはない。
【００２６】しかも、Ｓｉウェハ１１の当初の不純物濃
度が不均一でも、この当初の不純物濃度以上にＡｓ１２
をイオン注入しているので、Ｓｉウェハ１１の不純物濃
度が均一に近づいている。従って、このエピタキシャル
ウェハ１５にＣＣＤを形成すると、このＣＣＤでは画像
ムラが少ない。
度が不均一でも、この当初の不純物濃度以上にＡｓ１２
をイオン注入しているので、Ｓｉウェハ１１の不純物濃
度が均一に近づいている。従って、このエピタキシャル
ウェハ１５にＣＣＤを形成すると、このＣＣＤでは画像
ムラが少ない。
【００２７】また、Ｓｉウェハ１１にＣ１３をイオン注
入してからＳｉウェハ１１上にエピタキシャル層１４を
形成しているが、Ｃ１３によってＳｉウェハ１１にゲッ
タリングサイトが形成され、エピタキシャル層１４の形
成工程で混入する重金属系の汚染がエピタキシャル層１
４からゲッタリングされる。このため、エピタキシャル
層１４では、発生ライフタイムが１０ｍ秒と、ＣＺ法で
成長させた基板ウェハ並みの値である。
入してからＳｉウェハ１１上にエピタキシャル層１４を
形成しているが、Ｃ１３によってＳｉウェハ１１にゲッ
タリングサイトが形成され、エピタキシャル層１４の形
成工程で混入する重金属系の汚染がエピタキシャル層１
４からゲッタリングされる。このため、エピタキシャル
層１４では、発生ライフタイムが１０ｍ秒と、ＣＺ法で
成長させた基板ウェハ並みの値である。
【００２８】なお、この第１実施例では、上述の効果を
Ｓｉウェハ１１中のＡｓ１２とＣ１３とによって得てい
るが、Ａｓ１２とＣ１３とは連続的なイオン注入によっ
てＳｉウェハ１１中に導入しているので、非常に容易な
工程でこれらの効果を実現することができる。
Ｓｉウェハ１１中のＡｓ１２とＣ１３とによって得てい
るが、Ａｓ１２とＣ１３とは連続的なイオン注入によっ
てＳｉウェハ１１中に導入しているので、非常に容易な
工程でこれらの効果を実現することができる。
【００２９】次に、第２実施例を説明する。この第２実
施例では、ＣＺ法で成長させ面方位が〈１００〉である
ＳｉウェハをＲＣＡ洗浄した後、このＳｉウェハをエピ
タキシャル炉に装着する。そして、Ｎ2 ガスでエピタキ
シャル炉中の大気を置換した後、更にＨ2 ガスでＮ2 ガ
スを置換する。
施例では、ＣＺ法で成長させ面方位が〈１００〉である
ＳｉウェハをＲＣＡ洗浄した後、このＳｉウェハをエピ
タキシャル炉に装着する。そして、Ｎ2 ガスでエピタキ
シャル炉中の大気を置換した後、更にＨ2 ガスでＮ2 ガ
スを置換する。
【００３０】その後、エピタキシャル炉内の温度を７０
０〜９００℃に上昇させた後、所定時間に亙って保持す
る。そして、更に１１５０℃まで昇温させ、Ｈ2 ガスで
Ｓｉウェハの表面の自然酸化膜を除去すると共に、ＨＣ
ｌガスでＳｉウェハの表面を浅くエッチオフして清浄な
表面を露出させる。
０〜９００℃に上昇させた後、所定時間に亙って保持す
る。そして、更に１１５０℃まで昇温させ、Ｈ2 ガスで
Ｓｉウェハの表面の自然酸化膜を除去すると共に、ＨＣ
ｌガスでＳｉウェハの表面を浅くエッチオフして清浄な
表面を露出させる。
【００３１】次に、エピタキシャル成長温度である１１
００℃までエピタキシャル炉内の温度を降下させた後、
エピタキシャル炉内のガスを原料ガスに切り換えて、Ｓ
ｉウェハの表面上に第１層目のエピタキシャル層を成長
させる。原料ガスとしては、ＳｉＨＣｌ3 ＋ＡｓＨ3 ＋
Ｈ2 を用い、約１μｍ分-1の速度で約５μｍの膜厚に成
長させる。この第１層目のエピタキシャル層の抵抗率
は、０．１Ωｃｍ程度である。
００℃までエピタキシャル炉内の温度を降下させた後、
エピタキシャル炉内のガスを原料ガスに切り換えて、Ｓ
ｉウェハの表面上に第１層目のエピタキシャル層を成長
させる。原料ガスとしては、ＳｉＨＣｌ3 ＋ＡｓＨ3 ＋
Ｈ2 を用い、約１μｍ分-1の速度で約５μｍの膜厚に成
長させる。この第１層目のエピタキシャル層の抵抗率
は、０．１Ωｃｍ程度である。
【００３２】第１層目のエピタキシャル層を成長させた
後、エピタキシャル炉内を自然冷却させ、温度が２００
℃まで下がった時点でエピタキシャル炉内に残っている
原料ガスをＮ2 ガスで置換してから、エピタキシャル炉
内からＳｉウェハを取り出す。
後、エピタキシャル炉内を自然冷却させ、温度が２００
℃まで下がった時点でエピタキシャル炉内に残っている
原料ガスをＮ2 ガスで置換してから、エピタキシャル炉
内からＳｉウェハを取り出す。
【００３３】その後、第１層目のエピタキシャル層を成
長させた状態のＳｉウェハをＲＣＡ洗浄した後、上述の
工程と略同様の工程を繰り返して、第１層目のエピタキ
シャル層上に第２層目のエピタキシャル層を成長させ
る。但し、このときの原料ガスとしては、ＳｉＨＣｌ3
＋ＰＨ3 ＋Ｈ2 を用い、約６μｍの膜厚に成長させる。
この第２層目のエピタキシャル層のＰの濃度は、第１層
目のエピタキシャル層のＡｓの濃度の１／１０以下であ
る。このため、第２層目のエピタキシャル層の抵抗率
は、１０〜２０Ωｃｍ程度である。
長させた状態のＳｉウェハをＲＣＡ洗浄した後、上述の
工程と略同様の工程を繰り返して、第１層目のエピタキ
シャル層上に第２層目のエピタキシャル層を成長させ
る。但し、このときの原料ガスとしては、ＳｉＨＣｌ3
＋ＰＨ3 ＋Ｈ2 を用い、約６μｍの膜厚に成長させる。
この第２層目のエピタキシャル層のＰの濃度は、第１層
目のエピタキシャル層のＡｓの濃度の１／１０以下であ
る。このため、第２層目のエピタキシャル層の抵抗率
は、１０〜２０Ωｃｍ程度である。
【００３４】図２中の実線は、第２実施例の抵抗率のプ
ロファイルを示している。この第２実施例では、第１層
目のエピタキシャル層の不純物としてＡｓを用いてお
り、Ａｓは拡散係数が小さい。このため、図２からも明
らかな様に、第１及び第２層目のエピタキシャル層同士
の界面における抵抗率のプロファイル、つまり不純物濃
度のプロファイルの勾配が急峻であり、第２層目つまり
上層側のエピタキシャル層の表面から４μｍ程度の深さ
までは抵抗率が一定でこの領域にＣＣＤ等の半導体装置
を形成することができる。
ロファイルを示している。この第２実施例では、第１層
目のエピタキシャル層の不純物としてＡｓを用いてお
り、Ａｓは拡散係数が小さい。このため、図２からも明
らかな様に、第１及び第２層目のエピタキシャル層同士
の界面における抵抗率のプロファイル、つまり不純物濃
度のプロファイルの勾配が急峻であり、第２層目つまり
上層側のエピタキシャル層の表面から４μｍ程度の深さ
までは抵抗率が一定でこの領域にＣＣＤ等の半導体装置
を形成することができる。
【００３５】次に、第３実施例を説明する。この第３実
施例は、第１層目のエピタキシャル層を成長させるため
の原料ガスとしてＳｉＨＣｌ3 ＋ＳｂＣｌ3 ＋Ｈ2 を用
い、従って第１層目のエピタキシャル層の不純物として
Ａｓを用いる代わりにＳｂを用いることを除いて、上述
の第２実施例と実質的に同様の工程で製造する。この第
３実施例でも、抵抗率のプロファイルが図２に示した様
に第２実施例と略同様になる。しかも、この第３実施例
では、発生ライフタイムが１０ｍ秒と、ＣＺ法で成長さ
せた基板ウェハ並みの値である。
施例は、第１層目のエピタキシャル層を成長させるため
の原料ガスとしてＳｉＨＣｌ3 ＋ＳｂＣｌ3 ＋Ｈ2 を用
い、従って第１層目のエピタキシャル層の不純物として
Ａｓを用いる代わりにＳｂを用いることを除いて、上述
の第２実施例と実質的に同様の工程で製造する。この第
３実施例でも、抵抗率のプロファイルが図２に示した様
に第２実施例と略同様になる。しかも、この第３実施例
では、発生ライフタイムが１０ｍ秒と、ＣＺ法で成長さ
せた基板ウェハ並みの値である。
【００３６】
【発明の効果】請求項１のエピタキシャルウェハの製造
方法では、不純物濃度の安定なエピタキシャル層を形成
することができ、しかも、基板ウェハの不純物濃度を均
一に近づけることができるので、特性の均一な半導体装
置を形成することができる。
方法では、不純物濃度の安定なエピタキシャル層を形成
することができ、しかも、基板ウェハの不純物濃度を均
一に近づけることができるので、特性の均一な半導体装
置を形成することができる。
【００３７】また、エピタキシャル層の形成工程で混入
する重金属系の汚染がエピタキシャル層からゲッタリン
グされるので、ＣＺ法で成長させた基板ウェハ並みに発
生ライフタイムが長く、特性の優れた半導体装置を形成
することができる。
する重金属系の汚染がエピタキシャル層からゲッタリン
グされるので、ＣＺ法で成長させた基板ウェハ並みに発
生ライフタイムが長く、特性の優れた半導体装置を形成
することができる。
【００３８】請求項２、３のエピタキシャルウェハ及び
その製造方法では、基板ウェハ上に積層させた第１及び
第２のエピタキシャル層のうちの第２のエピタキシャル
層の膜厚を４〜１０μｍと薄くすることができるので、
基板電圧を低減させることができる。
その製造方法では、基板ウェハ上に積層させた第１及び
第２のエピタキシャル層のうちの第２のエピタキシャル
層の膜厚を４〜１０μｍと薄くすることができるので、
基板電圧を低減させることができる。
【００３９】また、第１のエピタキシャル層中の不純物
としてＳｂを用いると、第１及び第２のエピタキシャル
層の形成工程で混入する重金属系の汚染が基板ウェハと
第１のエピタキシャル層との界面にゲッタリングされる
ので、ＣＺ法で成長させた基板ウェハ並みに発生ライフ
タイムが長く、特性の優れた半導体装置を形成すること
ができる。
としてＳｂを用いると、第１及び第２のエピタキシャル
層の形成工程で混入する重金属系の汚染が基板ウェハと
第１のエピタキシャル層との界面にゲッタリングされる
ので、ＣＺ法で成長させた基板ウェハ並みに発生ライフ
タイムが長く、特性の優れた半導体装置を形成すること
ができる。
【図１】本願の発明の第１実施例で製造したエピタキシ
ャルウェハの側断面図である。
ャルウェハの側断面図である。
【図２】本願の発明の第２及び第３実施例と第２従来例
との抵抗率のプロファイルを示すグラフである。
との抵抗率のプロファイルを示すグラフである。
【図３】エピタキシャル層の膜厚とＣＣＤのシャッタ電
圧との関係を示すグラフである。
圧との関係を示すグラフである。
【図４】エピタキシャル層の不純物濃度とＣＣＤのシャ
ッタ電圧との関係を示すグラフである。
ッタ電圧との関係を示すグラフである。
１１ Ｓｉウェハ １２ Ａｓ １３ Ｃ １４ エピタキシャル層 １５ エピタキシャルウェハ
【手続補正書】
【提出日】平成５年３月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】 以上の様な第１実施例で製造したエピタ
キシャルウェハ１５では、エピタキシャル層１４の直下
のＳｉウェハ１１にイオン注入した不純物がＡｓ１２で
あり、Ａｓは拡散係数が小さい。このため、熱工程を経
た後でも、Ｓｉウェハ１１からエピタキシャル層１４へ
のＡｓ１２の拡散が少なく、エピタキシャル層１４の不
純物濃度が安定している。従って、このエピタキシャル
層１４に形成する半導体装置がＡｓ１２の影響を受ける
ことはない。
キシャルウェハ１５では、エピタキシャル層１４の直下
のＳｉウェハ１１にイオン注入した不純物がＡｓ１２で
あり、Ａｓは拡散係数が小さい。このため、熱工程を経
た後でも、Ｓｉウェハ１１からエピタキシャル層１４へ
のＡｓ１２の拡散が少なく、エピタキシャル層１４の不
純物濃度が安定している。従って、このエピタキシャル
層１４に形成する半導体装置がＡｓ１２の影響を受ける
ことはない。
Claims (3)
- 【請求項１】 基板ウェハ上にエピタキシャル層が設け
られているエピタキシャルウェハの製造方法において、 前記基板ウェハにＡｓ及びＣを導入する工程と、 前記導入の後に、前記基板ウェハ上に前記エピタキシャ
ル層を形成する工程とを有することを特徴とするエピタ
キシャルウェハの製造方法。 - 【請求項２】 基板ウェハ上に下層側の第１のエピタキ
シャル層と上層側の第２のエピタキシャル層とが順次に
積層されているエピタキシャルウェハにおいて、 前記第１のエピタキシャル層の不純物濃度が前記第２の
エピタキシャル層の不純物濃度の１０倍以上であり、 前記第１のエピタキシャル層中の前記不純物としてＡｓ
またはＳｂが用いられており、 前記第２のエピタキシャル層の膜厚が４〜１０μｍであ
ることを特徴とするエピタキシャルウェハ。 - 【請求項３】 基板ウェハ上に下層側の第１のエピタキ
シャル層と上層側の第２のエピタキシャル層とが順次に
積層されているエピタキシャルウェハの製造方法におい
て、 不純物としてのＡｓまたはＳｂの濃度が前記第２のエピ
タキシャル層の不純物濃度の１０倍以上である前記第１
のエピタキシャル層を前記基板ウェハ上に形成する工程
と、 膜厚が４〜１０μｍである前記第２のエピタキシャル層
を前記第１のエピタキシャル層上に形成する工程とを有
することを特徴とするエピタキシャルウェハの製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35550792A JP3353277B2 (ja) | 1992-09-25 | 1992-12-18 | エピタキシャルウェハの製造方法 |
| KR1019930018987A KR100250183B1 (ko) | 1992-09-25 | 1993-09-20 | 에피택셜 웨이퍼 및 그 제조방법 |
| US08/124,212 US5405803A (en) | 1992-09-25 | 1993-09-21 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-280818 | 1992-09-25 | ||
| JP28081892 | 1992-09-25 | ||
| JP35550792A JP3353277B2 (ja) | 1992-09-25 | 1992-12-18 | エピタキシャルウェハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163410A true JPH06163410A (ja) | 1994-06-10 |
| JP3353277B2 JP3353277B2 (ja) | 2002-12-03 |
Family
ID=26553933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35550792A Expired - Lifetime JP3353277B2 (ja) | 1992-09-25 | 1992-12-18 | エピタキシャルウェハの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5405803A (ja) |
| JP (1) | JP3353277B2 (ja) |
| KR (1) | KR100250183B1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536930B1 (ko) * | 1998-04-07 | 2005-12-14 | 소니 가부시끼 가이샤 | 에피택셜 반도체 기판 및 그 제조 방법 및 반도체 장치의 제조방법 및 고체 촬상 장치의 제조 방법 |
| JP2007273959A (ja) * | 2006-03-06 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 光検出素子及びその製造方法 |
| WO2009016794A1 (ja) * | 2007-07-31 | 2009-02-05 | Shin-Etsu Handotai Co., Ltd. | エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ |
| JP2009212351A (ja) * | 2008-03-05 | 2009-09-17 | Sumco Corp | シリコン基板とその製造方法 |
| JP2009212352A (ja) * | 2008-03-05 | 2009-09-17 | Sumco Corp | シリコン基板とその製造方法 |
| JP2010109141A (ja) * | 2008-10-30 | 2010-05-13 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| JP2010283193A (ja) * | 2009-06-05 | 2010-12-16 | Sumco Corp | 半導体デバイス向け半導体基板の製造方法、半導体デバイス向け半導体基板の製造装置 |
| JP2010283220A (ja) * | 2009-06-05 | 2010-12-16 | Sumco Corp | 固体撮像素子用エピタキシャル基板の製造方法、固体撮像素子の製造方法 |
| JP2011119543A (ja) * | 2009-12-04 | 2011-06-16 | Canon Inc | 固体撮像装置及び製造方法 |
| KR20140084049A (ko) | 2011-10-20 | 2014-07-04 | 신에쯔 한도타이 가부시키가이샤 | 에피택셜 웨이퍼 및 그 제조방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3384506B2 (ja) * | 1993-03-30 | 2003-03-10 | ソニー株式会社 | 半導体基板の製造方法 |
| US6181721B1 (en) * | 1996-05-20 | 2001-01-30 | Sdl, Inc. | Visible wavelength, semiconductor optoelectronic device with a high power broad, significantly laterally uniform, diffraction limited output beam |
| JPH09321266A (ja) * | 1996-05-27 | 1997-12-12 | Sony Corp | 半導体基板の製造方法及び固体撮像装置の製造方法 |
| JPH10242153A (ja) * | 1997-02-26 | 1998-09-11 | Hitachi Ltd | 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法 |
| JPH11204771A (ja) * | 1998-01-07 | 1999-07-30 | Sony Corp | 半導体基板の製造方法及び固体撮像装置の製造方法 |
| KR20030040951A (ko) * | 2001-11-17 | 2003-05-23 | 주식회사 실트론 | 고품질 에피택셜 웨이퍼 및 그의 제조방법 |
| KR100588217B1 (ko) * | 2004-12-31 | 2006-06-08 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 산화막 형성 방법 |
| KR100654354B1 (ko) * | 2005-07-25 | 2006-12-08 | 삼성전자주식회사 | 게더링 기능을 가지는 저결함 에피택셜 반도체 기판, 이를이용한 이미지 센서 및 이의 제조 방법 |
| KR100739099B1 (ko) * | 2005-12-21 | 2007-07-12 | 주식회사 실트론 | 에피택셜 웨이퍼 및 그 제조방법 |
| EP1833100A2 (en) * | 2006-03-06 | 2007-09-12 | Matsushita Electric Industrial Co., Ltd. | Light-detecting device and manufacturing method thereof |
| KR100793607B1 (ko) * | 2006-06-27 | 2008-01-10 | 매그나칩 반도체 유한회사 | 에피텍셜 실리콘 웨이퍼 및 그 제조방법 |
| JP5282818B2 (ja) * | 2009-05-28 | 2013-09-04 | トヨタ自動車株式会社 | ダイオードの製造方法、及び、ダイオード |
| CN104217929A (zh) * | 2014-10-11 | 2014-12-17 | 王金 | 一种外延片及其加工方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4247859A (en) * | 1974-11-29 | 1981-01-27 | Westinghouse Electric Corp. | Epitaxially grown silicon layers with relatively long minority carrier lifetimes |
| US4170501A (en) * | 1978-02-15 | 1979-10-09 | Rca Corporation | Method of making a semiconductor integrated circuit device utilizing simultaneous outdiffusion and autodoping during epitaxial deposition |
| JPS55153365A (en) * | 1979-05-17 | 1980-11-29 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPS6084813A (ja) * | 1983-10-17 | 1985-05-14 | Toshiba Corp | 半導体装置の製造方法 |
| JP2555702B2 (ja) * | 1988-07-25 | 1996-11-20 | 日本電装株式会社 | 空調装置の騒音低減装置 |
-
1992
- 1992-12-18 JP JP35550792A patent/JP3353277B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-20 KR KR1019930018987A patent/KR100250183B1/ko not_active IP Right Cessation
- 1993-09-21 US US08/124,212 patent/US5405803A/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536930B1 (ko) * | 1998-04-07 | 2005-12-14 | 소니 가부시끼 가이샤 | 에피택셜 반도체 기판 및 그 제조 방법 및 반도체 장치의 제조방법 및 고체 촬상 장치의 제조 방법 |
| JP2007273959A (ja) * | 2006-03-06 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 光検出素子及びその製造方法 |
| WO2009016794A1 (ja) * | 2007-07-31 | 2009-02-05 | Shin-Etsu Handotai Co., Ltd. | エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ |
| JP2009212351A (ja) * | 2008-03-05 | 2009-09-17 | Sumco Corp | シリコン基板とその製造方法 |
| JP2009212352A (ja) * | 2008-03-05 | 2009-09-17 | Sumco Corp | シリコン基板とその製造方法 |
| JP2010109141A (ja) * | 2008-10-30 | 2010-05-13 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| JP2010283193A (ja) * | 2009-06-05 | 2010-12-16 | Sumco Corp | 半導体デバイス向け半導体基板の製造方法、半導体デバイス向け半導体基板の製造装置 |
| JP2010283220A (ja) * | 2009-06-05 | 2010-12-16 | Sumco Corp | 固体撮像素子用エピタキシャル基板の製造方法、固体撮像素子の製造方法 |
| JP2011119543A (ja) * | 2009-12-04 | 2011-06-16 | Canon Inc | 固体撮像装置及び製造方法 |
| KR20140084049A (ko) | 2011-10-20 | 2014-07-04 | 신에쯔 한도타이 가부시키가이샤 | 에피택셜 웨이퍼 및 그 제조방법 |
| US9425345B2 (en) | 2011-10-20 | 2016-08-23 | Shin-Etsu Handotai Co., Ltd. | Epitaxial wafer and manufacturing method thereof |
| DE112012003985B4 (de) | 2011-10-20 | 2022-06-30 | Shin-Etsu Handotai Co., Ltd. | Epitaxialwafer und Herstellungsverfahren dafür |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940007977A (ko) | 1994-04-28 |
| JP3353277B2 (ja) | 2002-12-03 |
| KR100250183B1 (ko) | 2000-05-01 |
| US5405803A (en) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06163410A (ja) | エピタキシャルウェハ及びその製造方法 | |
| US6326667B1 (en) | Semiconductor devices and methods for producing semiconductor devices | |
| JP4970724B2 (ja) | 高抵抗シリコンウエーハの製造方法 | |
| JPH06232141A (ja) | 半導体基板の作成方法及び固体撮像装置の製造方法 | |
| WO2006033292A1 (ja) | 半導体ウェーハの製造方法 | |
| JPH10223640A (ja) | 半導体基板およびその製造方法 | |
| WO1998025299A1 (fr) | Procede de fabrication d'une tranche epitaxiee semi-conductrice de silicium et d'un dispositif semi-conducteur | |
| KR19990045179A (ko) | 실리콘 기판 및 그 제조 방법 | |
| JP3147338B2 (ja) | 半導体基板の製造方法 | |
| JPS6142855B2 (ja) | ||
| JPH0521448A (ja) | 半導体装置の製造方法 | |
| JPH05235005A (ja) | 半導体基板及びその製造方法 | |
| JPH0410544A (ja) | 半導体装置の製造方法 | |
| JPH0969526A (ja) | 半導体装置の製造方法 | |
| JP2011228330A (ja) | シリコンエピタキシャルウエーハの製造方法 | |
| JP2743451B2 (ja) | 半導体装置の製造方法 | |
| JP2783123B2 (ja) | 半導体基板およびその製造方法 | |
| JP2006156687A (ja) | エピタキシャルウェーハ | |
| US20010046754A1 (en) | Process for fabricating semiconductor device | |
| JPH09148335A (ja) | シリコン半導体基板及びその製造方法 | |
| JP2022067962A (ja) | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ | |
| JP3123321B2 (ja) | 半導体エピタキシャルウエハ、その製造方法及び半導体装置 | |
| KR0185985B1 (ko) | 실리콘 웨이퍼의 에피택셜층 형성방법 | |
| JPH0346972B2 (ja) | ||
| JP2000315806A (ja) | ショットキバリアダイオード及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090927 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090927 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100927 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100927 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110927 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110927 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120927 Year of fee payment: 10 |