KR101208651B1 - 실리콘 기판과 그 제조방법 - Google Patents

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슈이치 오모테
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Abstract

웨이퍼 가공 공정, 디바이스 공정의 조건에 입각하여, 원하는 게터링 능력을 가지는 실리콘 웨이퍼를 얻을 수 있도록, 간단하고도 확실하게 초기산소농도, 불순물 농도 혹은 저항률, 열처리 조건 등과 같은 쵸크랄스키 방법(Czochralski method: CZ법)에 의한 단결정 제조공정의 조건을 결정한다. CZ법에 의해 육성된 실리콘 단결정으로부터 제조되어 고체촬상소자의 디바이스 제조에 제공되는 실리콘 기판의 제조방법으로서, 소자 특성으로서 화이트 스팟의 발생밀도의 상하한값이 되는 화이트 스팟 조건과, 측정된 화이트 스팟의 발생밀도를 비교하여, 실리콘 기판에 있어서의 초기산소농도, 탄소농도, 저항률, 인상조건에 기인하는 실리콘 기판의 내부상태를 결정한다.

Description

실리콘 기판과 그 제조방법{SILICON SUBSTRATE AND METHOD OF PRODUCING THE SAME}
본 발명은, 실리콘 기판의 제조방법에 관한 것이며, 특히 게터링능력을 향상시켜, 고체촬상소자의 디바이스 제조에 이용되는 실리콘 기판의 제조에 적합한 기술에 관한 것이다. 본원은 2008년 3월 5일에 출원된 일본 특허출원 제2008-054842호에 대해 우선권을 주장하며, 그 내용을 여기에 원용한다.
실리콘으로 이루어진 고체촬상소자 등의 반도체 디바이스는, CZ(쵸크랄스키)법 등에 의해 인상(pulling)된 실리콘 단결정으로부터 슬라이스한 실리콘 기판에 회로를 형성함으로써 제조된다. 실리콘 기판에 중금속이 불순물로서 혼입된 경우, 암전류에 의해 화이트 스팟(white spot)이 발생한다. 이 화이트 스팟에 의해 고체촬상소자로서의 디바이스 특성이 현저히 열화(劣化)된다.
실리콘 기판에 중금속이 불순물로서 혼입되는 요인으로는, 첫 번째로 단결정 인상, 슬라이스, 모따기, 및 연마, 연삭, 에칭 등의 표면처리로 이루어진 실리콘 기판의 제조공정에서의 금속오염을 들 수 있고, 두 번째로는 실리콘 기판에 회로를 형성한 후에 웨이퍼 이면을 연삭하여, 50 μm 정도까지 박막화하는 등의 디바이스 제조공정에서의 중금속 오염을 들 수 있다.
일본 특허공개공보 H6(1994)-338507호에는, 고체촬상소자의 전기특성에 영향을 주는, 암전류로 인해 발생하는 화이트 스팟을 저감시키기 위한 기술이 기재되어 있다. 또한, 실리콘 기판에 산소 석출물을 형성하는 IG(고유 게터링: intrinsic gettering)법의 예가 기재되어 있다. 일본 특허공개공보 제2006-313922호에는, 실리콘 기판의 이면에 백사이드 데미지(backside damage) 등의 게터링 사이트를 형성하는 EG(외인성 게터링: extrinsic gettering)법과, 탄소이온 주입에 관한 기술이 기재되어 있다.
이와 같이, 고체촬상소자에 이용되는 실리콘 기판의 제조방법으로서, 에피택셜 성장 전에 산소 석출 열처리를 실시하여 산소 석출물을 형성하는 IG(고유 게터링)법이 알려져 있다.
그러나, 고체촬상소자의 제조시에 화이트 스팟을 방지하기 위한 충분한 게터링능력을 가지는 실리콘 기판의 설계, 즉 실리콘 기판의 제조 조건을 어떻게 설정하면 좋은지에 대해서는 개시되어 있지 않다.
따라서, 고체촬상소자의 제조에 이용되는 실리콘 기판의 제조 조건을 설정하는 데는 많은 시간이 걸리며, 수율이 악화되고, 제조 비용이 들어, 디바이스의 제조 효율이 저하될 가능성이 있기 때문에, 이를 개선하고자 하는 요구가 있었다.
또한, 일본 특허공개공보 제2006-313922호와 같이 고온의 열처리가 탄소주입 기판에 실시된 경우, 탄소주입에 의해 형성된 결정결함(결정 격자 스트레인 등)이 완화되어 게터링 싱크로서의 기능이 저하되기 때문에 바람직하지 않다. 이러한 후공정의 열처리 등의 조건을 고려하여, 요구되는 디바이스 특성을 만족하는 실리콘 기판(웨이퍼)의 설계를 가능하게 하는 것, 즉 이러한 조건을 만족하는 실리콘 기판이 되는 실리콘 단결정 인상조건을 제공하는 것이 요구된다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로서, 고체촬상소자의 화이트 스팟을 방지하여, 원하는 디바이스 특성을 만족하는 실리콘 기판을 용이하게 설계할 수 있는 실리콘 기판의 제조방법을 제공하는 것을 목적으로 한다. 동시에, 실리콘 기판(웨이퍼) 가공공정, 디바이스 공정의 조건에 입각하여, 원하는 게터링 능력을 가지는 실리콘 기판을 얻을 수 있도록, 초기산소농도, 불순물농도 혹은 저항률, 열처리를 설정조건으로 하는 CZ법에 의한 단결정 제조공정의 조건을 간단하고도 확실하게 결정할 수 있도록 하는 것을 목적으로 한다.
본 발명의 실리콘 기판의 제조방법은, CZ법에 의해 육성된 실리콘 단결정으로부터 제조되어 고체촬상소자의 디바이스 제조에 제공되는 실리콘 기판의 제조방법으로서,
소자 특성으로서의 화이트 스팟 발생밀도의 상하한값인 화이트 스팟 조건을 설정하고,
상기 실리콘 기판에 있어서의 게터링능력, 상기 실리콘 기판 중에 존재하는 BMD 밀도, BMD 크기를 디바이스 제조공정의 열처리 조건으로서 설정하고,
이러한 조건으로부터, 인상시의 실리콘 단결정 중에 있어서의 초기산소농도, 초기탄소농도, 저항률, 열이력을 결정하는 인상처리조건을 계산하여, 인상공정에서의 실리콘 단결정 중의 초기산소농도, 탄소농도, 저항률, 열이력으로 이루어진 인상처리조건을 결정하고,
상기 결정된 인상조건에 의해 인상된 실리콘 단결정으로부터 슬라이스한 실리콘 기판에 형성한 평가 디바이스에서의 화이트 스팟의 발생밀도를 측정하고,
상기 측정결과를 상기 화이트 스팟 조건과 비교하여, 그 값이 화이트 스팟 조건을 만족하지 않는 경우에는 다시 IG조건을 설정하는 동시에,
상기 값이 화이트 스팟 조건을 만족하는 경우에는 상기 인상처리조건에 근거하여, 제조할 고체촬상소자에 제공하는 실리콘 기판에서의 초기산소농도, 탄소농도, 저항률, 열이력에 기인하는 실리콘 기판의 내부상태를 결정하고, 결정된 조건에 의해 실리콘 웨이퍼를 제조함으로써 상기 과제를 해결하였다.
본 발명의 실리콘 기판의 제조방법은, CZ법에 의해 육성된 실리콘 단결정으로부터 제조되어 고체촬상소자의 디바이스 제조에 제공되는 실리콘 기판의 제조방법으로서,
상기 실리콘 기판은, CZ법에 의해 상기 실리콘 단결정을 인상할 때 탄소를 도핑하고, 슬라이스된 후에 표면에 에피택셜층을 형성하고, 그 표면에 디바이스부분을 형성하는 것으로 되고,
소자 특성으로서의 허용범위인 화이트 스팟의 발생밀도의 상하한값인 화이트 스팟 조건을 설정하는 WS조건 설정공정과,
상기 디바이스부분을 형성하는 디바이스 공정에서의 열처리 조건을 설정하는 디바이스 열처리 조건 설정공정과,
상기 에피택셜층의 형성조건을 설정하는 에피택셜 조건 설정공정과,
상기 실리콘 기판에 있어서의 게터링능력, 상기 실리콘 기판 중에 존재하는 BMD 밀도, BMD 크기를 설정하는 IG조건 설정공정과,
상기 WS조건 설정공정, 상기 디바이스 열처리 조건 설정공정, 상기 에피택셜 조건 설정공정, 및 상기 IG조건 설정공정에서 설정된 각 조건으로부터, 인상시의 실리콘 단결정 중에 있어서의 초기산소농도, 탄소농도, 저항률, 열이력으로 이루어진 인상처리조건을 연산하는 연산공정과,
상기 연산공정에 의해 도출된 값으로부터, 다음의 피팅 파라미터 결정용 단결정 인상공정에 있어서의 인상처리조건을 결정하는 파라미터 결정공정과,
상기 파라미터 결정공정에서 결정된 인상조건에 따라, CZ법에 의해 실리콘 단결정을 인상하는 피팅 파라미터 결정용 단결정 인상공정과,
상기 피팅 파라미터 결정용 단결정 인상공정에서 인상된 실리콘 단결정으로부터 슬라이스한 실리콘 기판에, 고체촬상소자로서의 화이트 스팟에 의한 디바이스 성능평가용의 회로를 제조하는 평가 디바이스 제조공정과,
상기 평가 디바이스 제조공정에서 제조된 평가 디바이스에 있어서의 화이트 스팟의 발생밀도를 측정하는 WS성능 측정공정과,
상기 WS성능 측정공정의 측정결과를 상기 WS조건 설정공정에서 설정된 화이트 스팟 조건과 비교하여, 화이트 스팟 조건을 만족하지 않는 경우에는 다시 디바 이스 열처리 조건 설정공정으로 되돌아가는 동시에, 화이트 스팟 조건을 만족하는 경우에는 조건결정공정으로 진행하는 판단을 하는 판정공정과,
파라미터 결정공정의 조건에 근거하여, 제조할 고체촬상소자에 제공하는 실리콘 기판에 있어서의 초기산소농도, 탄소농도, 저항률, 열이력에 기인하는 실리콘 기판의 내부상태를 결정하는 조건결정공정과,
결정된 조건에 의해 실리콘 웨이퍼를 제조하는 공정,
을 가짐으로써 상기 과제를 해결하였다.
본 발명은, 상기 탄소농도가 1.0×1016～1.6×1017 atoms/cm3, 상기 초기산소농도가 1.4×1018～1.6×1018 atoms/cm3, 상기 저항률이 0.1～100 Ω㎝일 수 있다.
본 발명은, 고유 게터링 싱크가 되는 상기 BMD 크기가 10～100 ㎚, 상기 BMD 밀도가 1.0×106～1.0×1011 개/cm3일 수 있다.
본 발명은, 상기 인상처리조건의 연산이, 포커-플랑크 확산방정식에 의한 것일 수 있다.
본 발명은, 상기 디바이스 열처리 조건 설정공정에서의 열처리로서, 디바이스 제조공정 전에 행해지는 프리-어닐링(pre-annealing)을 포함할 수 있다.
본 발명은, 상기 프리-어닐링이, 온도 600℃～800℃, 처리시간 0.25 시간～3 시간, 산소와, 아르곤 또는 질소 등의 비활성 기체가 혼합된 분위기 중에서 이루어질 수 있다.
본 발명의 실리콘 기판은, 상기의 어느 하나에 기재된 제조방법에 의해 제조될 수 있다.
여기서, 상기의 산소농도는 ASTM F121-1979에 의한 것이다.
참고로, 이 경우의 BMD 크기란, 실리콘 기판의 두께방향 단면의 TEM 관찰 이미지에서 석출물의 대각선 길이를 의미하며, 그 관찰 시야 내의 석출물의 평균값으로 나타내어진다.
본 발명의 실리콘 기판의 제조방법은, 탄화 첨가에 의해 석출물의 핵(중금속의 게터링 싱크)을 성장시키고 바로 위에 실리콘 에피택셜층을 형성하여, 매립 포토다이오드로 중금속이 확산되는 것을 억제할 수 있는 고체촬상소자의 제조에 적합한 실리콘 기판을 용이하게 제공하는 것이다.
이러한 실리콘 기판을 고체촬상소자의 제조에 이용함으로써 고체촬상소자를 구성하는 트랜지스터 및 매립형 포토다이오드에 중금속 오염에 기인하는 결함이 생기는 일이 없어져 고체촬상소자의 화이트 스팟의 발생을 미연에 방지할 수 있으므로, 고체촬상소자의 수율을 향상시킬 수 있다.
따라서, 본 발명에 따르면, 탄소, 산소 및 탄소에 의한 복합체 형성에 의해, 높은 게터링능력을 가지며, 금속 오염의 영향을 저감시킬 수 있는 실리콘 기판을 제공하여, 제조 비용, 디바이스 공정에서의 파티클 발생 등의 문제점을 해결할 수 있는 실리콘 기판을 용이하게 설계할 수 있는 효과를 나타낸다.
이하, 본 발명에 따른 실리콘 단결정 인상방법의 가장 바람직한 실시형태에 대해, 도면을 참조하면서 설명한다. 참고로, 본 실시형태는 발명의 취지를 보다 잘 이해시키기 위해 구체적으로 설명하는 것이며, 특별한 지정이 없는 한, 본 발명을 한정하는 것은 아니다. 도 1 및 도 2는, 본 실시형태에 따른 실리콘 기판의 제조방법이 대상으로 하는 실리콘 기판을 공정마다 나타낸 정단면도이고, 도 3은, 본 실시형태에서의 실리콘 기판의 제조방법을 나타낸 플로우차트이며, 도면에서 부호 W0는 실리콘 기판이다.
본 실시형태에서는, CCD(고체촬상소자), CMOS 이미지 센서(CIS) 등의 디바이스 제조에 이용되는 실리콘 기판의 설계에 대해 설명한다.
본 실시형태의 제조방법은, 도 3에 나타낸 바와 같이, 후술하는 화이트 스팟 조건을 설정하는 WS조건 설정공정(S01)과, 디바이스 열처리 조건 설정공정(S02)과, 에피택셜 조건 설정공정(S03)과, IG조건 설정공정(S04)과, 연산공정(S05)과, 파라미터 결정 공정(S06)과, 피팅 파라미터 결정용 단결정 인상공정(S07)과, 평가 디바이스 제조공정(S08)과, WS성능 측정공정(S09)과, 판정공정(S10)과, 조건결정공정(S11)을 포함한다.
본 실시형태에서 이용하는 실리콘 기판은, 후술하는 바와 같이 CZ법 등에 의해 탄소를 도핑하여 소정의 도펀트를 저항률에 대응하여 도핑하는 동시에 초기탄소농도를 제어하여 인상시킨 실리콘 단결정으로부터 웨이퍼 가공 공정을 거쳐, 도 1의 (a)에 나타낸 바와 같이, 탄소를 포함하는 실리콘 기판(W0)을 대상으로 한다.
이때, 실리콘 기판(W0)의 저항률이 p+ 형이 되도록 도펀트(B)를 첨가하여 단결정을 성장시킨다.
본 발명에 있어서, 붕소(B) 농도가 p+ 형이란, 저항률 8 mΩcm～10 mΩcm에 상당하는 농도이고, p 형이란 저항률 0.1～100 Ωcm에 상당하는 농도이고, p- 형이란 저항률 0.1 Ωcm～0.01 Ωcm에 상당하는 농도이다.
또한, p/p- 형이란, p- 형 기판 상에 p 형의 에피택셜층을 적층한 웨이퍼를 의미한다.
또한, 실리콘 기판(W0)에는, 에피택셜층(W0a)을 형성하여 p/p+ 형의 실리콘 기판(W1)으로 하고, 이 실리콘 기판(W1)은, 도 1의 (c)에 나타낸 바와 같이, 상기 에피택셜층(W0a) 상에 필요에 따라 산화막(W0b)을, 그리고 추가로 질화막(W0c)을 형성하여 실리콘 웨이퍼(W2)로 한 후, 디바이스 제조공정에 제공된다.
에피택셜층(W0a)의 두께는, 디바이스가 고체촬상소자인 경우, 소자의 분광감도 특성을 향상시키기 위해, 2～10 μm의 범위로 하는 것이 바람직하다.
실리콘 웨이퍼(W2)에 도 2에 나타낸 디바이스 공정에서 에피택셜층에 매립형 포토다이오드를 형성함으로써 고체촬상소자가 된다.
또한, 도 2의 (f)에 나타낸 고체촬상소자(10)가 되는 디바이스 공정에서의 열처리 조건은 도 6에 나타낸 각 조건에 대응하는 것이다.
본 실시형태에서는, 상기와 같은 실리콘 기판에 있어서, 고체촬상소자에 적합한 기판이 되도록 그 조건을 설정하는 것이다.
본 실시형태에서는, 먼저 도 3에 나타낸 WS조건 설정공정(S01)으로서, 고체촬상소자 특성으로서의 허용범위인 화이트 스팟(white spot: WS)의 발생밀도의 상하한값이 되는 화이트 스팟 조건을 설정한다.
화이트 스팟의 발생밀도는, 제조되는 고체촬상장치마다 요구되는 범위가 다 르지만, 예컨대 105～106 군데/cm2 정도 발생하는 것이 허용된 경우, 이 범위가 상한값 및 하한값으로서 설정되며, 특히 게터링에 관련되는 것은 그 상한값이다.
다음으로, 도 3에 나타낸 디바이스 열처리 조건 설정공정(S02)으로서, 상기 디바이스부분을 형성하는 디바이스 공정에서의 열처리 조건을 설정한다. 이것은, 전술한 바와 같이 도 6에 나타낸 각 조건에 대응하는 디바이스 공정에서의 열처리 조건이나, 산화막(W0b), 질화막(W0c)의 형성 조건, 혹은 프리-어닐링의 열처리 조건이며, 이들 열처리 조건은 처리온도, 처리시간, 승온속도, 강온속도, 처리분위기 기체 등, 인상된 단결정 혹은 실리콘 기판(웨이퍼) 중에서의 산소 석출물(BMD)의 거동에 영향을 주는 것이다.
다음으로, 도 3에 나타낸 에피택셜 조건 설정공정(S03)으로서, 상기 에피택셜층(W0a)의 형성조건을 설정한다. 이 경우에도 처리온도, 처리시간, 승온속도, 강온속도, 처리분위기 기체 등, 인상된 단결정 혹은 실리콘 기판(웨이퍼) 중에서의 산소 석출물(BMD)의 거동에 영향을 주는 것을 고려하게 된다. 또한, 화이트 스팟의 발생에 관계되는 요인으로서, 암전류 발생유무에 영향을 주는 에피택셜층(W0a), 산화막(W0b), 질화막(W0c)의 막두께 등도 조건으로서 고려하는 것은 당연하다.
다음으로, 도 3에 나타낸 IG조건 설정공정(S04)으로서, 상기 실리콘 기판(W0)에서의 게터링능력, 및 상기 게터링능력을 나타내는 조건으로서의 상기 실리콘 기판(W0) 중에 존재하는 BMD 밀도, BMD 크기를 설정한다. 이것은, WS조건 설정공정(S01)에 있어서, 예컨대 상하한값으로 표시되는 화이트 스팟 조건을 만족하기 위해 필요한 게터링능력을 나타내도록, 기판 표면에서의 중금속 오염발생의 정도를 가정하고, 그 후의 열처리에 의해 상기 중금속이 확산되더라도 화이트 스팟이 발생하는 일이 없도록 그 범위가 설정된다.
이러한 조건으로서는, 예컨대 Ni를 오염원으로 하여 오염 수준을 1×1012 atoms/cm2 정도로 한 경우나, 혹은 Cu를 오염원으로 하여 오염 수준을 1×1013 atoms/cm2 정도로 한 경우 중 어느 경우에 있어서도, 도 6에 나타낸 각 조건에 대응하는 디바이스 공정에서의 열처리 조건을 거친 후에, 표면 오염 수준이 검출 한계(Ni에서는 1×1010 atoms/cm2, Cu에서는 1×109 atoms/cm2)까지 저감되는 만큼의 게터링능력을 가지는 상태로서 설정될 수 있다. 이 경우, 상기 게터링능력을 나타내기 위해 필요한 고유 게터링 싱크로서 실리콘 기판(W0) 중에 존재하는 상기 BMD 크기를 10～100 nm, 상기 BMD 밀도를 1.0×106～1.0×1011 개/cm3로 설정할 수 있다.
이러한 조건은, 강제 금속오염실험으로부터 Cu의 게터링에 필요한 BMD 밀도를 구하거나, 과거의 실측 데이터로부터 구할 수 있다.
다음으로, 도 3에 나타낸 연산공정(S05)으로서, 상기 WS조건 설정공정(S01), 상기 디바이스 열처리 조건 설정공정(S02), 상기 에피택셜 조건 설정공정(S03), 및 상기 IG조건 설정공정(S04)에서 설정된 각 조건으로부터, 인상시의 실리콘 단결정 중의 초기산소농도(Oi), 탄소농도(Cs), 저항률(ρ), 인상온도조건(Te: 결정 열이력)으로 이루어진 인상처리조건을 연산한다.
즉, 인상된 단결정 내에서의 산소 석출핵 등의 거동, 및 그 후의 처리에서의 열이력 등의 조건에 따라 산소 석출물의 거동을 연산하여, 원하는 산소 석출물 상태로 할 수 있는 인상처리조건의 범위를 구한다.
다음으로, 도 3에 나타낸 파라미터 결정공정(S06)으로서, 상기 연산공정(S05)에 의해 도출된 값으로부터, 다음의 피팅 파라미터 결정용 단결정 인상공정(S07)에서의 인상처리조건으로서의 초기산소농도(Oi), 탄소농도(Cs), 저항률(ρ), 결정 중의 열이력을 고려한 인상온도조건(Te)을 각각 결정한다.
이때, 각각 어느 정도의 폭을 갖게 하여, 소정의 범위를 결정하는 것이 바람직하다.
이 범위내에서 각각의 조건을 할당하여, 범위 내에서 예컨대 10 분할된 값마다 인상하는 등과 같이, 인상조건을 설정한다.
다음으로, 도 3에 나타낸 피팅 파라미터 결정용 단결정 인상공정(S07)으로서, 상기 파라미터 결정공정(S06)에서 결정된 초기산소농도(Oi), 탄소농도(Cs), 저항률(ρ), 인상온도조건(Te)으로 이루어진 복수의 인상조건에 따라, CZ법에 의해 실리콘 단결정을 복수개 인상하거나 또는 복수의 인상조건을 만족하는 기판(웨이퍼)을 잘라낼 수 있도록, 이들 인상조건을 결정 길이와 함께 변화시켜 실리콘 단결정을 인상한다.
다음으로, 도 3에 나타낸 평가 디바이스 제조공정(S08)으로서, 피팅 파라미터 결정용 단결정 인상공정(S07)에서 인상한 실리콘 단결정으로부터 웨이퍼를 슬라이스하여, 그 웨이퍼 표면상에, 고체촬상소자로서의 화이트 스팟에 의한 디바이스 성능평가용 회로를 형성한 평가 디바이스를 작성한다.
상기 평가용 회로로서는, 도 2에 나타낸 디바이스부분이나, 혹은 암전류 측정회로로서 pn 접합을 형성할 수 있다. 또한, 예컨대 막두께가 20 nm인 SiO2막으로 이루어진 게이트 절연막과 Al막으로 이루어진 게이트 전극을 가지는 MOS 캐패시터와, CCD 촬상장치를 에피택셜 기판에 형성하는 수단 등을 채용할 수 있다.
다음으로, 도 3에 나타낸 WS성능 측정공정(S09)으로서, 상기 평가 디바이스 제조공정(S08)에서 제조된 평가 디바이스에서의 화이트 스팟의 발생밀도를 측정한다.
상기 측정은, 포토다이오드의 누설전류로부터 화이트 스팟의 발생밀도를 측정하는 방법으로 이루어지며, 예컨대 단위면적당 화이트 스팟의 발생수, 혹은 단위소자수당 화이트 스팟의 발생수를 실리콘 기판 전체면에 대하여 측정할 수 있다.
혹은, 실리콘 기판 전체면에 소정의 밀도로 형성한 pn 접합인 평가 디바이스에 있어서, 10 μA(마이크로암페어)보다 큰 누설전류가 흐르면 화이트 스팟(성공(星空)결함)으로 판단하여, 그 개수를 측정할 수도 있다.
다음으로, 도 3에 나타낸 판정공정(S10)으로서, 상기 WS성능 측정공정(S09)의 측정결과를 평가한다. 이 평가는 상기 WS조건 설정공정(S01)에서 설정된 화이트 스팟 조건과 비교하여, 측정결과값이 상기 화이트 스팟 조건을 만족하지 않는 경우에는, 그 평가 디바이스를 작성한 인상조건을 파기하고, 다시 디바이스 열처리 조건 설정공정(S02)로 되돌아가, 피팅 파라미터의 설정, 인상조건의 연산 및 그 설 정을 다시 행하는 동시에, 상기 WS성능 측정공정(S09)의 측정 결과값이 화이트 스팟 조건을 만족하는 경우에는, 다음의 조건결정공정(S11)으로 진행하는 판단을 한다.
상기 판정공정(S10)에서는, WS성능 측정공정(S09)에서 초기산소농도, 탄소농도(Cs) 등을 할당했을 때 측정된 화이트 스팟 발생수(WS)가, 도 7에 나타낸 바와 같이, 인상조건의 범위(Cs-t)에 있어서, 상기 WS조건 설정공정(S01)에서 설정된 화이트 스팟 조건의 상한값(WS-u) 이하인 경우, 그 인상조건의 범위(Cs-t)가 화이트 스팟 조건을 만족하고 있다고 판단하고, 그 이외의 화이트 스팟 발생수(WS)가 상한값(WS-u) 이상이 되는 범위를 화이트 스팟 조건을 만족하고 있지 않다고 판단한다. 상기 도 7에 나타낸 예는 특정한 산소농도(Oi)에서의 화이트 스팟 발생수(WS)와 탄소농도(Cs)와의 관계, 및 화이트 스팟 조건의 상한값(WS-u)과 바람직한 탄소농도(Cs-t)를 나타내는 것이며, 더 나아가, 이러한 도면을 산소농도(Oi)의 범위를 변화시켜 작성하여, 이들의 관계로부터 종합적으로 판단하는 것이 바람직하다.
또는 판정공정(S10)에서, 초기산소농도, 탄소농도(Cs) 등을 변화시켰을 때, 도 7에 나타낸 바와 같이, 화이트 스팟 발생수(WS)가 최소값(WSmin)이 되는 인상조건(탄소농도)(Cs-m)을 화이트 스팟 조건을 만족하는 최적값이라고 판단하고, 상기 탄소농도 최적값(Cs-m)의 상하범위를 화이트 스팟 조건을 만족하는 인상조건범위라고 판단할 수도 있다. 최적값(Cs-m)의 상하범위는 ±10% 정도로 할 수 있다.
다음으로, 도 3에 나타낸 조건결정공정(S11)으로서, 파라미터 결정공정(S06) 의 조건에 근거하여, 제조할 고체촬상소자에 공급되는 실리콘 기판에서의 초기산소농도(Oi), 탄소농도(Cs), 저항률(ρ)이나, 공공(空孔) 밀도?격자간 실리콘 밀도 ?OSF 발생상태?COP 발생가능영역분포 등, 인상속도(V), 인상온도, Te, 단결정 열이력, 온도구배(G), 인가자장조건, 분위기기체조건 등의 인상처리조건에 기인하는 실리콘 기판의 내부상태를 결정한다.
이에 따라, 고체촬상소자의 제조에 제공되는 실리콘 기판의 조건설계로서 그 디바이스 제조 조건을 가미하여 필요한 게터링능력을 가지도록 설정할 수 있다.
이하에서는, 실리콘 기판의 제조공정에 대해 설명한다.
도 1의 (a)에 나타낸 바와 같은 실리콘 기판(W0)을 제조하기 위해서는, 먼저 석영 도가니 내에 실리콘 결정의 원료인 폴리실리콘을 적층하여 배치하고, 추가로 이 폴리실리콘 표면상에 적정량의 흑연분말을 도포하는 동시에, 도펀트로서 B(붕소)를 p+ 형에 대응하는 농도가 되도록 투입하여, 예컨대 쵸크랄스키법(CZ법)에 따라, 탄소를 첨가한 CZ 결정을 수소분위기로 하여 인상한다. 참고로, CZ 결정이란, 자장인가 CZ 결정도 포함한 쵸크랄스키 방법으로 제조된 결정의 호칭이다.
여기서, 붕소를 포함하는 p 형의 실리콘 단결정으로서는, 원료 단계에서 탄소를 첨가하고, 탄소첨가원료로부터 실리콘 단결정을 제작하는 동시에, 그 산소농도(Oi)를 제어하여 인상된다. 이하에서는, 탄화첨가 고농도 붕소 CZ 실리콘 단결정의 인상에 대해 설명한다.
직경이 300 mm인 웨이퍼에 대해 설명하겠으나, 본 발명은 이에 한정되는 것은 아니다.
도 4는 본 실시형태에서의 실리콘 단결정의 제조를 설명하는 데 적합한 CZ로(爐)의 수직단면도이다. CZ로는, 챔버내의 중심부에 배치된 도가니(석영 도가니: 101)와, 도가니(101)의 외측에 배치된 히터(102)를 구비하고 있다. 도가니(101)는, 내측에 원료 융액(103)을 수용하는 석영 도가니(101)를 외측의 흑연 도가니(101a)로 유지하는 이중 구조이며, 페데스탈(Pedestal)이라 불리는 지지축(101b)에 의해 회전 및 승강 구동된다.
도가니(101)의 상방에는, 원통형상의 열 차폐체(107)가 설치되어 있다. 열 차폐체(107)는, 흑연으로 외피를 만들고, 내부에 흑연 펠트를 충전시킨 구조이다. 열 차폐체(107)의 내면은, 상단부로부터 하단부에 걸쳐 내부 직경이 점감하는 테이퍼면으로 되어 있다. 열 차폐체(107)의 상부 외면은 내면에 대응하는 테이퍼면이며, 하부 외면은 열 차폐체(107)의 두께가 하방을 향해 점증되도록 거의 직선(연직)면으로 형성되어 있다.
상기 CZ로(爐)는, 예컨대 목표직경이 310 mm이고 바디길이가 예컨대 1200 mm인 300 mm의 단결정 육성이 가능하다.
열 차폐체(107)의 사양의 예를 들면 다음과 같다. 도가니에 들어가는 부분의 외부직경은 예컨대 570 mm, 최하단에서의 최소내부직경(S)은 예컨대 370 mm, 반경 방향의 폭(두께: W)는 예컨대 100 mm, 역(逆) 원뿔대면인 내면의 수직방향에 대한 기울기는 예컨대 21°로 한다. 또한, 도가니(101)의 내부직경은 예컨대 650 mm이며, 열 차폐체(107)의 하단의 융액면으로부터의 높이(H)는 예컨대 60 mm이다.
다음으로, 탄화첨가 고농도 붕소 CZ 실리콘 단결정을 육성하기 위한 조업조 건의 설정방법에 대해 설명한다.
먼저, 도가니내에 고순도 실리콘의 다결정을 예컨대 250 kg을 장입(裝入)하고, 결정중의 저항률이 p+ 형이 되도록 도펀트(B)를 첨가한다. 또한, 탄소농도가 소정의 범위가 되도록 실리콘 용융액에 도펀트를 첨가하는 동시에, 소정의 초기산소농도가 되도록, 결정회전속도, 도가니회전속도, 가열조건, 인가자장조건, 인상속도 등을 제어한다.
그리고, 장치 내부를 비활성 기체 분위기에서, 감압인 1.33～26.7 kPa(10～200 torr)로 하고, 비활성 기체(Ar기체 등) 중에 수소기체를 3～20 부피%가 되도록 혼합하여 로(爐)내에 유입시킨다. 압력은 1.33 kPa(10 torr) 이상이며, 바람직하게는 4～26.7 kPa(30～200 torr), 더욱 바람직하게는 4～9.3 kPa(30～70 torr)이다. 압력의 하한은, 수소의 분압이 낮아지면, 융액 및 결정 중의 수소농도가 낮아지기 때문에, 이를 방지하기 위해 상기의 하한 압력을 규정하였다. 압력의 상한은, 로내의 압력이 증대되면 Ar 등의 비활성 기체의 융액 상에서의 기체 유속이 저하됨에 따라, 카본히터나 카본부재로부터 탈(脫)기체화된 탄소나, 융액으로부터 증발된 SiO 등의 반응물 기체가 잘 배기되지 않게 됨으로써, 결정 중의 탄소농도가 원하는 값보다 높아지고, 또 SiO가 로내의 융액상부의 1100℃ 정도 또는 보다 저온인 부분에 응집함으로써, 더스트를 발생시켜 융액에 낙하함으로써 결정의 유전위화를 일으키기 때문에, 이를 방지하기 위해 상기의 상한 압력을 규정하였다.
이어서, 히터(102)에 의해 가열하여 실리콘을 용융시켜 융액(103)으로 만든다. 그런 다음, 시드 척(105)에 부착된 종결정(種結晶)을 융액(103)에 침지시키 고, 도가니(101) 및 인상축(104)을 회전시키면서 결정 인상을 행한다. 결정방위는 {100}, {111} 또는 {110} 중 어느 하나로 하고, 결정 무전위화를 위한 시드 내로우잉(seed-narrowing)을 수행한 후, 숄더부를 형성시키고, 숄더를 변형하여 예컨대 310 mm의 목표 보디 직경으로 한다.
그 후에는 일정한 인상속도로 예컨대 1200 mm까지 바디부를 육성하고, 통상의 조건으로 직경을 축소하여 테일 내로우잉(tail-narrowing)을 수행한 후에 결정성장을 종료한다. 여기서, 인상속도는 저항률, 실리콘 단결정 직경 크기, 사용하는 단결정 인상장치의 핫 존(hot zone)구조(열환경) 등에 따라 적당히 선정되는데, 예컨대 정성적으로는 단결정면내에서 OSF 고리가 발생하는 영역이 포함되는 인상속도를 채용할 수 있고, 그 하한은 단결정면내에 OSF 고리 영역이 발생되지만 전위 클러스터는 발생하지 않는 인상속도 이상으로 할 수 있다.
또한, 상기 비활성 분위기 중에서의 수소농도를, 로의 내압인 4.0～9.33 kPa(30～70 torr)에 대해 3% 이상 20% 이하의 범위로 설정할 수 있다. 로 내압은, 1.33 kPa(10 torr) 이상이며, 바람직하게는 4.0～26.7 kPa(30～200 torr), 더욱 바람직하게는 4.0～9.3 kPa(30～70 torr)이다. 상기 하한값은, 수소의 분압이 낮아지면, 융액 및 결정 중의 수소농도가 낮아지므로, 이를 방지하기 위해 상기의 하한 압력을 규정하였다. 상한값은, 로내의 압력이 증대되면 Ar 등의 비활성 기체의 융액 상에서의 기체 유속이 저하됨에 따라, 카본히터나 카본부재로부터 탈기체된 탄소나, 융액으로부터 증발된 SiO 등의 반응물 기체가 잘 배기되지 않게 됨으로써, 결정 중의 탄소농도가 원하는 값보다 높아지고, 또 SiO가 로 내의 융액상부의 1,100℃ 정도 또는 보다 저온인 부분에 응집함으로써, 먼지를 발생시켜 융액에 낙하함으로써 결정의 유전위화를 일으키기 때문에, 이를 방지하기 위해 상기의 상한 압력을 규정하였다. 수소분압으로서 40 pa 이상, 400 Pa 이하가 되는 것이 바람직하다.
수소를 포함하는 비활성 분위기 중에서 육성시의 실리콘 단결정 중의 수소농도는, 분위기 중의 수소의 분압에 의해 제어할 수 있다. 수소가 결정으로 도입되면 분위기 중의 수소가 실리콘 융액에 용해되어 정상(평형)상태가 되고, 또한 결정으로 응고시에는 농도 편석에 의해 액상과 고상(固相) 중의 농도가 분배된다.
융액 중의 수소농도는, 헨리의 법칙으로부터 기상(氣相) 중의 수소분압에 의존하여 결정되며, 응고 직후의 결정중 수소농도는 분위기 중의 수소분압을 제어함으로써 결정의 축방향으로 일정하게 원하는 농도로 제어할 수 있다.
이러한 실리콘 단결정 육성방법에 따르면, 수소를 포함하는 비활성 분위기 중에서 실리콘 단결정을 인상함으로써, 결정직경방향 전체영역에 COP 및 전위 클러스터를 포함하지 않으면서, 격자간 실리콘 우세영역(PI 영역)의 단결정을 인상할 수 있는 PI 영역 인상속도의 범위를 확대해서 인상하여, 단결정 직동부(直胴部)를 전위 클러스터를 포함하지 않는 격자간 실리콘 우세영역(PI 영역)으로 할 수 있다. 동시에, 이러한 실리콘 단결정 육성방법에 따르면, OSF 고리의 폭이 축소되어 있음으로써, 종래의 그로운인(Grown-in) 결함 프리 단결정을 인상할 때에는, 매우 좁은 범위로 설정해야만 하였던 PI 영역 인상속도를 확대하여, 매우 용이하게 그리고 종래보다 빠른 인상속도로 그로운인 결함 프리 단결정을 육성할 수 있게 되는 동시 에, 결정면내에 OSF 고리 영역이 발생하는 조건으로 실리콘 단결정을 인상한 경우에는, OSF 고리의 폭을 축소하여 그 영향을 저감할 수 있게 된다.
또, 여기서, PI 영역 인상속도 범위는 수소분위기 내와 수소가 없는 비활성 분위기 중에서 비교할 때에, 상술한 응고 직후의 결정의 축 방향에서 온도 구배(G)의 값이 일정하여 변화되지 않는 상태에서 비교하는 것으로 한다.
구체적으로는, 격자간 실리콘형의 그로운인 결함 프리영역(PI 영역)으로 이루어진 그로운인 결함 프리 단결정을 인상할 수 있는 PI 영역 인상속도범위를, 수소분위기로 함으로써, 수소가 없을 때에 비해 4배 이상, 나아가서는 5에 나타낸 바와 같이, 4.5배의 마진으로 확대하여 인상을 행할 수 있으며, 이러한 범위의 인상속도에 의해 원하는 단결정을 인상할 수 있게 된다.
이때, OSF 고리의 발생영역을 작게 할 수 있다. 참고로, PV영역(공공(vacancy)형 그로운인 결함 프리영역)의 크기는 수소첨가에 의해 변화되지 않는다.
본 실시형태에 있어서는, 상술한 바와 같이 수소를 첨가함으로써, 그로운인 결함 프리 단결정을 용이하게 인상하는 동시에, 탄소를 첨가함으로써 OSF 고리의 영향도 저감할 수 있기 때문에, 이러한 상승(相乘)효과에 의해, 상기 웨이퍼 상에 에피택셜층을 성장시켰을 때 OSF 고리에 기인하는 결함을 저감할 수 있고, 전술한 바와 같은 원하는 품질을 가지는 단결정의 인상을 행할 수 있으며, 작업효율을 향상시켜, 실리콘 단결정, 혹은 상기 실리콘 단결정으로부터 제조되는 실리콘 기판의 제조 비용을 대폭 삭감할 수 있게 되므로 바람직하다.
상기 실리콘 단결정 인상공정 다음에, 웨이퍼 가공공정으로서, 인상한 탄소첨가 고농도 붕소 CZ 실리콘 단결정으로부터 가공하여, 도 1의 (a)에 나타낸 바와 같은 탄소를 포함하는 실리콘 기판(W0)을 얻는다.
웨이퍼 가공공정에서의 실리콘 기판(웨이퍼: W0)의 가공방법은 통상적인 방법에 따라, ID 톱(saw) 또는 와이어 톱 등의 절단장치로 슬라이스하고, 얻어진 실리콘 웨이퍼를 어닐링한 후에, 표면에 연마?세정 등의 표면처리공정을 행한다. 또, 이러한 공정 이외에도 랩핑, 세정, 연삭 등 다양한 공정이 있으며, 공정순서를 변경하거나 생략하는 등, 목적에 따라 공정은 적절히 변경하여 사용된다.
이와 같이 하여 얻어진 실리콘 기판(1)은, 붕소(B) 농도(저항률)가 p+ 형이 되고, 탄소농도가 1.0×1016～1.6×1017 atoms/cm3 가 되며, 산소농도가 1.4×1018～1.6×1018 atoms/cm3이 된다.
탄소는 고용(固溶)형태로 실리콘에 함유되므로, 실리콘 격자중에 탄소를 실리콘과 치환하는 형태로 도입된다. 즉, 탄소의 원자 반경은 실리콘 원자에 비해 작기 때문에 치환위치에 탄소를 배위(配位)한 경우, 결정의 응력장은 압축 응력장이 되어 격자간의 산소 및 불순물이 압축 응력장으로 포획되기 쉬워진다. 상기 치환위치 탄소를 기점으로, 예컨대 디바이스 공정에 있어서, 전위를 수반하는 산소와의 석출물이 고밀도에서 용이하게 발현되어, 실리콘 기판(W0)에 높은 게터링 효과를 부여할 수 있다. 이에 따라, 후술하는 디바이스 제작공정(S4)에 있어서도, 충분한 게터링능력을 가질 수 있게 된다.
이러한 탄소의 첨가농도는, 상술한 범위로 규제될 필요가 있다. 왜냐하면, 탄소농도가 상기의 범위 미만이면, 탄소?산소계 석출물의 형성촉진이 활발해지지 않으므로, 상기한 고밀도의 탄소?산소계 석출물의 형성을 실현할 수 없다.
한편, 상기의 범위를 초과하면, 탄소?산소계 석출물의 형성이 촉진되어 고밀도의 탄소?산소계 석출물을 얻을 수 있지만, 석출물의 크기가 억제되는 결과, 석출물 주위의 스트레인이 약해지는 경향이 강해진다. 따라서, 스트레인의 효과가 약하기 때문에 불순물을 포획하기 위한 효과가 감소된다.
더욱이, 실리콘 기판(W0) 중의 산소농도를, 상기의 범위로 규제할 필요가 있다. 왜냐하면, 산소농도가 상기의 범위 미만이면, 탄소?산소계 석출물의 형성이 촉진되지 않기 때문에, 상기한 고밀도의 석출물이 얻어지지 않는다.
한편, 상기의 범위를 초과하면, 산소 석출물의 크기가 감소되어 모체 실리콘 원자와 석출물 계면에 있어서의 스트레인의 효과가 완화되어 스트레인에 의한 게터링 효과가 저하되는 것이 염려되기 때문이다.
또한, 이들 석출물에 대한 영향으로서, 붕소 농도를 더욱 높게 함으로써, 붕소?탄소?산소에 의한 복합 결함 형성이 촉진된다.
다음으로, 웨이퍼 가공공정으로서, 탄소첨가 CZ 결정인 상기 실리콘 기판(W0)의 표면을 경면가공한 후, 예컨대 SC1 및 SC2를 조합한 RCA 세정을 행한다. 그 후, 에피택셜층 형성공정으로서, 에피택셜층을 성장시키기 위해 에피택셜 성장로에 장입하고, 각종 CVD(화학 증기 증착)법을 이용하여 도 1의 (b)에 나타낸 바와 같이, 붕소(B) 농도가 p 형인 에피택셜층(W0a)을 성장시켜 p/p+ 형의 실리콘 기 판(W1)을 얻는다.
상기 p/p+ 형의 실리콘 기판(W1)은 또한, 도 1의 (c)에 나타낸 바와 같이, 필요에 따라, 상기 에피택셜층(W0a) 상에 산화막(W1b), 질화막(W1c)을 형성하여 실리콘 웨이퍼(W2)로 한다.
여기서, 디바이스 제조공정에 제공되는 실리콘 기판(W1) 또는 실리콘 기판(W2)에 있어서의 실리콘 기판(W0)은, 붕소 및 고용탄소를 포함하는 CZ 결정이지만, 상기 결정성장 중에 형성된 산소 석출핵, 혹은 산소 석출물이 에피택셜 성장시의 열처리에 의해 축소(shrink)되기 때문에, 실리콘 기판(W1) 단계의 실리콘 기판(W0)에 형성된 산화 석출물은 광학현미경으로는 관찰되지 않는다.
그 때문에, 중금속을 게터링하기 위한 게터링 싱크를 확보하기 위해서는, 에피택셜층(W0a) 성장 후에, 이러한 조건을 부여함으로써 석출 촉진을 한층 더 기대할 수 있는 온도조건으로서, 바람직하게는 600～800℃ 정도에서 0.25～3 시간 동안 저온 열처리를 실시하여, 치환위치 탄소를 기점으로 하여 붕소?탄소?산소계의 산소 석출물(W07)을 석출시킬 필요가 있다.
참고로, 본 발명에 있어서 붕소?탄소?산소계 석출물이란, 붕소?탄소를 함유한 복합체(클러스터)인 석출물을 의미한다.
상기 산소 석출물(W07)은, 고용탄소를 함유하는 실리콘 기판(W1)을 출발재로 하면, 디바이스 제조공정의 초기단계를 거치는 과정에서 실리콘 기판(W0) 전체에 걸쳐 자연발생적으로 석출되기 때문에, 디바이스 제조공정에서의 금속오염에 대한 게터링 능력이 높은 게터링 싱크를, 에피택셜층의 바로 아래로부터 실리콘 기 판(W0)의 전체 두께에 걸쳐 형성할 수 있다. 따라서, 에피택셜층의 근접영역에서의 게터링이 실현된다.
상기 게터링을 실현하기 위해서는, 붕소?탄소?산소계의 복합체인 산소 석출물(BMD: W07)은, 크기가 10～100 nm이면서 실리콘 기판(W0) 중에 1.0×106～1.0×1011 개/cm3로 존재하는 것이 바람직하다.
산소 석출물(W07)의 크기를 상기의 범위 중 하한 이상으로 하는 것은, 모체 실리콘 원자와 산소 석출물의 계면에 생기는 스트레인의 효과를 이용하여 격자간 불순물(예컨대 중금속 등)을 포획(게터링)할 확률을 증가시키기 위함이다. 또한, 산소 석출물(W07)의 크기가 상기의 범위 이상이면, 기판 강도가 저하되거나, 혹은 에피택셜층에서의 전위 발생 등의 영향이 생기기 때문에 바람직하지 않다.
또한, 산소 석출물(W07)의 실리콘 기판 중에서의 밀도는, 실리콘 결정 중에서의 중금속의 포획(게터링)은, 모체 실리콘 원자와 산소 석출물과의 계면에 생기는 스트레인 및 계면준위밀도(체적밀도)에 의존하기 때문에, 상기의 범위로 하는 것이 바람직하다.
다음으로, 디바이스 공정으로서, 고체촬상소자의 일반적인 제조공정을 채용할 수 있다. 그 일례로서 CCD 디바이스에 대해 도 2에 나타내었으나, 특별히 이러한 공정에 한정할 필요는 없다.
즉, 디바이스 제작공정은, 먼저 도 2의 (a)에 나타낸 바와 같이, 도 1의 (b)에 나타낸 p 형 실리콘 기판(1) 상에 p 형 에피택셜층(2)을 형성한 실리콘 기판(3) 을 준비하고, 도 2의 (b)에 나타낸 바와 같이, 상기 에피택셜층(2)의 소정 위치에 제 1 n 형 웰 영역(11)을 형성한다. 이후, 도 2의 (c)에 나타낸 바와 같이, 표면에 게이트 절연막(12)을 형성하는 동시에, 제 1 n 형 웰 영역(11)의 내부에 이온을 주입하여 p 형 및 n 형의 불순물을 선택적으로 주입하고, 수직 전송 레지스터를 구성하는 p 형의 전송 채널 영역(13), n 형의 채널 정지 영역(14) 및 제 2 n 형 웰 영역(15)을 각각 형성한다.
다음으로, 도 2의 (d)에 나타낸 바와 같이, 게이트 절연막(12) 표면의 소정 위치에 전송전극(16)을 형성한다. 이후, 도 2의 (e)에 나타낸 바와 같이, p 형의 전송채널영역(13)과 제 2 n 형 웰 영역(15)의 사이에 p 형 및 n 형의 불순물을 선택적으로 주입함으로써, n 형의 양전하 축적영역(17)과 p 형의 불순물 확산영역(18)을 적층시킨 포토다이오드(19)를 형성한다.
또한, 도 2의 (f)에 나타낸 바와 같이, 표면에 층간 절연막(20)을 형성한 후, 포토다이오드(19)의 바로 윗부분을 제외한 층간 절연막(20)의 표면에 차광막(21)을 형성함으로써, 고체촬상소자(10)가 되는 실리콘 기판(W3)을 제조할 수 있다.
참고로, 고체촬상소자(10)가 되는 디바이스 공정에서의 열처리 조건은, 도 6에 나타낸 각 조건에 대응하는 것이다.
구체적으로는, 에피택셜층(WOa)을 형성한 실리콘 기판(W1)에 대해, 도 6에 나타낸 초기로부터, 단계 1, 단계 2, 단계 3, 단계 4, 단계 5의 각각이, 포토다이오드 및 전송용 트랜지스터 형성공정의 각 공정이 종료된 시점에 대응한다고 할 수 있다.
상기한 디바이스 제작공정에서는, 예컨대, 게이트 산화막 형성공정, 소자분리공정 및 폴리실리콘 게이트전극형성 등의 공정에 있어서, 600℃～1,000℃정도의 열처리가 행해지는 것이 통례이며, 상기 열처리에서, 상술한 산소석출물(WO7)의 석출을 도모할 수 있고, 이후의 공정에서 게터링 싱크로서 작용시킬 수 있어, 프리-어닐링을 하지 않고 게터링능력을 나타낼 수 있게 된다.
또한, 에피택셜층(WOa)의 두께는, 디바이스가 고체촬상소자인 경우, 소자의 분광감도특성을 향상시키려는 이유에서, 2～10 μm의 범위로 하는 것이 바람직하다.
실리콘 웨이퍼(W2)에 디바이스 공정에서 에피택셜층(WOa)에 매립형 포토다이오드를 형성함으로써, 고체촬상소자가 된다.
또한, 산화막(WOb) 및 질화막(WOc)의 두께는, 전송 트랜지스터의 구동전압 설계시의 제약 때문에, 각각 산화막(WOb)을 50～100 ㎚, 및 질화막(WOc), 구체적으로는 고체촬상소자에 있어서의 폴리실리콘 게이트막(W1b)을 1.0～2.0 μm로 하는 것이 바람직하다.
또한, 상기의 열처리를 디바이스 제조공정보다 전에 프리-어닐링으로서 행할 경우에는, 600～800℃로 0.25～3 시간, 산소와 아르곤, 질소 등의 비활성 기체가 혼합된 분위기 중에서 열처리를 행하는 것이 바람직하다. 이에 따라, 실리콘 기판에 IG(게터링) 효과를 가져올 수 있다. 여기서, 고농도의 붕소기판에 대해서는, 상기 열처리공정을 하는 것이 반드시 필수라고는 할 수 없으므로, 생략할 수 있다.
또한, IG효과를 가져오는 열처리가, 디바이스 제조공정에서 행해지는지 그 이전에 행해지는지에 상관없이, 상기 열처리가 상기한 온도범위보다 낮으면 붕소, 탄소, 산소의 복합체 형성이 부족하며, 기판의 금속오염이 발생된 경우에 충분한 게터링능력을 발현할 수 없기 때문에 바람직하지 않으며, 또한 상기한 온도범위보다 높으면, 산소석출물의 응집이 과잉되게 일어나, 결과적으로, 게터링 싱크의 밀도가 부족해지기 때문에 바람직하지 않다.
또한, 상기 열처리에서는, 600℃, 30 분의 조건과 동등한 석출이 발현될 수 있는 열처리 온도?시간 이상이면, 온도의 고저 및 처리시간의 증감은 다른 조건으로 설정하는 것도 가능하며, 또한 800℃, 4 시간의 조건과 동등한 석출이 발현될 수 있는 열처리 온도?시간 이하이면, 온도의 고저 및 처리시간의 증감은 다른 조건으로 설정하는 것도 가능하다.
이하에서는, 도 3에 나타낸 연산공정(S05)으로서, 상기 WS조건 설정공정(S01), 상기 디바이스 열처리 조건 설정공정(S02), 상기 에피택셜 조건 설정공정(S03), 및 상기 IG조건 설정공정(S04)에서 설정된 각 조건으로부터, 포커-플랑크 확산방정식에 의해, 인상시의 실리콘 단결정 중에 있어서의 초기산소농도(Oi), 탄소농도(Cs), 저항률(ρ), 인상온도조건(Te)으로 이루어진 인상처리조건을 연산하는 순서를 설명한다.
종래에, 산소석출거동의 공식화에는, 슈렘스(Schrems)가 보고한 포커-플랑크(Fokker-Planck) 방정식이 있다. 따라서, 여기서는 상기 식에 근거한 모델을 이용한 예에 대해 설명하기로 한다.
상기 모델에서는, 산소석출거동은, 석출물의 크기 분포 함수(f(r, t))로 통계적으로 기술된다. 여기서 r은 산소석출물의 형상을 구형상(球形狀)으로 가정한 경우의 반경이고, t는 열처리시간이다. f(r, t)의 시간에 대한 편미분(偏微分)은, 다음 식(1), (2)의 포커-플랑크 방정식으로 기술된다.
Figure 112009013160037-pat00001
Figure 112009013160037-pat00002
여기서, A(r, t)와 산소확산항 B(r, t)는, 하기의 식(3)의 관계를 만족한다.
Figure 112009013160037-pat00003
(k는 볼츠만(Boltzmann)상수이고, T는 절대온도이다.)
반경(r)의 석출물에 대한 깁스(Gibbs)의 자유 에너지(ΔG(r, t))는, 하기의 식(4)에 나타낸 바와 같이 체적 에너지와 계면 에너지의 합으로 주어진다.
Figure 112009013160037-pat00004
여기서, C0 eq는 실리콘 중에서의 산소의 열평형농도, σ는 매트릭스와 산소석출물의 계면에 있어서의 계면 에너지, VO는 SiO2에 있어서의 1분자의 절반의 체적이다.
ΔG의 표기에서, 식(4)에서는 진성 점 결함이나 석출물의 스트레스의 영향은, 간략화를 위해 고려하고 있지 않다.
잔존 격자간 산소농도(CO(t))는, 산소원자의 총농도(CT)의 유지에 의해, 하기의 식(5)로 계산된다.
Figure 112009013160037-pat00005
여기서, rmin은 SiO2에 있어서의 1 분자의 반경이다.
A(r, t)는, 대체로 석출물 성장속도(dr/dt)이며, 하기의 식(6)으로 표시된다.
Figure 112009013160037-pat00006
여기서, DO는 실리콘 중의 산소의 확산계수이다.
매트릭스와 석출물의 계면에 있어서의 산소농도(C0 if(r))는, 계면에서의 열역학적 평형조건(∂ΔG/∂r=0)을 가정함으로써 얻어지며, 하기 식(7)로 표시된다.
Figure 112009013160037-pat00007
포커-플랑크 방정식의 초기조건과 경계조건을 기술하기 위해, 의사평형(擬平衡: pseudo-equilibrium)분포함수(fO(r, t))를 도입한다. 상기 함수를 이용하여, 초기조건은 f(r, 0)=fO(r, O)δrrmin으로 기술할 수 있다. 여기서, δ는 델타함수이다. 경계조건은, f(rmin, t)=fO(rmin, t) 및 f(∞, t)=0이 된다.
여기서, fO(r, t)는, 하기의 식(8)로 주어진다.
Figure 112009013160037-pat00008
여기까지가, 슈렘스가 보고한 포커-플랑크 방정식에 근거한 모델이다.(M. Schrems, in Oxygen in Silicon, Semiconductors and Semimetals, Chap.10, Vol.42, R.K.Willardson, A.C.Beer, and E.R.Weber, Series Editors, F.Shimura, Volume Editor, p.391, Academic Press, New York(1994) 참조)
상기 슈렘스의 모델에서는, 식(8) 중의 P는, 결정인상공정에서의 열이력이나 산소이외의 불순물에 영향을 받는 변수라고 생각하고, 계산결과를 실험결과에 맞추어 넣기 위한 피팅 파라미터로서 취급한다. 따라서, 상기 P를 구하기 위해 피팅 파라미터결정용 단결정 인상공정(S07)의 결과를 담아 fO(r, t)를 연산한다.
이에 따라, 상기 WS조건 설정공정(S01), 상기 디바이스 열처리 조건 설정공정(S02), 상기 에피택셜 조건 설정공정(S03), 및 상기 IG조건 설정공정(S04)에서 설정된 각 조건으로부터, 특정 웨이퍼 공정 중 혹은 공정 후에 원하는 산소석출량, 내부결함밀도가 되도록, 산소석출량, 내부결함밀도의 초기산소농도 의존성, 불순물 농도 또는 저항률 의존성, 결정 열이력 의존성을 고려하여, 인상시의 실리콘 단결정 중에 있어서의 초기산소농도(Oi), 탄소농도(Cs: 불순물 농도), 저항률(ρ), 인상온도조건(Te: 결정 열이력)으로 이루어진 인상처리조건을 연산한다.
이에 따라, 웨이퍼 가공 공정, 디바이스 공정의 조건에 입각하여, 원하는 게 터링 능력을 가지는 실리콘 웨이퍼를 얻을 수 있도록, 간단하고도 확실하게, 초기산소농도, 불순물 농도 혹은 저항률, 열처리 조건 등과 같은 쵸크랄스키법에 의한 단결정 제조공정의 조건을 결정할 수 있다.
또한, 상기 실리콘 단결정 중의 산소 석출 모델에 대해, 실리콘 산화물이 형성될 때의 자유 에너지, 보다 구체적으로는 스트레인 에너지가 불순물 농도 혹은 저항률에 의존한다는 모델을 부가한 모델을 이용한 수치 계산 프로그램에 의해 정밀도를 향상시킬 수도 있다.
본 발명에서는, 예컨대 낸드 플래시(NAND-FLASH) 혹은 노어 플래시(NOR-FLASH) 등의 멀티 칩 패키지(MCP)용 웨이퍼로서의 이용 등이 가능하다. 이 경우도 디바이스 구조는 CMOS이기 때문에, 평가 디바이스에서 암전류의 판단설정을 변화시켜 적용함으로써, 본 발명의 제조방법에 의한 실리콘 기판의 설계를 적용시키는 것이 가능해진다. 이에 따라, 높은 게터링 능력의 유지가 가능한 실리콘 기판을 제공할 수 있게 된다.
실리콘 기판으로서, p+ 형이 바람직한 이유는, 디바이스 설계상의 이유로서, 디바이스가 동작하는 경우에 생기는 부유전하가 의도하지 않았던 기생 트랜지스터를 동작시켜버리는, 이른바 래치업 현상을 p+ 웨이퍼(실리콘 기판)를 이용함으로써 방지할 수 있고, 디바이스 설계가 용이해지는 경우가 있다. 또한, p+ 웨이퍼는 트랜치 구조의 캐패시터를 이용하는 경우에 트랜치 주변의 전압 인가시의 공핍층 확산을 방지할 수 있다는 이점이 있다.
또한, 고농도의 붕소(B)를 도프한 실리콘 단결정에서는, 다른 도펀트에 비해 열처리에 의한 산소석출물의 응집이 일어나기 쉽다. 이것은, 고농도의 붕소 및 산소 등의 불순물이 클러스터링되어 산소석출물의 핵이 되는 결함을 형성하기 쉽기 때문인 것으로 생각된다.
또한, 이와 같은 붕소에 기인하는 열처리에 의한 산소석출물의 응집은, 높은 산소농도의 실리콘 결정 중에서 현저함을 알 수 있었다.
발명자들은, 탄소, 산소 및 붕소의 상태나 거동을 분석 및 검토한 결과, 붕소(B)농도가 저항률 8 mΩ㎝～10 mΩ㎝에 상당하는 농도, 탄소농도가 0.5×1016～1.6×1017 atoms/cm3, 산소농도가 1.4×1018～1.6×1018 atoms/cm3인 조건에서 인상한 실리콘 단결정에 있어서, 웨이퍼로 가공하여 에피택셜층을 형성하고, 600～800℃로 하는 열처리 공정을 거치면, BMD의 크기?밀도로서, 중금속의 게터링에 필요한 게터링 싱크를 형성할 수 있어, 충분한 게터링능력을 가지는 실리콘 기판을 제조할 수 있다는 것을 알아내었다.
단, p+인 더욱 고농도의 붕소를 함유하는 기판의 경우는, 상기 열처리를 실시하지 않고 석출을 촉진시킬 수 있다.
또한, 본 발명은, 고농도 붕소 첨가 실리콘 결정에 탄소를 0.5×1016～1.6×1017 atoms/cm3의 범위로 첨가했을 경우, 결정성장과정에서 탄소, 붕소 또는 산소를 핵으로 하는 게터링 싱크가 형성되는데, 이들은 고온열처리에서도 안정적으로 존재하며 에피택셜 성장 후에도 존재할 수 있다. 따라서, 에피택셜 성장 직후부터 산 소 석출의 핵으로서 작용하며 디바이스 열처리공정에서 성장하여 디바이스 열처리공정에서의 중금속 오염에 대해 게터링 싱크로서 유효하게 작용한다.
본 발명에서는, CZ법에 의해 붕소농도가 저항률 8 mΩ㎝～10 mΩ㎝에 상응하는 농도이고, 탄소농도가 0.5×1016～1.6×1017 atoms/cm3이고, 산소농도가 1.4×1018～1.6×1018 atoms/cm3인 실리콘 단결정을 인상하는 공정과,
인상한 실리콘 단결정으로부터 슬라이스한 실리콘 기판에, 산소석출물을 형성하는 열처리를 행하는 열처리공정을 가질 수 있다.
본 발명은, 상기 산소석출물을 형성하는 열처리를 온도 600℃～800℃, 처리시간 0.25시간～3 시간, 산소와, 아르곤 또는 질소 등의 비활성 기체가 혼합된 분위기 중에서 행할 수 있다.
또한, 본 발명에서, 상기 산소석출물을 형성하는 열처리를 행하기 전에, 상기 슬라이스한 실리콘 기판의 표면상에 0.1 Ωcm 내지 100 Ωcm의 저항률에 상응하는 붕소 농도를 갖는 실리콘 에피택셜층을 형성하는 공정을 가지는 것이 바람직하다.
또한, 본 발명은, 상기 실리콘 단결정을 육성할 때의 비활성 분위기 기체 중에 수소를 첨가할 수 있는데, 이때, 상기 실리콘 단결정을 인상하는 공정에서의 비활성 기체에 수소를 첨가한 분위기의 기압을, 감압인 1.33 kPa～26.7 kPa로 하고, 상기 분위기 중의 수소기체농도를 3 부피%～20부피%로 할 수 있다.
또한, 본 발명의 실리콘 기판은, 상기한 어느 하나에 기재된 제조방법에 의 해 제조된 것으로서,
본 발명에 있어서, 고체촬상소자의 실리콘 기판은, 고체촬상소자의 매립형 포토다이오드의 바로 아래가 되는 위치에 크기가 10～100 ㎚인 BMD가 1.0×106～1.0×1011 개/cm3의 밀도로 존재하는 게터링층이 형성된 실리콘 기판이며,
상기의 제조방법에 의해 제조된 실리콘 기판의 바로 위에 0.1～100 Ω㎝의 저항률에 상응하는 붕소 농도를 갖는 실리콘 에피택셜층이 형성되고,
상기 에피택셜층의 바로 아래에는, 상기 게터링층이 형성되어 이루어질 수 있다.
이하에서는, 높은 게터링능력을 나타낸다고 판단하기 위한 모델에 대해 설명한다.
도펀트(붕소(B)) 농도가, 1×1015 atoms/cm3 정도(0.5～5×1015 atoms/cm3)이고, 저항률이 10 Ω㎝ 정도로 되어 있는 p-기판에서는, 탄소농도를 1×1017 atoms/cm3 정도(0.5～1×1017 atoms/cm3)로 하여, 붕소(B)농도보다 많이 존재하도록 탄소를 도핑한 경우에 있어서, 초기산소를 1.4～1.6×1018 atoms/cm3 정도로 한다. 그러면, 붕소(B)농도에 비해, 탄소와 산소의 농도가 높거나 또는 동등한 정도이기 때문에, 이와 같은 기판에서, 페어링되기 쉬운 것은 탄소-산소라고 생각된다. 따라서, Si결정 중에 있어서 게터링 싱크에 관계하는 결합상태로서는, 탄소-산소 페 어가 형성되게 되는 것으로 생각된다.
여기서, 탄소는 Si보다도 원자 반경이 작으므로, Si의 격자점에 들어가면, 그 부근이 일그러져, 스트레인 필드(strain field)가 형성되게 된다. 이 상태의 기판에 DK(도너 킬러(donor killer)) 혹은 디바이스 제조공정에서의 열처리 등을 행함으로써, 탄소-산소 페어 부근의 스트레인 필드에 격자 간의 산소가 모여, BMD가 형성되게 된다. 이와 같이, 디바이스 영역 혹은 중금속 오염이 일어나기 쉬운 웨이퍼 표면에 가까운 위치에서, 탄소가 실리콘 기판 중에 도핑되어, 그 부근이 일그러져 있기 때문에, 중금속이 확산되어 게터링됨으로써, 결과적으로, 게터링 효과가 얻어진다. 즉, 탄소-산소 페어가 있음으로써, 산소석출물의 핵 생성 중심(nucleation center)이 된다.
이에 반해, 도펀트(붕소(B)) 농도가, 1×1018 atoms/cm3 정도(0.5～5×1018 atoms/cm3)인 하이 도핑된 p+ 기판 혹은 p++ 기판인 경우, 상기 p- 기판보다 붕소(B)농도가 3자리수 정도 이상 많아진다. 이 때문에, 상기 p- 기판에 비해, 탄소농도 및 산소농도와 동등한 정도로 높아진 붕소(B)농도의 영향으로, 탄소-산소에 대해, 붕소-산소, 탄소-붕소가 페어링되기 쉬워지는 것으로 생각된다. 게다가, 이러한 탄소-산소, 붕소-산소, 탄소-붕소의 복합체나, 그 이외에도 탄소-붕소-산소나, 이들이 실리콘과 관련된 많은 복합체가 형성되며, 이것들도 탄소-산소 페어와 마찬가지로 스트레인 필드를 가지고 있기 때문에 이러한 모든 페어 및 복합체가 석출핵이 된다. 즉, 하이 도핑된 기판 중에서는, 많은 스트레인 필드를 형성할 수 있기 때문에, p-정도의 붕소(B)농도를 가지는 기판에 비해, 압도적으로 많은 석출핵이 존재하며, 게터링 싱크가 될 수 있는 석출밀도도 압도적으로 높아진다.
또한, 상기의 복합체 형성에는, 실리콘 결정 중의 공공(Vacancy)과 격자간형 실리콘(Interstitial-Si)도 관여하고 있는 것으로 예상된다.
또한, 본 발명에서는 이러한 석출핵을 붕소?탄소?산소에 의한 복합결함으로 한다.
또한, 디바이스 이미지 소자의 제조에 있어서는, 중금속 오염을 방지하는 것이 매우 중요하기 때문에, 상기의 붕소, 산소에 의한 IG에, 추가로, EG로서의 텍스처를 기판 이면에 형성함으로써, 결과적으로 충분한 게터링능력을 얻을 수 있다.
또한, p/p+ 형의 실리콘 기판은 그 강력한 게터링 특성 때문에, 중금속 오염에 민감한 소자용 실리콘 기판으로서 유효하다. 또한, 전자 디바이스 제조공정에서는 배선 룰의 미세화가 진전될수록 실리콘 기판의 평탄도가 디바이스 수율에 영향을 미치기 때문에, 높은 평탄도가 요구된다. 본 발명과 같이, 탄소를 도핑한 붕소농도가 높은 p+ 기판이라면, 평탄도가 악화되는 PBS를 형성하지 않고도, 충분한 게터링능력을 가질 수 있게 된다.
더욱이, 디바이스 제조공정 개시 전까지 충분한 게터링 효과를 발현하여, 디바이스 공정 중에 이를 유지시킬 필요가 있기 때문에, p 형 실리콘 기판의 제조공정에서는, 탄소를 도핑하지 않을 경우에, 석출 인핸스(enhance)를 높이기 위해 산소농도[Oi]를 10～20×1018 atoms/cm3 정도로 높게 하는 것이 바람직하다. 그러나, 이와 같이 기판 중의 산소농도를 높게 하면, 에피택셜층에까지 전위가 신장(伸展)된 에피택셜 결함의 발생이 염려된다. 이에 반해, 본 발명과 같이 상기의 농도로서 탄소를 도핑함으로써, 0.5 μm 정도 이상의 커다란 적층결함(Stacking Fault: SF)의 발생을 억제하는 효과가 있다.
더욱이, 본 발명과 같이, 상기의 농도로서 탄소를 도핑함으로써, 석출핵으로부터의 2차 결함의 신장을 억제할 수도 있다. 이것은, 0.5～5 μm 크기의 석출물에서는 발생한 스트레인을 해방하기 위해, 상기 스트레인 필드 부근에 2차 전위가 발생하지만, 상기와 같이 탄소를 도핑함으로써, 0.5～100 nm 크기의 다수의 석출물을 형성할 수 있기 때문에, 스트레인을 해방하였다 하더라도, 작은 2차 전위밖에 발생하지 않아, 결과적으로 에피택셜층까지 전위가 확장되는 경우가 없기 때문이다. 게다가, 이와 같이 작은 석출핵을 1.0×1010～1.0×1013개/cm3 정도의 밀도로 다수 존재시킬 수 있기 때문에, 충분한 게터링능력을 발현시킬 수 있게 된다.
도 1은 본 발명에 의한 실리콘 기판의 제조방법의 일 실시형태에서의 제조 순서에 따른 실리콘 기판을 나타낸 정단면도이다.
도 2는 고체촬상소자의 제조 순서를 나타낸 도면이다.
도 3은 본 발명에 의한 실리콘 기판의 제조 순서를 나타낸 플로우차트이다.
도 4는 CZ 인상로(引上爐)의 수직단면도이다.
도 5는 수소 첨가에 의한 인상 속도 영역의 변화를 나타낸 모식도이다.
도 6은 본 발명의 실시예서의 열처리를 설명하는 도면이다.
도 7은 특정 산소 농도(Oi)에서의 화이트 스팟 발생수(WS)와 탄소농도(Cs)와의 관계를 나타낸 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명 *
W0, W1 : 실리콘 기판 W0a : 에피택셜층

Claims (8)

  1. CZ법에 의해 육성된 실리콘 단결정으로부터 제조된, 고체촬상소자의 디바이스 제조에 이용되는 실리콘 기판의 제조방법으로서,
    소자 특성으로서의 화이트 스팟(white spot) 발생밀도의 상하한값인 화이트 스팟 조건을 설정하는 공정과,
    상기 실리콘 기판에 있어서의 게터링능력, 상기 실리콘 기판 중에 존재하는 BMD 밀도, BMD 크기를 디바이스 제조공정의 열처리 조건을 가미하여 설정하는 공정과,
    이러한 조건으로부터, 인상(pulling)시의 실리콘 단결정 중에 있어서의 초기산소농도, 초기탄소농도, 저항률, 열이력을 결정하는 인상처리조건을 연산하여, 인상공정에서의 실리콘 단결정 중의 초기산소농도, 탄소농도, 저항률, 열이력으로 이루어진 인상처리조건을 결정하는 공정과,
    상기 결정된 인상조건에 의해 인상된 실리콘 단결정으로부터 슬라이스한 실리콘 기판 전면에 형성된 평가 디바이스에서의 화이트 스팟의 발생밀도를, 10 μA 보다 큰 누설전류가 흐르면 화이트 스팟으로 판단하여, 그 개수를 실리콘 기판 전면에 대하여 측정함으로써, 측정하는 공정과,
    상기 측정결과를 상기 화이트 스팟 조건과 비교하여, 그 값이 화이트 스팟 조건을 만족하지 않는 경우에는 다시 IG조건을 설정하는 공정과,
    상기 값이 화이트 스팟 조건을 만족하는 경우에는 상기 인상처리조건에 근거하여, 제조할 고체촬상소자에 제공하는 실리콘 기판에서의 초기산소농도, 탄소농도, 저항률, 열이력에 기인하는 실리콘 기판의 내부상태를 결정하는 공정과,
    결정된 조건에 의해 실리콘 웨이퍼를 제조하는 공정을 포함하는 실리콘 기판의 제조방법.
  2. CZ법에 의해 육성된 실리콘 단결정으로부터 제조되어 고체촬상소자의 디바이스 제조에 제공되는 실리콘 기판의 제조방법으로서,
    상기 실리콘 기판에, CZ법에 의해 상기 실리콘 단결정을 인상할 때 탄소를 도핑하고, 슬라이스된 후에 표면에 에피택셜층을 형성시키고, 그 표면에 디바이스부분을 형성시키는 공정과,
    소자 특성으로서의 허용범위인 화이트 스팟의 발생밀도의 상하한값인 화이트 스팟 조건을 설정하는 WS조건 설정공정과,
    상기 디바이스부분을 형성하는 디바이스 공정에서의 열처리 조건을 설정하는 디바이스 열처리 조건 설정공정과,
    상기 에피택셜층의 형성조건을 설정하는 에피택셜 조건 설정공정과,
    상기 실리콘 기판에 있어서의 게터링능력, 상기 실리콘 기판 중에 존재하는 BMD 밀도, BMD 크기를 설정하는 IG조건 설정공정과,
    상기 WS조건 설정공정, 상기 디바이스 열처리 조건 설정공정, 상기 에피택셜 조건 설정공정, 및 상기 IG조건 설정공정에서 설정된 각 조건으로부터, 인상시의 실리콘 단결정 중에 있어서의 초기산소농도, 탄소농도, 저항률, 열이력으로 이루어진 인상처리조건을 연산하는 연산공정과,
    상기 연산공정에 의해 도출된 값으로부터, 다음의 피팅 파라미터 결정용 단결정 인상공정에 있어서의 인상처리조건을 결정하는 파라미터 결정공정과,
    상기 파라미터 결정공정에서 결정된 인상조건에 따라, CZ법에 의해 실리콘 단결정을 인상하는 피팅 파라미터 결정용 단결정 인상공정과,
    상기 피팅 파라미터 결정용 단결정 인상공정에서 인상된 실리콘 단결정으로부터 슬라이스한 실리콘 기판 전면에, 고체촬상소자로서의 화이트 스팟에 의한 디바이스 성능평가용의 회로를 제조하는 평가 디바이스 제조공정과,
    상기 평가 디바이스 제조공정에서 제조된 평가 디바이스에 있어서의 화이트 스팟의 발생밀도를, 10 μA 보다 큰 누설전류가 흐르면 화이트 스팟으로 판단하여, 그 개수를 실리콘 기판 전면에 대하여 측정함으로써, 측정하는 WS성능 측정공정과,
    상기 WS성능 측정공정의 측정결과를 상기 WS조건 설정공정에서 설정된 화이트 스팟 조건과 비교하여, 화이트 스팟 조건을 만족하지 않는 경우에는 다시 디바이스 열처리 조건 설정공정으로 되돌아가는 동시에, 화이트 스팟 조건을 만족하는 경우에는 조건결정공정으로 진행하는 판단을 하는 판정공정과,
    파라미터 결정공정의 조건에 근거하여, 제조할 고체촬상소자에 제공하는 실리콘 기판에 있어서의 초기산소농도, 탄소농도, 저항률, 열이력에 기인하는 실리콘 기판의 내부상태를 결정하는 조건결정공정과,
    결정된 조건에 의해 실리콘 웨이퍼를 제조하는 공정을 가지는 것을 특징으로 하는 실리콘 기판의 제조방법.
  3. 제 2 항에 있어서, 상기 탄소농도가 1.0×1016～1.6×1017 atoms/cm3, 상기 초기산소농도가 1.4×1018～1.6×1018 atoms/cm3, 상기 저항률이 0.1～100 Ω㎝로 되어 있음을 특징으로 하는 실리콘 기판의 제조방법.
  4. 제 2 항에 있어서, 고유 게터링(intrinsic gettering) 싱크가 되는 상기 BMD 크기가 10～100 ㎚, 상기 BMD 밀도가 1.0×106～1.0×1011 개/cm3임을 특징으로 하는 실리콘 기판의 제조방법.
  5. 제 2 항에 있어서, 상기 인상처리조건의 연산이, 포커-플랑크 확산방정식에 의한 것임을 특징으로 하는 실리콘 기판의 제조방법.
  6. 제 2 항에 있어서, 상기 디바이스 열처리 조건 설정공정에서의 열처리로서, 디바이스 제조공정 전에 행해지는 프리-어닐링(pre-annealing)을 포함함을 특징으로 하는 실리콘 기판의 제조방법.
  7. 제 6 항에 있어서, 상기 프리-어닐링이, 온도 600℃～800℃, 처리시간 0.25 시간～3 시간, 산소와, 아르곤 또는 질소 등의 비활성 기체가 혼합된 분위기 중에서 이루어지는 것을 특징으로 하는 실리콘 기판의 제조방법.
  8. 삭제
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