JP2007012988A - トランジスタ及びトランジスタの製造方法 - Google Patents
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Abstract
【課題】 逆狭チャネル効果やキンク特性を防止でき、LSIの微細化に対応することができ、しかも、少ない工程で製造できるトランジスタを提供すること。
【解決手段】 素子形成領域10のシリコン基板101上に形成したゲート酸化膜112と、このゲート酸化膜112に接する素子分離膜110との境界において、ゲート電極114の厚みD’を、ゲート酸化膜112上のゲート電極114均一な厚みDよりも大きくする。ゲート酸化膜112の表面と、素子分離膜110の表面との高低差Aと、素子分離膜の段部110bの幅Bと、厚みが均一な部分のゲート電極114の厚みDとが、D>B、かつ、A/D+((1−(B/D)2)0.5>1の関係を満たす。ゲート電極114及びゲート酸化膜112を介したイオン注入によって、素子形成領域の端部11におけるシリコン基板101の表面部分に、素子形成領域の電極均一部12におけるシリコン基板101の表面部分よりも高い濃度の不純物を添加する。
【選択図】図2
【解決手段】 素子形成領域10のシリコン基板101上に形成したゲート酸化膜112と、このゲート酸化膜112に接する素子分離膜110との境界において、ゲート電極114の厚みD’を、ゲート酸化膜112上のゲート電極114均一な厚みDよりも大きくする。ゲート酸化膜112の表面と、素子分離膜110の表面との高低差Aと、素子分離膜の段部110bの幅Bと、厚みが均一な部分のゲート電極114の厚みDとが、D>B、かつ、A/D+((1−(B/D)2)0.5>1の関係を満たす。ゲート電極114及びゲート酸化膜112を介したイオン注入によって、素子形成領域の端部11におけるシリコン基板101の表面部分に、素子形成領域の電極均一部12におけるシリコン基板101の表面部分よりも高い濃度の不純物を添加する。
【選択図】図2
Description
本発明は、トランジスタとトランジスタの製造方法に関し、特に、微細化に伴う逆狭チャンネル効果及びキンク特性の発生を低減できるトランジスタ及びトランジスタの製造方法に関する。
従来より、LSI(大規模集積回路)の微細化に伴い、半導体基板上のMOS(金属・酸化膜・半導体)トランジスタ等が作り込まれる領域である素子形成領域や、この素子形成領域を画定する素子分離膜も、微細化が要求されている。このような素子形成領域及び素子分離膜の微細化を実現する技術としては、半導体基板上に溝を形成した後、この溝内に絶縁膜を埋め込んで素子分離膜を形成するSTI(Shallow Trench Isolation:浅溝分離)法が多く用いられている。
しかしながら、STI法で形成された素子分離膜によって画定された素子形成領域には、寄生トランジスタ等の問題がある。詳しくは、図4の断面図に示すように、シリコン基板401上にSTI法で素子分離膜406を形成した場合、上記素子分離膜406に隣接する素子形成領域の端部(点線の円で囲んだ部分)において、シリコン基板401の側面がゲート絶縁膜407を介してゲート電極408に隣接することになる。これにより、上記ゲート電極408からの電界が、上記素子形成領域の端部に、矢印Fで示すように表面のみならず側面からも印加されて、電界が集中する。したがって、この素子形成領域の端部に、閾値電圧が局所的に下がる所謂寄生トランジスタが形成される。その結果、上記素子形成領域に形成されるトランジスタについて、トランジスタのゲート幅が狭くなるほどトランジスタの閾値電圧が下がる逆狭チャネル効果や、トランジスタのゲート電圧-ドレイン電流特性のサブスレショールド領域においてドレイン電流が不連続に増加するキンク特性が生じる。これにより、トランジスタのオフ電流が増加して、LSIの消費電力の増加を招くという問題がある。
この問題を解決するため、従来、素子形成領域の端部の断面形状を、丸みを帯びた形状にすることにより、この素子形成領域の端部への電界の集中を緩和する技術が提案されている(インターナショナル・エレクトロン・デバイス・ミーティング(International Electron Device Meeting),アイイーディーエム(IEDM)98,p.133−136参照)。
このような素子形成領域の端部の断面形状を、丸みを帯びた形状にするトランジスタの製造方法(以下、第1の従来技術という)としては、図5A乃至5Fの工程図で示すようなものがある。
まず、シリコン基板501上に熱酸化によってパッド酸化膜502を形成し、その上にシリコン窒化膜503を堆積する。この後、図5Aに示すように、素子分離膜を形成する位置のシリコン窒化膜503、パッド酸化膜502及びシリコン基板501の部分をRIE(Reactive Ion Etching:反応性イオンエッチング)法でエッチングして、溝504を形成する。続いて、図5Bに示すように、溝504の内側面に露出したパッド酸化膜502をウェットエッチングによってエッチングして、このパッド酸化膜502の溝504に露出する面を、基板の平面方向に後退させる。そして、図5Cに示すように、例えば塩酸のようなハロゲン系ガス雰囲気中で、1000〜1100℃の温度の下、上記溝504内に露出するシリコン基板501の表面を酸化させて、熱酸化膜505を形成する。この酸化工程によって、上記RIE法によるエッチング時に生じたシリコン基板501の露出面のダメージを除去すると共に、素子形成領域の端部におけるシリコン基板501の角部分を丸めることができる。続いて、図5Dに示すように、CVD(Chemical Vapor Deposition:化学的気相成長)法によってシリコン酸化膜506を堆積して溝504を埋める。この後、CMP(Chemical Mechanical Polish:化学的機械研磨)法で上記シリコン酸化膜506の表面を研磨して、図5Eに示すように、シリコン酸化膜506の表面とシリコン窒化膜503の表面とを同一平面にする。そして、図5Fに示すようにシリコン窒化膜503を除去することにより、シリコン基板501上のパッド酸化膜502が設けられた部分である素子形成領域と、この素子形成領域を区画するシリコン酸化膜506で形成された素子分離膜とが得られる。上記素子形成領域にソース及びドレインを形成することにより、MOSトランジスタが得られる。
また、従来、素子形成領域に形成されるトランジスタの逆狭チャンネル効果やキンク特性の発生を防止するため、素子形成領域の端部の側面と、素子分離膜との間を酸化膜で埋める技術が提案されている(特開2000−22153号公報参照)。
このような素子形成領域の端部の側面と、素子分離膜との間を酸化膜で埋めるトランジスタの製造方法としては、図6A乃至6Iに示すようなものがある(以下、第2の従来技術という)。
まず、図6Aに示すように、シリコン基板601上に熱酸化膜によってパッド酸化膜602を形成し、このパッド酸化膜602上にシリコン窒化膜603を堆積する。この後、素子分離膜を形成する位置のパッド酸化膜602、シリコン窒化膜603及びシリコン基板601の部分をRIE法でエッチングして、溝604を形成する。この溝604は浅く形成し、溝604のシリコン基板601の部分は、底面に向かうにつれて幅が狭まるテーパ形状に形成する。続いて、溝604内のシリコン基板601の露出面を酸化して酸化膜612を形成した後、図6Bに示すように、シリコン窒化膜603の表面と溝604の表面に、ポリシリコン613を堆積させる。そして、上記ポリシリコン613を全て酸化させて、図6Cに示すような熱酸化膜614を形成する。続いて、上記熱酸化膜614および酸化膜612に異方性エッチングを施す。これにより、図6Dに示すように、シリコン窒化膜603の溝604内を向いた面と、上記酸化膜612のテーパ形状の部分との間に、上記熱酸化膜614の一部からなるサイドウォール615を形成する。そして、図6Eに示すように、溝604の底に露出するシリコン基板601をRIE法によって更にエッチングして、この溝604の深さを増大させる。この深さが増大した溝604内のシリコン基板601の露出面を熱酸化して、熱酸化膜605を形成する。続いて、図6Fに示すように、CVD法によって、上記溝604を埋めると共にシリコン窒化膜603の表面を覆うように、シリコン酸化膜606を堆積する。そして、図6Gに示すように、シリコン酸化膜606の表面を平坦化してシリコン窒化膜603の表面を露出させて、上記溝604内のシリコン酸化膜606の表面とシリコン窒化膜603の表面とを同一平面にする。引き続いて、図6Hに示すように、シリコン窒化膜603を除去する。これにより、上記シリコン酸化膜606による素子分離膜が形成される。この後、上記パッド酸化膜602を除去し、図6Iに示すように、シリコン基板601中にウェル610を形成し、シリコン基板601の表面にゲート酸化膜607を形成し、更に、上記ゲート酸化膜607及びシリコン酸化膜606(素子分離膜)上にゲート電極608を形成する。上記ウェル610内にソース及びドレインを形成することにより、MOSトランジスタが得られる。
上記第2の従来技術によれば、素子形成領域の端部に隣接してサイドウォール615を形成するので、この素子形成領域の端部において、シリコン基板510の側面が熱酸化膜605を介してゲート電極608に隣接することが防止される。したがって、上記素子形成領域のトランジスタに逆狭チャンネル効果やキンク特性が生ずることが、防止される。
しかしながら、上記第1の従来技術は、素子形成領域の端部の角を丸めるための熱酸化膜505を比較的厚く形成するので、シリコン基板501が消費されて、素子形成領域に用いるシリコン基板501の幅が狭くなるという問題がある。また、上記溝504内に形成される熱酸化膜505は、消費されるシリコンの量の約2倍の量になるので、上記溝504の幅が狭くなるという問題がある。上記素子形成領域の端部の角を丸めるには、微細化の程度には関係無く、上記熱酸化膜505を所定の厚みに形成する必要がある。したがって、LSIの微細化に伴って素子形成領域及び素子分離膜の幅が減少すると、上記熱酸化膜505の形成による素子形成領域の幅の減少及び溝504の幅の減少が相対的に増大して、素子形成領域への素子の形成が困難になり、また、溝504内へのシリコン酸化膜506の埋め込みが困難になるという問題がある。したがって、LSIの微細化が進むと、第1の従来技術の適用が困難になるという問題がある。
また、第2の従来技術は、サイドウォール615を形成するため、ポリシリコン膜613の堆積工程や、ポリシリコン膜613の熱酸化工程が必要であるので、工程数が多いという問題がある。また、サイドウォール615の形成によって素子形成領域の幅が減少するという問題がある。また、素子形成領域の幅を確保しようとすると、サイドウォール615の形成によって溝604の幅が狭くなるという問題がある。この溝604の幅が狭くなると、溝604の深さを増大するエッチングにおいて、マイクロローディング効果によって溝604の幅が更に減少する問題が生じる。また、上記ポリシリコン膜613の堆積工程及び熱酸化工程や、異方エッチング工程等により、溝604内に不純物が残留して、この溝604内にCVD法によって埋め込まれたシリコン酸化膜606にボイドが発生するという問題がある。したがって、LSIの微細化に伴って素子形成領域及び素子分離膜の微細化をしようとしても、素子分離膜の形成が困難になり、また、素子分離膜にボイドが生じ易いので、第2の従来技術はLSIの微細化への対応が困難であるという問題がある。
特開2000−22153号公報
インターナショナル・エレクトロン・デバイス・ミーティング(International Electron Device Meeting),アイイーディーエム(IEDM)98,p.133−136
そこで、本発明の課題は、逆狭チャネル効果やキンク特性を防止でき、LSIの微細化に対応することができ、しかも、少ない工程で製造できるトランジスタを提供することにある。
上記課題を解決するため、本発明のトランジスタは、半導体基板に設けられた素子形成領域と、
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜と上記ゲート絶縁膜との境界における上記ゲート電極の厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における上記ゲート電極の厚みよりも大きいことを特徴としている。
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜と上記ゲート絶縁膜との境界における上記ゲート電極の厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における上記ゲート電極の厚みよりも大きいことを特徴としている。
上記構成によれば、上記ゲート電極は、上記素子分離膜とゲート絶縁膜との間の境界における厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における厚みよりも大きい。したがって、例えばイオン注入法によって、上記ゲート電極及びゲート絶縁膜を介して、素子形成領域の半導体基板に不純物を導入することにより、自己整合的に、素子形成領域の素子分離膜に隣接する部分である端部において、半導体基板の表面近傍の不純物濃度を、素子形成領域の素子分離膜から離れた部分における半導体基板の表面近傍の不純物濃度よりも高くできる。これにより、上記素子形成領域の端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止でき、その結果、上記素子形成領域にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
このような寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性の防止効果は、上記構成のゲート電極によって得られるので、従来のように、素子分離膜を形成する際に、素子分離溝内に厚みが大きい熱酸化膜を形成する必要が無い。また、従来のように、上記素子分離膜と素子分離領域との境界にサイドウォールを形成する必要が無い。したがって、本発明は、LSIの微細化に伴って、素子分離膜及び素子分離領域の微細化が必要となっても、寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性を防止しつつ、素子分離膜及び素子分離領域の微細化を行うことができる。また、上記構成のゲート電極によって、従来よりも簡易な構成で寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性の防止を行うことができる。
なお、上記境界から上記ゲート絶縁膜側に離れた位置とは、このゲート絶縁膜上に形成されたゲート電極の厚みが、幅方向において均一に形成されている領域に含まれるゲート絶縁膜上の位置をいう。
また、本発明のトランジスタは、半導体基板に設けられた素子形成領域と、
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜は、平面視において上記ゲート絶縁膜に接する境界よりも内側に、この境界におけるよりも厚み方向に高く形成されて上記半導体基板の平面方向に延在する平坦部を有し、
上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Aと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Bと、上記素子形成領域のゲート電極の厚みDとが、下記の式(1)及び(2)を満たすことを特徴としている。
D>B・・・(1)
A/D+((1−(B/D)2)0.5>1・・・(2)
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜は、平面視において上記ゲート絶縁膜に接する境界よりも内側に、この境界におけるよりも厚み方向に高く形成されて上記半導体基板の平面方向に延在する平坦部を有し、
上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Aと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Bと、上記素子形成領域のゲート電極の厚みDとが、下記の式(1)及び(2)を満たすことを特徴としている。
D>B・・・(1)
A/D+((1−(B/D)2)0.5>1・・・(2)
上記構成によれば、上記素子分離膜とゲート絶縁膜との間の境界におけるゲート電極の厚みが、上記素子形成領域のゲート絶縁膜上のゲート電極の厚みよりも厚く形成される。上記素子分離膜は、上記平坦部を有し、この素子分離膜のゲート絶縁膜に対する境界の近傍に、上記平坦部よりも厚み方向の高さが低い段部を有する。上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Aと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Bと、上記素子形成領域のゲート電極の厚みDとが上記式(1)及び(2)を満たすことにより、上記ゲート電極は、上記ゲート絶縁膜上における厚みよりも、上記境界における厚みが増大する。したがって、例えばイオン注入法によって、上記ゲート電極及びゲート絶縁膜を介して、素子形成領域の半導体基板に不純物を導入することにより、自己整合的に、素子形成領域の素子分離膜に隣接する部分である端部において、半導体基板の表面近傍の不純物濃度を、素子形成領域の素子分離膜から遠い部分における半導体基板の表面近傍の不純物濃度よりも高くできる。これにより、上記素子形成領域の端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止でき、その結果、上記素子形成領域にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
このような寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性の防止効果は、上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Aと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Bと、上記素子形成領域のゲート電極の厚みDとが上記式(1)及び(2)を満たすことによって得られる。したがって、従来のように、素子分離膜を形成する際に、素子分離溝内に厚みが大きい熱酸化膜を形成する必要が無い。また、従来のように、上記素子分離膜と素子分離領域との境界にサイドウォールを形成する必要が無い。したがって、本発明は、LSIの微細化に伴って、素子分離膜及び素子分離領域の微細化が必要となっても、寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性を防止しつつ、素子分離膜及び素子分離領域の微細化を行うことができる。また、従来よりも簡易な構成により、寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性の防止を行うことができる。
一実施形態のトランジスタは、上記素子形成領域の半導体基板の表面近傍に、上記素子分離膜から遠い部分よりも上記素子分離膜に近い部分が高い濃度を有するように、不純物が添加されている。
上記実施形態によれば、上記素子形成領域の端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止できる。したがって、上記素子形成領域にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
なお、上記素子形成領域の半導体基板について、上記素子分離膜から遠い部分とは、上記半導体基板上のゲート電極が、幅方向において均一な厚みを有する領域に含まれる部分をいい、上記素子分離膜に近い部分とは、上記半導体基板上のゲート電極が、上記均一な厚みよりも大きい厚みを有する領域に含まれる部分をいう。
本発明のトランジスタの製造方法は、半導体基板上に第1の酸化膜を形成する工程と、
上記第1の酸化膜上に、窒化膜を形成する工程と、
上記窒化膜及び第1の酸化膜を貫通して上記半導体基板に達する溝を形成する工程と、
上記溝内に露出する上記半導体基板の表面に、第2の酸化膜を形成する工程と、
上記溝を埋めると共に、上記窒化膜の表面と略同一平面上の表面を有する第1の絶縁膜を形成する工程と、
上記窒化膜及び第1の酸化膜を除去して、上記半導体基板の表面を露出させる工程と、
上記露出した半導体基板の表面に、第2の絶縁膜を形成する工程と、
上記第1の絶縁膜と上記第2の絶縁膜との上に、導電層を、下記の式(3)及び(4)を満たすように形成する工程と、
イオン注入法によって、上記導電層及び第2の絶縁膜を介して上記半導体基板に不純物を導入する第1の不純物添加工程と
を備えることを特徴としている。
D>B・・・(3)
A/D+((1−(B/D)2)0.5>1・・・(4)
ここで、Aは、上記導電層が延在する上記第1の絶縁膜の表面と上記第2の絶縁膜の表面との間の高低差であり、Bは、上記第1の絶縁膜が上記第2の絶縁膜に接する境界よりも平面視における内側に、この境界におけるよりも厚み方向に高く、かつ、平面方向に延在するように形成された平坦部の端と、上記境界との間の幅方向の距離であり、Dは、上記第2の絶縁膜上の導電層の厚みである。
上記第1の酸化膜上に、窒化膜を形成する工程と、
上記窒化膜及び第1の酸化膜を貫通して上記半導体基板に達する溝を形成する工程と、
上記溝内に露出する上記半導体基板の表面に、第2の酸化膜を形成する工程と、
上記溝を埋めると共に、上記窒化膜の表面と略同一平面上の表面を有する第1の絶縁膜を形成する工程と、
上記窒化膜及び第1の酸化膜を除去して、上記半導体基板の表面を露出させる工程と、
上記露出した半導体基板の表面に、第2の絶縁膜を形成する工程と、
上記第1の絶縁膜と上記第2の絶縁膜との上に、導電層を、下記の式(3)及び(4)を満たすように形成する工程と、
イオン注入法によって、上記導電層及び第2の絶縁膜を介して上記半導体基板に不純物を導入する第1の不純物添加工程と
を備えることを特徴としている。
D>B・・・(3)
A/D+((1−(B/D)2)0.5>1・・・(4)
ここで、Aは、上記導電層が延在する上記第1の絶縁膜の表面と上記第2の絶縁膜の表面との間の高低差であり、Bは、上記第1の絶縁膜が上記第2の絶縁膜に接する境界よりも平面視における内側に、この境界におけるよりも厚み方向に高く、かつ、平面方向に延在するように形成された平坦部の端と、上記境界との間の幅方向の距離であり、Dは、上記第2の絶縁膜上の導電層の厚みである。
上記構成によれば、上記導電層が、この導電層が延在する上記第1の絶縁膜の表面と上記第2の絶縁膜の表面との間の高低差Aと、上記第1の絶縁膜の平坦部の端と上記第2の絶縁膜に対する境界との間の幅方向の距離Bと、上記第2の絶縁膜上の導電層の厚みDとが上記式(3)及び(4)を満たすように形成される。これにより、上記第1の不純物添加工程において、上記第2の絶縁膜の下に位置する半導体基板について、自己整合的に、上記第1絶縁膜に隣接する部分である端部において、この半導体基板の表面近傍の不純物濃度が、上記第1絶縁膜から遠い部分における半導体基板の表面近傍の不純物濃度よりも高くなる。これにより、上記半導体基板の上記端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止でき、その結果、上記第2絶縁膜の下の半導体基板にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
一実施形態のトランジスタの製造方法は、上記第1の不純物添加工程におけるイオン注入法と、注入エネルギー、不純物注入量又は不純物のうちの少なくとも1つが異なるイオン注入法によって、上記半導体基板に不純物を導入する第2の不純物添加工程を備える。
上記実施形態によれば、上記第2の不純物添加工程により、上記半導体基板に、例えばウェル領域を形成できる。
以上のように、本発明のトランジスタは、ゲート電極が延在する素子分離膜の表面が、素子形成領域に形成されたゲート絶縁膜の表面よりも厚み方向に高く形成され、上記素子分離膜は、平面視において上記ゲート絶縁膜に接する境界よりも内側に、この境界におけるよりも厚み方向に高く形成されて上記半導体基板の平面方向に延在する平坦部を有し、かつ、上記素子分離膜と上記ゲート絶縁膜との境界における上記ゲート電極の厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における上記ゲート電極の厚みよりも大きいので、例えばイオン注入法によって、上記ゲート電極及びゲート絶縁膜を介して、素子形成領域の半導体基板に不純物を導入することにより、自己整合的に、素子形成領域の素子分離膜に隣接する部分である端部において、半導体基板の表面近傍の不純物濃度を、素子形成領域の素子分離膜から遠い部分における半導体基板の表面近傍の不純物濃度よりも高くできる。これにより、上記素子形成領域の端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止でき、その結果、上記素子形成領域にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
以下、本発明を図示の実施の形態により詳細に説明する。
図1A乃至1Kは、本発明の実施形態であるトランジスタの製造方法を示す工程図である。
この製造方法によって製造されるトランジスタは、シリコン基板のウェル領域に形成されるMOSトランジスタである。
まず、図1Aに示すように、シリコン基板101上に、厚みが8nmのシリコン酸化膜によるパッド酸化膜102を酸化法で形成する。また、このパッド酸化膜102上に、厚みが140nmのシリコン窒化膜103をCVD法で形成する。このシリコン窒化膜103の厚みが、後述する素子分離膜110のゲート酸化膜112表面からの高さAを決定する。したがって、後述する図1B〜1Gの工程の実行による素子分離膜110の厚みの減少分を予め予測して、図1Hの工程におけるゲート電極114の形成時に素子分離膜110の上記高さが所定の高さになるように、上記シリコン窒化膜103の厚みを設定する。
続いて、図1Bに示すように、素子分離膜を形成する位置に開口を有するフォトレジスト104を形成する。
この後、図1Cに示すように、上記フォトレジスト104をマスクとして、シリコン窒化膜103、パッド酸化膜102及びシリコン基板101の部分をRIE法によってエッチングして、上記シリコン窒化膜103の表面から150nmの深さを有する素子分離溝105を形成する。この後、上記フォトレジスト104を除去する。
そして、図1Dに示すように、酸化法によって、素子分離溝105内に露出するシリコン基板101の表面に、厚みが20nmのシリコン酸化膜107を形成する。これにより、エッチング時のダメージ層を除去でき、また、シリコン基板101の素子形成領域となる部分の角部(シリコン基板101のシリコン窒化膜103に接する近傍の部分であり、かつ、素子分離溝105の側面近傍の部分であって、図1Dの断面図において破線丸印で囲んだ部分)の断面形状を、丸みを帯びた形状にできる。なお、このシリコン基板101の上記角部の断面形状は、丸みを帯びた形状にしなくてもよい。
続いて、図1Eに示すように、CVD法によって、上記シリコン窒化膜103の表面及び素子分離溝105内に、シリコン酸化膜108を堆積させる。上記シリコン酸化膜108は、上記シリコン窒化膜103の表面において最大350nmの厚さに堆積する。
続いて、図1Fに示すように、CMP法でシリコン酸化膜108の研磨を行って、素子分離溝105内のシリコン酸化膜108の表面と、上記シリコン窒化膜103の表面とを同一平面にする。このとき、上記シリコン窒化膜103が研磨のストッパーとなる。これにより、上記素子分離溝105内のシリコン酸化膜108によって、素子分離膜110が形成される。
続いて、リン酸を用いたウェットエッチングによってシリコン窒化膜103を除去してパッド酸化膜102の表面を露出させる。このパッド酸化膜102を、フッ酸を用いたウェットエッチングによって除去して、シリコン基板101の表面を露出させる。このときのウェットエッチングは素子分離膜110の材料もエッチングするため、この分素子分離膜100の露出している表面及び側壁が後退する。そして、図1Gに示すように、上記シリコン基板101の表面に、厚みが4nmのゲート絶縁膜としてのゲート酸化膜112を酸化法によって形成する。
なお、図示しないが、素子分離溝105形成時に生じたシリコン基板101表面のダメージの除去や、素子形成領域となるシリコン基板101の角部を丸めるために、酸化法によって犠牲酸化膜を形成し、この犠牲酸化膜を、フッ酸を用いたウェットエッチングで除去した後、ゲート酸化膜112を形成してもよい。
続いて、図1Hに示すように、上記ゲート酸化膜112及び素子分離膜110上に、ゲート電極膜114を形成する。本実施形態では、LP−CVD(Low Pressure-Chemical Vapor Deposition:低圧化学的気相成長)法によってポリシリコン膜を155nmの厚みに堆積する。このゲート電極114の材料には、ポリシリコンやアモルファスシリコン等のような他の導電性材料を用いることができる。図1Hにおいて、上記ゲート酸化膜112と素子分離膜110との間の境界から、上記ゲート酸化膜112が形成された側の領域が素子形成領域10である。
上記ゲート電極108の厚みについて、図2を用いて詳細に説明する。
図2は、素子分離膜110で画定される素子形成領域10の端部11の周辺を拡大して示した断面図である。この素子形成領域の端部11において、上記シリコン基板101の表面に、上記ゲート酸化膜112が形成されている。また、上記シリコン基板101の側面に、シリコン酸化膜107を介して素子分離膜110が隣接している。なお、図2において、上記酸化膜107は省略している。
上記素子分離膜110は、素子形成領域10のゲート酸化膜112に接する部分は、上記ゲート酸化膜112と略同一の高さである。一方、平面視において上記境界よりも内側の素子分離膜110の表面は、上記境界の高さよりも高いと共にシリコン基板101の表面と略平行の平坦部110aになっている。上記素子分離膜110の上記境界と、上記平坦部110aとの間には、上記境界から平坦部110aに向かうにつれて高さが高くなる段部110bが形成されている。
図2において、上記素子分離膜110と素子形成領域10のゲート酸化膜112との間の高低差をAとする。また、ゲート酸化膜112と素子分離膜110との間の境界と、上記素子分離膜110の平坦部の端との間の幅方向の距離、すなわち、段部110bの幅を、Bとする。また、上記ゲート酸化膜112の上記境界から離れた位置であって、このゲート酸化膜112上の厚みが均一であるゲート電極114の部分(以下、均一部分という)の厚みを、Dとする。なお、このゲート電極114の均一部分の厚みと、上記素子分離膜110の平坦部110a上のゲート電極114の厚みとは、いずれもDであって同一である。
ポリシリコンからなる上記ゲート電極114の形成時において、CVD法で形成する場合、形成材料であるシリコンは、上記素子分離膜110の平坦部110aの中央近傍では、この平坦部110aと略平行をなす表面を形成するように成長する。一方、上記素子分離膜110の平坦部110aの端では、この平坦部110aと段部110bとの間に角Pが形成されており、この角Pを中心として、断面略円弧状の表面を形成するようにシリコンが成長する。したがって、上記ゲート酸化膜112と素子分離膜110との間の境界近傍では、上記ゲート電極114の表面は、上記素子分離膜110の角Pを中心とする略円弧状である。したがって、上記境界におけるゲート電極114の厚みD’は、上記ゲート酸化膜112の表面と素子分離膜110の表面との間の高低差Aと、上記素子分離膜の平坦部110aの表面から、上記境界位置におけるゲート電極114の表面までの高低差Cとの和になる。すなわち、下記の式(5)のように表される。なお、上記ゲート酸化膜112の表面と素子分離膜110との間の境界近傍において、上記ゲート酸化膜112の表面は丸みを帯びているが、この丸みによるゲート電極114の厚みの増大は微小であるので、考慮していない。
D’=A+C・・・(5)
D’=A+C・・・(5)
上記ゲート電極114の均一部分の厚みDが、上記素子分離膜の段部110bの幅Bよりも大きいとき、すなわち、下記の式(6)を満たすとき、上記ゲート酸化膜112と素子分離膜110との境界におけるゲート電極114の厚みCは、この境界におけるゲート電極114の表面が上記素子分離膜の平坦部110a端の角Pを中心とした半径Dの円弧上にあることから、下記の式(7)のように近似することができる。
D>B・・・(6)
C=(D2−B2)0.5・・・(7)
ここで、上記式(5)に式(7)を代入すると、下記の式(8)のようになる。
D’=A+(D2−B2)0.5・・・(8)
D>B・・・(6)
C=(D2−B2)0.5・・・(7)
ここで、上記式(5)に式(7)を代入すると、下記の式(8)のようになる。
D’=A+(D2−B2)0.5・・・(8)
ここで、上記ゲート酸化膜112と素子分離膜110との間の境界におけるゲート電極114の厚みD’は、ゲート電極114の均一部分の厚みDよりも大きいことが必要である。したがって、下記の式(9)を満たす必要がある。
A+(D2−B2)0.5>D・・・(9)
この式(9)の両辺をDで除すると、下記の式(10)のようになる。
A/D+((1−(B/D)2)0.5>1・・・(10)
この式(10)を満たすように、図1Aの工程で形成するシリコン窒化膜103の厚み、及びパッド酸化膜102のウェットエッチングでの素子分離膜110表面の後退量によって定まる素子分離膜110のゲート酸化膜112表面からの高さをAと、ゲート電極114の均一部分の厚みDとを設定する。また、上記素子分離膜の段部110bは、図1Gの工程におけるシリコン窒化膜103のウェットエッチング時に形成されるので、このウェットエッチングの条件から上記段部110bの幅Bを特定する。このように、上記各パラメータA,B及びDを設定することにより、上記境界におけるゲート電極114の厚みD’を適切な厚みに形成できる。その結果、シリコン基板101に、後述するプロファイルの不純物濃度を形成することができる。
A+(D2−B2)0.5>D・・・(9)
この式(9)の両辺をDで除すると、下記の式(10)のようになる。
A/D+((1−(B/D)2)0.5>1・・・(10)
この式(10)を満たすように、図1Aの工程で形成するシリコン窒化膜103の厚み、及びパッド酸化膜102のウェットエッチングでの素子分離膜110表面の後退量によって定まる素子分離膜110のゲート酸化膜112表面からの高さをAと、ゲート電極114の均一部分の厚みDとを設定する。また、上記素子分離膜の段部110bは、図1Gの工程におけるシリコン窒化膜103のウェットエッチング時に形成されるので、このウェットエッチングの条件から上記段部110bの幅Bを特定する。このように、上記各パラメータA,B及びDを設定することにより、上記境界におけるゲート電極114の厚みD’を適切な厚みに形成できる。その結果、シリコン基板101に、後述するプロファイルの不純物濃度を形成することができる。
上記式(10)は、左辺が大きくなると、素子形成部分の端、すなわち、ゲート酸化膜112と素子分離膜110との境界におけるゲート電極の厚みD’が、ゲート電極の均一部分の厚みDに対して大きくなることを意味する。ここで、素子分離膜110の表面とゲート酸化膜112の表面との間の段差Aに対して、ゲート電極114の均一部分の厚みDが小さいほど、左辺が大きくなる。一方、素子分離膜の段部110bの幅Bに対して、ゲート電極114の均一部分の厚みDが大きいほど、左辺が大きくなる。したがって、上記素子分離膜110とゲート酸化膜112との段差Aと、上記素子分離膜の段部110bの幅Bとに基づいて、上記ゲート電極114の均一部分の厚みDに関して、上記境界におけるゲート電極114の厚みD’が均一部分の厚みDよりも大きくなる範囲を求めることができる。すなわち、ゲート電極114の均一部分の厚みDを、上記式(6)及び式(10)を満たす範囲に設定することにより、上記境界におけるゲート電極114の厚みD’を、均一部分のゲート電極114の厚みDよりも大きくすることができるのである。
具体的には、本実施形態では、上記素子分離膜110の表面とゲート酸化膜112の表面との間の段差Aを65nmとし、上記素子分離膜の段部110bの幅Bを40nmとし、上記ゲート電極114の均一部分の厚みDを155nmとしている。これらの値は、上記式(6)及び(10)を満たしている。したがって、上記素子分離膜110とゲート酸化膜112との間の境界におけるゲート電極114の厚みD’を、155nmよりも大きくできる。
このようにして、図1Hにおいて、素子形成領域10の端である素子分離膜110とゲート酸化膜112との間の境界におけるゲート電極114の厚みDbを、ゲート酸化膜112上のゲート電極114の均一部分の厚みDaよりも大きくしている。
また、図1Hにおいて、2つの素子分離膜110で挟まれた素子形成領域(以下、狭幅領域という)14では、この狭幅領域14の幅Wがゲート電極114の均一部分の厚みDaの2倍未満であれば、この領域に堆積されるゲート電極114の厚みDcが上記均一部分の厚みDaよりも大きくなる。これは、ゲート電極114の材料が、上記狭幅領域14上にゲート酸化膜112と平行の表面をなすように堆積するのに加えて、上記素子分離膜の平坦部110aの角Pから円弧状の表面をなすように堆積するからである。したがって、上記2つの素子分離膜110で挟まれた狭幅領域14に形成されるゲート電極114の厚みDcは、この狭幅領域14の幅Wが狭くなるほど厚くなる。なお、上記素子形成領域の幅Wは、上記2つの素子分離膜110の各々が有する平坦部110aについて、互いに向かい合う側に位置する角Pの間の距離である。
具体的には、本実施形態では、ゲート電極114の平坦部の厚みDaが155nmであるのに対して、2つの素子分離膜110の間の距離Wが200nmの場合、この2つの素子分離膜110で挟まれた狭幅領域14上の中央部でのゲート電極114の厚みDcが185nmに形成され、ゲート電極114の均一部分の厚みDaより厚くなる。
次に、図1Iに示すように、イオン注入法によって、ゲート電極114及びゲート酸化膜112を介して、シリコン基板101に不純物を導入する。このシリコン基板101に導入する不純物は、例えば、NMOSトランジスタを形成する領域ではボロンであり、PMOSトランジスタを形成する領域ではリンである。上記不純物の導入により、上記シリコン基板に、ウェル116および閾値調整不純物層117を形成する。
上記シリコン基板101への不純物の導入は、注入エネルギー及びイオン注入量を変えた複数の条件の下、2〜4回のイオン注入によって行うのが好ましい。
具体的には、NMOSトランジスタの形成領域に、不純物としてのボロンについて、215KeVの注入エネルギー、1.0E13cm−2の注入量、及び、0°の注入角度により、第1のイオン注入を行う。また、不純物としてのボロンについて、72KeVの注入エネルギー、8.0E12cm−2の注入量、及び、0°の注入角度により、第2のイオン注入を行う。
上記第1のイオン注入は、ウェル116の形成が目的であり、シリコン基板101の表面から約230nmの深さに濃度のピークをもつ不純物導入領域が得られる。この第1のイオン注入は、本発明の第2の不純物添加工程に相当する。
一方、第2のイオン注入は、トランジスタの閾値電圧を調整する閾値調整領域117の形成が目的である。この第2のイオン注入は、本発明の第1の不純物添加工程に相当する。上記閾値調整領域117は、素子形成領域の端部11において、上記シリコン基板101の表面から約5nmの深さに濃度のピークを有する。また、この素子形成領域の端部11において、シリコン基板101の表面の不純物濃度が、約4.8E17個cm−3になる。一方、上記素子形成領域のうち、ゲート電極114が均一の厚みDaに形成された領域に対応する部分(以下、素子形成領域の電極均一部という)12では、上記閾値調整領域117は、シリコン基板101の表面から約65nmの深さに濃度のピークを有する。また、この素子形成領域の電極均一部12において、シリコン基板101の表面の不純物濃度は、約2.8E17個cm−3になる。これは、上記素子形成領域10上のゲート電極114の厚みが、上記端部11と均一部分12とで異なることに起因している。すなわち、上記素子形成領域の端部11では、ゲート電極114の厚みDbは215nmであるのに対して、上記素子形成領域の電極均一部12では、ゲート電極114の厚みDaは155nmである。このゲート電極114の厚みの差に応じて、素子形成領域の端部11では、閾値調整領域117の不純物濃度のピークは約5nm深さに形成され、上記素子形成領域の電極均一部12では、閾値調整領域117の不純物濃度のピークは約65nmの深さに形成される。つまり、上記素子形成領域の端部11と電極均一部12との間で、各々の部分に形成されるゲート電極の厚みの差と略同じ差が、閾値調整領域117の不純物濃度のピークの深さに生じる。
このように、シリコン基板101の表面近傍部分の不純物濃度を、上記素子形成領域の電極均一部12よりも上記端部11が大きくなるようにすることにより、この素子形成領域の端部11にトランジスタを形成した場合の閾値電圧を増大できる。したがって、上記素子形成領域の端部11に従来生じていた寄生トランジスタや、この部分にトランジスタを形成した場合の逆狭チャンネル効果やキンク特性を防止することができる。
また、上記2つの素子分離膜110の間の狭幅領域14は、この狭幅領域14上のゲート電極114の厚みDcが、上記素子形成領域の電極均一部12上のゲート電極の厚みDaよりも大きく形成されている。したがって、この狭幅領域14では、シリコン基板101に形成される閾値調整領域117の深さが、上記電極均一部12における閾値調整領域117の深さよりも浅くなる。また、上記狭幅領域14では、上記シリコン基板101表面の不純物濃度が、上記電極均一部12におけるよりも高くなる。その結果、上記狭幅領域14において、寄生トランジスタを防止でき、また、この領域に形成されたトランジスタの逆狭チャンネル効果やキンク特性を防止できる。
また、上記ゲート電極114を介したシリコン基板101へのイオン注入について、注入エネルギーの大きさを変えることによって、上記素子形成領域の端部11と電極均一部12との間で、シリコン基板101表面の不純物濃度の比を変えることができる。図3は、本実施形態と同様の素子形成領域のシリコン基板101に、ゲート電極114を介して、異なる注入エネルギーでイオン注入を行う実験を行った結果を示す図である。図3において、縦軸は、素子形成領域の端部11のシリコン基板101の表面に形成された不純物濃度を、素子形成領域の電極均一部12のシリコン基板101の表面に形成された不純物濃度で除してなる不純物濃度比であり、横軸は、イオン注入の注入エネルギー(KeV)である。この実験では、素子形成領域の端部11におけるゲート電極114の厚みが225nmであり、素子形成領域の電極均一部12におけるゲート電極114の厚みが180nmであるものを用いた。図3に示すように、注入エネルギーを増大することにより、素子形成領域の端部11におけるシリコン基板101表面の濃度を、素子形成領域の電極均一部12におけるシリコン基板101表面の濃度に対して、上記注入エネルギーに比例する倍率で増大させることができる。したがって、上記注入エネルギーを増大することにより、上記素子形成領域の端部11におけるシリコン基板101について、トランジスタを形成した場合の閾値電圧を効果的に増大でき、寄生トランジスタの防止や、逆狭チャンネル効果やキンク特性の防止を行うことができる。
このように、ゲート電極114の厚みが比較的厚い部分に対応するシリコン基板101は、注入エネルギーの増大によって効果的に表面の不純物濃度を増大できる。このような効果を利用することにより、図1Iに示すように2つの素子分離膜110で挟まれた比較的狭い狭幅領域14に形成する短ゲートのトランジスタを、他の領域11,12と異なるエネルギーでイオン注入を行わなくても、他の領域11,12よりも高い閾値電圧にできる。すなわち、上記狭幅領域14には、素子分離領域の電極均一部12よりも厚い厚みDcを有するゲート電極114を形成している。これにより、素子分離領域の電極均一部12と狭幅領域14とに同一の注入エネルギーのイオン注入を行うことで、上記狭幅領域14のシリコン基板101表面の不純物濃度を、上記電極均一部12のシリコン基板101表面の不純物濃度よりも高くできる。その結果、従来、ゲート幅が短いトランジスタが形成された領域に対して、閾値電圧を増大するために、他の領域とは別個に行っていたイオン注入工程や、この別個のイオン注入を行うためのフォト工程を削除することができる。すなわち、従来よりも大幅に簡単かつ安価に、短ゲートのトランジスタを形成する領域の閾値電圧を増大できるのである。
図1Iまでの工程により、ゲート電極114をウェハ全面に形成した後、図1Jに示す工程に移り、素子形成領域10にトランジスタを作成する。すなわち、ゲート電極114を所定パターンに加工し、イオン注入法によってLDD(Lightly Doped Drain)領域118及びハロー領域119を形成する。この後、CVD法でシリコン酸化膜をウェハ表面に堆積したのち、RIE法によって上記シリコン酸化膜を異方的にエッチバックすることにより、ゲート電極114の側面にゲートスペーサー121を形成する。そして、イオン注入法によって不純物を注入し、アニールを行って、シリコン基板101の表面近傍にソース・ドレイン領域123を形成する。この後、上記ゲート電極114の表面部分にサリサイド膜125を形成する。
そして、図1Kに示すように、層間膜127を形成し、コンタクト128及び配線129を形成して、素子形成領域にMOSトランジスタが完成する。
以上のように、本実施形態のトランジスタは、素子形成領域10上から素子分離膜110上に延在するゲート電極114について、上記素子形成領域10と素子分離膜110との境界上の厚みDbを、素子形成領域の上記境界から離れた部分の厚みDaよりも大きく形成する。上記ゲート電極114を介した注入によって、上記素子形成領域10の半導体基板101に不純物を導入することにより、上記素子形成領域の上記境界近傍部分11における半導体基板101の不純物濃度を、自己整合的に、上記素子形成領域の上記境界から離れた部分12における半導体基板101の不純物濃度よりも高くできる。その結果、上記素子形成領域の境界近傍部分11に形成されるトランジスタについて、閾値電圧を増大できるので、寄生トランジスタの防止や、逆狭チャンネル効果やキンク特性の防止を行うことができる。
本実施形態のトランジスタは、上記ゲート電極114について、上記素子形成領域10と素子分離膜110との境界上の厚みDbを、素子形成領域の上記境界から離れた部分12の厚みDaよりも大きく形成することにより、従来のような素子分離溝に厚みが大きい熱酸化膜を形成することなく、寄生トランジスタの防止や、逆狭チャンネル効果やキンク特性の防止を図ることができる。したがって、寄生トランジスタの防止や、逆狭チャンネル効果やキンク特性の防止を行いつつ、LSIの微細化に対応して、素子分離膜110及び素子形成領域10の微細化を行うことができる。
10 素子形成領域
11 素子形成領域の端部
12 素子形成領域の電極均一部
14 素子形成領域の狭幅領域
101 シリコン基板
110 素子分離膜
110a 素子分離膜の平坦部
110b 素子分離膜の段部
112 ゲート酸化膜
114 ゲート電極膜
11 素子形成領域の端部
12 素子形成領域の電極均一部
14 素子形成領域の狭幅領域
101 シリコン基板
110 素子分離膜
110a 素子分離膜の平坦部
110b 素子分離膜の段部
112 ゲート酸化膜
114 ゲート電極膜
Claims (5)
- 半導体基板に設けられた素子形成領域と、
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜と上記ゲート絶縁膜との境界における上記ゲート電極の厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における上記ゲート電極の厚みよりも大きいことを特徴とするトランジスタ。 - 半導体基板に設けられた素子形成領域と、
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜は、平面視において上記ゲート絶縁膜に接する境界よりも内側に、この境界におけるよりも厚み方向に高く形成されて上記半導体基板の平面方向に延在する平坦部を有し、
上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Aと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Bと、上記素子形成領域のゲート電極の厚みDとが、下記の式(1)及び(2)を満たすことを特徴とするトランジスタ。
D>B・・・(1)
A/D+((1−(B/D)2)0.5>1・・・(2) - 請求項1又は2に記載のトランジスタにおいて、
上記素子形成領域の半導体基板の表面近傍に、上記素子分離膜から遠い部分よりも上記素子分離膜に近い部分が高い濃度を有するように、不純物が添加されていることを特徴とするトランジスタ。 - 半導体基板上に第1の酸化膜を形成する工程と、
上記第1の酸化膜上に、窒化膜を形成する工程と、
上記窒化膜及び第1の酸化膜を貫通して上記半導体基板に達する溝を形成する工程と、
上記溝内に露出する上記半導体基板の表面に、第2の酸化膜を形成する工程と、
上記溝を埋めると共に、上記窒化膜の表面と略同一平面上の表面を有する第1の絶縁膜を形成する工程と、
上記窒化膜及び第1の酸化膜を除去して、上記半導体基板の表面を露出させる工程と、
上記露出した半導体基板の表面に、第2の絶縁膜を形成する工程と、
上記第1の絶縁膜と上記第2の絶縁膜との上に、導電層を、下記の式(3)及び(4)を満たすように形成する工程と、
イオン注入法によって、上記導電層及び第2の絶縁膜を介して上記半導体基板に不純物を導入する第1の不純物添加工程と
を備えることを特徴とするトランジスタの製造方法。
D>B・・・(3)
A/D+((1−(B/D)2)0.5>1・・・(4)
ここで、Aは、上記導電層が延在する上記第1の絶縁膜の表面と上記第2の絶縁膜の表面との間の高低差であり、Bは、上記第1の絶縁膜が上記第2の絶縁膜に接する境界よりも平面視における内側に、この境界におけるよりも厚み方向に高く、かつ、平面方向に延在するように形成された平坦部の端と、上記境界との間の幅方向の距離であり、Dは、上記第2の絶縁膜上の導電層の厚みである。 - 請求項4に記載のトランジスタの製造方法において、
上記第1の不純物添加工程におけるイオン注入法と、注入エネルギー、不純物注入量又は不純物のうちの少なくとも1つが異なるイオン注入法によって、上記半導体基板に不純物を導入する第2の不純物添加工程を備えることを特徴とするトランジスタの製造方法。
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