TWI325637B - Transistor and transistor manufacturing method - Google Patents
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- TWI325637B TWI325637B TW095123555A TW95123555A TWI325637B TW I325637 B TWI325637 B TW I325637B TW 095123555 A TW095123555 A TW 095123555A TW 95123555 A TW95123555 A TW 95123555A TW I325637 B TWI325637 B TW I325637B
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 105
- 238000002955 isolation Methods 0.000 claims description 105
- 239000000758 substrate Substances 0.000 claims description 101
- 239000012535 impurity Substances 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 40
- 239000012212 insulator Substances 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 26
- 238000002513 implantation Methods 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 239000007943 implant Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 20
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 20
- 229910052732 germanium Inorganic materials 0.000 description 18
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 18
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 15
- 239000010410 layer Substances 0.000 description 15
- 229910052707 ruthenium Inorganic materials 0.000 description 15
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000009467 reduction Effects 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 5
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000003405 preventing effect Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- -1 tantalum nitrides Chemical class 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-L Sulfate Chemical compound [O-]S([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-L 0.000 description 2
- 229910000420 cerium oxide Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 125000001475 halogen functional group Chemical group 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 2
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910021653 sulphate ion Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000283690 Bos taurus Species 0.000 description 1
- UHNRLQRZRNKOKU-UHFFFAOYSA-N CCN(CC1=NC2=C(N1)C1=CC=C(C=C1N=C2N)C1=NNC=C1)C(C)=O Chemical compound CCN(CC1=NC2=C(N1)C1=CC=C(C=C1N=C2N)C1=NNC=C1)C(C)=O UHNRLQRZRNKOKU-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- BCZWPKDRLPGFFZ-UHFFFAOYSA-N azanylidynecerium Chemical compound [Ce]#N BCZWPKDRLPGFFZ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
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Description
1325637 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種電晶體及電晶體製造方法。特定而 言’本發明係關於一種電晶體及能減少因比例縮小而形成 反窄通道效應及扭曲特徵之電晶體製造方法。 【先前技術】 常規上’隨著LSI(大規模積體電路)之比例縮小之進 展’亦需要比例縮小器件形成區域(其係一其中製作 MOS(金屬氧化物半導體)電晶體及類似物之區域),以及比 例縮小在一半導體基板上界定該器件形成區域之器件隔絕 膜。作為實施此器件形成區域及器件隔絕膜之比例縮小之 一技術,通常使用STI(淺溝道隔絕)製程,其中一溝道形成 於半導體基板上且此後將一介電質膜掩埋於此溝道内以形 成器件隔絕膜。 然而,由藉由STI製程縮形成之器件隔絕膜界定之器件 形成區域具有寄生電晶體或類似物之問題。更具體而言, 當如圖4之剖視圖所示藉由STI製程將一器件隔絕膜406形 成於矽基板401上時,矽基板40 1之一侧面會藉由一閘極絕 緣體407在毗鄰於器件隔絕膜406的器件形成區域之—端部 分(一被一虛線圓圈所環繞之部分)處鄰接閘電極4〇8。作為 此一結果,如由箭頭F所指示,一源自於閘電極4〇8之電場 不僅自表面且亦自該側面施加至該器件形成區域之端部 分,從而產生一電場密度。因此,在該器件形成區域之端 部分處形成一可導致臨限電壓局部性降低之所謂寄生電曰 112507.doc 1325637 體。因而’形成於器件形成區域内之電晶體會遭受形成反 窄通道效應(亦即’電晶體之臨限電壓隨電晶體之閘極笟 度變窄而降得越來越低)、或扭曲特徵(亦即,汲極電流在 閘極電壓之子臨限區域内不連續地增加-電晶體之汲極電 流特徵)。此產生一電晶體之關斷狀態電流增加從而導致 L SI功率消耗增加之問題。 為解決此等問題,常規上,提出了 一種用於藉由將器件 形成區域之端部分之截面構形形成至一圓形構形來鬆弛該 器件形成區域之端部分中一電場密度之技術(參見
International Electron Device Meeting, IEDM 98, pp.133-136) 〇 如上所述,此一用於將器件形成區域之端部分之截面構 形形成為一圓形構形之電晶體製造方法(後文將其稱作第 一先前技術)之一實例顯示於圖5 A至5F之製程圖中。 首先,藉由熱氧化反應將銲墊氧化物5〇2形成於一矽基 板501上,且將氮化矽503沈積於其上。此後,如圖5a令所二 示,藉由RIE(反應性離子蝕刻)製程蝕刻定位於欲形成一 益件隔絕膜處的氮化矽503、銲墊氧化物5〇2及矽基板5〇1 之部分以形成一溝道504。隨後,如圖5B中所示,藉由濕 蝕刻來蝕刻暴露至溝道504之内側面之銲墊氧化物5〇2,Z 使暴露至溝道504之銲墊氧化物502表面沿基板之平面方向 向後移動。然後,如圖5C中所示,在(例如)氫氣酸或另— 基於鹵素之氣體氛圍中以胸至謂。c之溫度氧化暴露至 溝道504之矽基板501表面,藉此形成熱氧化物5〇5 ^藉由 U2507.doc 1325637 此氧化製程,可消除發生於藉由RIE製程之蝕刻中的對矽 基板501已暴露表面之損壞且此外,可使器件形成區域之 端部分中的矽基板501之拐角部分變圓。隨後,如圖5D中 所示,藉由CVD(化學氣相沈積)製程沈積氧化矽5〇6以便掩 埋溝道504。此後,藉由CMP(化學機械拋光)製程拋光氧 化矽506表面,由此使氧化矽506表面與氮化矽5〇3表面相 互齊平’如圖5E中所示。然後,如圖5F中所示,移除氮化 矽503,藉此可獲得一器件形成區域(其係一其中在矽基板 501上设置銲墊氧化物5〇2之部分)及一器件隔絕膜(其由氧 化矽506形成且界定該器件形成區域)。藉由在器件形成區 域内形成一源極及一汲極,可獲得一 M〇s電晶體。 同樣,為防止形成於器件形成區域内之電晶體形成反窄 通道效應或扭曲特徵,常規上,已提出一種用於用氧化物 掩埋器件形成區域之端部分處的側面與器件隔絕膜之間的 部分之技術(參見JP 2000-22153 A)。 圖6A至61中顯示此一電晶體製造方法(後文將其稱作第 二先前技術)之一實例,其中包括用氧化物掩埋器件形成 區域之端部分處之側面與器件隔絕膜之間的部分之步驟。 首先’如圖6A中所示,藉由熱氧化反應將銲墊氧化物 602形成於矽基板6〇1上,且將氮化矽6〇3沈積於銲墊氧化 物602上。此後,藉由RIE製程蝕刻定位於欲形成一器件隔 絕膜處的銲墊氧化物6〇2、氮化矽6〇3及矽基板6〇1之部分 以形成一溝道604。溝道604形成得淺,且將對應於溝道 604的矽基板601之部分形成為此一錐形形狀以使其寬度朝 112507.doc 1325637 底面變得越來越窄。隨後,氧化溝道6〇4中之石夕基板6〇 1之 暴露表面以形成氧化物612,且此後,如圖6B中所示,將 多晶矽613沈積於氮化矽603表面及溝道6〇4表面上。然 後,氧化所有多晶矽613,藉此形成如圖6C申所示之此熱 氧化物614。隨後,使熱氧化物614及氡化物612經受各向' 異性蝕刻。作為此一結果,如圖6D中所示,一由熱氧化物 6 14之部分製成之側壁615形成於指向溝道6〇4内側的氮化 矽603之一面與氧化物6〇2之錐形部分之間。然後,如圖 中所示,藉由RIE製程進一步蝕刻暴露至溝道6〇4底部之矽 基板601以便增加溝道6〇4之深度。熱氧化已增加深度之溝 道604内之矽基板6〇1暴露表面,藉此形成熱氧化物 隨後,如圖6F中所示,藉由CVD製程沈積氧化矽6〇6以便 掩埋溝道604且此外覆蓋氮化矽6〇3之表面。然後,如圖6(} 中所示,平面化氧化矽6〇6表面以暴露氮化矽6〇3表面,以 使溝道604内之氧化矽6〇6表面與氮化矽6〇3表面相互齊 平。隨後,如圖6H中所示,移除氮化矽6〇3。作為此一結 果,形成由氧化矽606製成之器件隔絕膜。此後,移除銲 摯氧化物602 ,如圖61中所示,在矽基板6〇1内形成一阱 6 1 〇,在矽基板601表面上形成閘極氧化物607,且在閘極 氧化物607及氧化矽606(器件隔絕膜)上進一步形成一閘電 極6〇8。藉由在阱61〇中形成一源極及一汲極,可獲得一 MOS電晶體。 根據該第二先前技術,由於側壁615皆形成於毗鄰器件 形成區域之端部分處,故可防止阱610之側面經由該器件 112507.doc 1325637 形成區域之端部分處之熱氧化物605鄰接閘電極608。因 此’防止器件形成區域之電晶體形成反窄通道效應 特徵。 然而’於第—先前技術中’由於用於使器件形成區域之 端部分處之拐角變圓之熱氧化物5〇5形成得相對厚,故存 在-矽基板501經消耗以致欲用於器件形成區域之矽基板 5〇1寬度變窄之問題。同樣,由於形成於溝道5G4内之熱氧 化物505容積變得與所消耗矽之彼容積約兩倍一樣多了因 此存在-溝道504寬度變窄之問題。對於使器件形成區域 之端部分變圓,需要將熱氧化物5〇5形成至一規定厚度而 不管比例縮小程度如何。因此,當器件形成區域及器件隔 絕膜隨LSI之比例縮小之進展而在寬度上減小時,因形成 熱氧化物505所致的器件形成區域之寬度減小以及溝道5〇4 之寬度減小變得相對大,從而使得難於在器件形成區域内 形成器件’且作為進一步問題’氧化矽5 0 6變得較硬而難 於掩埋入溝道5 04中。因此,隨著LSI比例縮小之進展,該 第一先前技術變得難於應用》 同樣’於該第二先前技術中,由於一多晶矽613之沈積 步驟及一多晶矽613之熱氧化步驟皆牵扯側壁615之形成, 因此存在一增加所牵扯步驟之問題。一進一步問題係器件 形成區域之寬度因形成側壁61 5而減小。再一問題係確保 器件形成區域之寬度會導致溝道604寬度因形成側壁615而 變窄。變窄的溝道604寬度會導致一溝道604因用於增加溝 道604深度之蝕刻期間的一微負載效應而進一步減小寬度 U2507.doc -10. 1325637 之問題。仍存在之另一問題係經由用於多晶矽613之沈積 步驟和熱氧化步驟及各向異性蝕刻步驟或類似步驟雜質仍 保留於溝道604中,以致已藉由CVD製程掩埋於溝道604中 之氧化矽606内形成空隙率。因此,由於將LSI比例縮小與 器件形成區域及件隔絕膜比例縮小一起實施之一嘗試在 形成器件隔絕膜上遭遇困難且由於該器件隔絕膜内存在形 成空隙率之可能性,因此存在一第二先前技術在實施LSI 比例縮小方面具有困難之問題。 【發明内容】 因此,本發明之一目標係提供一種電晶體,其能夠防止 任何反窄通道效應及扭曲特徵、允許實施LSI之比例縮 小、且仍可使用較少步驟來製造。 為達成以上目標,提供一種包括如下器件之電晶體: 一设置於一半導體基板上之器件形成區域; 一由一介電質膜形成且界定該器件形成區域之器件隔絕 膜; 一形成於該器件形成區域内之閘極絕緣體,·及 -形成於該閘極絕緣體上並延伸於該器件隔絕媒上之問 電極,其中 一該閘電極延伸於其上之柹瞌绍摇 <裔仵隔絕膜之表面經形成在一 厚度方向上高於該閘極絕緣體之一表面,及 在該器件隔絕膜與該閘極絕緣體之間—邊界處的該閉電 極之-厚度大於在一朝閉極絕緣體側離開該邊界的部分處 的該閘電極之一厚度。
-1U 112507.doc 1325637 根據以上電晶體,該閘電極之厚度在該器件隔絕膜與該 閘極絕緣體之間的邊界處比在朝該閘極絕緣趙側離開該邊 界之部分處大。因此,例如,藉由離子植入製程將雜質經 由該閘電極及該閘極絕緣體引入至該器件形成區域之半導 肢基板内,可將端部分(其係毗鄰於該器件隔絕膜的該器 件形成區域之部分)處的該半導體基板表面附近之雜質濃 度設置得高於以-自對準方式離開該器件隔絕膜之該器件 φ 形成區域之部分處的該半導體基板表面附近之雜質濃度。 作為-結果,可防止因臨限電壓之局部減小而在該器件形 成區域之端部分處形成寄生電晶體,以致可防止電晶體之 . 反窄通道效應及扭曲特徵,該等電晶體皆裝配有形成於該 器件形成區域内之源極及沒極。 . 可藉由上述構造之電晶體來獲得對寄生電晶體以及反窄 通道效應和扭曲特徵之此等防止效應。因此,不再需要如 常規上所牽扯得那樣,於形成該器件隔絕膜之過程中,在 • 該器件隔絕溝道内形成大厚度之熱氧化物。亦不需要如常 規上所牽扯得那樣,在該器件隔絕膜與該器件形成區域之 間的邊界處形成側壁。因此,既使在因LSI之比例縮小而 需要比例縮小該器件隔絕膜及該器件形成區域之條件下, 本發明亦可對該器件隔絕膜及該器件形成區域實施比例縮 小同時防止寄生電晶體以及反窄通道效應及扭曲特徵。此 外,藉由此構造之閘電極,可藉助比先前技術中更簡單之 構ia來防止寄生電晶體以及反窄通道效應及扭曲特徵。 此處,應注意,一朝該閘極絕緣體側離開該邊界之位置 112507.doc β 1325637 才曰位於該閘極絕緣體上且包含 φ μ ^ 匕3於一其中形成於該閘極 絕緣體上之閘電極沿穿声 覓度方向為均—厚度之區域内之位 罝0 同樣,提供-種包括如下器件之電晶體·· -設置於-半導體基板上之器件形成區域,· 絕膜由"’電貝膜所形成且界定該器件形成區域之器件隔 一形成於該器件形成區域内之閉極絕緣體,·及 一形成於該閘極絕緣體上且延伸於該器件隔絕膜上 電極,其中 一該閉電極延伸於其上之时隔《之表面經形成在一 厚度方向上高於該閘極絕緣體之一表面,及 當自一平面圖中觀看時,該器件隔絕膜具有一比一邊界 (在此處該器件隔絕膜鄰接該閘極絕緣體)設置得更靠内 之爲平部分’該扁平部分經形成沿一厚度方向比在該邊界 處為高且延伸於該半導體基板之一平面方向,及 二 該閘電極延伸於其上的該料隔㈣之—表面與該閉極 絕緣體之一表面之間的一高度差A、自該器件隔絕膜之扁 平部分之一端部至該邊界之一橫向距離丑及該器件形成區 域之閘電極之厚度〇滿足如下公式(1)及(2): D>B …(1) A/D + (1-(B/D)2)°-5>1 …⑺ 根據以上電晶體,該閘電極經如此形成以使該閘電極在 該器件隔絕膜與該閘極絕緣體之間的邊界處之一厚度大於 I12507.doc -13- 1325637 該閘電極在該器件形成區域内之閘極絕緣體上之一厚度。 具有扁平部分之器件隔絕膜在該器件隔絕膜與該閘極絕緣 體之邊界附近具有一步階部分,該步階部分之高度沿厚度 方向低於該扁平部分。由於該器件隔絕膜之表面(該閘電 極延伸於其上)與閘極絕緣體之表面之間的高度差A、自該 器件隔絕膜之扁平部分之端部至該邊界之橫向距離3、及 該器件形成區域之閘電極之厚度〇滿足公式(1)及(2),因 此,該閘電極之厚度在該邊界處而非在該閘極絕緣體上增 加。因此,例如,藉由離子植入製程將雜質經由該閘電極 及該閘極絕緣體引入至該器件形成區域之半導體基板内, 可將端部分(其係毗鄰於該器件隔絕膜的該器件形成區域 之口P刀)處的該半導體基板表面附近之雜質濃度設置得高 於以-自對準方式離開該器件隔絕膜之該器件形成區域之 部分處㈣半導體基板表面附近之雜質濃f作為-結 T ’可防止因臨限電壓之局部減小而在該器件形成區域之
端部分處形成.寄生電B A T玍冤阳體,以致可防止電晶體之反窄通 =及扭曲特徵’該等電晶體皆裝配有形成於該器件形成 區域内之源極及汲極。 當該閘電極延伸於其上的該器件隔絕膜 極絕緣體之-表面之間的_高度差A、= 扁平部分之H H A 目^件h絕膜之 區域之〇 μ邊界之一橫向距離B及該器件形成 區域之閘電極之厚度〇滿 對岑4 ·曰- 疋Α式⑴及(2)時,即可獲得此等 討寄生电日日體以及反窄 因此,不再,特徵之防止效應。 再而要如吊規上所牵扯得那樣,於形成該器件隔 H2507.doc 14 1325637 絕膜之過程中,在該器件隔絕溝道内形成大厚度之熱氧化 物。亦不需要如常規上所牽扯得那樣,在該器件隔絕膜與 該器件形成區域之間的邊界處开)成側壁。因此,既使在因 LSI之比例縮小而需要比例縮小該器件隔絕膜及該器件形 成區域之條件下,本發明亦可對該器件隔絕膜及該器件形 成區域實施比例縮小,同時防止寄生電晶體以及反窄通道 效應及扭曲特徵。此外,可藉助比先前技術t更簡單之構 &來防止寄生電晶體以及反窄通道效應及扭曲特徵。 於本發明之—實施例中,將—雜質添加於該器件形成區 j之半導體基板表面附近以使該器件形成區域在其靠近該 斋件隔,邑膜之分中比其遠離該器件隔絕膜之部分且 更高之濃度。 〃 。。根據以上實施例’可防止因臨限電屋之局部減小而在該 益件形成區域之端部公声游# 舳。丨刀處形成寄生電晶體。因此,可防止
配備有形成於該株再彡士* P …牛形成區域内之源極及汲極之電晶體形 成反乍通道效應及扭曲特徵β 此處’應注意,對於兮s妓 該益件形成區域之半導體基板,遠 離该态件隔絕膜之一邱八私 板上彳刀在指一包含於-其中該半導體基 =電極沿寬度方向具有一均一厚度之區域内之部 ^ = Λ近於該器件隔絕膜之一部分係指—包含於―其令 :、:、體基板上之閘電極具有一大於該均一厚度之 區域内之部分。 又厚又的 同樣,提供—4# ά] I括如下步驟之電晶體製造方法: 在+導體基板上形成第_氧化物; 112507.doc 1325637 在該第一氧化物上形成氮化物; 形成一溝道,其延伸穿過該氮化物及該第一氧化物以抵 達該半導體基板; 在該半導體基板暴露至該溝道之一表面上形成第二氧化 物; 形成一第一介電質膜,其用於掩埋該溝道且具有一與該 氮化物之一表面大致齊平之表面;
移除該氮化物及該第一氧化物以便暴露該半導體基板之 表面, 在5亥半導體基板之暴露表面上形成一第二介電質膜; 在該第一介電質膜及該第二介電質膜上形成一導電層以 便滿足如下公式(3)及(4);及 一第一雜質添加步驟,其用於藉由離子植入製程將一雜 質經由該導電 層及該第二介電質膜引入至該半導體基板中:
D>B …(3) A/D + (i.(b/D)2)°-5>i ⑷ 其中,A表示該第一介電質膜之一表面(該導電層延伸於其 上)與該第二介電質膜之—表面之間的—高度差,B表示一 自一邊界(在此處該第—介電質膜鄰接該第二介電質膜)至 一扁平部分之一端部(當在一平面圖中觀看時,其設置得 、i邊界更#内且㉟形成沿—厚度方向比在該邊界處更高 並L伸於—平面方向)之橫向距離及D表示該第二介電質 膜上之導電層之一厚度。 112507.doc 1325637 根據以上製造方法,該導電層經如此形成以使該第一介 電質膜表面(該導電層延伸於其上)與該第二介電質膜表面 之間的高度差A、自該第-介電質膜之扁平部分之端部至 具有該第二介電質膜之邊界之橫向距離B'及該第二介電 質膜上之導電層之厚声D、、s 厚度D滿足公式(3)及(4)。作為此一結 果,於該第-雜質添加步驟中,對於位於該第二介電質^ 以下之半導體基板’在端部分(其係4鄰於該第—介電質 膜之部分)處的半導體基板表面附近之雜質濃度變得大於 以-自對準方式遠離該第—介電質膜之部分處的半導體基 板表面附近之雜質濃度。作為一結果,可防止因臨限電壓 之局部減小而在該半導體基板之端部分處形成寄生電晶 體’以致可防止配備有形成於該第二介電質膜以下半導體 基板中之源極及汲極之電晶體形成反窄通道效應及扭曲特 徵。 於本發明之-實施例中,該製造方法進一步包括一第二 雜質添加步驟,其用於藉由一離子植入製程將一雜質引入 至該半導體基板中’此離子植入製程至少在植入能量、雜 質植入I及雜質中之至少一個方面不同於該第一雜質添加 步驟之離子植入製程。 質添加步驟,可在 於此貫細•例中’例如,藉由該第一 該半導體基板中形成一阱區域。 【實施方式】 下文中’將藉助圖解闡釋於附圖中之本發明實施例詳細 闡述本發明。 112507.doc -17· 1325637 圖1A至1K係顯不根據本發明一實施例之一電晶體製造 方法之步驟之視圖。 一由此製造方法所製造之電晶體係一形成於一矽基板之 阱區域内之MOS電晶體。 首先,如圖1A中所示,藉由氧化製程將由8 nm厚氧化矽 製成之銲墊氧化物102形成於矽基板1〇1上。同樣,藉由 . CVD製程將一 140 1^厚氮化矽103形成於銲墊氧化物102 Φ 上此氮化矽103之一厚度決定後述器件隔絕膜110距閘極 氧化物112表面之一高度Αβ因此,藉助對由執行圖1]8至 1G之後述步驟所引起的器件隔絕膜11〇之厚度遞減之一預 计,a又置氮化矽1 〇3之厚度以使器件隔絕膜丨丨〇之高度在以 • 圖1H之步驟形成閘電極Π4時變成一規定高度。 • 隨後,如圖1B中所示,形成在欲形成器件隔絕膜之位置 處具有開口之光阻劑1 〇4。 此後,如圖ic中所示,藉助將光阻劑1〇4用作一遮罩, Φ 藉由汉圧製程蝕刻氮化矽103、銲墊氧化物102及矽基板101 之數個部分,藉此形成具有一距氮化矽103表面150 nms 度之器件隔絕溝道105。隨後,移除光阻劑i〇4。 然後,如圖1D中所示,藉由氧化製程將一 2〇 nm厚氧化 石夕107开> 成於暴露至器件隔絕溝道1〇5之石夕基板⑺1表面 上。藉助此製程,可消除任何因此蝕刻製程所致之損壞 層,且此外可使一欲用於矽基板1〇1之器件形成區域之部 分(亦即,在圖1D之剖視圖中被虛線圓圈圍繞之部分,此 寺。P刀罪近及赴鄰於氮化石夕1〇3且靠近於石夕基板上的器 I12507.doc •18· 1325637 件隔絕溝道105之側面)的數個端部之截面構形變成圓形構 形。應注意’矽基板1 〇 1之拐角部分之截面構形可非係圓 形構形。 隨後’如圖1E中所示’藉由CVD製程將氧化矽1〇6沈積 於氮化石夕103表面上及器件隔絕溝道1 〇5 .内。在氮化石夕1 〇3 表面上將氮化梦106沈積至一最大350 nm之厚度。 隨後,如圖1F中所示,藉由CMP製程拋光氧化矽1〇6以 使器件隔絕溝道105内之氧化矽1 〇6表面與氮化矽1 03表面 相互齊平。於此製程中’將氮化矽1 〇3用作拋光停止劑。 作為一結果’器件隔絕溝道1 0 5内之氧化石夕1 〇 6形成器件隔 絕膜11 0。 隨後,藉由使用構酸之濕钱刻移除氮化石夕1 〇 3以便暴露 銲墊氧化物102之表面。藉由使用氫氟酸之濕蝕刻移除此 銲墊氧化物102以便暴露矽基板1〇1之表面。於此情形了之 屋鬼刻製程中’由於亦蝕刻器件隔絕膜11〇之材料,因此 器件隔絕膜110之暴露表面及側壁皆向後移動。然後,如 圖1G中所示,藉由氧化製程在矽基板1〇1表面上形成用作 一閘極絕緣體之4 nm厚閘極氧化物112。 雖然未顯示’但可藉由氧化製程形成犧牲氧化物,以便 用於消除在形成器件隔絕溝道105期間所致之矽基板ι〇1表 面之任何損壞以及用於使形成該器件形成區域之部分的石夕 基板10 1之拐角部分變圓’於此情形下,閘極氧化物112係 在藉由使用戽氟酸之滋蝕刻移除犧牲氧化物後形成。 隨後,如圖1H中所示,將一閘電極膜丨14形成於閘極氧 】】2507.d〇c • !9· 1325637 化物112及|§件隔絕膜11〇上。於此實施例中,藉由 CVD(低壓-化學氣相沈積)製程將一多晶矽膜沈積至一 155 ηΠ1之厚度。此閘電極114之材料可係一諸如多晶矽或非晶 矽之導電性材枓。於圖1Hf,自閘極氧化物112與器件隔 絕膜no之間的一邊界朝其中形成閘極氧化物112之一側延 伸之區域係一器件形成區域10。 以下將參照圖2提供對閘電極U4厚度之詳細說明。 圖2係一顯示由器件隔絕膜11〇界定的器件形成區域…之 4 刀11之附近處之放大剖視圖。於該器件形成區域之 此端部分11中,閘極氧化物H2係形成於矽基板101之表面 上同樣’器件隔絕膜11 〇係藉由氧化矽107鄰接矽基板 101之侧面。應注意,圖2中略去了氧化矽1〇7。 器件隔絕膜11〇鄰接器件形成區域10之閘極氧化物112的 一部分與閘極氧化物112大致齊平。同時,當在一平面圖 中觀看時,位於比該邊界更靠内的器件隔絕膜11 〇之一表 面问於該邊界且形成一大致平行於矽基板1〇1表面之扁平 部分110a。在器件隔絕膜11〇與扁平部分11〇a的邊界之間 形成一步階部分110b,其高度自該邊界朝扁平部分丨丨以增 加。 參照圖2,假設器件形成區域1〇之器件隔絕膜11〇與閘極 氧化物112之間的一咼度差為a。同樣,假設自閘極氧化物 U2與器件隔絕膜11〇之間的邊界至器件隔絕膜ιι〇之扁平 部分之一端部的橫向距離(亦即,步階部分ll〇b之一寬度) 為B »此外,假設一離開閘極氧化物112之邊界定位且在閘 112507.doc •20· 1325637 極氧化物112上具有一均一厚度之部分(後文中將其稱作均 一部分)之厚度為D。應注意,閘極氧化物U2上及器件隔 ”’邑膜110之扁平部分11 〇 a上的閘電極114之厚度係d且相 同0
當藉由CVD製程形成多晶矽閘電極114時,係電極材料 之碎生長於器件隔絕膜110之扁平部分ll〇a之一中心附近 以便與扁平部分11 〇a形成一平行表面。同時,在器件隔絕 臈110之扁平部分110a之一端部處,一拐角p形成於扁平部 分110a與步階部分110b之間,於此處矽環繞拐角p生長以 形成一具有一大致圓弧形截面之表面。因此,在閘極氧化 物112與器件隔絕膜110之間的邊界附近處,閘電極ιΐ4之 表面形成環繞器件隔絕膜110之拐角p之大致圓弧形狀。因 此,該邊界處的閘電極114之一厚度D,等於閘極氧化物112 表面與器件隔絕膜m表面之間—高度差讀自該器件隔絕 膜之扁平部分110 a表面至該邊界位置處之閘電極丨丨4表面 之一高度差σ的和。亦即’可將厚度D,表示為公式(5卜應 注意,雖然閘極氧化物112之表面在閘極氧化物112與器件 隔絕膜110之間的邊界附近處變圓,但閘電極114之厚度仍 增加’此乃因圓度極小且因此不予考量。 當閘電極114之均一部分之屋声η + I刀之知度D大於該器件隔絕膜之步 階部分110b之寬度Β時,亦即,者戸庳…廿 J Γ田厗度0滿足如下公式(6) 時,閘極氧化物112與考林隔绍胺丨,λ 裔件fe,.·邑膜11〇之間邊界處的閘電 極114之厚度C可由如下公式(7)來 似表不,此乃因該邊 112507.doc -21 - 1325637 界處之閘電極114表面位於一具有一在該器件隔絕膜之扁 平部分110a之端部處環繞拐角p之半徑D之圓孤上: …(6) …(7) 將公式(7)代入公式(5)中產生如下公式 D,=A+(D2-B2 )。5 ...(8)
就此而論,需要閘極氧化物112與器件隔絕膜ιι〇之間邊 界處的閘電極114之厚度D’大於閘電極114之均一部分之厚 度D。因此,必須滿足如下公式(9): A+(D2-B2 )。5>D ...(9) 將公式(9)兩邊除以d得出如下公式(1〇): A/D+(1-(B/D)2 )^>ι …(10)
D>B C=(D2-B2 )° 5 於此情形下, (8): 為滿足此公式(10),設置器件隔絕膜11〇距閘極氧化物 112表面之高度A(高度A係端視欲在圖1Ai步驟中形成之 氮化矽103之厚度及在濕蝕刻銲墊氧化物102中再處理器件 隔絕膜U〇之程度所決定)以及閘電極114之均一部分之厚 度D同樣,由於該器件隔絕膜之步階部分丨丨〇b係在圖j G 之步驟中濕蝕刻氮化矽1〇3時所形成,因此步階部分11〇1? 之寬度B係依據該濕蝕刻條件而具體決定。設置如上所示 彼等參數A、B及D允許將該邊界處之閘電極114厚度D,形 適®厚度。作為一結果,可在石夕基板Ml中獲得一 後述輪廓之雜質濃度。 在以上公式ΟΝ中,在其左側中之一增加意味著該器件 U2507.doc •22- ό! 形成部分之維Λβ , + ^ 之間的邊界)“開電二=氧化物in與器件隔絕膜110 部分之厚度D的一增加 度〇相對於該間電極之均一 0 就此而論,閘電極114之均一部八 =^相對於器件隔絕膜UG表面與間極氧化物U2表面 ^的步階間隙A越小,則該左側變得越大。另—方面, 甲1114之均—部分之厚度D相對於該器件隔絕膜之步階 部分祕之寬度B越大,則該左側部分變得越大。因此, 根據器件隔絕臈1〖〇盥門 # ’、礪極乳化物112之間的步階間隙a及 該器件隔絕膜之步階部分腸之寬度B,可決定問電極114 之均-部分之—厚度D範圍,其.中該邊界處之閘電極…之 厚度D大於厚度D。亦即,藉由將閘電極H4之均一部分之 厚度D設置於一滿足公式(6)及(1〇)之範圍内’即可使該邊 界處之閘電極m之厚度DIA於該均—部分中之閘電極114 之厚度D。 更具體而言,於此實施例中,器件隔絕膜11〇表面與閘 極氧化物112表面之間的高度A係設置至65 nm,該器件隔 絕膜之步階部分1 l〇b之寬度B係設置至4〇 nm、及閘電極 114之均一部分之厚度D係設置至155 nm。此等值滿足公式 (6)及(10)。因此,可使得器件隔絕膜11〇與閘極氧化物ιΐ2 之間邊界處之閘電極114厚度D,大於155 nm。 因此,參照圖1H,器件隔絕膜11〇與閘極氧化物112之間 邊界處(亦即’器件形成區域10之綠部處)之厚度Db經製造 大於閘極氧化物112上的閘電極114之均一部分之—厚度 Da 〇 I12507.doc -23- 丄奶637 此外,參照圖1H,於-被兩個器件隔絕膜川夹在中間 2器件形成區域丨4(後文中將其稱作窄寬度區域)中,若窄 寬度區域14之一寬度W小於閘電極丨14之均一部分之厚度 Da兩倍,則設置於該區域上之閘電極114厚度Dc變得大2 =均—部分之厚度D a。此係因為閘電極〗丨4材料沈積於窄 見度區域14上以形成一平行於閘極氧化物丨12之表面且此 外,經如此沈積以形成一環繞該等器件隔絕膜之扁平部分 110a之拐角p之圓弧形表面。因形成於被兩個器件隔 -邑膜110夾在中間之窄寬度區域14内的閘電極114之厚度Dc 會隨著乍寬度區域14之寬度W減小而變得越來越厚。應注 〜該器件开^成區域之寬度W係兩個器件隔絕膜丨丨〇之每 一扁平部分110a之相互面對拐角p之間的一距離。 更具體而言,於此實施例中,若閘電極丨14之扁平部分 之厚度Da為155 nm且兩個器件隔絕膜11〇之間的距離禪為 〇 〇 nm,則被兩個器件隔絕膜丨丨〇夹在中間的窄寬度區域 14上之一中心·部分處的閘電極114之厚度Dc變成185 nm, 其厚於閘畲極II4之均一部分之厚度Da。 接下來,如圖II中所示,藉由離子植入製程將雜質經由 閘電極114及閘極氧化物U2引入至矽基板1〇1中。該等欲 引入至矽基板101中之雜質(例如)對於其中形成1^厘〇3電晶 體之區域係硼、對於其中形成讀⑽電晶體之區域係磷。 藉由雜質之引入,在該矽基板上形成一阱116及一臨限調 節雜質層11 7。 較佳地,將雜質引入至矽基板1〇1中係在複數個其中植 112507.doc •24· 1325637 入能量及離子植人量變化之條件下藉由兩次至四次離子植 入所實施。 更具體而言,於NM0S電晶體形成區域中,在一215
KeV之植入能量、一 “,〜一植入量及一 〇。植入角度之 條件下,藉由將則作-雜質來實施—第一離子植入。同 樣’在一72 KeV之植入能量、—8 〇xl〇12cm-2之植入量及 - 植入角度之條件下,藉由將㈣作—雜f來實施一第 二離子植入。 該第-離子植入意欲用於形成阱116,藉此可獲得一在 一距矽基板1〇1表面約230 nm處具有濃度峰值之雜質引入 區域。此第-離子植人對應於本發明之第二雜質添加步 驟。 同時該第一離子植入意欲用於形成用於調節電晶體之 臨限電壓之臨限調節區域U7y匕第二離子植入對應於本 發明之第一雜質添加步驟。臨限調節區域丨17在一距該器 件形成區域之端部分U中之矽基板1〇1表面 = 具有-濃度峰值。同樣,在該器件形成區域之此端= 中,矽基板101表面之雜質濃度變成約4 8xl0” pcs/cm_3。 同時,在對應於其中閘電極114形成至一均一厚度Da之區 域的該器件形成區域一部分(後文中將其稱作電極均一部 分)12中,臨限調節區域117在一距矽基板1〇1表面約M nm =深度處具有-濃度峰值。同樣,在該器件形成區域之此 電極均7—部分12中,矽基板1〇1表面之雜質濃度變成約 2·8Χΐ〇ΐ7 pcs/cm·3。此乃因在端部分11與均一部分12之 ί I2507.doc -25· 1325637 間,器件形成區域10上之閉電極m厚度不同。亦即’夺 該器件形成區域之Μ 八 w + 域之部分u中的間電極m厚度训為215 nm時,該器件形点p 成5域之電極均一部分12尹的閘電極114 之均厚度Da4155 nm。響應於閘電極114之此厚度差 異’臨限調節區域】丨7經t β + P (_域U 7經形成以便在該器件形成區域之端 部分U中一約5 M深度處具有一雜質濃度峰值,同時臨限 调即區域117經形成以便在該器件形成區域之電極均一部 刀U中約65 nm深度處具有一雜質濃度峰值。亦即,在 該器件形成區域之端部分u與電極均—部们2之間,臨限 Γ節區域117之雜質濃度峰值之深度差通常等於形成於該 寻個別部分之每-部分處的閘電極之厚度差。 如上所不’藉由將靠近於其表面的矽基板101之部分中 之雜貝很度设置成端部分1115大於該器件形成區域之電極 句4刀12中’即可增加形成於該器件形成區域之端部分 11處的電晶體之臨限電壓。因此,可防止當該該電晶體形 成於彼部分時形成寄生電晶體(常規上形成於該器件形成」 區域之端部分11中)以及反窄通道效應和扭曲特徵。 ,同樣,兩個器件隔絕膜110之間的窄寬度區域14經如此 形成以使窄寬度區域14上的閘電極114之厚度大於該器 件形成區域之電極均—部分12上的閘電極之厚度因此, 形成於矽基板101中之臨限調節區域117在該窄寬度區域Μ 内比在電極均-部分12内之深度為淺。同樣,矽基板101 表面之雜質濃度I窄寬度區域14内比在電極肖—部分12中 為高。因而’可防止在窄寬度區域14内形成寄生電晶體, H2507.doc •26· 1325637 且此外可防止形成於此區域内的電晶體之反窄通道效應及 扭曲特徵。 " : 此外,對於藉由閘電極114植入矽基板1〇ι中之離子植 入,改變植入能量之量級允許改變該器件形成區域之端部 分11與電極均一部分12之間的矽基板101表面之雜質濃度 比率。圖3係一顯示藉助不同植入能量對類似於藉由閘電 極114之此實施例的矽基板1〇1之器件形成區域實施離子植 入之一忒驗結果之視圖。於圖3中,垂直轴表示一藉由將 該器件形成區域之端部分叫的一表面雜質濃度除^該器 件形成區域之電極均一部分12處的一表面雜質濃度得出之 表面雜質濃度比率,而水平抽表示一離子植入之植入能量 (keV)。於此試驗中,f玄器件形成區域之端部分^處的間 電極114之厚度係225 nm,且該器件形成區域之電極均一 P刀12處的閘電極114之厚度係刚⑽。如圖3中所示,藉 由增加植入能量’端部分u内之矽基板1〇1之表面雜質濃 度相對於該器·件形成區域之電極均一部分12之彼表面雜質 濃度可與該雜質能量成比例地增加。因此’當一電晶體形 j於矽基板1〇1上的該器件形成區域之端部分U處時,係 藉由增加植入忐!來有效地增加該電晶體之臨限電壓,以 便可防止形成寄生電晶體以及反窄通道效應和扭曲特徵。 如上所示/對應於其中閉電極114相對厚之部分之石夕基 板101广許藉由增加植入能量來有效地增加表面雜質濃 度。藉由使用此-效應,即可在不藉助一不同於用於形 成於其他區域u、12内之電晶體之能量來實施離子植入之 112507.doc -27- 前提下,將形成於由兩個器件隔絕膜110夾在中間的相對 乍見度區域14内(如圖π中所示)之短閘極電晶體設置至— 比形成於其他區域n、12内之彼等為高之臨限電壓。亦 即,於該器件形成區域之窄寬度區域14内,閘電極114具 有厚於電極均一部分12内之厚度以。作為此一結果,藉由 對電極均一部分12及該器件形成區域之窄寬度區域14實施 相同植入能量之離子植入,可將窄寬度區域14之矽基板 φ 1〇1之表面雜質濃度設置得高於電極均一部分12之矽基板 101之表面雜質濃度。作為此一結果,可消除離子植入步 驟(常規上其實施用於其中與其他區域無關形成短閘極寬 度之電晶體之區域以增加臨限電壓)及光微影步驟(其提供 用於執行此獨立貫施之離子植入)。亦即,甚至可在比常 規上更簡單且低成本之情形下增加其中欲形成短閘極電晶 體之區域之臨限電壓。 藉由直至圖II之步驟在整個晶圓上形成閘電極114後, • 該步驟將移至.圖1J中所示之一步驟,其中該電晶體形成於 器件形成區域10内。亦即,閘電極i 14被處理成一規定圖 案’且藉由離子植入製程形成LDD(輕摻雜式汲極)區域i! 8 及一暈環區域11 9。此後’藉由CVD製程將氧化矽沈積於 晶圓表面上,且藉由RIE製程以各向異性方式回蝕該氧化 石夕’藉此在閘電極114之側面上形成閘極間隔層12 1❶然 後,藉由離子植入製程 '後跟退火來植入雜質,藉此在矽 基板101表面附近處形成源極及汲極區域123。隨後,在閉 電極114之表面部分處形成自對準矽化物125。 112507.doc -28- 1325637 然後,如圖1K中所示,形成一層間膜12 7,且形成觸點 128及互連丨29’藉此在該器件形成區域内完成m〇S電晶 體。 如上所示,於此實施例之電晶體中,自器件形成區域1〇 上延伸至器件隔絕膜11 〇上之閘電極114經如此形成以使器 件形成區域10與器件隔絕膜之間的邊界上之厚度Db變 得大於離開該邊界的該器件形成區域之部分之厚度Da。藉 由經由閘電極將雜質引入至114器件形成區域1〇之半導體 基板101中,可將該器件形成區域之邊界附近處的半導體 基板101之雜質濃度設置得高於以自對準方式離開該器件 形成區域之邊界的數個部分内之半導體基板1〇1之雜質濃 度。作為一結果,可增加形成於該器件形成區域附近處之 部分11内之電晶體之臨限電壓,以便可防止形成寄生電晶 體以及反窄通道效應和扭曲特徵。 根據此實加例之電晶體,閘電極i丨4經如此形成以使其 器件形成區域10與器件隔絕膜丨1〇之間的邊界上之厚度Db J 變得大於離開該邊界的該器件形成區域之部分12之厚度 Da。作為此一結果,可達成防止形成寄生電晶體以及防止 肜成反乍通道效應及扭曲特徵,而無需像先前技術中所牽 扯的那樣,在器件隔絕溝道中形成大厚度熱氧化物。因 此’在完成防止形成寄生電晶體以及防止形成反窄通道效 應及扭曲特徵之同時,器件隔絕膜ιι〇及器件形成區域 可響應於LSI之比例縮小而實施比例縮小。 很明顯,本文中如此閣釋之本發明可以多種方式變化。 112507.doc •29- 1325637 匕等仏改不應視為背離本發明之精神及範疇,且熟悉此項 技術者易知,所有該等修改皆意欲包含於後附申請專利 圍之範疇内。 【圖式簡單說明】 上文之詳細說明配合附圖閱讀將可更全面地瞭解本發 明’該料細說明及附圖僅作為闡示之㈣,因此對本發 明無限定意義,圖式中: 圖1A係一根據本發明一實施例顯示一電晶體製造方法之 一步驟之視圖; 圖1B係一顯示圖1A之後一步驟之視圖; 圖1C係一顯示圖1B之後一步驟之視圖; 圖1D係一顯示圖1C之後一步驟之視圖; 圖1E係一顯示圖1D之後一步驟之視圖; 圖1 F係一顯示圖1E之後一步驟之視圖; 圖1G係一顯示圖1F之後一步驟之視圖; 圖1H係一顯示圖ig之後一步驟之視圖; 圖11係一顯示圖1H之後一步驟之視圖; 圖1 J係一顯示圖II之後一步驟之視圖; 圖1K係一顯示圖1:r之後一步驟之視圖; 圖2係一顯示一器件形成區域之端部分附近之放大剖視 圖; 圖3係一 _示藉助不同植入能量對該器件形成區域内之 石夕基板實施離子植入之一試驗結果之視圖; 圖4係一顯示根據一先前技術的一器件形成區域之一端 112507.doc •30- 1325637 部分之剖視圖; 圖5 A係一顯示根據一第一先前技術之電晶體製造方法之 一步驟之視圖; 圖5B係一顯示圖5A之後一步驟之視圖; 圖5C係一顯示圖5B之後一步驟之視圖.; 圖5D係一顯示圖5C之後一步驟之視圖; 圖5E係一顯示圖5D之後一步驟之視圖; 圖5F係一顯示圖5E之後一步驟之視圖;
圖6 A係一顯示根據一第二先前技術之電晶體製造方法之 一步驟之視圖; 圖6B係一顯示圖6A之後一步驟之視圖; 圖6C係一顯示圖6B之後一步驟之視圖; 圖6 D係一顯示圖6 C之後一步驟之視圖; 圖6E係一顯示圖6D之後一步驟之視圖; 圖6F係一顯示圖6E之後一步驟之視圖;
圖6G係一顯示圖6F之後一步驟之視圖; 圖6H係一顯示圖6G之後一步驟之視圖; 圖61係一顯示圖6H之後一步驟之視圖。 【主要元件符號說明】 10 器 件 形 11 端 部 分 12 電 極 均 14 器 件 形 101 矽 基板 成區域 一部分 成區域(窄寬度區域) 112507.doc -31 - 1325637 102 銲墊氧化物 103 氮化矽 104 光阻劑 105 器件隔絕溝道 106 氧化矽 107 氧化矽 110 器件隔絕膜 110a 扁平部分 110b 步階部分 112 閘極氧化物 114 閘電極 116 阱 117 臨限調節雜質 118 LDD(輕摻雜式 119 暈環區域 121 -閘極間隔層 123 源極及沒極區 125 自對準矽化物 127 層間膜 128 觸點 129 互連 401 $夕基板 406 器件隔絕膜 407 閘極絕緣體 112507.doc 32, 1325637 408 501 502 503 504 5 05. 506 601 籲 602 603 604 605 • 606 607 608 610
613 614 615 閘電極 矽基板 銲墊氧化物 氮化矽 溝道 熱氧化物 氧化矽 矽基板 銲墊氧化物 氮化矽 溝道 熱氧化物 氧化矽 閘極氧化物 閘電極 阱 氧化物 多晶妙 熱氧化物 側壁 112507.doc -33
Claims (1)
1325637 . 第095123555號專利申請案 .中文申請專利範圍替換本(98年4月) 十、申請專利範圍: 1. 一種電晶體,其包括: 一設置於一半導體基板上之器件形成區域; 一器件隔絕膜,其由一介電質膜形成並界定該器件形 成區域; 一形成於該器件形成區域内之閘極絕緣體;及 % 一閘電極,其形成於該閘極絕緣體上且延伸於該器件 ^ 隔絕膜上,其中 一上有該閘電極延伸的該器件隔絕膜之表面,其係經 形成為沿一厚度方向高於該閘極絕緣體之一表面,及 該閘電極在該器件隔絕膜與該閘極絕緣體之間的一邊 界處之一厚度大於該閘電極在一自該邊界朝該閘極絕緣 體側離開之位置處之一厚度; 一雜質添加於該器件形成區域内之該半導體基板之— 表面之附近處,以使該器件形成區域具有在其靠近於該 • 器件隔絕膜之部分中比在其遠離該器件隔絕膜之部分中 為高之濃度。 2. 一種電晶體製造方法,其包括如下步驟: 在一半導體基板上形成第一氧化物; 在該第一氧化物上形成氮化物; 形成一延伸穿過該氮化物及該第一氧化物以抵達該半 導體基板之溝道; 在暴露至該溝道之該半導體基板之一表面上形成第二 112507-980424.doc 氧化物; 形成一第一介電質膜,其用於掩埋該溝道且具有一與 該氮化物之一表面大致齊平之表面; 移除該氮化物及該第一氧化物以便暴露該半導體基板 之該表面; 在該半導體基板之該暴露表面上形成一第二介電質 膜;在該第一介電質膜及該第二介電質膜上形成一導電 層以便滿足如下式(3)及(4);及 一第一雜質添加步驟,其用於藉由離子植入製程將一 雜質經由該導電層及該第二介電質膜引入至該半導體基 板中: A/D+(1-(B/D)2 )°·5>1 ...(4) 其中,該第-介電質膜具有一扁平部分,當在一平面 圖中觀看時,該扁平部分比-該第一介電質膜鄰接該第 二介電質膜之邊界設置得更靠内側,且該扁平部分經形 成為沿-厚度方向比在該邊界處為高、且沿該半導體基 板之—平面方向延伸; 其中,該導電層延伸於該第一介電質膜上,A表示該 第一介電質膜之一表面與該第二介電質膜之一表面之= 高度差,B表示-自-該第一介電質膜鄰接該第二 :電質祺之邊界至一該扁平部分之一端部之橫向距離, 及D表示該第二介電質膜上之該導電層之一厚度。 3.如請求項2之電晶體製造方法,其進一步包:一。用於藉 112507-980424.doc 1325637
由一離子植入製程將一雜質引入至該半導體基板中之第 二雜質添加步驟,其中該離子植入製程在植入能量、雜 質植入量及雜質中之至少一個方面不同於該第一雜質添 加步驟之該離子植入製程。 112507-980424.doc
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005193782A JP2007012988A (ja) | 2005-07-01 | 2005-07-01 | トランジスタ及びトランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200707743A TW200707743A (en) | 2007-02-16 |
TWI325637B true TWI325637B (en) | 2010-06-01 |
Family
ID=37693358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW095123555A TWI325637B (en) | 2005-07-01 | 2006-06-29 | Transistor and transistor manufacturing method |
Country Status (4)
Country | Link |
---|---|
US (1) | US7560775B2 (zh) |
JP (1) | JP2007012988A (zh) |
KR (1) | KR100804458B1 (zh) |
TW (1) | TWI325637B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8642441B1 (en) * | 2006-12-15 | 2014-02-04 | Spansion Llc | Self-aligned STI with single poly for manufacturing a flash memory device |
US8785291B2 (en) | 2011-10-20 | 2014-07-22 | International Business Machines Corporation | Post-gate shallow trench isolation structure formation |
US8466496B2 (en) | 2011-11-17 | 2013-06-18 | International Business Machines Corporation | Selective partial gate stack for improved device isolation |
CN107611168B (zh) * | 2017-08-24 | 2020-07-10 | 长江存储科技有限责任公司 | 一种消除体效应中窄沟道效应影响的mos器件结构 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316223A (ja) * | 1995-05-16 | 1996-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3127893B2 (ja) | 1998-07-07 | 2001-01-29 | 日本電気株式会社 | 半導体装置および半導体装置の製造方法 |
US6277697B1 (en) * | 1999-11-12 | 2001-08-21 | United Microelectronics Corp. | Method to reduce inverse-narrow-width effect |
KR100386946B1 (ko) * | 2000-08-01 | 2003-06-09 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치의 형성방법 |
JP4665141B2 (ja) * | 2001-06-29 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
KR100487532B1 (ko) * | 2002-07-29 | 2005-05-03 | 삼성전자주식회사 | 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 |
US7071515B2 (en) * | 2003-07-14 | 2006-07-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Narrow width effect improvement with photoresist plug process and STI corner ion implantation |
-
2005
- 2005-07-01 JP JP2005193782A patent/JP2007012988A/ja active Pending
-
2006
- 2006-06-29 TW TW095123555A patent/TWI325637B/zh not_active IP Right Cessation
- 2006-06-30 KR KR1020060060225A patent/KR100804458B1/ko active IP Right Grant
- 2006-07-03 US US11/478,854 patent/US7560775B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US7560775B2 (en) | 2009-07-14 |
KR100804458B1 (ko) | 2008-02-20 |
KR20070003652A (ko) | 2007-01-05 |
US20070023792A1 (en) | 2007-02-01 |
JP2007012988A (ja) | 2007-01-18 |
TW200707743A (en) | 2007-02-16 |
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---|---|---|---|
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