JP3523244B1 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
【要約】
【課題】シリコン膜領域の過剰な薄膜化やゲート電極の
位置ズレに伴う諸問題が生じることなく、且つエッチン
グ処理によるゲート酸化膜へのダメージを防止して、ゲ
ート電極を形成する製造方法の提供。 【解決手段】ＳＯＩ基板１０を用意し、ＳＯＩ膜１６上
に第１絶縁膜１８を成膜し開口パターン２２を設け、Ｓ
ＯＩ膜１６の一部を露出する。開口パターン２２内壁
に、エッチング選択比が第１絶縁膜とは異なる第２絶縁
膜のサイドウォール２４を成膜し、露出しているＳＯＩ
膜１６表面に酸化、及び酸化膜除去することでＳＯＩ膜
１６を薄膜化する。そして、開口パターン２２内にゲー
ト酸化膜２８を形成して、当該ゲート酸化膜２８上に開
口パターン２２を埋め込むポリシリコン膜３２を形成し
た後、第１絶縁膜１８を開口パターン２２内壁に形成さ
れた第２絶縁膜を残しつつ除去し、ゲート酸化膜２８上
にサイドウォール２４が設けられたゲート電極３４を形
成する。
位置ズレに伴う諸問題が生じることなく、且つエッチン
グ処理によるゲート酸化膜へのダメージを防止して、ゲ
ート電極を形成する製造方法の提供。 【解決手段】ＳＯＩ基板１０を用意し、ＳＯＩ膜１６上
に第１絶縁膜１８を成膜し開口パターン２２を設け、Ｓ
ＯＩ膜１６の一部を露出する。開口パターン２２内壁
に、エッチング選択比が第１絶縁膜とは異なる第２絶縁
膜のサイドウォール２４を成膜し、露出しているＳＯＩ
膜１６表面に酸化、及び酸化膜除去することでＳＯＩ膜
１６を薄膜化する。そして、開口パターン２２内にゲー
ト酸化膜２８を形成して、当該ゲート酸化膜２８上に開
口パターン２２を埋め込むポリシリコン膜３２を形成し
た後、第１絶縁膜１８を開口パターン２２内壁に形成さ
れた第２絶縁膜を残しつつ除去し、ゲート酸化膜２８上
にサイドウォール２４が設けられたゲート電極３４を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用した半
導体装置の製造方法に関する。
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用した半
導体装置の製造方法に関する。
【０００２】
【従来の技術】移動型通信機器の登場に伴い、半導体装
置の開発に対する要求は、これまでの微細化に加え、近
年、消費電力化が大きな課題となっている。このような
背景から、デープサブミクロン以降の高駆動能力有する
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を、酸
化膜（埋め込み酸化膜）で完全分離されてシリコン膜
（ＳＯＩ膜）が積層されているシリコン基板上に形成す
る、ＳＯＩ技術が注目されている。ＳＯＩ素子の優位性
は、接合容量が小さいことに加えて、低ゲート電圧での
ドレイン電流値の立ち上がりに優れていること、即ちＳ
値が理想値に近くなることであるが、この特性を得るた
めにはＳＯＩ膜の薄膜化による完全空乏化が要求され
る。また、ゲート長の縮小に伴う短チャネル効果の抑制
の観点からも、ＳＯＩ膜の薄膜化が有利である。しか
し、ＳＯＩ膜の薄膜化は、同時に拡散層部分の高抵抗化
及びコンタクト形成時の埋め込み酸化膜の突き抜けに対
するマージンの縮小など、工程の不安定性につながる。
そのため、ＳＯＩ膜の膜厚は、ゲート下チャネル部分の
みは薄く、拡散層部分は熱く、各々設定することがよ
い。
置の開発に対する要求は、これまでの微細化に加え、近
年、消費電力化が大きな課題となっている。このような
背景から、デープサブミクロン以降の高駆動能力有する
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を、酸
化膜（埋め込み酸化膜）で完全分離されてシリコン膜
（ＳＯＩ膜）が積層されているシリコン基板上に形成す
る、ＳＯＩ技術が注目されている。ＳＯＩ素子の優位性
は、接合容量が小さいことに加えて、低ゲート電圧での
ドレイン電流値の立ち上がりに優れていること、即ちＳ
値が理想値に近くなることであるが、この特性を得るた
めにはＳＯＩ膜の薄膜化による完全空乏化が要求され
る。また、ゲート長の縮小に伴う短チャネル効果の抑制
の観点からも、ＳＯＩ膜の薄膜化が有利である。しか
し、ＳＯＩ膜の薄膜化は、同時に拡散層部分の高抵抗化
及びコンタクト形成時の埋め込み酸化膜の突き抜けに対
するマージンの縮小など、工程の不安定性につながる。
そのため、ＳＯＩ膜の膜厚は、ゲート下チャネル部分の
みは薄く、拡散層部分は熱く、各々設定することがよ
い。
【０００３】このような要求に対して、例えば、特開平
２００１−２５７３５７には、ＳＯＩ膜におけるゲート
下チャネル部分のみ薄くした半導体装置及びその製造方
法が開示されている。ここで、このような半導体装置の
製造方法の一例を図面を用いて説明する。
２００１−２５７３５７には、ＳＯＩ膜におけるゲート
下チャネル部分のみ薄くした半導体装置及びその製造方
法が開示されている。ここで、このような半導体装置の
製造方法の一例を図面を用いて説明する。
【０００４】従来の半導体装置の製造方法では、まず、
図２（ａ）に示すように、Ｂｏｘ酸化膜１１４（埋め込
み酸化膜）を介して、例えば厚さ１００ｎｍのＳＯＩ膜
１１６（シリコン膜）が積層された半導体基板１１２
（以下、ＳＯＩ基板１００という）を用意し、このＳＯ
Ｉ膜１１６上に、例えば１０ｎｍの熱酸化膜１１８を成
膜し、さらに熱酸化膜１１８上にＣＶＤ法により例えば
３０ｎｍの窒化膜１２０を成膜する。ＳＯＩ膜１１６に
おけるチャネル領域となる部分が露出するように、ホト
リソグラフィー処理・エッチング処理により、熱酸化膜
１１８及び窒化膜１２０を除去して、開口パターン１２
２を形成する。
図２（ａ）に示すように、Ｂｏｘ酸化膜１１４（埋め込
み酸化膜）を介して、例えば厚さ１００ｎｍのＳＯＩ膜
１１６（シリコン膜）が積層された半導体基板１１２
（以下、ＳＯＩ基板１００という）を用意し、このＳＯ
Ｉ膜１１６上に、例えば１０ｎｍの熱酸化膜１１８を成
膜し、さらに熱酸化膜１１８上にＣＶＤ法により例えば
３０ｎｍの窒化膜１２０を成膜する。ＳＯＩ膜１１６に
おけるチャネル領域となる部分が露出するように、ホト
リソグラフィー処理・エッチング処理により、熱酸化膜
１１８及び窒化膜１２０を除去して、開口パターン１２
２を形成する。
【０００５】次に、図２（ｂ）に示すように、熱酸化膜
１１８及び窒化膜１２０をマスクとしてＳＯＩ膜１１６
の露出部分を、熱酸化処理を施し、例えば１００ｎｍ相
当の熱酸化膜１２６を形成すると共に、ＳＯＩ膜１１６
のチャネル領域を薄膜化する。
１１８及び窒化膜１２０をマスクとしてＳＯＩ膜１１６
の露出部分を、熱酸化処理を施し、例えば１００ｎｍ相
当の熱酸化膜１２６を形成すると共に、ＳＯＩ膜１１６
のチャネル領域を薄膜化する。
【０００６】次に、図２（ｃ）に示すように、例えば熱
リン酸、１％フッ酸を用いたウエットエッチング処理を
それぞれ２０分、１８分間施し、熱酸化膜１１８、１２
６及び窒化膜１２０を除去する。これにより、ＳＯＩ膜
１１６は、チャネル領域とそれ以外の領域（拡散層：ソ
ース・ドレイン領域）とで、例えば５０ｎｍと９５ｎｍ
といった具合に膜厚の異なるものとなる。
リン酸、１％フッ酸を用いたウエットエッチング処理を
それぞれ２０分、１８分間施し、熱酸化膜１１８、１２
６及び窒化膜１２０を除去する。これにより、ＳＯＩ膜
１１６は、チャネル領域とそれ以外の領域（拡散層：ソ
ース・ドレイン領域）とで、例えば５０ｎｍと９５ｎｍ
といった具合に膜厚の異なるものとなる。
【０００７】次に、図２（ｄ）に示すように、熱酸化処
理を施し、例えば１０ｎｍのゲート酸化膜（ゲート絶縁
膜）１２８を形成する。ＳＯＩ膜１１６とゲート酸化膜
１２８との界面に、イオン注入法により、チャネルイオ
ン、例えばＢイオンを注入し、チャネル領域１３０を形
成する。そして、ゲート酸化膜１２８上に例えばＣＶＤ
法により、全面にポリシリコンを堆積し、ポリシリコン
膜を例えば２００ｎｍ成膜した後、ホトリソグラフィー
処理・エッチング処理を施し、ゲート電極１３４を形成
する。
理を施し、例えば１０ｎｍのゲート酸化膜（ゲート絶縁
膜）１２８を形成する。ＳＯＩ膜１１６とゲート酸化膜
１２８との界面に、イオン注入法により、チャネルイオ
ン、例えばＢイオンを注入し、チャネル領域１３０を形
成する。そして、ゲート酸化膜１２８上に例えばＣＶＤ
法により、全面にポリシリコンを堆積し、ポリシリコン
膜を例えば２００ｎｍ成膜した後、ホトリソグラフィー
処理・エッチング処理を施し、ゲート電極１３４を形成
する。
【０００８】その後、ゲート電極１３４周囲のＳＯＩ膜
１１６に、例えば、注入角度３０°、５０ＫｅＶ、５×
１０15ｉｏｎｓ／ｃｍ2の条件で砒素をイオン注入した
後、例えば１０００℃の活性化アニール処理を施して、
拡散層としてソース領域１３６およびドレイン領域１３
８を自己整合的に形成する。次いで、ゲート電極１３
４、ソース領域１３６、ドレイン領域１３８の表面に、
例えばＴｉなどをスパッタしてサリサイド化処理を施
し、ゲートシリサイド領域１３４ａ、ソースシリサイド
領域１３６ａ、ドレインシリサイド領域１３８ａを形成
する。
１１６に、例えば、注入角度３０°、５０ＫｅＶ、５×
１０15ｉｏｎｓ／ｃｍ2の条件で砒素をイオン注入した
後、例えば１０００℃の活性化アニール処理を施して、
拡散層としてソース領域１３６およびドレイン領域１３
８を自己整合的に形成する。次いで、ゲート電極１３
４、ソース領域１３６、ドレイン領域１３８の表面に、
例えばＴｉなどをスパッタしてサリサイド化処理を施
し、ゲートシリサイド領域１３４ａ、ソースシリサイド
領域１３６ａ、ドレインシリサイド領域１３８ａを形成
する。
【０００９】このようして、ＳＯＩ基板１００に半導体
素子としてＦＤ（完全空乏）型ＭＯＳＦＥＴ（Ｐｏｗｅ
ｒ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）が形成される。
素子としてＦＤ（完全空乏）型ＭＯＳＦＥＴ（Ｐｏｗｅ
ｒ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）が形成される。
【００１０】
【特許文献１】特開平２００１−２５７３５７
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
ような半導体装置の製造方法では、先にチャネル領域１
３０となる部分のＳＯＩ膜１１６を薄膜化させた後、マ
スクである熱酸化膜１１８及び窒化膜１２０を除去し
て、ゲート電極１３４を形成しているが、このとき、チ
ャネル領域１３０のＳＯＩ膜１１６と、ゲート電極１３
４との加工精度は、ホトリソグラフィー露光機の合わせ
精度によって決められる。
ような半導体装置の製造方法では、先にチャネル領域１
３０となる部分のＳＯＩ膜１１６を薄膜化させた後、マ
スクである熱酸化膜１１８及び窒化膜１２０を除去し
て、ゲート電極１３４を形成しているが、このとき、チ
ャネル領域１３０のＳＯＩ膜１１６と、ゲート電極１３
４との加工精度は、ホトリソグラフィー露光機の合わせ
精度によって決められる。
【００１２】従って、ゲート電極１３４の下方に位置す
るＳＯＩ膜１１６を確実に薄膜化するためには、ＳＯＩ
膜１１６の薄膜領域を、予め所望のチャネル領域１３０
に露光機の合わせ精度の２倍を加算した寸法に設定して
おく必要が生じる。例えば、ゲート幅０．５μｍのトラ
ンジスタを形成しようとするとき、使用する露光機の合
わせ精度が０．２μｍであれば、ＳＯＩ膜１１６の薄膜
領域は０．９μｍにしておかなければならないことにな
る。
るＳＯＩ膜１１６を確実に薄膜化するためには、ＳＯＩ
膜１１６の薄膜領域を、予め所望のチャネル領域１３０
に露光機の合わせ精度の２倍を加算した寸法に設定して
おく必要が生じる。例えば、ゲート幅０．５μｍのトラ
ンジスタを形成しようとするとき、使用する露光機の合
わせ精度が０．２μｍであれば、ＳＯＩ膜１１６の薄膜
領域は０．９μｍにしておかなければならないことにな
る。
【００１３】この結果、チャネル領域１３０以外のＳＯ
Ｉ膜１１６領域も過剰に薄膜化されてしまい、拡散層
（ソース・ドレイン領域）の抵抗上昇、電流パスの集中
による抵抗上昇、シリコンとシリサイドとの間の接触面
積不足による抵抗上昇、シリサイド化の際にシリコンの
欠乏による欠陥の発生、などの問題が生じる。また、マ
スクである熱酸化膜１１８及び窒化膜１２０を除去した
後、再び、ホトリソグラフィー処理・エッチング処理を
経て、ゲート電極１３４を形成しているため、ゲート電
極の位置ズレが生じる場合が多い。
Ｉ膜１１６領域も過剰に薄膜化されてしまい、拡散層
（ソース・ドレイン領域）の抵抗上昇、電流パスの集中
による抵抗上昇、シリコンとシリサイドとの間の接触面
積不足による抵抗上昇、シリサイド化の際にシリコンの
欠乏による欠陥の発生、などの問題が生じる。また、マ
スクである熱酸化膜１１８及び窒化膜１２０を除去した
後、再び、ホトリソグラフィー処理・エッチング処理を
経て、ゲート電極１３４を形成しているため、ゲート電
極の位置ズレが生じる場合が多い。
【００１４】一方、特開平２００１−２５７３５７に開
示されている半導体装置の製造方法では、ＳＯＩ膜上に
形成された絶縁膜に開口部を設け、この開口部から露出
するＳＯＩ膜面を酸化処理して自己整合的に薄膜化を施
し、さらにこの開口部内にポリシリコンを埋め込むよう
に成膜して自己整合的にゲート電極を形成しており、上
述のようなチャネル領域以外のＳＯＩ膜領域の過剰な薄
膜化やゲート電極の位置ズレに伴う諸問題が生じること
なくゲート電極を形成している。
示されている半導体装置の製造方法では、ＳＯＩ膜上に
形成された絶縁膜に開口部を設け、この開口部から露出
するＳＯＩ膜面を酸化処理して自己整合的に薄膜化を施
し、さらにこの開口部内にポリシリコンを埋め込むよう
に成膜して自己整合的にゲート電極を形成しており、上
述のようなチャネル領域以外のＳＯＩ膜領域の過剰な薄
膜化やゲート電極の位置ズレに伴う諸問題が生じること
なくゲート電極を形成している。
【００１５】しかしながら、この提案では、絶縁膜に設
けた開口部にポリシリコンを埋め込むようにして成膜し
てゲート電極を形成した後、絶縁膜を除去しているた
め、エッチング処理によるゲート酸化膜へのダメージが
生じ、電気的特性が劣化してしまうといった問題が生じ
る。
けた開口部にポリシリコンを埋め込むようにして成膜し
てゲート電極を形成した後、絶縁膜を除去しているた
め、エッチング処理によるゲート酸化膜へのダメージが
生じ、電気的特性が劣化してしまうといった問題が生じ
る。
【００１６】従って、本発明は、前記従来における諸問
題を解決し、以下の目的を達成することを課題とする。
即ち、本発明の目的は、少ない工程数で、シリコン膜領
域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題
が生じることなく、且つエッチング処理によるゲート絶
縁膜（ゲート酸化膜）へのダメージを防止して、ゲート
電極を形成することが可能な半導体装置の製造方法を提
供することである。
題を解決し、以下の目的を達成することを課題とする。
即ち、本発明の目的は、少ない工程数で、シリコン膜領
域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題
が生じることなく、且つエッチング処理によるゲート絶
縁膜（ゲート酸化膜）へのダメージを防止して、ゲート
電極を形成することが可能な半導体装置の製造方法を提
供することである。
【００１７】
【課題を解決するための手段】上記課題は、以下の手段
により解決される。即ち、本発明の半導体装置の製造方
法は、埋め込み酸化膜を介してシリコン膜が積層された
半導体基板を有する半導体装置の製造方法であって、前
記シリコン膜上に第１絶縁膜を成膜する工程と、前記第
１絶縁膜に開口を設け、前記シリコン膜の一部を露出す
る工程と、前記開口内壁に、エッチング選択比が前記第
１絶縁膜とは異なる第２絶縁膜を成膜する工程と、前記
開口から露出している前記シリコン膜表面に酸化処理を
施し、前記シリコン膜を薄膜化する工程と、前記開口を
埋め込むように導電膜を形成する工程と、前記第１絶縁
膜を、前記開口内壁に形成された第２絶縁膜を残して除
去して、ゲート電極を形成する工程と、を有することを
特徴とする半導体装置の製造方法である。
により解決される。即ち、本発明の半導体装置の製造方
法は、埋め込み酸化膜を介してシリコン膜が積層された
半導体基板を有する半導体装置の製造方法であって、前
記シリコン膜上に第１絶縁膜を成膜する工程と、前記第
１絶縁膜に開口を設け、前記シリコン膜の一部を露出す
る工程と、前記開口内壁に、エッチング選択比が前記第
１絶縁膜とは異なる第２絶縁膜を成膜する工程と、前記
開口から露出している前記シリコン膜表面に酸化処理を
施し、前記シリコン膜を薄膜化する工程と、前記開口を
埋め込むように導電膜を形成する工程と、前記第１絶縁
膜を、前記開口内壁に形成された第２絶縁膜を残して除
去して、ゲート電極を形成する工程と、を有することを
特徴とする半導体装置の製造方法である。
【００１８】また、本発明の半導体装置の製造方法は、
埋め込み酸化膜を介してシリコン膜が積層された半導体
基板を有する半導体装置の製造方法であって、前記シリ
コン膜上に第１絶縁膜を成膜する工程と、前記第１絶縁
膜に開口を設け、前記シリコン膜の一部を露出する工程
と、前記開口内壁に、エッチング選択比が前記第１絶縁
膜とは異なる第２絶縁膜を成膜する工程と、前記第２絶
縁膜が内壁に形成された前記開口から露出している前記
シリコン膜表面に酸化処理を施し、前記シリコン膜を薄
膜化する工程と、前記酸化処理により前記開口内に形成
されたシリコン酸化膜を除去する工程と、前記開口内に
形成されたシリコン酸化膜を除去した後、前記開口より
露出したシリコン膜上に第３絶縁膜を形成する工程と、
前記開口内の前記第３絶縁膜上に、前記開口を埋め込む
ように導電膜を形成する工程と、前記開口内壁に形成さ
れた前記第２絶縁膜と前記開口内に形成された前記第３
絶縁膜と前記導電膜とを残して前記第１絶縁膜を除去し
て、前記第３絶縁膜上に前記導電膜と前記導電膜の側壁
に形成された前記第２絶縁膜とを有するゲート電極を形
成する工程と、前記ゲート電極をマスクとして、前記シ
リコン膜に不純物注入を行ない、前記シリコン膜に拡散
層を形成することで、前記シリコン膜表面にＭＯＳＦＥ
Ｔを形成する工程と、を有することを特徴とする半導体
装置の製造方法である。
埋め込み酸化膜を介してシリコン膜が積層された半導体
基板を有する半導体装置の製造方法であって、前記シリ
コン膜上に第１絶縁膜を成膜する工程と、前記第１絶縁
膜に開口を設け、前記シリコン膜の一部を露出する工程
と、前記開口内壁に、エッチング選択比が前記第１絶縁
膜とは異なる第２絶縁膜を成膜する工程と、前記第２絶
縁膜が内壁に形成された前記開口から露出している前記
シリコン膜表面に酸化処理を施し、前記シリコン膜を薄
膜化する工程と、前記酸化処理により前記開口内に形成
されたシリコン酸化膜を除去する工程と、前記開口内に
形成されたシリコン酸化膜を除去した後、前記開口より
露出したシリコン膜上に第３絶縁膜を形成する工程と、
前記開口内の前記第３絶縁膜上に、前記開口を埋め込む
ように導電膜を形成する工程と、前記開口内壁に形成さ
れた前記第２絶縁膜と前記開口内に形成された前記第３
絶縁膜と前記導電膜とを残して前記第１絶縁膜を除去し
て、前記第３絶縁膜上に前記導電膜と前記導電膜の側壁
に形成された前記第２絶縁膜とを有するゲート電極を形
成する工程と、前記ゲート電極をマスクとして、前記シ
リコン膜に不純物注入を行ない、前記シリコン膜に拡散
層を形成することで、前記シリコン膜表面にＭＯＳＦＥ
Ｔを形成する工程と、を有することを特徴とする半導体
装置の製造方法である。
【００１９】本発明の半導体装置の製造方法では、埋め
込み酸化膜を介してシリコン膜が積層された半導体基板
に半導体素子を形成する方法であり、このシリコン膜上
に形成された第１絶縁膜の開口内壁にエッチング選択比
が第１絶縁膜とは異なる第２絶縁膜を成膜した後、開口
から露出しているシリコン膜表面に酸化処理を施して、
この領域のみのシリコン膜を薄膜化する。そして、この
開口内にゲート電極となる導電膜を埋め込むように成膜
することで、シリコン膜におけるチャネル領域以外の領
域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題
が生じることなくゲート電極が形成される。
込み酸化膜を介してシリコン膜が積層された半導体基板
に半導体素子を形成する方法であり、このシリコン膜上
に形成された第１絶縁膜の開口内壁にエッチング選択比
が第１絶縁膜とは異なる第２絶縁膜を成膜した後、開口
から露出しているシリコン膜表面に酸化処理を施して、
この領域のみのシリコン膜を薄膜化する。そして、この
開口内にゲート電極となる導電膜を埋め込むように成膜
することで、シリコン膜におけるチャネル領域以外の領
域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題
が生じることなくゲート電極が形成される。
【００２０】さらに、第１絶縁膜の開口内に導電膜を埋
め込むように成膜した後、エッチング選択比の違いによ
って、第２絶縁膜を残存させつつ第１絶縁膜を除去す
る。これにより、側壁に第２絶縁膜が設けられた導電
膜、所謂、サイドウォールが設けられたゲート電極が形
成される。このため、一工程で、ゲート電極を形成する
と共に、その側壁のサイドウォールをも形成するがで
き、工程数が削減されることとなり低コスト化が可能と
なる。また、導電膜及び第３絶縁膜は第２絶縁膜に保護
されつつ、第１絶縁膜を除去するため、エッチング処理
の際にゲート酸化膜（第３絶縁膜）がダメージを受け
ず、電気特性の劣化を防止しつつ、ゲート電極が形成さ
れる。
め込むように成膜した後、エッチング選択比の違いによ
って、第２絶縁膜を残存させつつ第１絶縁膜を除去す
る。これにより、側壁に第２絶縁膜が設けられた導電
膜、所謂、サイドウォールが設けられたゲート電極が形
成される。このため、一工程で、ゲート電極を形成する
と共に、その側壁のサイドウォールをも形成するがで
き、工程数が削減されることとなり低コスト化が可能と
なる。また、導電膜及び第３絶縁膜は第２絶縁膜に保護
されつつ、第１絶縁膜を除去するため、エッチング処理
の際にゲート酸化膜（第３絶縁膜）がダメージを受け
ず、電気特性の劣化を防止しつつ、ゲート電極が形成さ
れる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。なお、実質的に同様の機能を有す
るものには、全図面通して同じ符号を付して説明し、場
合によってはその説明を省略することがある。
を参照して説明する。なお、実質的に同様の機能を有す
るものには、全図面通して同じ符号を付して説明し、場
合によってはその説明を省略することがある。
【００２２】図１は、本発明の実施の形態に係る半導体
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【００２３】本実施形態では、まず、図１（ａ）に示す
ように、Ｂｏｘ酸化膜１４（埋め込み酸化膜）を介し
て、例えば厚さ２５０ｎｍのＳＯＩ膜１６（シリコン
膜）が積層された半導体基板１２（以下、ＳＯＩ基板１
０という）を用意し、このＳＯＩ膜１６上に、例えば３
００ｎｍの熱酸化膜１８（第１絶縁膜）を成膜し、さら
にＣＶＤ法により、熱酸化膜１８上に熱酸化膜１８より
も薄い厚さ、例えば１０ｎｍの窒化膜２０を成膜する。
ＳＯＩ膜１６におけるチャネル領域となる部分が露出す
るように、ホトリソグラフィー処理・エッチング処理に
より、熱酸化膜１８及び窒化膜２０を除去して、開口パ
ターン２２を形成する。
ように、Ｂｏｘ酸化膜１４（埋め込み酸化膜）を介し
て、例えば厚さ２５０ｎｍのＳＯＩ膜１６（シリコン
膜）が積層された半導体基板１２（以下、ＳＯＩ基板１
０という）を用意し、このＳＯＩ膜１６上に、例えば３
００ｎｍの熱酸化膜１８（第１絶縁膜）を成膜し、さら
にＣＶＤ法により、熱酸化膜１８上に熱酸化膜１８より
も薄い厚さ、例えば１０ｎｍの窒化膜２０を成膜する。
ＳＯＩ膜１６におけるチャネル領域となる部分が露出す
るように、ホトリソグラフィー処理・エッチング処理に
より、熱酸化膜１８及び窒化膜２０を除去して、開口パ
ターン２２を形成する。
【００２４】そして、再度、窒化膜を全面に形成し、全
面に形成した窒化膜を異方性エッチングによりエッチン
グを行い、開口パターン２２内壁に、窒化膜からなるサ
イドウォール２４（第２絶縁膜）を形成する。
面に形成した窒化膜を異方性エッチングによりエッチン
グを行い、開口パターン２２内壁に、窒化膜からなるサ
イドウォール２４（第２絶縁膜）を形成する。
【００２５】次に、図１（ｂ）に示すように、熱酸化膜
１８及び窒化膜２０をマスクとしてＳＯＩ膜１６の露出
部分を、熱酸化処理を施し、例えば１００ｎｍ相当の熱
酸化膜（シリコン酸化膜）２６を形成すると共に、ＳＯ
Ｉ膜１６のチャネル領域を薄膜化する。これにより、Ｓ
ＯＩ膜１６は、チャネル領域（ゲート電極が形成される
領域）とそれ以外の領域（拡散層：ソース・ドレイン領
域）とで、例えば５０ｎｍと１００ｎｍといった具合に
膜厚の異なるもの、即ち、チャネル領域の膜厚がそれ以
外の領域の膜厚よりも薄くなる。このＳＯＩ膜１６のチ
ャネル領域を薄膜化することで、短チャネル効果が抑制
される。
１８及び窒化膜２０をマスクとしてＳＯＩ膜１６の露出
部分を、熱酸化処理を施し、例えば１００ｎｍ相当の熱
酸化膜（シリコン酸化膜）２６を形成すると共に、ＳＯ
Ｉ膜１６のチャネル領域を薄膜化する。これにより、Ｓ
ＯＩ膜１６は、チャネル領域（ゲート電極が形成される
領域）とそれ以外の領域（拡散層：ソース・ドレイン領
域）とで、例えば５０ｎｍと１００ｎｍといった具合に
膜厚の異なるもの、即ち、チャネル領域の膜厚がそれ以
外の領域の膜厚よりも薄くなる。このＳＯＩ膜１６のチ
ャネル領域を薄膜化することで、短チャネル効果が抑制
される。
【００２６】次に、図１（ｃ）に示すように、例えば１
％フッ酸を用いたウエットエッチング処理を１８分間施
し、熱酸化膜２６を除去して、再び、ＳＯＩ膜１６を露
出させ、このＳＯＩ膜１６の露出箇所に、熱酸化処理を
施し、例えば１０ｎｍのゲート酸化膜（ゲート絶縁膜：
第３絶縁膜）２８を形成する。ＳＯＩ膜１６とゲート酸
化膜２８との界面に、イオン注入法により、チャネルイ
オン、例えばＢイオンを注入し、チャネル領域３０を形
成する。そして、例えばＣＶＤ法により、開口パターン
２２に埋め込むように、全面にポリシリコンを堆積し、
ポリシリコン膜３２を例えば４００ｎｍ成膜する。
％フッ酸を用いたウエットエッチング処理を１８分間施
し、熱酸化膜２６を除去して、再び、ＳＯＩ膜１６を露
出させ、このＳＯＩ膜１６の露出箇所に、熱酸化処理を
施し、例えば１０ｎｍのゲート酸化膜（ゲート絶縁膜：
第３絶縁膜）２８を形成する。ＳＯＩ膜１６とゲート酸
化膜２８との界面に、イオン注入法により、チャネルイ
オン、例えばＢイオンを注入し、チャネル領域３０を形
成する。そして、例えばＣＶＤ法により、開口パターン
２２に埋め込むように、全面にポリシリコンを堆積し、
ポリシリコン膜３２を例えば４００ｎｍ成膜する。
【００２７】次に、図１（ｄ）に示すように、例えば、
エッチバック法やＣＭＰ（化学的機械的研磨）法などに
より、平滑化すると共に、窒化膜２０上の不要なポリシ
リコン膜３２を除去して、開口パターン２２内にポリシ
リコンからなるゲート電極３４が自己整合的に形成され
ることとなる。ここで、窒化膜２０は、例えば厚さが１
０ｎｍと薄膜なので、当該窒化膜２０上の不要なポリシ
リコン膜３２と共に除去される。
エッチバック法やＣＭＰ（化学的機械的研磨）法などに
より、平滑化すると共に、窒化膜２０上の不要なポリシ
リコン膜３２を除去して、開口パターン２２内にポリシ
リコンからなるゲート電極３４が自己整合的に形成され
ることとなる。ここで、窒化膜２０は、例えば厚さが１
０ｎｍと薄膜なので、当該窒化膜２０上の不要なポリシ
リコン膜３２と共に除去される。
【００２８】次に、図１（ｅ）に示すように、例えば５
％フッ酸を用いたウエットエッチング処理を約１０分間
施し、熱酸化膜１８を除去する。このとき、熱酸化膜１
８（ＳｉＯ2）と窒化膜（ＳｉＮ）からなるサイドウォ
ール２４は、互いに異なるエッチング選択比を有するた
め、具体的にＳｉＯ2の方がＳｉＮよりも速いエッチン
グ選択比を有するため、窒化膜（ＳｉＮ）からなるサイ
ドウォール２４を残存させつつ、熱酸化膜１８が除去さ
れることとなり、側壁にサイドウォール２４が設けられ
たゲート電極３４が形成される。
％フッ酸を用いたウエットエッチング処理を約１０分間
施し、熱酸化膜１８を除去する。このとき、熱酸化膜１
８（ＳｉＯ2）と窒化膜（ＳｉＮ）からなるサイドウォ
ール２４は、互いに異なるエッチング選択比を有するた
め、具体的にＳｉＯ2の方がＳｉＮよりも速いエッチン
グ選択比を有するため、窒化膜（ＳｉＮ）からなるサイ
ドウォール２４を残存させつつ、熱酸化膜１８が除去さ
れることとなり、側壁にサイドウォール２４が設けられ
たゲート電極３４が形成される。
【００２９】その後、図１（ｆ）に示すように、ゲート
電極３４周囲のＳＯＩ膜１６に、ゲート電極３４をマス
クとして、例えば、注入角度３０°、５０ＫｅＶ、５×
１０ 15ｉｏｎｓ／ｃｍ2の条件で砒素をイオン注入（不
純物注入）した後、例えば１０００℃の活性化アニール
処理を施して、拡散層としてソース領域３６およびドレ
イン領域３８を自己整合的に形成する。次いで、ゲート
電極３４、ソース領域３６、ドレイン領域３８の表面
に、例えばＴｉなどをスパッタしてサリサイド化処理を
施し、ゲートシリサイド領域３４ａ、ソースシリサイド
領域３６ａ、ドレインシリサイド領域３８ａをそれぞれ
形成する。
電極３４周囲のＳＯＩ膜１６に、ゲート電極３４をマス
クとして、例えば、注入角度３０°、５０ＫｅＶ、５×
１０ 15ｉｏｎｓ／ｃｍ2の条件で砒素をイオン注入（不
純物注入）した後、例えば１０００℃の活性化アニール
処理を施して、拡散層としてソース領域３６およびドレ
イン領域３８を自己整合的に形成する。次いで、ゲート
電極３４、ソース領域３６、ドレイン領域３８の表面
に、例えばＴｉなどをスパッタしてサリサイド化処理を
施し、ゲートシリサイド領域３４ａ、ソースシリサイド
領域３６ａ、ドレインシリサイド領域３８ａをそれぞれ
形成する。
【００３０】このようして、ＳＯＩ基板１０に半導体素
子としてＦＤ型ＭＯＳＦＥＴが形成される。
子としてＦＤ型ＭＯＳＦＥＴが形成される。
【００３１】このように、本実施形態では、熱酸化膜１
８の開口パターン２２により露出されたＳＯＩ膜１６に
熱酸化処理を施して自己整合的に薄膜化させると共に、
この開口パターン２２内にポリシリコンを埋め込むよう
に堆積させて自己整合的にゲート電極３４形成している
ため、ホトリソグラフ露光機の合わせ精度による制約を
考慮しなくてもよく、ＳＯＩ膜１６におけるチャネル領
域３０以外の領域の過剰な薄膜化やゲート電極３４の位
置ズレが生じることがない。
８の開口パターン２２により露出されたＳＯＩ膜１６に
熱酸化処理を施して自己整合的に薄膜化させると共に、
この開口パターン２２内にポリシリコンを埋め込むよう
に堆積させて自己整合的にゲート電極３４形成している
ため、ホトリソグラフ露光機の合わせ精度による制約を
考慮しなくてもよく、ＳＯＩ膜１６におけるチャネル領
域３０以外の領域の過剰な薄膜化やゲート電極３４の位
置ズレが生じることがない。
【００３２】本実施形態では、熱酸化膜１８の開口パタ
ーン２２内壁にサイドウォール２４を形成して、開口パ
ターン２２内にゲート電極３４を形成した後、エッチン
グ選択比の違いによって、サイドウォール２４を残存さ
せつつ熱酸化膜１８を除去し、一工程でゲート電極３４
とその側壁のサイドウォール２４を形成している。この
ため、従来、別途、必要であったサイドウォール２４形
成工程を削減することができ、低コスト化が実現され
る。
ーン２２内壁にサイドウォール２４を形成して、開口パ
ターン２２内にゲート電極３４を形成した後、エッチン
グ選択比の違いによって、サイドウォール２４を残存さ
せつつ熱酸化膜１８を除去し、一工程でゲート電極３４
とその側壁のサイドウォール２４を形成している。この
ため、従来、別途、必要であったサイドウォール２４形
成工程を削減することができ、低コスト化が実現され
る。
【００３３】また、熱酸化膜１８を除去する際、サイド
ウォール２４がゲート電極３４及びゲート酸化膜２８を
保護する役割も担っており、ゲート酸化膜２８は、エッ
チング処理によるダメージを受けず、電気特性の劣化が
防止される。
ウォール２４がゲート電極３４及びゲート酸化膜２８を
保護する役割も担っており、ゲート酸化膜２８は、エッ
チング処理によるダメージを受けず、電気特性の劣化が
防止される。
【００３４】本実施形態では、熱酸化膜１８の開口パタ
ーン２２内壁に形成するサイドウォール２４として、耐
酸化性が高い窒化膜を用いているため、ＳＯＩ膜１６の
薄膜化やゲート酸化膜２８形成における熱酸化処理を施
す際に、ＳＯＩ膜１６露出箇所の横方向の酸化を抑制さ
せ、下方へ酸化が促進されることとなり、より効果的に
チャネル領域以外のＳＯＩ膜領域の過剰な薄膜化が防止
される。また、これにより、酸化よる寸法変換差が小さ
くなるため、ほぼ開口パターン２２とほぼ同等の寸法で
酸化膜を形成することが可能であり、ゲート電極３４が
微細パターンでも寸法精度良く形成され、素子全体の微
細化も可能となる。
ーン２２内壁に形成するサイドウォール２４として、耐
酸化性が高い窒化膜を用いているため、ＳＯＩ膜１６の
薄膜化やゲート酸化膜２８形成における熱酸化処理を施
す際に、ＳＯＩ膜１６露出箇所の横方向の酸化を抑制さ
せ、下方へ酸化が促進されることとなり、より効果的に
チャネル領域以外のＳＯＩ膜領域の過剰な薄膜化が防止
される。また、これにより、酸化よる寸法変換差が小さ
くなるため、ほぼ開口パターン２２とほぼ同等の寸法で
酸化膜を形成することが可能であり、ゲート電極３４が
微細パターンでも寸法精度良く形成され、素子全体の微
細化も可能となる。
【００３５】本実施例では、各酸化処理のマスクとして
熱酸化膜１８上にさらに耐酸化性が強い窒化膜２０を形
成しているため、開口パターン２２によるＳＯＩ膜１６
の露出箇所以外の領域の酸化を、より確実に防止してい
る。
熱酸化膜１８上にさらに耐酸化性が強い窒化膜２０を形
成しているため、開口パターン２２によるＳＯＩ膜１６
の露出箇所以外の領域の酸化を、より確実に防止してい
る。
【００３６】なお、上記何れの実施の形態に係る本発明
の半導体装置の製造方法においても、限定的に解釈され
るものではなく、本発明の要件を満足する範囲内で実現
可能であることは、言うまでもない。
の半導体装置の製造方法においても、限定的に解釈され
るものではなく、本発明の要件を満足する範囲内で実現
可能であることは、言うまでもない。
【００３７】
【発明の効果】以上述べてきたように、本発明よれば、
少ない工程数で、シリコン膜領域の過剰な薄膜化やゲー
ト電極の位置ズレに伴う諸問題が生じることなく、且つ
エッチング処理によるゲート酸化膜へのダメージを防止
して、ゲート電極を形成することが可能な半導体装置の
製造方法を提供することができる。
少ない工程数で、シリコン膜領域の過剰な薄膜化やゲー
ト電極の位置ズレに伴う諸問題が生じることなく、且つ
エッチング処理によるゲート酸化膜へのダメージを防止
して、ゲート電極を形成することが可能な半導体装置の
製造方法を提供することができる。
【図１】 本発明の実施の形態に係る半導体装置の製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【図２】 従来の半導体装置の製造方法を説明するため
の工程図である。
の工程図である。
１０ ＳＯＩ基板
１２ 半導体基板
１４ ＢＯＸ酸化膜（埋め込み酸化膜）
１６ ＳＯＩ膜（シリコン膜）
１８ 熱酸化膜（第１絶縁膜）
２０ 窒化膜
２２ 開口パターン
２４ サイドウォール（第２絶縁膜）
２６ 熱酸化膜
２８ ゲート酸化膜（第３絶縁膜）
３０ チャネル領域
３２ ポリシリコン膜
３４ ゲート電極
３４ａ ゲートシリサイド領域
３６ ソース領域
３６ａ ソースシリサイド領域
３８ ドレイン領域
３８ａ ドレインシリサイド領域
Claims (15)
- 【請求項１】 埋め込み酸化膜を介してシリコン膜が積
層された半導体基板を有する半導体装置の製造方法であ
って、 前記シリコン膜上に第１絶縁膜を成膜する工程と、 前記第１絶縁膜に開口を設け、前記シリコン膜の一部を
露出する工程と、 前記開口内壁に、エッチング選択比が前記第１絶縁膜と
は異なる第２絶縁膜を成膜する工程と、 前記第２絶縁膜が内壁に形成された前記開口から露出し
ている前記シリコン膜表面に酸化処理を施し、前記シリ
コン膜を薄膜化する工程と、 前記開口を埋め込むように導電膜を形成する工程と、 前記第１絶縁膜を除去し、前記導電膜と前記導電膜の側
壁に形成された前記第２絶縁膜とを有するゲート電極を
形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第１絶縁膜が、前記第２絶縁膜よりもエッチング速
度が速いエッチング選択比を有することを特徴とする半
導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記第１絶縁膜が、シリコン酸化膜であることを特徴と
する半導体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
において、 前記第２絶縁膜が、シリコン窒化膜であることを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
において、 前記シリコン膜を薄膜化する工程は、前記開口から露出
している前記シリコン膜表面に施された前記酸化処理に
より形成されたシリコン酸化膜を除去することにより行
なわれることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１に記載の半導体装置の製造方法
において、 更に、前記ゲート電極をマスクとして、前記シリコン膜
に不純物注入を行ない、前記シリコン膜に拡散層を形成
することで、前記シリコン膜表面にＭＯＳＦＥＴを形成
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
において、 前記ＭＯＳＦＥＴは、完全空乏型であることを特徴とす
る半導体装置の製造方法。 - 【請求項８】 請求項６に記載の半導体装置の製造方法
において、 前記シリコン膜を薄膜化する工程により、前記ゲート電
極が形成される領域の前記シリコン膜の膜厚が、前記拡
散層が形成される領域の前記シリコン膜の膜厚よりも薄
くなることを特徴とする半導体装置の製造方法。 - 【請求項９】 埋め込み酸化膜を介してシリコン膜が積
層された半導体基板を有する半導体装置の製造方法であ
って、 前記シリコン膜上に第１絶縁膜を成膜する工程と、 前記第１絶縁膜に開口を設け、前記シリコン膜の一部を
露出する工程と、 前記開口内壁に、エッチング選択比が前記第１絶縁膜と
は異なる第２絶縁膜を成膜する工程と、 前記第２絶縁膜が内壁に形成された前記開口から露出し
ている前記シリコン膜表面に酸化処理を施し、前記シリ
コン膜を薄膜化する工程と、 前記酸化処理により前記開口内に形成されたシリコン酸
化膜を除去する工程と、 前記開口内に形成されたシリコン酸化膜を除去した後、
前記開口より露出したシリコン膜上に第３絶縁膜を形成
する工程と、 前記開口内の前記第３絶縁膜上に、前記開口を埋め込む
ように導電膜を形成する工程と、 前記開口内壁に形成された前記第２絶縁膜と前記開口内
に形成された前記第３絶縁膜と前記導電膜とを残して前
記第１絶縁膜を除去して、前記第３絶縁膜上に前記導電
膜と前記導電膜の側壁に形成された前記第２絶縁膜とを
有するゲート電極を形成する工程と、 前記ゲート電極をマスクとして、前記シリコン膜に不純
物注入を行ない、前記シリコン膜に拡散層を形成するこ
とで、前記シリコン膜表面にＭＯＳＦＥＴを形成する工
程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９に記載の半導体装置の製造方
法において、 前記第１絶縁膜が、前記第２絶縁膜よりもエッチング速
度が速いエッチング選択比を有することを特徴とする半
導体装置の製造方法。 - 【請求項１１】 請求項９に記載の半導体装置の製造方
法において、 前記第１絶縁膜が、シリコン酸化膜であることを特徴と
する半導体装置の製造方法。 - 【請求項１２】 請求項９に記載の半導体装置の製造方
法において、 前記第２絶縁膜が、シリコン窒化膜であることを特徴と
する半導体装置の製造方法。 - 【請求項１３】 請求項９に記載の半導体装置の製造方
法において、 前記ＭＯＳＦＥＴは、完全空乏型であることを特徴とす
る半導体装置の製造方法。 - 【請求項１４】 請求項９に記載の半導体装置の製造方
法において、 前記第３絶縁膜を形成する工程は、熱酸化法により行な
われることを特徴とする半導体装置の製造方法。 - 【請求項１５】 請求項９に記載の半導体装置の製造方
法において、 前記シリコン膜を薄膜化する工程により、前記ゲート電
極が形成される領域の前記シリコン膜の膜厚が、前記拡
散層が形成される領域の前記シリコン膜の膜厚よりも薄
くなることを特徴とする半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP2002373426A JP3523244B1 (ja) | 2002-12-25 | 2002-12-25 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002373426A JP3523244B1 (ja) | 2002-12-25 | 2002-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3523244B1 true JP3523244B1 (ja) | 2004-04-26 |
| JP2004207414A JP2004207414A (ja) | 2004-07-22 |
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Family Applications (1)
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|---|---|---|---|
| JP2002373426A Expired - Fee Related JP3523244B1 (ja) | 2002-12-25 | 2002-12-25 | 半導体装置の製造方法 |
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| JP (1) | JP3523244B1 (ja) |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6258679B1 (en) * | 1999-12-20 | 2001-07-10 | International Business Machines Corporation | Sacrificial silicon sidewall for damascene gate formation |
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-
2002
- 2002-12-25 JP JP2002373426A patent/JP3523244B1/ja not_active Expired - Fee Related
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2003
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| Publication number | Publication date |
|---|---|
| US6833295B2 (en) | 2004-12-21 |
| US20040126989A1 (en) | 2004-07-01 |
| JP2004207414A (ja) | 2004-07-22 |
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