JP2005276989A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 電界効果トランジスタを有する半導体装置の製造方法であって、
非晶質シリコン膜を形成し、その上に絶縁膜(例えば酸化シリコン膜)を形成してから、熱処理して非晶質シリコン膜を結晶化させる。また、多結晶シリコン膜(1層目)を形成し、その上に低温で非晶質シリコン膜(2層目)を形成し、その上に絶縁膜(例えば酸化シリコン膜)を形成してから、熱処理して非晶質シリコン膜を結晶化させる。
【選択図】 図13
Description
本実施形態1では、相補型MISFET(p型MISFET及びn型MISFET)を有する半導体装置に本発明を適用した例について説明する。
図2乃至図12は、本実施形態1の半導体装置の製造工程を示す模式的断面図であり、
図13において、(a)は図9の一部を拡大した模式的断面図,(b)は図10の一部を拡大した模式的断面図である。
図15および図16は、本発明の実施形態2である半導体装置の製造工程を示す模式的断面図である。
図17乃至図19は、本発明の実施形態3である半導体装置の製造工程を示す模式的断面図である。図19において、(a)は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図,(b)は(a)の絶縁膜に異方性エッチングを施してゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図である。
図20乃至図23は、本発明の実施形態4である半導体装置の製造工程を示す模式的断面図である。図23において、(a)は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図,(b)は(a)の絶縁膜に異方性エッチングを施してゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図である。
Claims (6)
- 電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在して非晶質シリコン膜を形成する(a)工程と、
前記非晶質シリコン膜上に第1の絶縁膜を形成する(b)工程と、
前記非晶質シリコン膜を結晶化させる熱処理を施して結晶化シリコン膜を形成する(c)工程と、
前記結晶化シリコン膜をパターンニングしてゲート電極を形成する(d)工程と、
前記半導体基板の主面に不純物をイオン注入して前記ゲート電極に整合した第1の半導体領域を形成する(e)工程と、
前記半導体板の主面上に前記ゲート電極を覆うようにして第2の絶縁膜を形成する(f)工程と、
前記第2の絶縁膜に異方性エッチングを施して前記ゲート電極の側壁にサイドウォールスペーサを形成する(g)工程と、
前記半導体基板の主面に不純物をイオン注入して前記サイドウォールスペーサに整合した第2の半導体領域を形成する(h)工程とを有することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(a)工程の前に多結晶シリコン膜を形成することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1の絶縁膜は、CVD法により前記非晶質シリコン膜の結晶化温度よりも低い成膜温度で形成されることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(c)工程は、前記(b)工程の後であって前記(d)工程の前に実施することを特徴とする半導体装置の製造方法。 - 電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在して多結晶からなるシリコン膜を形成する工程と、
前記シリコン膜の表面を化学機械研磨法で平坦化する工程と、
前記シリコン膜をパターンニングしてゲート電極を形成する工程と、
前記半導体基板の主面に不純物をイオン注入して前記ゲート電極に整合した第1の半導体領域を形成する工程と、
前記半導体板の主面上に前記ゲート電極を覆うようにして絶縁膜を形成する工程と、
前記絶縁膜に異方性エッチングを施して前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記半導体基板の主面に不純物をイオン注入して前記サイドウォールスペーサに整合した第2の半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在して多結晶からなるシリコン膜を形成する工程と、
前記のシリコン膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の表面を化学機械研磨法で平坦化する工程と、
前記第1の絶縁膜、及び前記シリコン膜を順次パターンニングしてゲート電極を形成する工程と、
前記半導体基板の主面に不純物をイオン注入して前記ゲート電極に整合した第1の半導体領域を形成する工程と、
前記半導体板の主面上に前記ゲート電極を覆うようにして第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に異方性エッチングを施して前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記半導体基板の主面に不純物をイオン注入して前記サイドウォールスペーサに整合した第2の半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
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JP2004086428A JP2005276989A (ja) | 2004-03-24 | 2004-03-24 | 半導体装置の製造方法 |
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---|---|---|---|---|
JPH0714987A (ja) * | 1993-06-15 | 1995-01-17 | Kawasaki Steel Corp | 半導体装置の製造方法 |
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2004
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