KR20040022565A - 반도체 장치의 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치의 트랜지스터 및 그 제조 방법을 제공한다. 이 트랜지스터는 반도체기판의 소정영역에 배치되는 얕은 트렌치, 얕은 트렌치 상에 배치된 게이트 패턴 및 얕은 트렌치 주변의 반도체기판에 형성된 불순물 영역을 포함한다. 이때, 얕은 트렌치의 바닥면은 불순물 영역의 상부면보다 낮다. 얕은 트렌치를 형성하는 단계는 반도체기판 상에 주형막을 형성한 후, 이를 패터닝하여 소정영역에서 반도체 기판을 노출시키는 개구부를 갖는 주형막 패턴을 형성한 후, 노출된 반도체기판의 상부면을 리세스시키는 단계를 포함한다. 이때, 개구부는 게이트 패턴이 형성될 영역에서 반도체기판을 노출시킨다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 반도체 장치의 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 모오스(MOS, metal-oxide-silicon) 트랜지스터들이 형성되는 단위 셀(unit cell)의 면적을 줄이는 것이 요구된다. 상기 단위 셀의 면적을 감소시키기 위해서는 상기 모오스 트랜지스터들을 미세하게 형성하는 것이 요구된다. 이러한 모오스 트랜지스터의 미세화는 통상적으로 모오스 트랜지스터를 구성하는 게이트 전극을 가늘게 형성하는 방법을 통해 달성된다. 한편, 알려진 것처럼, 상기 게이트 전극을 가늘게 형성할 경우, 반도체 장치의 특성에 악영향을 미치는 쇼트 채널 효과(short channel effect)가 발생하기 쉽다. 이러한 쇼트 채널 효과를 최소화하기 위한 방법으로, 트랜지스터의 접합영역(junction region)을 LDD(lightly doped drain) 구조로 형성하는 기술이 통상적으로 사용된다.
도 1 내지 도 3은 종래 기술에 따른 반도체 장치의 트랜지스터 제조 방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막은 통상적인 트렌치(trench) 소자분리 기술을 사용하여 형성한다. 상기 소자분리막이 형성된 반도체기판에 대해 열산화(thermal oxidation) 공정을 실시하여, 상기 활성영역 상에 게이트 산화막(20)을 형성한다. 상기 게이트 산화막(20)이 형성된 상기 반도체기판의 전면에 게이트 도전막(30)을 형성한다. 상기 게이트 도전막(30)은 다결정 실리콘(polysilicon)으로 형성하며, 상기 다결정 실리콘 상에는 실리사이드(silicide) 물질들이 더 형성될 수도 있다.
도 2를 참조하면, 상기 게이트 도전막(30) 상에 마스크 패턴(50)을 형성한 후, 이를 식각 마스크로 사용하여 상기 게이트 도전막(30)을 이방성 식각한다. 이에 따라, 상기 마스크 패턴(50) 아래에는 게이트 도전막 패턴(35)이 형성된다.
한편, 상기 게이트 도전막 패턴(35)은 트랜지스터의 게이트 전극(gateelectrode)으로 사용된다. 이에 따라, 이웃하는 트랜지스터의 게이트 전극과 전기적 브릿지(bridge) 등의 문제를 예방하기 위해, 상기 게이트 도전막(30)을 이방성 식각하는 단계는 과도 식각(over etch)의 방법으로 실시한다. 비록 상기 게이트 도전막(30)을 식각하는 단계가 상기 게이트 산화막(20)에 대해 식각 선택성을 갖는 식각 레서피를 사용할 지라도, 상기 게이트 산화막(20)은 얇은 두께로 형성되기 때문에, 상술한 과도식각에 의해 상기 반도체기판(10)이 리세스(recess)되는 문제가 발생할 수 있다. 특히 상기 게이트 도전막(30)을 다결정 실리콘으로 형성하는 경우, 단결정 실리콘으로 이루어지는 상기 반도체기판(10)은 상기 식각 공정에서 식각 선택성을 갖기 어렵다. 이에 따라, 상기 과도식각에 따른 리세스 현상은 더욱 심화된다.
상기 게이트 산화막(20)은 상기 과도식각에 의해 게이트 산화막 패턴(25)을 형성하며, 상기 게이트 산화막 패턴(25)은 상기 게이트 도전막 패턴(35)과 함께 게이트 패턴(40)을 구성한다. 상기 마스크 패턴(50) 또는 상기 게이트 패턴(40)을 이온 주입 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 리세스된 반도체기판(10)에 저농도 불순물 영역(60)을 형성한다.
도 3을 참조하면, 상기 마스크 패턴(50)을 제거한 후, 상기 게이트 패턴(40)의 측벽에 게이트 스페이서(70)를 형성한다. 상기 게이트 스페이서(70) 및 상기 게이트 패턴(40)을 이온 주입 마스크로 사용하는 고농도 이온 주입 공정을 실시하여, 상기 게이트 패턴(40) 옆쪽의 활성영역에 고농도 불순물 영역(80)을 형성한다.
상기 고농도 불순물 영역(80)은 상기 게이트 스페이서(70)를 이온 주입 마스크로 사용함으로써, 상기 게이트 스페이서(70)의 두께만큼 상기 저농도 불순물 영역(60)에서 이격된다. 이렇게 형성된 상기 저농도 및 고농도 불순물 영역(60, 80)은 LDD(lightly doped drain) 구조의 접합영역을 구성한다. 하지만, 이러한 접합영역은 상술한 리세스된 활성영역에 형성되기 때문에, 상기 고농도 불순물 영역(80)의 하부면은 상기 게이트 산화막 패턴(25)의 하부면으로부터 더 깊은 곳(d)에 형성된다. 이러한 모양으로 형성된 상기 고농도 및 저농도 불순물 영역(60, 80)에 고전압이 인가될 경우, 펀치 쓰루(punch through) 현상이 쉽게 발생하는 문제를 갖는다.
이러한 펀치 쓰루 현상을 최소화하기 위해, 접합영역을 얕게 형성하려는 방법이 제안되었다. 이러한 얕은 접합영역을 형성하기 위한 방법으로는, 상기 고농도 및 저농도 불순물 영역(60, 80) 형성을 위한 이온 주입 공정들에서 사용되는 에너지를 낮게 조절하는 방법이 있다. 하지만, 이 방법에 따를지라도, 이온 주입 공정이 상술한 리세스된 활성영역에 대해 이루어지기 때문에, 목적한 효과를 충분히 얻지 못하였다.
본 발명이 이루고자 하는 기술적 과제는 펀치 쓰루 현상을 최소화할 수 있는 반도체 장치의 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 접합영역이 형성되는 활성영역의 리세스를 예방할 수 있는 반도체 장치의 트랜지스터 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 따른 반도체 장치의 트랜지스터 제조 방법을 나타내는 공정단면도들이다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터 제조 방법을 나타내는 공정단면도들이다.
도 10은 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터를 나타내는 사시도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 채널이 형성되는 영역에서 반도체기판의 상부면을 리세스하는 단계를 포함하는 반도체 장치의 트랜지스터 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 리세스된 상부면을 갖는 얕은 트렌치를 형성하고, 상기 얕은 트렌치의 상부에 게이트 패턴을 형성한 후, 상기 게이트 패턴 주변의 상기 반도체기판에 불순물 영역을 형성하는 단계를 포함한다. 이때, 상기 게이트 패턴 아래의 상기 반도체기판은 상기 불순물 영역의 상부면보다 낮게 형성한다.
상기 얕은 트렌치를 형성하는 단계는 상기 반도체기판 상에 주형막을 형성한 후, 이를 패터닝하여 소정영역에서 상기 반도체 기판을 노출시키는 개구부를 갖는 주형막 패턴을 형성한 후, 상기 노출된 반도체기판의 상부면을 리세스시키는 단계를 포함하는 것이 바람직하다. 이때, 상기 개구부는 상기 게이트 패턴이 형성될 영역에서 상기 반도체기판을 노출시킨다. 상기 주형막은 실리콘 질화막 또는 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성하는 것이 바람직하다. 또한, 상기 반도체 기판의 상부면을 리세스시키는 단계는 상기 주형막 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다.
상기 게이트 패턴을 형성하는 단계는 상기 얕은 트렌치가 형성된 반도체기판에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 반도체기판의 전면에 상기 주형막 패턴의 개구부를 채우는 게이트 도전막을 형성한 후, 상기 주형막 패턴의 상부면이 노출될 때까지 상기 게이트 도전막을 평탄화 식각하는 단계를 포함하는 것이 바람직하다. 이때, 상기 게이트 절연막은 노출된 상기 얕은 트렌치를 열산화시킴으로써 형성되는 실리콘 산화막인 것이 바람직하다. 또한, 상기 게이트 도전막은 다결정 실리콘, 텅스텐, 코발트, 구리, 알루미늄 및 실리사이드 물질들 중에서 선택된 적어도 한가지 물질로 형성할 수 있다. 바람직하게는 상기 게이트 패턴을 형성한 후, 상기 게이트 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 주형막 패턴을 제거하는 단계를 더 실시한다.
상기 불순물 영역을 형성하는 단계는 상기 게이트 패턴 주변의 반도체기판에 저농도 불순물 영역을 형성한 후, 상기 게이트 패턴의 측벽에 게이트 스페이서를 형성한 후, 상기 게이트 스페이서 주변의 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함하는 것이 바람직하다. 이때, 상기 저농도 불순물 영역은 상기 게이트 패턴을 마스크로 사용하는 저농도 이온 주입 공정을 통해 형성된다. 또한, 상기 고농도 불순물 영역은 상기 게이트 스페이서 및 상기 게이트 패턴을 마스크로 사용하는 고농도 이온 주입 공정을 통해 형성된다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 상부면이 리세스된 채널영역을 포함하는 반도체 장치의 트랜지스터를 제공한다. 이 트랜지스터는 반도체기판의 소정영역에 배치되는 얕은 트렌치, 상기 얕은 트렌치 상에 배치된 게이트 패턴 및 상기 얕은 트렌치 주변의 상기 반도체기판에 형성된 불순물 영역을 포함한다. 이때, 상기 얕은 트렌치는 리세스된 상부면을 갖는다. 이에 따라, 상기 얕은 트렌치의 바닥면은 상기 불순물 영역의 상부면보다 낮다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터 제조 방법을 나타내는 공정단면도들이다.
도 4를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(105)이 형성된다. 상기 소자분리막(105)은 통상적인 트렌치 소자분리 기술을 사용하여 형성하는 것이 바람직하며, 이에 대한 상세한 설명은 생략한다.
상기 소자분리막(105)이 형성된 반도체기판 상에 주형막(122)을 형성한다. 상기 주형막(122)은 차례로 적층된 하부 주형막(110) 및 상부 주형막(120)으로 구성되지만, 상기 상부 주형막(120) 만으로 이루어질 수도 있다. 또한, 상기 주형막(122)은 후속 공정에서 형성되는 게이트 도전막에 대해 선택적으로 제거할 수 있는 물질로 형성한다. 바람직하게는, 상기 상부 주형막(120)은 실리콘 질화막으로 형성하고 상기 하부 주형막(110)은 상기 상부 주형막(120)에 대해 식각 선택성을 갖는 물질, 바람직하게는 실리콘 산화막으로 형성한다.
도 5를 참조하면, 상기 주형막(122)을 패터닝하여, 차례로 적층된 하부 주형막 패턴(115) 및 상부 주형막 패턴(125)으로 이루어지는 주형막 패턴(127)을 형성한다. 상기 주형막 패턴(127)은 상기 반도체기판(100)의 상부면을 노출시키면서 상기 활성영역을 가로지르는 개구부를 갖는다. 한편, 도 4에서 설명한 바에 따르면, 상기 주형막 패턴(127)은 실리콘 질화막으로 이루어지는 상기 상부 주형막 패턴(125) 만으로 구성될 수도 있다.
이후, 상기 상부 주형막 패턴(125)을 식각 마스크로 사용하여 상기 노출된 반도체기판(100)을 리세스시킨다. 이에 따라, 상기 개구부 아래에는 얕은 트렌치(130)가 형성된다. 상기 얕은 트렌치(130)는 상기 주형막 패턴(127)으로 덮인 반도체기판(100)의 상부면보다 낮은 상부면을 갖는다. 이때, 상기 얕은 트렌치(130)는 대략 10 내지 300Å의 깊이를 갖도록 형성한다.
도 6을 참조하면, 상기 얕은 트렌치(130)를 형성한 후, 상기 주형막 패턴(127)을 통해 노출되는 상기 얕은 트렌치(130)의 표면에 게이트 산화막(140)을 형성한다. 상기 게이트 산화막(140)이 형성된 반도체기판의 전면에 게이트 도전막(150)을 형성한다.
상기 게이트 산화막(140)은 상기 얕은 트렌치(130)에서 노출되는 반도체기판을 열산화시킴으로써, 형성하는 실리콘 산화막인 것이 바람직하다. 알려진 바와 같이, 실리콘의 열산화 공정은 실리콘의 두께를 소모시킨다. 이에 따른 결과물로서의 상기 게이트 산화막(140)은 상기 얕은 트렌치(130)의 리세스 깊이에, 소모된 실리콘 두께가 더해진 깊이만큼 상기 주형막 패턴(127)의 하부면보다 낮은 하부면을 갖는다.
상기 게이트 도전막(150)은 다결정 실리콘, 텅스텐, 코발트, 구리, 알루미늄 및 실리사이드 물질들 중에서 선택된 적어도 한가지인 것이 바람직하다. 상기 게이트 도전막(150) 상에는 후속 평탄화 식각 공정에서의 편의를 위한 물질들이 더 형성될 수도 있다.
도 7을 참조하면, 상기 주형막 패턴(127)이 노출될 때까지 상기 게이트 도전막(150)을 평탄화 식각한다. 이에 따라, 상기 주형막 패턴(127)의 개구부를 채우는 게이트 도전막 패턴(155)이 형성된다.
그 결과로서, 상기 얕은 트렌치(130)에는 상기 게이트 산화막(140) 및 상기 게이트 도전막 패턴(155)이 차례로 적층된다. 이렇게 형성된 상기 게이트 도전막 패턴(155)은 트랜지스터의 게이트 전극(gate electrode)으로 사용된다.
도 8을 참조하면, 상기 게이트 도전막 패턴(155)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 상부 주형막 패턴(125)을 선택적으로 제거한다. 상기 상부 주형막 패턴(125)을 제거하는 단계는 상기 하부 주형막 패턴(115)에 대해 식각 선택성을 아울러 갖는 식각 레서피를 사용하는 것이 바람직하다. 또한, 상기 상부 주형막 패턴(125)을 제거하는 단계는 인산을 식각액으로 사용하는 습식 식각의 방법으로 실시하는 것이 바람직하다.
상기 상부 주형막 패턴(125)을 제거한 후, 상기 게이트 도전막 패턴(155)을 이온 주입 마스크로 사용하는 저농도 이온 주입 공정을 실시한다. 이에 따라, 상기 게이트 도전막 패턴(155) 주변의 활성영역에는 저농도 불순물 영역(160)이 형성된다. 상기 저농도 이온 주입 공정은 상기 실리콘 산화막(140) 아래의 반도체기판(즉, 트랜지스터의 채널)에 포함된 불순물과는 다른 도전형의 불순물을 사용하는 것이 바람직하다.
잔존하는 상기 하부 주형막 패턴(115)은 상기 저농도 이온 주입 공정에서 이온 채널링(ion channeling) 현상을 방지하기 위한 완충막으로 사용될 수 있다. 이처럼 이온 채널링을 방지하면 접합영역을 얕게 형성할 수 있고, 얕게 형성된 접합영역은 펀치 쓰루 현상을 예방하는데 도움이 된다.
도 9를 참조하면, 상기 저농도 불순물 영역(160)을 포함하는 반도체기판의 전면에 스페이서막을 형성한다. 상기 게이트 도전막 패턴(155)의 상부면이 노출될 때까지 상기 스페이서막을 이방성 식각함으로써, 상기 게이트 도전막 패턴(155)의 측벽에 게이트 스페이서(170)를 형성한다.
상기 게이트 스페이서(170) 및 상기 게이트 도전막 패턴(155)을 이온 주입 마스크로 사용하는 고농도 이온 주입 공정을 실시한다. 이에 따라, 상기 게이트 도전막 패턴(155) 주변의 활성영역에는 고농도 불순물 영역(180)이 형성된다. 상기 고농도 이온 주입 공정은 상기 저농도 불순물 영역(160)에 포함된 불순물과 같은 도전형의 불순물을, 더 높은 농도로 주입하는 단계이다. 이렇게 형성되는 상기 고농도 불순물 영역(180) 및 상기 저농도 불순물 영역(160)은 반도체 트랜지스터의 LDD 구조의 접합영역을 구성한다.
본 발명에 따른 접합영역은 상기 게이트 도전막 패턴(155) 옆쪽의 반도체기판(100)에 형성된다. 상기 얕은 트렌치(130) 및 상기 실리콘 산화막(140) 형성 공정에서의 실리콘 소모에 의해, 상기 게이트 도전막 패턴(155) 옆쪽의 반도체기판은상기 게이트 산화막(140)의 하부면보다 높은 상부면을 갖는다. 이에 따라, 상기 접합영역들의 하부면과 상기 실리콘 산화막(140)의 하부면의 높이 차이는 종래 기술에 비해 현저하게 감소된다. 이렇게 형성되는 얕은 접합영역은 펀치 쓰루 현상을 최소화하는데 기여한다.
도 10은 본 발명의 바람직한 실시예에 따른 반도체 장치의 트랜지스터를 나타내는 사시도이다.
도 10을 참조하면, 반도체기판(100)의 소정영역에는 리세스된 상부면을 갖는 얕은 트렌치(130)가 배치된다. 상기 얕은 트렌치(130) 상에는 게이트 패턴이 배치된다. 상기 게이트 패턴은 차례로 적층된 게이트 산화막(140) 및 게이트 도전막 패턴(155)으로 구성된다.
상기 게이트 도전막 패턴(155)의 양쪽 측벽에는 게이트 스페이서(170)가 배치된다. 상기 게이트 도전막 패턴(155) 양옆의 활성영역에는 저농도 불순물 영역(160) 및 고농도 불순물 영역(180)이 배치된다. 상기 저농도 및 고농도 불순물 영역(160, 180)이 상기 게이트 도전막 패턴(155)의 옆쪽에 배치되는 점에서는 동일하다. 하지만, 상기 고농도 불순물 영역(180)은 상기 저농도 불순물 영역(160)보다 상기 게이트 도전막 패턴(155)에서 더 이격되어 배치된다. 이때 상기 게이트 도전막 패턴(155)으로부터 이격되는 거리들의 차이는 대략 상기 게이트 스페이서(170)의 두께와 같다.
상기 고농도 불순물 영역(180)과 상기 저농도 불순물 영역(160)은 같은 도전형의 불순물을 포함하며, 이들 불순물들은 상기 게이트 산화막(140) 아래의 반도체기판(100)(즉, 채널)에 포함된 불순물의 도전형과는 반대인 것이 바람직하다. 상기 고농도 및 저농도 불순물 영역(180, 160)은 반도체 트랜지스터에서 소오스/드레인의 역할을 하는 LDD 구조의 접합영역을 구성한다.
한편, 상기 얕은 트렌치(130)는 상기 게이트 패턴이 배치되지 않은 상기 반도체기판(100)의 상부면보다 낮은 바닥면을 갖는다. 이에 따라, 상기 게이트 산화막(140)의 하부면은 상기 고농도 및 저농도 불순물 영역(180, 160)의 상부면보다 낮고, 상기 게이트 산화막(140)과 상기 고농도 불순물 영역(180)의 하부면의 깊이의 차이는 종래기술에 비해 감소한다.
본 발명에 따르면, 채널이 형성되는 반도체기판의 상부면을 리세스시킨다. 이에 따라, 게이트 산화막의 하부면은 접합영역의 상부면보다 낮게 형성된다. 이는 접합영역을 얕은 깊이로 형성하는 것을 가능하게 한다. 그 결과, 펀치 쓰루 현상을 예방하는 특성이 우수한 반도체 장치의 트랜지스터를 제조할 수 있다.
Claims (10)
- 반도체기판의 소정영역에 리세스된 상부면을 갖는 얕은 트렌치를 형성하는 단계;상기 얕은 트렌치의 상부에 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴 주변의 상기 반도체기판에 불순물 영역을 형성하는 단계를 포함하되, 상기 게이트 패턴 아래의 상기 반도체기판은 상기 불순물 영역의 상부면보다 낮은 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 얕은 트렌치를 형성하는 단계는상기 반도체기판 상에 주형막을 형성하는 단계;상기 주형막을 패터닝하여 상기 게이트 패턴이 형성될 영역에서 상기 반도체 기판을 노출시키는 개구부를 갖는 주형막 패턴을 형성하는 단계; 및상기 개구부를 통해 노출되는 상기 반도체기판의 상부면을 리세스시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
- 제 2 항에 있어서,상기 주형막은 실리콘 질화막 또는 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
- 제 2 항에 있어서,상기 반도체 기판의 상부면을 리세스시키는 단계는 상기 주형막 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
- 제 2 항에 있어서,상기 게이트 패턴을 형성하는 단계는상기 얕은 트렌치가 형성된 반도체기판에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 반도체기판 전면에, 상기 주형막 패턴의 개구부를 채우는 게이트 도전막을 형성하는 단계; 및상기 주형막 패턴의 상부면이 노출될 때까지, 상기 게이트 도전막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
- 제 5 항에 있어서,상기 게이트 절연막은 노출된 상기 얕은 트렌치를 열산화시킴으로써 형성되는 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
- 제 5 항에 있어서,상기 게이트 도전막은 다결정 실리콘, 텅스텐, 코발트, 구리, 알루미늄 및 실리사이드 물질들 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
- 제 2 항에 있어서,상기 게이트 패턴을 형성한 후, 상기 게이트 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 주형막 패턴을 제거하는 단계를 더 포함하는 반도체 장치의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 불순물 영역을 형성하는 단계는상기 게이트 패턴을 마스크로 사용하는 저농도 이온 주입 공정을 실시하여, 상기 게이트 패턴 주변의 반도체기판에 저농도 불순물 영역을 형성하는 단계; 및상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하는 단계; 및상기 게이트 스페이서 및 상기 게이트 패턴을 마스크로 사용하는 고농도 이온 주입 공정을 실시하여, 상기 게이트 스페이서 주변의 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 형성 방법.
- 반도체기판의 소정영역에 배치되되, 리세스된 상부면을 갖는 얕은 트렌치;상기 얕은 트렌치 상에 배치된 게이트 패턴; 및상기 얕은 트렌치 주변의 상기 반도체기판에 형성된 불순물 영역을 포함하되, 상기 얕은 트렌치의 바닥은 상기 불순물 영역의 상부면보다 낮은 것을 특징으로 하는 반도체 장치의 트랜지스터.
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| KR1020020054168A KR20040022565A (ko) | 2002-09-09 | 2002-09-09 | 반도체 장치의 트랜지스터 및 그 제조 방법 |
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|---|---|---|---|---|
| KR19980036840A (ko) * | 1996-11-19 | 1998-08-05 | 김영환 | 반도체 장치의 전계효과트랜지스터 제조방법 |
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-
2002
- 2002-09-09 KR KR1020020054168A patent/KR20040022565A/ko not_active Application Discontinuation
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