KR20040069515A - 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법 - Google Patents
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Abstract
종래 리세스 채널 MOSFET은 기판 내부에 폭이 좁은 리세스 트렌치를 형성하고 기판 상부의 게이트와 접합시킨 구조로서, 너비가 작은 리세스 트렌치를 패터닝하는 데에 어려움이 있으며, 게이트가 기판 상부에도 형성되어 평탄화에 불리한 문제점이 있다. 본 발명은 이러한 문제를 해결하기 위한 것으로, 리세스 채널을 가진 MOSFET 제조시, 게이트를 반도체 기판 안으로 완전히 매립함으로써, 패터닝의 어려움없이 MOSFET을 제조할 수 있고, 평탄화된 구조이므로 후속 콘택 공정을 수월하게 하는 등 공정단순화의 이점이 있다. 또한 저항 개선과 비트라인 로딩 커패시턴스 감소의 효과가 있다.
Description
본 발명은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 그 제조방법에 관한 것으로, 특히 고집적 반도체 회로에 더욱 적당한 구조를 가진 리세스 채널 MOSFET 및 그 제조방법에 관한 것이다.
MOSFET이 고집적화됨에 따라 채널의 길이도 작아지고 있으며, 숏 채널 효과(short channel effect) 및 소오스/드레인 펀치쓰루(punchthrough) 현상에 의한 영향을 배제하기 어렵다. 리세스 채널 MOSFET은 디바이스 축소에 따른 채널 길이 축소를 극복하기 위해서, 트랜지스터의 채널이 될 영역에 리세스 트렌치를 형성하여 채널 길이를 증가시킴으로써, 종국적으로 디바이스 면적을 축소하는 구조의 소자이다.
종래 리세스 채널 MOSFET의 구조는 도 1에 도시한 바와 같이, 실리콘 기판(10) 내부에 형성한 리세스 트렌치(30)와 기판(10) 상부의 게이트(60)의 접합에 있어서, 리세스 트렌치(30)의 너비(L1)를 게이트(60) 너비(L2)보다 작게 하여 게이트(60)가 리세스 트렌치(30) 밖으로 오버랩하는 구조가 되게 함으로써 게이트(60) 패터닝시 발생하는 미스얼라인 마진을 확보하고 있다.
그런데, 이러한 구조에서는 너비가 작은 리세스 트렌치(30)를 포토리소그라피로 형성하는 데에 패터닝 한계로 인한 어려움이 있다. 따라서, 보통은 기판 위에 개구부를 정의하는 실리콘 질화막 마스크를 먼저 패터닝한 다음 그 측벽에 스페이서를 형성하여 개구부의 폭을 더 좁힌 후 그 개구부 아래의 기판을 식각하므로, 마스크 공정이 복잡하다.
그리고, 리세스 트렌치(30) 상부 모서리(70)에 전계(electric field)가 집중되어 누설전류가 증가하는 문제가 있다. 또한, 이러한 구조에서는 게이트(60)가 기판(10) 상부에도 형성되어 평탄화에 불리한 문제점이 있다. 도 1에서 참조번호 15는 소자분리막, 35는 게이트 절연막, 50은 폴리실리콘 게이트 도전층, 55는 캡핑막, 65는 게이트 스페이서를 가리킨다.
본 발명이 이루고자 하는 기술적 과제는 리세스 채널 패터닝의 어려움없이 좀 더 고집적화할 수 있는 구조의 리세스 채널 MOSFET을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 보다 간단하고 쉬운 공정으로 리세스 채널 MOSFET을 제조하는 방법을 제공하는 것이다.
도 1은 종래 리세스 채널 MOSFET의 단면도이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 리세스 채널 MOSFET 및 그 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 리세스 채널 MOSFET 제조 방법을 이용한 후속 공정을 설명하기 위한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100...반도체 기판 120...산화막
130...트렌치 135...게이트 절연막
140...제1 도전층 145...제2 도전층
150...게이트 160a...캡핑막
170...소오스/드레인 177...제1 층간절연막
180...비트라인 콘택 185...비트라인
190...제2 층간절연막
상기 기술적 과제를 달성하기 위한 본 발명에 따른 리세스 채널 MOSFET은, 반도체 기판; 상기 반도체 기판 내에 형성된 트렌치를 일부 높이 채우며, 게이트 절연막을 개재하여 상기 반도체 기판과 절연되도록 형성된 제1 도전층과, 상기 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트; 상기 게이트 위로 상기 트렌치의 나머지 높이를 채우는 캡핑막; 및 상기 게이트 절연막에 의해 상기 게이트와 절연되어 상기 반도체 기판 내에 형성된 소오스/드레인을 포함하는 것이 특징이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 리세스 채널 MOSFET 제조방법에 따르면, 반도체 기판에 트렌치를 형성한 다음, 상기 트렌치 내벽에 게이트 절연막을 형성한다. 상기 트렌치 일부 높이를 채우면서, 상기 게이트 절연막에 의해 상기 반도체 기판과 절연되도록 형성된 제1 도전층과, 상기 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트를 형성한다. 상기 게이트 위로 상기 트렌치의 나머지 높이를 채우는 캡핑막을 형성한 다음, 상기 게이트 절연막에 의해 상기 게이트와 절연되게 상기 반도체 기판 내에 소오스/드레인을 형성한다.
본 발명에 의하면, 리세스 채널 MOSFET에서 게이트를 반도체 기판 안으로 완전히 매립함으로써, 포토리소그라피 공정 마진을 확보하여 공정을 수월하게 하고 후속 콘택 공정에서의 평탄화가 생략될 수 있어 공정단순화의 이점이 있으며, 저항 개선과 비트라인 로딩 커패시턴스 감소의 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 기술하는 실시예에 한정되는 것으로 해석되어서는 안된다.
도 2 내지 도 9는 본 발명의 실시예에 따른 MOSFET 및 그 제조방법을 설명하기 위한 단면도들이다.
먼저 도 2에서와 같이, 단결정 실리콘 기판과 같은 반도체 기판(100)에 필드 이온주입영역(105)을 형성한 다음, 소자분리막(110)을 형성하여 활성영역과 비활성영역을 정의한다. 소자분리막(110)으로는 이 분야에서 잘 알려진 STI(Shallow Trench Isolation)를 형성할 수 있다.
다음에, 소자분리막(110)을 포함한 반도체 기판(100) 상에 버퍼 산화막(미도시)을 얇게 증착한 후 원하는 트렌치 깊이에 맞게 채널 조정용 이온주입과 표면 소오스/드레인 이온주입을 실시한다. 참조번호 113과 115는 각각 채널 조정용 이온 주입된 불순물의 영역, 표면 소오스/드레인 이온 주입된 불순물의 영역을 가리킨다. 버퍼 산화막은 실리콘 산화막 등으로 형성할 수 있으며, 통상적인 증착 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
다음에 도 3을 참조하면, 반도체 기판(100) 전면에 산화막(120)을 PECVD 등으로 500Å 이하 정도의 두께로 형성한 다음, 산화막(120) 위에 트렌치를 형성할 부위(트렌치 예정 영역)를 오픈하는 감광막(125)을 패터닝한다. 오픈된 부위의 CD는 90nm 정도로 하며, 이 정도는 종래의 리세스 트렌치(도 1의 30) 폭보다 넓어 통상의 노광 장비로 충분히 패터닝할 수 있다.
도 4를 참조하면, 패터닝된 감광막(125)을 마스크로 하여 산화막(120) 노출 부위를 식각하여 산화막 패턴(120a)을 형성한 다음, 감광막(125)과 산화막 패턴(120a)을 식각 마스크로 하여 소자분리막(110)과 반도체 기판(100)을 소정 깊이, 예를 들어 약 1500Å 정도까지 식각하여 트렌치(130)를 형성한다. 트렌치(130)의 CD가 종래보다 크기 때문에 미스얼라인 마진이 충분히 확보되고, 복잡한 마스크 공정이 생략되기 때문에 공정이 간단해진다.
감광막(125)을 제거한 다음에는 트렌치 식각시의 데미지(damage)를 제거하기 위해 열산화법으로 희생산화막(미도시)을 형성하고서, 그 희생산화막과 도 3의 단계에서 남아있던 버퍼 산화막을 습식 식각으로 제거하는 단계를 더 포함할 수도 있다. 산화막을 제거하는 데에는 잘 알려져 있는 HF 희석액 또는 BOE(BufferedOxide Etchant)를 이용할 수 있다.
도 5는 트렌치(130) 내벽에 게이트 절연막(135)을 형성한 다음, 반도체 기판(100)의 실리콘 물질과의 일함수(work-function) 차이를 주기 위해 제1 도전층(140)으로서 트렌치(130)의 내벽을 따라 폴리실리콘을 얇게, 예를 들어 200Å 이하로 증착한 상태를 도시한다. 게이트 절연막(135)은 예를 들어, 실리콘 산화막, 티타늄 산화막 혹은 탄탈륨 산화막을 증착하여 형성하며, 이 때 빈 공간의 트렌치 영역이 게이트 금속이 채워질 영역이다. 폴리실리콘은 LPCVD로 500℃ 내지 700℃의 온도에서 증착할 수 있다. 불순물이 도핑되지 않은 상태로 증착한 후, 비소(As) 또는 인(P)을 이온주입으로 도핑시켜 도전성을 갖도록 할 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑하여 도프트(doped) 폴리실리콘 상태로 증착할 수도 있다.
계속하여 도 6을 참조하여, 트렌치(130)를 완전히 매립하는 제2 도전층(145)으로서 금속을 증착한다. 금속은 여기에 한정되는 것은 아니지만 예를 들어 W, Al/Cu 합금 또는 Cu 등일 수 있다. 이러한 금속들은 고밀도 유도결합 플라즈마(ICP), 고밀도 이온화 금속 플라즈마(IMP) 증착, 스퍼터링, CVD 등의 방법으로 증착할 수 있다. 제2 도전층(145)으로서 금속막을 이용하면, 금속이 폴리실리콘에 비해 높은 전기전도도를 갖기 때문에 게이트 콘택저항을 낮출 수 있으며, 증착속도가 빠르기 때문에 트렌치(130)를 비교적 빠르고 완전하게 매립할 수 있다.
다음으로 도 7은 제2 도전층(145) 및 제1 도전층(140)을 에치백(etch back)하여, 트렌치(130) 내에 매립된 게이트(150)가 형성된 것을 도시한다. 이와 같이,게이트(150)는 트렌치(130) 일부 높이를 채우면서, 게이트 절연막(135)에 의해 반도체 기판(100)과 절연되도록 형성된 제1 도전층(140)과, 제1 도전층(140)에 의해 둘러싸인 제2 도전층(145)으로 이루어진다. 게이트(150)를 형성하는 과정에서 산화막 패턴(120a)도 차츰 식각되므로, 도면에 두께가 작아진 산화막 패턴으로 도시하고, 참조번호 120b를 부여한다.
도 8은 캡핑막을 형성하기 위해, 게이트(150) 위로 캡핑막용 절연물질(160)을 증착한 상태를 도시한다. 캡핑막은 제1 도전층(140)과 제2 도전층(145)을 보호하기 위하여 형성하는 것으로, 캡핑막용 절연물질은 실리콘 질화물을 증착할 수 있다. 실리콘 질화물은 PECVD 또는 LPCVD 등의 방법으로 증착하며, 예를 들어 500℃ 내지 850℃의 온도에서 SiH4와 NH3의 반응을 이용한다. 절연물질(160)을 증착하기 전에 게이트 재산화(GPOX)를 적용할 수도 있다. 제1 도전층(140)과 제2 도전층(145)을 열과 산소 분위기에 노출시켜 게이트 재산화 공정을 수행하면, 제1 도전층(140)과 제2 도전층(145) 노출 부위에 열산화막(미도시)이 형성된다. 재산화 공정에 의하여 제1 도전층(140)과 제2 도전층(145) 에치백 단계에 의한 데미지의 제거, 잔류되어 있는 제1 도전층(140)과 제2 도전층(145) 찌꺼기의 제거 및 게이트 절연막(135)의 신뢰성 향상에도 도움이 된다.
다음으로 도 9에서와 같이, 산화막 패턴(120b)이 노출될 때까지 절연물질(160)을 평탄화하여, 게이트(150) 위로 트렌치(130)의 나머지 높이를 채우는 캡핑막(160a)을 형성함으로써, 게이트 공정을 완료한다. 이와 같이,캡핑막(160a)은 게이트(150)와 마찬가지로 트렌치(130)를 채우게 형성되므로, 캡핑막(160a)의 폭은 트렌치(130)의 폭과 동일해진다. 산화막 패턴(120b)과 표면과 나란하거나 그보다 아래에 위치하는 상면을 가지게 되면서, 캡핑막(160a) 상단은 반도체 기판(100) 표면보다 돌출되어 있다.
그런 다음, 캡핑막(160a)을 이온주입 마스크로 하여 소오스/드레인 이온주입을 실시함으로써, 반도체 기판(100) 내부에 소오스/드레인(170)을 형성한다. 소오스/드레인(170)은 게이트 절연막(135)에 의해 게이트(150)와 절연되어 있다.
도 10은 본 발명의 리세스 채널 MOSFET 제조방법을 이용한 후속 공정을 설명한다. 도 1에서 본 것과 같이 종래에는 게이트(60)가 기판(10) 위로도 형성되기 때문에, 게이트(60) 사이의 공간에 SAC(self aligned contact)을 형성하기 위한 공정을 진행한 후에 비트라인 콘택과 스토리지 노드 콘택을 형성하여야 하므로 평탄화 등의 문제가 있다. 그러나, 본 발명에 의할 경우에는 종래의 SAC 공정이 필요없이 바로 제1 층간절연막(177)을 증착한 후에 소오스/드레인(170)에 연결되는 비트라인 콘택(180) 형성공정을 하고 비트라인용 도전물질을 증착한 다음, 패터닝으로 비트라인(185)을 형성한다. 비트라인(185) 위로 다음의 스토리지 노드 콘택 공정을 위한 제2 층간절연막(190)을 증착하면 된다.
이상 상술한 본 발명의 장점은 다음과 같다.
첫째, 공정 단순화를 도모할 수 있다. 본 발명의 경우에는 게이트 CD 정도의 포토리소그라피를 사용하면 되므로 리세스 채널 패터닝의 어려움이 없다. 또한 추가적인 마스크(실리콘 질화막 마스크에 스페이서를 추가한 것)없이 감광막만으로트렌치 식각이 가능하므로 공정이 간단하고 쉬워진다. 종래에는 추가적인 마스크 형성을 위한 공정과 마스크 사용 후의 제거가 복잡한 공정으로 이루어져야 하지만, 본 발명의 경우에는 그럴 필요가 없다. 게이트 스페이서 형성 공정 또한 필요없다.
둘째, 공정이 수월해진다. 게이트 스택이 기판 위로 솟은 것이 아니라 기판 내에 매립되므로 후속의 콘택 형성 공정 등이 더욱 수월해진다. 다시 말해, 매립 구조의 게이트이므로 SAC 공정이 필요없이 바로 비트라인 콘택과 스토리지 노드 콘택 공정을 진행할 수 있다.
셋째, MOSFET의 특성을 개선할 수 있다. 리세스 채널의 폭을 증가시키기에 유리하므로 유효 채널 길이(effective channel length)가 증가한다. 따라서, 고집적화에 따른 채널 영역의 축소를 효과적으로 상쇄하여 숏 채널 효과 및 펀치쓰루 현상 등의 발생을 억제하여 소자의 특성을 향상시킬 수 있다. 콘택 공정이 수월해 안정적인 콘택 저항을 확보할 수 있다. 게이트 스페이서 공정이 필요없는만큼, 스페이서 폭만큼의 SAC 오픈 면적을 확보할 수 있다. 비트라인 로딩 커패시턴스가 감소된다. 리세스 트렌치 상단에서의 전계 집중을 완화하여 누설 성분이 감소되며, 그 부분에서의 내압 저하를 방지할 수 있다.
이상에서는 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니고 다양한 변경이나 변형이 가능하다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.
상술한 바와 같이 본 발명에 따른 리세스 채널 MOSFET의 구조는 게이트가 매립된 후 평탄화됨으로써 후속 공정의 진행을 용이하게 하며 공정 단순화 및 집적도 향상의 효과를 가진다.
리세스 채널 게이트를 반도체 기판 내에 매립하여, 매립된 게이트의 측면에 소오스/드레인을 형성함에 따라 소오스/드레인간 이격거리가 멀어지게 되어 GIDL 특성 및 펀치쓰루 특성을 향상시킬 수 있다.
따라서, 본 발명의 리세스 채널 MOSFET의 전기적 특성 향상은 물론, MOSFET의 고집적화에 매우 유리하게 MOSFET 제조방법을 적용시킬 수 있다.
Claims (11)
- 반도체 기판;상기 반도체 기판 내에 형성된 트렌치를 일부 높이 채우며, 게이트 절연막을 개재하여 상기 반도체 기판과 절연되도록 형성된 제1 도전층과, 상기 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트;상기 게이트 위로 상기 트렌치의 나머지 높이를 채우는 캡핑막; 및상기 게이트 절연막에 의해 상기 게이트와 절연되어 상기 게이트 양측의 상기 반도체 기판 내에 형성된 소오스/드레인을 포함하는 것을 특징으로 하는 리세스 채널 MOSFET.
- 제 1 항에 있어서, 상기 캡핑막 상단은 상기 반도체 기판 표면보다 돌출되어 있는 것을 특징으로 하는 리세스 채널 MOSFET.
- 제 1 항에 있어서, 상기 반도체 기판 위로 산화막을 더 포함하고, 상기 캡핑막 상단은 상기 산화막 표면과 나란하거나 그보다 아래에 위치하는 것을 특징으로 하는 리세스 채널 MOSFET.
- 제 1 항에 있어서, 상기 캡핑막의 폭은 상기 트렌치의 폭과 동일한 것을 특징으로 하는 리세스 채널 MOSFET.
- 제 1 항에 있어서, 상기 제1 도전층은 폴리실리콘으로 이루어지고,상기 제2 도전층은 금속으로 이루어진 것을 특징으로 하는 리세스 채널 MOSFET.
- (a) 반도체 기판에 트렌치를 형성하는 단계;(b) 상기 트렌치 내벽에 게이트 절연막을 형성하는 단계;(c) 상기 트렌치 일부 높이를 채우면서, 상기 게이트 절연막에 의해 상기 반도체 기판과 절연되도록 형성된 제1 도전층과, 상기 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트를 형성하는 단계;(d) 상기 게이트 위로 상기 트렌치의 나머지 높이를 채우는 캡핑막을 형성하는 단계; 및(e) 상기 게이트 절연막에 의해 상기 게이트와 절연되게 상기 게이트 양측의 상기 반도체 기판 내에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 MOSFET 제조방법.
- 제 6 항에 있어서, 상기 (c) 단계는,상기 게이트 절연막이 형성된 반도체 기판 상에 제1 도전층과 제2 도전층을 차례로 증착하는 단계와,상기 제2 도전층 및 제1 도전층을 에치백(etch back)하여, 상기 트렌치 내에 매립시키는 단계로 이루어지는 것을 특징으로 하는 리세스 채널 MOSFET 제조방법.
- 제 7 항에 있어서, 상기 제1 도전층은 상기 트렌치의 내벽을 따라 증착하고 상기 제2 도전층은 상기 트렌치를 완전히 매립하도록 증착하는 것을 특징으로 하는 리세스 채널 MOSFET 제조방법.
- 제 6 항에 있어서, 상기 제1 도전층은 폴리실리콘으로 증착하고, 상기 제2 도전층은 금속으로 증착하는 것을 특징으로 하는 리세스 채널 MOSFET 제조방법.
- 제 6 항에 있어서, 상기 게이트 절연막은 실리콘 산화막, 티타늄 산화막 혹은 탄탈륨 산화막을 증착하여 형성하는 것을 특징으로 하는 리세스 채널 MOSFET 제조방법.
- 제 6 항에 있어서, 상기 (a) 단계는상기 반도체 기판 전면에 산화막을 증착하는 단계;상기 산화막을 패터닝하여 트렌치 예정 영역을 오픈하는 단계; 및패터닝된 상기 산화막을 마스크로 하여 상기 반도체 기판을 식각함으로써 트렌치를 형성하는 단계를 포함하여 이루어지고,상기 (d) 단계는,상기 게이트 위로 캡핑막용 절연물질을 증착하는 단계; 및상기 산화막이 노출될 때까지 상기 절연물질을 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리세스 채널 MOSFET 제조방법.
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