KR100804458B1 - 트랜지스터 및 트랜지스터 제조 방법 - Google Patents

트랜지스터 및 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명의 트랜지스터에 있어서, 소자 형성 영역 (10) 의 실리콘 기판 (101) 상에 형성된 게이트 산화물 (112) 과 그 게이트 산화물 (112) 에 인접한 소자 분리막 (110) 과의 사이의 경계에서, 게이트 전극 (114) 의 두께 (D') 는, 게이트 산화물 (112) 상의 게이트 전극 (114) 의 균일한 두께 (D) 보다 더 크게 설정된다. 게이트 산화물 (112) 의 표면과 소자 분리막 (110) 의 표면과의 사이의 높이 차 (A), 소자 분리막의 스텝부 (110b) 의 폭 (B), 및 자신의 균일한 두께 부분에서의 게이트 전극 (114) 의 두께 (D) 는, D> B 및 A/D+(1-(B/D)2)0.5 >1 의 관계를 만족한다. 게이트 전극 (114) 과 게이트 산화물 (112) 을 통한 이온 주입으로, 소자 형성 영역의 단부 (11) 에서 실리콘 기판 (101) 의 표면 부분에 불순물을 부가하며, 그 불순물은, 소자 형성 영역의 전극 균일부의 실리콘 기판 (101) 의 표면 부분에서보다 더 높은 농도를 갖는다. 인버스 협채널 효과와 킹크 특성의 발생으로부터 트랜지스터를 방지할 수 있기 때문에, LSI 의 미세화에 적합하고, 적은 수의 단계로 제조될 수 있다.
반도체 기판, 게이트 전극

Description

트랜지스터 및 트랜지스터 제조 방법{TRANSISTOR AND TRANSISTOR MANUFACTURING METHOD}
도 1a 는, 본 발명의 일 실시형태인 트랜지스터 제조 방법의 단계를 도시한 도면.
도 1b 는, 도 1a 에 후속하는 단계를 도시한 도면.
도 1c 는, 도 1b 에 후속하는 단계를 도시한 도면.
도 1d 는, 도 1c 에 후속하는 단계를 도시한 도면.
도 1e 는, 도 1d 에 후속하는 단계를 도시한 도면.
도 1f 는, 도 1e 에 후속하는 단계를 도시한 도면.
도 1g 는, 도 1f 에 후속하는 단계를 도시한 도면.
도 1h 는, 도 1g 에 후속하는 단계를 도시한 도면.
도 1i 는, 도 1h 에 후속하는 단계를 도시한 도면.
도 1j 는, 도 1i 에 후속하는 단계를 도시한 도면.
도 1k 는, 도 1j 에 후속하는 단계를 도시한 도면.
도 2 는, 소자 형성 영역의 단부의 근방을 도시한 확대 단면도.
도 3 은, 상이한 주입 에너지로, 소자 형성 영역의 실리콘 기판상에 수행된 이온 주입의 실험 결과를 도시한 도면.
도 4 는, 종래 기술에 따른 소자 형성 영역의 단부를 도시한 단면도.
도 5a 는, 제 1 종래 기술에 따른 트랜지스터 제조 방법의 단계를 도시한 도면.
도 5b 는, 도 5a 에 후속하는 단계를 도시한 도면.
도 5c 는, 도 5b 에 후속하는 단계를 도시한 도면.
도 5d 는, 도 5c 에 후속하는 단계를 도시한 도면.
도 5e 는, 도 5d 에 후속하는 단계를 도시한 도면.
도 5f 는, 도 5e 에 후속하는 단계를 도시한 도면.
도 6a 는, 제 2 종래 기술에 따른 트랜지스터 제조 방법의 단계를 도시한 도면.
도 6b 는, 도 6a 에 후속하는 단계를 도시한 도면.
도 6c 는, 도 6b 에 후속하는 단계를 도시한 도면.
도 6d 는, 도 6c 에 후속하는 단계를 도시한 도면.
도 6e 는, 도 6d 에 후속하는 단계를 도시한 도면.
도 6f 는, 도 6e 에 후속하는 단계를 도시한 도면.
도 6g 는, 도 6f 에 후속하는 단계를 도시한 도면.
도 6h 는, 도 6g 에 후속하는 단계를 도시한 도면.
도 6i 는, 도 6h 에 후속하는 단계를 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
10: 소자 형성 영역 11: 소자 형성 영역의 단부
12: 소자 형성 영역의 전극 균일부 14: 소자 형성 영역의 협폭 영역
101: 실리콘 기판 110: 소자 분리막
110a: 소자 분리막의 평탄부 110b: 소자 분리막의 스텝부
112: 게이트 산화물 114: 게이트 전극
본 발명은 트랜지스터 및 트랜지스터 제조 방법에 관한 것이다. 특히, 본 발명은, 미세화로 인한, 인버스 협채널 효과 (inverse narrow channel effect) 및 킹크 특성 (kink characteristics) 의 발생을 저감시킬 수 있는 트랜지스터 및 트랜지스터 제조 방법에 관한 것이다.
종래, LSI (대규모 집적 회로) 의 미세화의 프로세스로, 반도체 기판상의, MOS (금속 산화 반도체) 트랜지스터 등이 제작되는 영역인 소자 형성 영역의 미세화뿐만 아니라, 그 소자 형성 영역을 한정하는 소자 분리막의 미세화가 요구되었다. 이러한 소자 형성 영역 및 소자 분리막의 미세화를 구현하는 기술로서는, 반도체 기판상에 트렌치 (trench) 를 형성한 후, 이 트렌치내에 절연막을 채워 소자 분리막을 형성하는 STI (Shallow Trench Isolation) 프로세스가 종종 이용된다.
그러나, STI 프로세스로 형성된 소자 분리막에 의해 한정되는 소자 형성 영역은, 기생 트랜지스터 (parasitic transistor) 등의 문제를 갖는다. 보다 상세하게는, 도 4 의 단면도에 도시된 바와 같이, 실리콘 기판 (401) 상에 STI 프로 세스로 소자 분리막 (406) 을 형성할 때, 소자 분리막 (406) 과 인접한 소자 형성 영역의 단부 (점선 원으로 둘러싸인 부분) 에서, 실리콘 기판 (401) 의 측면은 게이트 절연물 (407) 을 통해 게이트 전극 (408) 과 인접한다. 이 결과로서, 게이트 전극 (408) 으로부터 도출된 전계가, 화살표 (F) 로 표시된 바와 같이, 표면뿐만 아니라 측면으로부터 소자 형성 영역의 단부에 인가되어, 전계의 집중을 야기한다. 따라서, 임계 전압을 국부적으로 낮추는 소위, 기생 트랜지스터가 소자 형성 영역의 단부에 형성된다. 그 결과, 소자 형성 영역에 형성된 트랜지스터는, 트랜지스터의 게이트 폭이 좁아지면 트랜지스터의 임계 전압이 점차 낮아지는 인버스 협채널 효과, 또는 드레인 전류가 트랜지스터의 게이트 전압-드레인 전류 특성의 서브임계 영역에서 불연속적으로 증가하는 킹크 특성의 발생에 좌우된다. 이것은, 트랜지스터의 오프-상태 전류가 증가하여, LSI 전력 소비의 증가를 유도하는 문제를 발생시킨다.
이들 문제를 해결하기 위하여, 종래에는, 소자 형성 영역의 단부의 단면 형상을, 라운딩 형상으로 형성함으로써 소자 형성 영역의 단부에서의 전계의 집중을 완화시키는 기술이 제안되었다 (IEDM (International Electron Device Meeting) 98, 133 내지 136 페이지 참조).
상술된 바와 같이, 소자 형성 영역의 단부의 단면 형상을 라운딩 형상으로 형성하는 그러한 트랜지스터 제조 방법의 일 실시예 (이하, 제 1 종래 기술로 지칭함) 를 도 5a 내지 도 5f 의 프로세스 다이아그램에 도시한다.
먼저, 열 산화에 의해 실리콘 기판 (501) 상에 패드 산화물 (502) 을 형성하고, 그 위에 실리콘 질화물 (503) 을 퇴적시킨다. 그 후, 도 5a 에 도시된 바와 같이, 소자 분리막을 형성할 곳에 위치한 실리콘 질화물 (503), 패드 산화물 (502) 및 실리콘 기판 (501) 의 부분을, RIE (반응 이온 에칭) 프로세스에 의해 에칭하여, 트렌치 (504) 를 형성한다. 그 후에, 도 5b 에 도시된 바와 같이, 트렌치 (504) 의 내측면에 노출된 패드 산화물 (502) 을, 습식 에칭에 의해 에칭하여, 트렌치 (504) 에 노출된 패드 산화물 (502) 의 표면을, 기판의 평면 방향으로 후퇴시킨다. 그 후, 도 5c 에 도시된 바와 같이, 트렌치 (504) 에 노출된 실리콘 기판 (501) 의 표면을, 예를 들어, 히드로클로르-산 또는 다른 할로겐-계 가스 분위기에서, 1000 내지 1100℃ 의 온도로 산화시켜, 열 산화물 (505) 을 형성한다. 이 산화 프로세스로, RIE 프로세스에 의한 에칭시에 발생한 실리콘 기판 (501) 의 노출면의 손상을 제거할 수 있으며, 또한, 소자 형성 영역의 단부의 실리콘 기판 (501) 의 각 부분 (角部分) 을 라운딩할 수 있다. 그 후에, 도 5d 에 도시된 바와 같이, CVD (화학 기상 증착) 프로세스에 의해 실리콘 산화물 (506) 을 퇴적시켜, 트렌치 (504) 를 채운다. 그 후, CMP (화학적 기계 연마) 프로세스에 의해, 실리콘 산화물 (506) 의 표면을 연마하여, 도 5e 에 도시된 바와 같이, 실리콘 산화물 (506) 의 표면과 실리콘 질화물 (503) 의 표면을 서로 동일 평면에 있게 한다. 그 후, 도 5f 에 도시된 바와 같이, 실리콘 질화물 (503) 을 제거하여, 실리콘 기판 (501) 상의 패드 산화물 (502) 이 제공된 부분인 소자 형성 영역, 및 그 소자 형성 영역을 한정하는 실리콘 산화물 (506) 로 형성된 소자 분리막을 획득할 수 있다. 소자 형성 영역에 소스와 드레인을 형성함으로써, MOS 트랜지스터를 획득할 수 있다.
또한, 소자 형성 영역에 형성된 트랜지스터의 인버스 협채널 효과 또는 킹크 특성의 발생을 방지하기 위해, 종래에는, 소자 형성 영역의 단부의 측면과 소자 분리막과의 사이의 부분을 산화물로 채우는 기술이 제안되었다 (JP 2000-22153 A 참조).
이러한 소자 형성 영역의 단부의 측면과 소자 분리막과의 사이의 부분을 산화물로 채우는 단계를 포함하는 트랜지스터 제조 방법의 일 실시예를 도 6a 내지 6i 에 도시한다 (이하, 제 2 종래 기술로 지칭함).
먼저, 도 6a 에 도시된 바와 같이, 열 산화에 의해 실리콘 기판 (601) 상에 패드 산화물 (602) 을 형성하고, 그 패드 산화물 (602) 상에 실리콘 질화물 (603) 을 퇴적시킨다. 그 후, 소자 분리막을 형성할 곳에 위치한 패드 산화물 (602), 실리콘 질화물 (603), 및 실리콘 기판 (601) 의 부분을, RIE 프로세스에 의해 에칭하여, 트렌치 (604) 를 형성한다. 이 트렌치 (604) 는 얕게 (shallow) 형성되며, 트렌치 (604) 에 대응하는 실리콘 기판 (601) 의 부분은, 저면으로 향할수록 점차 폭이 좁아지는 테이퍼된 형상 (tapered shape) 으로 형성된다. 그 후에, 트렌치 (604) 내의 실리콘 기판 (601) 의 노출면을 산화시켜 산화물 (612) 을 형성한 후, 도 6b 에 도시된 바와 같이, 실리콘 질화물 (603) 의 표면과 트렌치 (604) 의 표면상에, 폴리실리콘 (613) 을 퇴적시킨다. 그 후, 폴리실리콘 (613) 전부를 산화시켜, 도 6c 에 도시된 바와 같이, 열 산화물 (614) 을 형성한다. 그 후에, 열 산화물 (614) 과 상기 산화물 (612) 은 이방성 에칭에 좌우된다. 이 결과로서, 도 6d 에 도시된 바와 같이, 트렌치 (604) 의 내부로 향하는 실리콘 질화물 (603) 의 면과, 산화물 (602) 의 테이퍼된 부분과의 사이에, 열 산화물 (614) 의 일부로 제조된 측벽 (615) 을 형성한다. 그 후, 도 6e 에 도시된 바와 같이, 트렌치 (604) 의 저부에 노출된 실리콘 기판 (601) 을, RIE 프로세스에 의해 더 에칭하여, 트렌치 (604) 의 깊이를 증대시킨다. 증대된 깊이의 트렌치 (604) 내의 실리콘 기판 (601) 의 노출면을 열적으로 산화시켜, 열 산화물 (605) 을 형성한다. 그 후에, 도 6f 에 도시된 바와 같이, 트렌치 (604) 를 채우며, 또한, 실리콘 질화물 (603) 의 표면을 커버링하기 위하여, CVD 프로세스에 의해, 실리콘 산화물 (606) 을 퇴적시킨다. 그 후, 도 6g 에 도시된 바와 같이, 실리콘 산화물 (606) 의 표면을 평탄화하여, 실리콘 질화물 (603) 의 표면을 노출시킴으로써, 트렌치 (604) 내의 실리콘 산화물 (606) 의 표면과 실리콘 질화물 (603) 의 표면을 서로 동일 평면에 있게 한다. 그 후에, 도 6h 에 도시된 바와 같이, 실리콘 질화물 (603) 을 제거한다. 이 결과로서, 실리콘 산화물 (606) 로 제조된 소자 분리막을 형성한다. 그 후, 패드 산화물 (602) 을 제거하고, 도 6i 에 도시된 바와 같이, 실리콘 기판 (601) 내에 웰 (610) 을 형성하며, 실리콘 기판 (601) 의 표면에 게이트 산화물 (607) 을 형성하며, 또한, 게이트 산화물 (607) 과 실리콘 산화물 (606; 소자 분리막) 상에 게이트 전극 (608) 을 형성한다. 웰 (610) 내에 소스와 드레인을 형성함으로써, MOS 트랜지스터를 획득할 수 있다.
제 2 종래 기술에 의하면, 소자 형성 영역의 단부와 인접하게 측벽 (615) 이 형성되기 때문에, 웰 (610) 의 측면이 소자 형성 영역의 단부에서 열 산화물 (605) 을 통해, 게이트 전극 (608) 에 인접하는 것이 방지된다. 따라서, 소자 형성 영역의 트랜지스터에 대해, 인버스 협채널 효과 및 킹크 특성의 발생이 방지될 수 있다.
그러나, 제 1 종래 기술에 있어서, 소자 형성 영역의 단부의 각을 라운딩하는 열 산화물 (505) 이 비교적 두껍게 형성되기 때문에, 실리콘 기판 (501) 이 소비되어, 소자 형성 영역으로 사용될 실리콘 기판 (501) 의 폭이 좁아지게 되는 문제가 있다. 또한, 트렌치 (504) 내에 형성된 열 산화물 (505) 의 분량 (volume) 이 소비된 실리콘의 분량의 약 2 배가 되기 때문에, 트렌치 (504) 의 폭이 좁아지게 된다는 문제가 있다. 소자 형성 영역의 단부를 라운딩하기 위해서는, 미세화의 정도에 관계없이, 열 산화물 (505) 을 특정 두께로 형성할 필요가 있다. 따라서, LSI 의 미세화의 프로세스로 인해, 소자 형성 영역 및 소자 분리막의 폭이 감소할수록, 열 산화물 (505) 의 형성으로 인해, 소자 형성 영역의 폭의 감소뿐만 아니라, 트렌치 (504) 의 폭의 감소가 상대적으로 증대되어, 소자 형성 영역에 소자를 형성하기 어려워지고, 또한, 더 큰 문제는, 트렌치 (504) 에 실리콘 산화물 (506) 을 채우기가 더 어려워진다. 따라서, LSI 미세화의 프로세스로, 제 1 종래 기술을 적용하기 어려워진다.
또한, 제 2 종래 기술에 있어서, 측벽 (615) 의 형성시에, 폴리실리콘 (613) 의 퇴적 단계와 폴리실리콘 (613) 의 열 산화 단계가 필요하기 때문에, 필요로하는 단계가 증가된다는 문제가 있다. 또한, 측벽 (615) 의 형성으로 인해, 소자 형 성 영역의 폭이 감소한다는 문제가 있다. 소자 형성 영역의 폭을 확보하면, 측벽 (615) 의 형성때문에, 트렌치 (604) 의 폭이 좁아지게 된다는 또 다른 문제가 있다. 트렌치 (604) 의 폭이 좁아지면, 트렌치 (604) 의 깊이를 증대시키는 에칭 단계 동안의 마이크로 로딩 효과로 인해, 트렌치 (604) 의 폭이 더 감소된다는 문제를 야기할 것이다. 폴리실리콘 (613) 의 퇴적 단계와 열 산화 단계 및 이방성 에칭 단계 등을 통해, 불순물이 트렌치 (604) 에 남아있어, CVD 프로세스에 의해, 트렌치 (604) 내에 채워진 실리콘 산화물 (606) 에 보이드 (void) 가 발생한다는 또 다른 문제가 있다. 따라서, LSI 의 미세화와 함께, 소자 형성 영역과 소자 분리막의 미세화를 구현하려는 시도가 소자 분리막을 형성하기 어렵게 하고, 보이드가 소자 분리막에 발생할 여지가 있기 때문에, 제 2 종래 기술은, LSI 의 미세화를 구현하기 어렵다는 문제가 있다.
따라서, 본 발명의 목적은, 임의의 인버스 협채널 효과 및 킹크 특성을 방지하여, LSI 의 미세화를 구현할 수 있으며, 또한, 적은 수의 단계로 제조될 수 있는 트랜지스터를 제공하는 것이다.
상기 목적을 달성하기 위하여,
반도체 기판상에 제공된 소자 형성 영역;
절연막으로 형성되어, 소자 형성 영역을 한정하는 소자 분리막;
그 소자 형성 영역에 형성된 게이트 절연물; 및
게이트 절연물상에 형성되며, 소자 분리막상에서 연재하는 게이트 전극을 포 함하는 트랜지스터가 제공되며,
게이트 전극이 연재하는 소자 분리막의 표면은, 게이트 절연물의 표면보다 두께 방향으로 더 높게 형성되며,
소자 분리막과 게이트 절연물과의 사이의 경계에서의 게이트 전극의 두께는, 그 경계로부터 게이트 절연물 측을 향하여 떨어진 위치에서의 게이트 전극의 두께보다 더 크며,
소자 형성 영역의 반도체 기판의 표면의 근방에 불순물을 부가하므로, 소자 형성 영역은, 소자 분리막으로부터 더 먼 위치에서보다 소자 분리막에 더 근접한 위치에서 더 높은 농도를 갖는다.
상기 트랜지스터에 의하면, 게이트 전극은, 소자 분리막과 게이트 절연물과의 사이의 경계에서의 두께가, 그 경계로부터 게이트 절연물 측을 향하여 떨어진 위치에서의 두께보다 더 크다. 따라서, 예를 들어, 이온 주입 프로세스로 게이트 전극과 게이트 절연물을 통해, 소자 형성 영역의 반도체 기판에 불순물을 도입함으로써, 소자 분리막에 인접한 소자 형성 영역의 부분인 단부에서의 반도체 기판의 표면 근방의 불순물 농도를, 자기-정렬 방식으로, 소자 분리막으로부터 떨어진 소자 형성 영역의 부분에서의 반도체 기판의 표면 근방의 불순물 농도보다 더 크게 설정할 수 있다. 결과로서, 소자 형성 영역의 단부에서의, 임계 전압의 국부 감소로 인한 기생 트랜지스터의 발생을 방지할 수 있어, 소자 형성 영역에 형성되는 소스와 드레인으로 구성된 트랜지스터에 대해, 인버스 협채널 효과 및 킹크 특성을 방지할 수 있다.
삭제
상기 구성의 게이트 전극에 의해, 이러한 기생 트랜지스터뿐만 아니라, 인버스 협채널 효과와 킹크 특성의 방지 효과를 획득할 수 있다. 따라서, 종래 필요로 했던 것처럼, 소자 분리막의 형성시, 소자 분리 트렌치내에 큰 두께의 열 산 화물을 형성할 필요가 없다. 또한, 종래 필요로 했던 것처럼, 소자 형성 영역과 소자 분리막과의 사이의 경계에, 측벽을 형성할 필요가 없다. 따라서, 본 발명은, LSI 의 미세화로 인한 소자 분리막과 소자 형성 영역의 미세화 요건하에서도, 기생 트랜지스터뿐만 아니라 인버스 협채널 효과와 킹크 특성을 방지하면서, 소자 분리막과 소자 형성 영역을 미세화하도록 구현할 수 있다. 또한, 이 구성의 게이트 전극에 의해, 기생 트랜지스터뿐만 아니라 인버스 협채널 효과와 킹크 특성을, 종래 기술에서보다 더 단순한 구성으로 방지할 수 있다.
여기서, 경계로부터 게이트 절연물 측을 향하여 떨어진 위치는, 게이트 절연물상에 있으며, 게이트 절연물상에 형성된 게이트 전극의 두께가 폭 방향으로 균일한 영역에 포함된 위치를 지칭함을 알 수 있다.
상기 실시형태에 의하면, 소자 형성 영역의 단부에서, 임계 전압의 국부 감소로 인한 기생 트랜지스터의 발생을 방지할 수 있다. 따라서, 소자 형성 영역에 형성된 소스와 드레인으로 구성된 트랜지스터에 대해, 인버스 협채널 효과와 킹크 특성을 방지할 수 있다.
여기서, 소자 형성 영역의 반도체 기판에 대하여, 소자 분리막으로부터 먼 부분은, 반도체 기판상의 게이트 전극이 폭 방향으로 균일한 두께를 갖는 영역에 포함된 부분을 지칭하지만, 소자 분리막에 근접한 부분은, 반도체 기판상의 게이트 전극이 균일한 두께보다 더 큰 두께를 갖는 영역에 포함된 부분을 지칭한다.
또한,
반도체 기판상에 제공된 소자 형성 영역;
절연막으로 형성되어, 소자 형성 영역을 한정하는 소자 분리막;
소자 형성 영역에 형성된 게이트 절연물; 및
게이트 절연물상에 형성되며, 소자 분리막상에서 연재하는 게이트 전극을 포함하는 트랜지스터가 제공되며,
게이트 전극이 연재하는 소자 분리막의 표면은 게이트 절연물의 표면보다 두께 방향으로 더 높게 형성되며,
소자 분리막은, 평면도로 관측할 때, 그 소자 분리막이 게이트 절연물과 인접한 경계에서보다 내측에 제공되는, 그 경계에서보다 두께 방향으로 더 높게 형성 되어 반도체 기판의 평면 방향으로 연재하는 평탄부를 가지며,
게이트 전극이 연재하는 소자 분리막의 표면과 게이트 절연물의 표면과의 사이의 높이 차 (A), 소자 분리막의 평탄부의 선단 (end) 으로부터 그 경계까지의 폭 방향 거리 (B), 및 소자 형성 영역의 게이트 전극의 두께 (D) 는, 후속 수학식 (1), 즉,
D > B
과, 수학식 (2), 즉,
A/D+(1-(B/D)2)0.5 > 1
을 만족한다.
상기 트랜지스터에 의하면, 게이트 전극은, 소자 분리막과 게이트 절연물과의 사이의 경계에서의 게이트 전극의 두께가 소자 형성 영역의 게이트 절연물상의 게이트 전극의 두께보다 더 크게 형성된다. 평탄부를 갖는 소자 분리막은, 게이트 절연물과 소자 분리막의 경계 근방에, 평탄부보다 두께 방향의 높이가 더 낮은 스텝부를 갖는다. 게이트 전극이 연재하는 소자 분리막의 표면과 게이트 절연물의 표면과의 사이의 높이 차 (A), 소자 분리막의 평탄부의 선단으로부터 경계까지의 폭 방향 거리 (B), 및 소자 형성 영역의 게이트 전극의 두께 (D) 가 수학식 (1) 과 수학식 (2) 를 만족하기 때문에, 게이트 전극은, 게이트 절연물상에서보다 경계에서 두께가 증대한다. 따라서, 예를 들어, 이온 주입 프로세스로, 게이트 전극과 게이트 절연물을 통하여, 소자 형성 영역의 반도체 기판에 불순물을 도입함으로써, 소자 분리막과 인접한 소자 형성 영역의 부분인 단부에서의 반도체 기판의 표면 근방의 불순물 농도를, 자기-정렬 방식으로, 소자 분리막으로부터 먼 소자 형성 영역의 부분에서의 반도체 기판의 표면 근방의 불순물 농도보다 더 높게 설정할 수 있다. 결과로서, 소자 형성 영역의 단부에서의, 임계 전압의 국부 감소로 인한 기생 트랜지스터의 발생을 방지할 수 있어, 소자 형성 영역에 형성된 소스와 드레인으로 구성된 트랜지스터에 대해, 인버스 협채널 효과와 킹크 특성을 방지할 수 있다.
수학식 (1) 과 수학식 (2) 가, 게이트 전극이 연재하는 소자 분리막의 표면과 게이트 절연물의 표면과의 사이의 높이 차 (A), 소자 분리막의 평탄부의 선단으로부터 경계까지의 폭 방향 거리 (B), 및 소자 형성 영역의 게이트 전극의 두께 (D) 에 의해 만족될 때, 이러한 기생 트랜지스터뿐만 아니라, 인버스 협채널 효과와 킹크 특성의 방지 효과가 획득될 수 있다. 따라서, 종래 필요로 했던 바와 같이, 소자 분리막의 형성시, 소자 분리 트렌치에 큰 두께의 열 산화물을 형성할 필요가 없다. 또한, 종래 필요로 했던 바와 같이, 소자 분리막과 소자 형성 영역과의 사이의 경계에 측벽을 형성할 필요가 없다. 따라서, 본 발명은, LSI 의 미세화로 인한 소자 형성 영역과 소자 분리막의 미세화의 요건하에서도, 기생 트랜지스터뿐만 아니라, 인버스 협채널 효과와 킹크 특성을 방지하면서 소자 분리막과 소자 형성 영역을 미세화하도록 구현할 수 있다. 또한, 기생 트랜지스터뿐만 아니라, 인버스 협채널 효과와 킹크 특성을, 종래 기술에서보다 단순한 구성으로 방지할 수 있다.
본 발명의 일 실시형태에서, 소자 형성 영역의 반도체 기판의 표면의 근방에 불순물을 부가하므로, 소자 형성 영역은, 소자 분리막으로부터 더 먼 위치에서보다 소자 분리막에 더 근접한 위치에서 더 높은 농도를 갖는다.
상기 실시형태에 의하면, 소자 형성 영역의 단부에서, 임계 전압의 국부 감소로 인한 기생 트랜지스터의 발생을 방지할 수 있다. 따라서, 소자 형성 영역에 형성된 소스와 드레인으로 구성된 트랜지스터에 대해, 인버스 협채널 효과와 킹크 특성을 방지할 수 있다.
여기서, 소자 형성 영역의 반도체 기판에 대하여, 소자 분리막으로부터 먼 부분은, 반도체 기판상의 게이트 전극이 폭 방향으로 균일한 두께를 갖는 영역에 포함된 부분을 지칭하지만, 소자 분리막에 근접한 부분은, 반도체 기판상의 게이트 전극이 균일한 두께보다 더 큰 두께를 갖는 영역에 포함된 부분을 지칭한다.
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또한,
반도체 기판상에 제 1 산화물을 형성하는 단계;
그 제 1 산화물상에 질화물을 형성하는 단계;
반도체 기판에 도달하도록 질화물과 제 1 산화물을 통해 연재하는 트렌치를 형성하는 단계;
트렌치에 노출된 반도체 기판의 표면상에 제 2 산화물을 형성하는 단계;
트렌치를 채우고 질화물의 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 1 절연막을 형성하는 단계;
반도체 기판의 표면이 노출되도록 질화물과 제 1 산화물을 제거하는 단계;
반도체 기판의 노출면상에 제 2 절연막을 형성하는 단계;
후속 수학식 (3), 즉,
D > B
과 수학식 (4), 즉
A/D+(1-(B/D)2)0.5 >1
가 만족되도록 제 1 절연막과 제 2 절연막상에 전기 도전층을 형성하는 단계; 및
이온 주입 프로세스로, 도전층과 제 2 절연막을 통해 반도체 기판에 불순물을 도입하는 제 1 불순물 부가 단계를 포함하는 트랜지스터 제조 방법이 제공되며,
상기 수학식에서, A 는, 도전층이 연재하는 제 1 절연막의 표면과 제 2 절연막의 표면과의 사이의 높이 차를 나타내며, B 는, 제 1 절연막이 제 2 절연막과 인접한 경계로부터, 평면도로 관측할 때, 그 경계에서보다 내측에 제공되는, 그 경계에서보다 두께 방향으로 더 높게 형성되어 평면 방향으로 연재하는 평탄부의 선단까지의 폭 방향 거리를 나타내며, D 는, 제 2 절연막상의 도전층의 두께를 나타낸다.
상기 제조 방법에 의하면, 도전층은, 그 도전층이 연재하는 제 1 절연막의 표면과 제 2 절연막의 표면과의 사이의 높이 차 (A), 제 1 절연막의 평탄부의 선단으로부터 제 2 절연막과의 경계까지의 폭 방향 거리 (B), 및 제2 절연막상의 도전층의 두께 (D) 가 수학식 (3) 과 수학식 (4) 를 만족하여 형성된다. 이 결과로서, 제 1 불순물 부가 단계에서, 제 2 절연막 아래에 위치된 반도체 기판에 대하여, 제 1 절연막과 인접한 부분인 단부에서의 반도체 기판의 표면 근방의 불순물 농도는, 자기-정렬 방식으로, 제 1 절연으로부터 먼 부분에서의 반도체 기판의 표면 근방의 불순물 농도보다 더 높게 된다. 결과로서, 반도체 기판의 단부에서의, 임계 전압의 국부 감소로 인한 기생 트랜지스터의 발생을 방지할 수 있어, 제 2 절연막 아래의 반도체 기판에 형성된 소스와 드레인으로 구성된 트랜지스터에 대해, 인버스 협채널 효과와 킹크 특성을 방지할 수 있다.
본 발명의 일 실시형태에서, 제조 방법은,
주입 에너지, 불순물 주입량 및 불순물 중 적어도 하나가 제 1 불순물 부가 단계의 이온 주입 프로세스와 다른 이온 주입 프로세스로, 반도체 기판에 불순물을 도입하는 제 2 불순물 부가 단계를 더 포함한다.
이 실시형태에서, 제 2 불순물 부가 단계에 의하여, 예를 들어, 반도체 기판내에 웰 영역을 형성할 수 있다.
본 발명은 제한하려고 의도되지 않으며, 오직 실례로서 주어진 첨부된 도면과 이하의 상세한 설명으로부터 본 발명을 보다 완전히 이해하게 될 것이다.
바람직한 실시형태의 상세한 설명
이하, 첨부된 도면에서 설명된 본 발명의 실시형태에 의하여 본 발명을 상세히 설명할 것이다.
도 1a 내지 1k 는, 본 발명의 일 실시형태에 따른 트랜지스터 제조 방법의 단계를 도시한 도면이다.
이 제조 방법에 의해 제조된 트랜지스터는 실리콘 기판의 웰 영역내에 형성되는 MOS 트랜지스터이다.
먼저, 도 1a 에 도시된 바와 같이, 산화 프로세스에 의해, 실리콘 기판 (101) 상에 8nm 두께의 실리콘 산화물로 제조된 패드 산화물 (102) 을 형성한다. 또한, CVD 프로세스에 의해, 패드 산화물 (102) 상에 140nm 두께의 실리콘 질화물 (103) 을 형성한다. 이 실리콘 질화물 (103) 의 두께는, 게이트 산화물 (112) 의 표면으로부터, 후술되는 소자 분리막 (110) 의 높이를 결정한다. 따라서, 도 1b 내지 1g 의 후술되는 단계의 실행으로부터 기인하는 소자 분리막 (110) 의 두께의 감소분의 예측으로, 실리콘 질화물 (103) 의 두께는, 도 1h 의 단계에서의 게이트 전극 (114) 의 형성시에 소자 분리막 (110) 의 높이가 특정 높이가 되도록 설정된다.
그 후에, 도 1b 에 도시된 바와 같이, 소자 분리막을 형성할 위치에 개구를 갖는 포토레지스트 (104) 를 형성한다.
그 후, 도 1c 에 도시된 바와 같이, 마스크로서 이용되는 포토레지스트 (104) 를 사용하여, 실리콘 질화물 (103), 패드 산화물 (102) 및 실리콘 기판 (101) 의 부분을 RIE 프로세스에 의해 에칭하여, 실리콘 질화물 (103) 의 표면으로부터 150nm 의 깊이를 갖는 소자 분리 트렌치 (105) 를 형성한다. 그 후에, 포토레지스트 (104) 를 제거한다.
그 후, 도 1d 에 도시된 바와 같이, 산화 프로세스에 의해 소자 분리 트렌치 (105) 에 노출된 실리콘 기판 (101) 의 표면상에 20nm 두께의 실리콘 산화물 (107) 을 형성한다. 이 프로세스에 의하여, 에칭 프로세스로 인한 임의의 손상 층을 제거할 수 있으며, 또한, 실리콘 기판 (101) 의 소자 형성 영역용으로 의도된 부분의 선단 (즉, 실리콘 질화물 (103) 에 근접하고 인접하며 실리콘 기판 (101) 상의 소자 분리 트렌치 (105) 의 측면에 근접한 도 1d 의 단면도의 점선 원으로 둘러싸인 부분) 의 단면 구성을 라운딩 구성으로 할 수 있다. 실리콘 기판 (101) 의 각 부분의 단면 구성이 라운딩 구성 이외의 구성일 수도 있다는 것을 알 수 있다.
그 후에, 도 1e 에 도시된 바와 같이, CVD 프로세스에 의해 실리콘 산화물 (106) 을, 실리콘 질화물 (103) 의 표면상에, 그리고, 소자 분리 트렌치 (105) 내에 퇴적시킨다. 실리콘 산화물 (106) 은, 실리콘 질화물 (103) 의 표면상에 최대 350nm 의 두께로 퇴적된다.
그 후에, 도 1f 에 도시된 바와 같이, CMP 프로세스에 의해 실리콘 산화물 (106) 을 연마하여, 소자 분리 트렌치 (105) 내의 실리콘 산화물 (106) 의 표면과 실리콘 질화물 (103) 의 표면을 서로 동일 평면에 있게 한다. 이 프로세스에서, 실리콘 질화물 (103) 은 연마에 대한 스토퍼 (stopper) 로서 역할을 한다. 결과로서, 소자 분리 트렌치 (105) 내에, 실리콘 산화물 (106) 로 소자 분리막 (110) 을 형성한다.
그 후에, 인산을 이용하는 습식 에칭에 의해, 실리콘 질화물 (103) 을 제거하여, 패드 산화물 (102) 의 표면을 노출시킨다. 불화수소산을 이용하는 습식 에칭에 의해, 이 패드 산화물 (102) 을 제거하여, 실리콘 기판 (101) 의 표면을 노출시킨다. 이 경우의 습식 에칭 프로세스에서, 소자 분리막 (110) 의 재료를 또한 에칭하기 때문에, 소자 분리막 (110) 의 노출면과 측벽은 후퇴한다. 그 후, 도 1g 에 도시된 바와 같이, 산화 프로세스에 의해 실리콘 기판 (101) 의 표면상에 게이트 절연물로서 역할을 하는 4nm 두께의 게이트 산화물 (112) 을 형성한다.
도시되진 않았지만, 소자 분리 트렌치 (105) 의 형성 동안에 발생한 실리콘 기판 (101) 의 표면의 임의의 손상의 제거를 위해서, 뿐만 아니라, 소자 형성 영역의 부분을 형성하는 실리콘 기판 (101) 의 각 부분의 라운딩을 위해서, 산화 프로세스에 의해 희생 산화물을 형성할 수도 있는데, 그 경우는, 희생 산화물을 플루오르화수소산을 이용하는 습식 에칭에 의해 제거한 후, 게이트 산화물 (112) 을 형성할 것이다.
그 후에, 도 1h 에 도시된 바와 같이, 게이트 산화물 (112) 과 소자 분리막 (110) 상에 게이트 전극막 (114) 을 형성한다. 이 실시형태에서, 폴리실리콘막은, LP-CVD (저압-화학 기상 증착) 프로세스에 의해 155nm 의 두께로 퇴적된다. 이 게이트 전극 (114) 의 재료는, 폴리실리콘 또는 비정질 실리콘과 같은 전기 도전성 재료일 수도 있다. 도 1h 에서, 게이트 산화물 (112) 과 소자 분리막 (110) 과의 사이의 경계로부터, 게이트 산화물 (112) 이 형성되는 일측으로 연재하는 영역은 소자 형성 영역 (10) 이다.
이하, 게이트 전극 (114) 의 두께에 대한 상세한 설명을, 도 2 를 참조하여 제시할 것이다.
도 2 는, 소자 분리막 (110) 에 의해 한정된 소자 형성 영역 (10) 의 단부 (11) 의 근방을 도시한 확대 단면도이다. 이 소자 형성 영역의 단부 (11) 에 서, 실리콘 기판 (101) 의 표면상에 게이트 산화물 (112) 을 형성한다. 또한, 소자 분리막 (110) 은, 실리콘 산화물 (107) 을 통해 실리콘 기판 (101) 의 측면에 인접한다. 도 2 에는, 실리콘 산화물 (107) 을 생략하였음을 알 수 있다.
대체로, 소자 형성 영역 (10) 의 게이트 산화물 (112) 에 인접하는 소자 분리막 (110) 의 부분은 게이트 산화물 (112) 과 동일 평면에 있다. 한편, 평면도로 관측할 때, 경계보다 내측에 위치된 소자 분리막 (110) 의 표면은, 그 경계보다 더 높고, 실리콘 기판 (101) 의 표면에 대해 대체로 평행한 평탄부 (110a) 를 형성한다. 소자 분리막 (110) 의 경계와 평탄부 (110a) 와의 사이에는, 경계로부터 평탄부 (110a) 로 향하여 높이가 증가하는 스텝부 (110b) 가 형성된다.
도 2 를 참조하면, 소자 형성 영역 (10) 의 게이트 산화물 (112) 과 소자 분리막 (110) 과의 사이의 높이 차를 A 로 가정한다. 또한, 게이트 산화물 (112) 과 소자 분리막 (110) 과의 사이의 경계로부터 소자 분리막 (110) 의 평탄부의 선단까지의 폭 방향 거리, 즉, 스텝부 (110b) 의 폭을 B 로 가정한다. 또한, 게이트 산화물 (112) 의 경계로부터 떨어져 위치되고 게이트 산화물 (112) 상에 균일한 두께를 갖는 부분 (이하, 균일 부분으로 지칭함) 의 두께를 D 로 가정한다. 소자 분리막 (110) 의 평탄부 (110a) 상과 게이트 산화물 (112) 상의 게이트 전극 (114) 의 두께는 D 로 동일함을 알 수 있다.
CVD 프로세스를 사용하여 폴리실리콘 게이트 전극 (114) 을 형성할 때, 전극의 재료인 실리콘은, 평탄부 (110a) 에 대해 평행한 표면을 형성하기 위하여 소자 분리막 (110) 의 평탄부 (110a) 의 중앙 근방에서 성장한다. 한편, 소자 분리막 (110) 의 평탄부 (110a) 의 선단에는, 평탄부 (110a) 와 스텝부 (110b) 와의 사이에 각(P) 을 형성하며, 여기서, 실리콘은, 대체로 원호 형상의 단면을 갖는 표면을 형성하도록 각 (P) 둘레에서 성장한다. 따라서, 게이트 산화물 (112) 과 소자 분리막 (110) 과의 사이의 경계 근방에서, 게이트 전극 (114) 의 표면은, 대체로, 소자 분리막 (110) 의 각 (P) 둘레에 원호 형상으로 존재한다. 따라서, 그 경계에서의 게이트 전극 (114) 의 두께 (D') 는, 게이트 산화물 (112) 의 표면과 소자 분리막 (110) 의 표면과의 사이의 높이 차 (A) 와, 소자 분리막의 평탄부 (110a) 의 표면으로부터 그 경계 위치에서의 게이트 전극 (114) 의 표면까지의 높이 차 (C) 의 합과 동일하다. 즉, 두께 (D') 는, 후속 수학식 (5), 즉,
D' = A+C
로서 표현될 수 있다. 게이트 산화물 (112) 의 표면이 게이트 산화물 (112) 의 표면과 소자 분리막 (110) 과의 사이의 경계 근방에서 라운딩되지만, 라운드니스 (roundness) 로 인한 게이트 전극 (114) 의 두께의 증대가 미소 (minute) 하기 때문에 고려하지 않아도 된다.
게이트 전극 (114) 의 균일 부분의 두께 (D) 가, 소자 분리막의 스텝부 (110b) 의 폭 (B) 보다 더 클 때, 즉, 두께 (D) 가 후속 수학식 (6), 즉,
D > B
을 만족할 때, 게이트 산화물 (112) 과 소자 분리막 (110) 과의 사이의 경계에서의 게이트 전극 (114) 의 두께 (C) 는, 그 경계에서의 게이트 전극 (114) 의 표면이 소자 분리막의 평탄부 (110a) 의 선단에서의 각 (P) 둘레에 반경 (D) 을 갖는 원호상에 위치되기 때문에, 후속 수학식 (7), 즉,
C = (D2 - B2)0.5
에 의해 표현되는 것으로 근사될 수 있다.
이 경우에, 수학식 (7) 을 수학식 (5) 에 대입하면, 후속 수학식 (8), 즉,
D' = A+(D2 - B2)0.5
이 생긴다.
이 점에 대하여, 게이트 산화물 (112) 과 소자 분리막 (110) 과의 사이의 경계에서의 게이트 전극 (114) 의 두께 (D') 는, 게이트 전극 (114) 의 균일 부분의 두께 (D) 보다 더 클 필요가 있다. 따라서, 후속 수학식 (9), 즉,
A + (D2 - B2)0.5 > D
을 만족하여야 한다.
이 수학식 (9) 의 양 측을 D 로 나누면 후속 수학식 (10), 즉,
A/D + (1-(B/D)2)0.5 > 1
이 산출된다.
이 수학식 (10) 을 만족하기 위하여, 도 1a 의 단계에서 형성될 실리콘 질화물 (103) 의 두께 및 패드 산화물 (102) 의 습식 에칭시의 소자 분리막 (110) 표면의 역행 정도 (extent of retreat) 에 의존하여 결정되는, 게이트 산화물 (112) 의 표면으로부터의 소자 분리막 (110) 의 높이 (A), 뿐만 아니라, 게이트 전극 (114) 의 균일 부분의 두께 (D) 가 설정된다. 또한, 소자 분리막의 스텝부 (110b) 가 도 1g 의 단계에서 실리콘 질화물 (103) 의 습식 에칭시에 형성되기 때문에, 특히, 습식 에칭의 조건으로부터 스텝부 (110b) 의 폭 (B) 이 결정된다. 상술된 이들 파라미터 A, B, 및 D 를 설정하면, 그 경계에서의 게이트 전극 (114) 의 두께 (D') 를 적절한 두께로 형성시킨다. 결과로서, 실리콘 기판 (101) 에서, 후술되는 프로파일의 불순물 농도를 획득할 수 있다.
상기 수학식 (10) 에서, 그 수학식의 좌측의 증가는, 소자 형성 부분의 선단, 즉, 게이트 산화물 (112) 과 소자 분리막 (110) 과의 사이의 경계에서의 게이트 전극의 두께 (D') 가 게이트 전극의 균일 부분의 두께 (D) 에 대하여 증가함을 의미한다. 이 점에 대하여, 소자 분리막 (110) 의 표면과 게이트 산화물 (112) 의 표면과의 사이의 스텝 갭 (A) 에 대하여 게이트 전극 (114) 의 균일 부분의 두께 (D) 가 작아질수록, 좌측이 더 커지게 된다. 한편, 소자 분리막의 스텝부 (110b) 의 폭 (B) 에 대하여 게이트 전극 (114) 의 균일 부분의 두께 (D) 가 커질수록, 좌측이 커지게 된다. 따라서, 소자 분리막 (110) 과 게이트 산화물 (112) 과의 사이의 스텝 갭 (A) 과, 소자 분리막의 스텝부 (110b) 의 폭 (B) 에 기초하여, 게이트 전극 (114) 의 균일 부분의 두께 (D) 의 범위를 결정할 수 있으며, 그 경계에서의 게이트 전극 (114) 의 두께 (D') 는 그 균일 부분의 두께 (D) 보다 더 크다. 즉, 수학식 (6) 과 수학식 (10) 을 만족하는 범위내에서 게이트 전극 (114) 의 균일 부분의 두께 (D) 를 설정함으로써, 그 경계에서의 게이트 전극 (114) 의 두께 (D') 를 균일 부분의 게이트 전극 (114) 의 두께 (D) 보다 더 크게 할 수 있다.
더 상세하게는, 이 실시형태에서, 소자 분리막 (110) 의 표면과 게이트 산화물 (112) 의 표면과의 사이의 높이 (A) 를 65nm 로 설정하고, 소자 분리막의 스텝부 (110b) 의 폭 (B) 을 40 nm 으로 설정하며, 게이트 전극 (114) 의 균일 부분의 두께 (D) 를 155nm 으로 설정한다. 이들 값은 수학식 (6) 과 수학식 (10) 을 만족한다. 따라서, 소자 분리막 (110) 과 게이트 산화물 (112) 과의 사이의 경계에서의 게이트 전극 (114) 의 두께 (D') 를 155nm 보다 더 크게 할 수 있다.
따라서, 도 1h 를 참조하면, 소자 분리막 (110) 과 게이트 산화물 (112) 과의 사이의 경계, 즉, 소자 형성 영역 (10) 의 선단에서의 두께 (Db) 는, 게이트 산화물 (112) 상의 게이트 전극 (114) 의 균일 부분의 두께 (Da) 보다 더 크게 된다.
또한, 도 1h 를 참조하면, 2 개의 소자 분리막 (110) 에 의해 샌드위치된 소 자 형성 영역 (14; 이하, 협폭 영역이라 지칭함) 에서, 그 협폭 영역 (14) 의 폭 (W) 이 게이트 전극 (114) 의 균일 부분의 두께 (Da) 의 2 배 미만이면, 그 영역상에 퇴적된 게이트 전극 (114) 의 두께 (Dc) 는 균일 부분의 두께 (Da) 보다 더 크게 된다. 이것은, 게이트 전극 (114) 의 재료가, 게이트 산화물 (112) 에 대해 평행한 표면을 형성하기 위하여 협폭 영역 (14) 상에 퇴적되며, 또한, 소자 분리막의 평탄부 (110a) 의 각 (P) 둘레에 원호 형상의 표면을 형성하기 위하여 퇴적되기 때문이다. 따라서, 2 개의 소자 분리막 (110) 에 의해 샌드위치된 협폭 영역 (14) 내에 형성될 게이트 전극 (114) 의 두께 (Dc) 는, 협폭 영역 (14) 의 폭 (W) 이 감소하면 점차 더 두꺼워지게 된다. 소자 형성 영역의 폭 (W) 은, 2 개의 소자 분리막 (110) 의 각각의 평탄부 (110a) 의 상호 면하는 각들 (P) 사이의 거리임을 알 수 있다.
더 상세하게는, 이 실시형태에서, 게이트 전극 (114) 의 평탄부의 두께 (Da) 가 155nm 이고, 2 개의 소자 분리막들 (110) 사이의 거리 (W) 가 200nm 일 때, 2 개의 소자 분리막 (110) 에 의해 샌드위치된 협폭 영역상의 중앙부에서의 게이트 전극 (114) 의 두께 (Dc) 는, 게이트 전극 (114) 의 균일 부분의 두께 (Da) 보다 더 두꺼운 185nm 가 된다.
다음으로, 도 1i 에 도시된 바와 같이, 이온 주입 프로세스로, 게이트 전극 (114) 과 게이트 산화물 (112) 을 통해, 실리콘 기판 (101) 에 불순물을 도입한다. 실리콘 기판 (101) 에 도입될 불순물은, 예를 들어, NMOS 트랜지스를 형성하는 영역에는 붕소, 및 PMOS 트랜지스터를 형성하는 영역에는 인이다. 불순물의 도입 에 의하여, 실리콘 기판상에 웰 (116) 과 임계 조정 불순물 층 (117) 을 형성한다.
바람직하게는, 실리콘 기판 (101) 으로의 불순물의 도입은, 주입 에너지 및 이온 주입량을 변경시키는 복수의 조건하에서, 2 회 내지 4 회의 이온 주입에 의해 수행된다.
더 상세하게는, NMOS 트랜지스터 형성 영역에, 불순물인 붕소로, 215 KeV 의 주입 에너지, 1.0 × 1013 cm-2 의 주입량, 및 0°의 주입각도의 조건하에, 제 1 이온 주입을 수행한다. 또한, 불순물인 붕소로, 72KeV 의 주입 에너지, 8.0 × 1012 cm-2 의 주입량, 및 0°의 주입각도의 조건하에, 제 2 이온 주입을 수행한다.
제 1 이온 주입은, 웰 (116) 의 형성이 목적이며, 이로 인해, 실리콘 기판 (101) 의 표면으로부터 약 230nm 의 깊이에 농도 피크를 갖는 불순물 도입 영역이 획득될 수 있다. 제 1 이온 주입은, 본 발명의 제 2 불순물 부가 단계에 대응한다.
한편, 제 2 이온 주입은, 트랜지스터의 임계 전압을 조정하는 임계 조정 영역의 형성이 목적이다. 이런 제 2 이온 주입은 본 발명의 제 1 불순물 부가 단계에 대응한다. 임계 조정 영역 (117) 은, 소자 형성 영역의 단부 (11) 에서 실리콘 기판 (101) 의 표면으로부터 약 5nm 의 깊이에 농도 피크를 갖는다. 또한, 이 소자 형성 영역의 단부 (11) 에서, 실리콘 기판 (101) 의 표면의 불순물 농도는 약 4.8 × 1017 pcs/cm-3 가 된다. 한편, 게이트 전극 (114) 이 균일한 두께 (Da) 로 형성되는 영역에 대응하는 소자 형성 영역의 부분 (12; 이하, 전극 균 일부로 지칭함) 에서, 임계 조정 영역 (117) 은, 실리콘 기판 (101) 의 표면으로부터 약 65nm 의 깊이에 농도 피크를 갖는다. 또한, 소자 형성 영역의 전극 균일부 (12) 에서, 실리콘 기판 (101) 의 표면의 불순물 농도는 약 2.8 × 1017 cm-3 이 된다. 이것은, 소자 형성 영역 (10) 상의 게이트 전극 (114) 의 두께가 단부 (11) 와 균일부 (12) 사이에서 다르기 때문이다. 즉, 게이트 전극 (14) 의 두께 (Db) 가 소자 형성 영역의 단부 (11) 에서는 215nm 이지만, 소자 형성 영역의 전극 균일부 (12) 에서는 게이트 전극 (114) 의 균일한 두께 (Da) 가 155nm 이다. 게이트 전극 (114) 의 이 두께 차에 응답하여, 소자 형성 영역의 단부에서는 약 5nm 의 깊이에 불순물 농도의 피크를 갖기 위하여 임계 조정 영역 (117) 이 형성되지만, 소자 형성 영역의 전극 균일부 (12) 에서는 약 65nm 의 깊이에 불순물 농도의 피크를 갖기 위하여 임계 조정 영역 (117) 이 형성된다. 즉, 소자 형성 영역의 전극 균일부 (12) 와 단부 (11) 와의 사이에, 각각의 개별 부분에서 형성된 게이트 전극의 두께 차와 대체로 동일한 임계 조정 영역의 불순물 농도의 피크의 깊이의 차가 발생한다.
상술된 바와 같이, 자신의 표면에 근접한 실리콘 기판 (101) 의 부분에서의 불순물 농도를 소자 형성 영역의 전극 균일부 (12) 에서보다 단부 (11) 에서 더 크게 되도록 설정함으로써, 소자 형성 영역의 단부 (11) 에 형성된 트랜지스터의 임계 전압을 증대시킬 수 있다. 따라서, 트랜지스터를 그 부분에 형성할 때 야기되는 종래, 소자 형성 영역의 단부 (11) 에서 발생되었던 기생 트랜지스터뿐만 아 니라, 인버스 협채널 효과와 킹크 특성을 방지할 수 있다.
또한, 2 개의 소자 분리막 (110) 사이의 협폭 영역 (14) 은, 협폭 영역 (14) 상의 게이트 전극 (114) 의 두께 (Dc) 가 소자 형성 영역의 전극 균일부 (12) 상의 게이트 전극의 두께 (Da) 보다 더 크게 되도록 형성된다. 따라서, 실리콘 기판 (101) 에 형성된 임계 조정 영역 (117) 의 깊이는, 전극 균일부 (12) 에서보다 협폭 영역 (14) 에서 더 얕다. 또한, 실리콘 기판 (101) 표면의 불순물 농도는, 전극 균일부 (12) 에서보다 협폭 영역 (14) 에서 더 높다. 결과적으로, 협폭 영역 (14) 에서의 기생 트랜지스터를 방지할 수 있고, 또한, 이 영역에 형성된 트랜지스터의 인버스 협채널 효과와 킹크 특성을 방지할 수 있다.
또한, 게이트 전극 (114) 을 통한 실리콘 기판 (101) 으로의 이온 주입에 관해서는, 주입 에너지의 크기를 변경시키면, 실리콘 기판 (101) 표면의 불순물 농도의 비율을 소자 형성 영역의 전극 균일부 (12) 와 단부 (11) 와의 사이에서 변경시킬 수 있다. 도 3 은, 본 실시형태와 유사한 실리콘 기판 (101) 의 소자 형성 영역 상에, 상이한 주입 에너지로 게이트 전극 (114) 을 통해 수행된 이온 주입의 실험 결과를 도시한 도면이다. 도 3 에서, 수직축은, 소자 형성 영역의 단부 (11) 에서의 표면 불순물 농도를 소자 형성 영역의 전극 균일부 (12) 에서의 표면 불순물 농도로 나눔으로써 획득된 표면 불순물 농도비를 나타내지만, 수평축은, 이온 주입의 주입 에너지 (KeV) 를 나타낸다. 이 실험에서, 소자 형성 영역의 단부 (11) 에서의 게이트 전극 (114) 의 두께는 225nm 이었고, 소자 형성 영역의 전극 균일부 (12) 에서의 게이트 전극 (114) 의 두께는 180nm 이었다. 도 3 에 도시된 바와 같이, 주입 에너지를 증대시킴으로써, 소자 형성 영역의 전극 균일부 (12) 에서의 실리콘 기판 (101) 의 표면 불순물 농도에 대한 단부 (11) 에서의 실리콘 기판 (101) 의 표면 불순물 농도를, 주입 에너지에 비례하여 증대시킬 수 있다. 따라서, 실리콘 기판 (101) 상의 소자 형성 영역의 단부 (11) 에 트랜지스터를 형성할 때, 주입 에너지를 증대시킴으로써 트랜지스터의 임계 전압을 효율적으로 증대시켜, 기생 트랜지스터뿐만 아니라 인버스 협채널 효과와 킹크 특성을 방지할 수 있다.
상술된 바와 같이, 게이트 전극 (114) 이 비교적 두꺼운 부분에 대응하는 실리콘 기판 (101) 은, 주입 에너지를 증대시킴으로써, 표면 불순물 농도를 효율적으로 증대시킨다. 도 1i 에 도시된 바와 같이, 2 개의 소자 분리막 (110) 에 의해 샌드위치된 비교적 협폭 영역 (14) 에 형성될 쇼트 게이트 (short-gate) 트랜지스터는, 타 영역 (11, 12) 에 형성되는 트랜지스터에 대한 주입 에너지와 다른 에너지로 이온 주입을 수행하지 않고도, 타 영역 (11, 12) 에 형성된 것보다 더 높은 임계 전압으로 설정될 수 있다. 즉, 소자 형성 영역의 협폭 영역 (14) 에서, 게이트 전극 (114) 은, 전극 균일부 (12) 에서보다 더 두꺼운 두께 (Dc) 를 갖는다. 이 결과로서, 소자 형성 영역의 협폭 영역 (14) 과 전극 균일부 (12) 상에 동일한 주입 에너지의 이온 주입을 수행함으로써, 협폭 영역 (14) 의 실리콘 기판 (101) 의 표면 불순물 농도는, 전극 균일부 (12) 의 실리콘 기판 (101) 의 표면 불순물 농도보다 더 높게 설정될 수 있다. 이 결과로서, 종래, 쇼트 게이트 폭의 트랜지스터가 임계 전압을 증대시키기 위하여 타 영역에 독립적으로 형성된 영역에 대해 수행된 이온 주입 단계뿐만 아니라, 이 독립적으로 형성된 이온 주입의 실행이 목적인 포토리소그래피 단계를 제거할 수 있다. 즉, 종래보다 대폭 간단하고 저 비용으로, 쇼트 게이트 트랜지스터가 형성된 영역의 임계 전압을 증대시킬 수 있다.
도 1i 까지의 단계에 의해 웨이퍼 전면에 게이트 전극 (114) 을 형성한 후, 소자 형성 영역 (10) 에 트랜지스터를 형성하는 도 1j 에 도시된 단계로 단계를 이동한다. 즉, 특정 패턴으로 게이트 전극 (114) 을 프로세싱하고, 이온 주입 프로세스에 의해, LDD (Lightly Doped Drain) 영역 (118) 및 할로 영역 (119) 을 형성한다. 따라서, CVD 프로세스에 의해 웨이퍼 표면상에 실리콘 산화물을 퇴적시키고, RIE 프로세스에 의해, 실리콘 산화물을 이방적으로 역 에칭시켜, 게이트 전극 (114) 의 측면에 게이트 스페이서 (121) 를 형성한다. 그 후, 이온 주입 프로세스에 의해 불순물을 주입하고, 어닐링을 행하여, 실리콘 기판 (101) 의 표면 근방에 소스와 드레인 영역 (123) 을 형성한다. 그 다음에, 게이트 전극 (114) 의 표면 부분에 실리사이드 (125) 를 형성한다.
그 후, 도 1k 에 도시된 바와 같이, 층간막 (127) 을 형성하고, 콘택트 (128) 및 배선 (129) 을 형성하여, 소자 형성 영역에 MOS 트랜지스터를 완성한다.
상술된 바와 같이, 본 실시형태의 트랜지스터에서, 소자 형성 영역 (10) 상으로부터 소자 분리막 (110) 상으로 연재하는 게이트 전극 (114) 은, 소자 형성 영역 (10) 과 소자 분리막 (110) 과의 사이의 경계상의 두께 (Db) 가 그 경계로부터 떨어진 소자 형성 영역의 부분의 두께 (Da) 보다 더 크게 되도록 형성된다. 게 이트 전극 (114) 을 통한 주입에 의해 소자 형성 영역 (10) 의 반도체 기판 (101) 으로의 불순물의 도입으로, 소자 형성 영역의 경계 근방의 반도체 기판 (101) 의 불순물 농도는, 자기-정렬 방식으로 소자 형성 영역의 경계로부터 떨어진 부분의 반도체 기판 (101) 의 불순물 농도보다 더 높게 설정될 수 있다. 결과로서, 임계 전압을 소자 형성 영역의 근방 부분 (11) 에 형성된 트랜지스터에 대해 증대시킬 수 있어, 기생 트랜지스터뿐만 아니라, 인버스 협채널 효과와 킹크 특성을 방지할 수 있다.
본 실시형태의 트랜지스터에 의하면, 게이트 전극 (114) 은, 소자 형성 영역 (10) 과 소자 분리막 (110) 과의 사이의 경계상의 두께 (Db) 가 그 경계로부터 떨어진 소자 형성 영역의 부분 (12) 의 두께 (Da) 보다 더 크게 되도록 형성된다. 결과로서, 종래 기술에서 필요로 했던 소자 형성 트렌치에 두께가 큰 열 산화물을 형성하지 않고도 기생 트랜지스터뿐만 아니라, 인버스 협채널 효과와 킹크 특성의 방지를 행할 수 있다. 따라서, 기생 트랜지스터의 방지뿐만 아니라, 인버스 협채널 효과와 킹크 특성의 방지를 이행하면서, LSI 의 미세화에 응답하여 소자 분리막 (110) 과 소자 형성 영역 (10) 을 미세화시킬 수 있다.
이로 인해, 설명된 본 발명의 실시형태를 다양한 방식으로 변경시킬 수 있음을 알 수 있다. 이러한 변경을 본 발명의 정신 및 범위로부터 벗어난 것으로 간주하지 않고, 당업자에게 명백한 모든 이러한 변경을 후속 청구항의 범위내에 포함하는 것으로 의도한다.
상술한 바와 같이 본 발명에 의하면, 기생 트랜지스터뿐만 아니라 인버스 협채널 효과와 킹크 특성을 방지하여, LSI 의 미세화를 구현할 수 있으며, 또한, 적은 수의 단계로 제조될 수 있는 트랜지스터를 제공할 수 있다.

Claims (5)

  1. 반도체 기판상에 제공된 소자 형성 영역;
    절연막으로 형성되어, 상기 소자 형성 영역을 한정하는 소자 분리막;
    상기 소자 형성 영역에 형성된 게이트 절연물; 및
    상기 게이트 절연물상에 형성되어, 상기 소자 분리막상에서 연재하는 게이트 전극을 포함하며,
    상기 게이트 전극이 연재하는 상기 소자 분리막의 표면은, 상기 게이트 절연물의 표면보다 두께 방향으로 더 높게 형성되고,
    상기 소자 분리막과 상기 게이트 절연물과의 사이의 경계에서의 상기 게이트 전극의 두께는, 상기 경계로부터 상기 게이트 절연물 측을 향하여 떨어진 위치에서의 상기 게이트 전극의 두께보다 더 크며,
    상기 소자 형성 영역의 상기 반도체 기판의 표면 근방에 불순물을 부가하여, 상기 소자 형성 영역이, 상기 소자 분리막으로부터 더 먼 부분에서보다 상기 소자 분리막에 더 근접한 부분에서 더 높은 농도를 갖는 트랜지스터.
  2. 반도체 기판상에 제공된 소자 형성 영역;
    절연막으로 형성되어, 상기 소자 형성 영역을 한정하는 소자 분리막;
    상기 소자 형성 영역에 형성된 게이트 절연물; 및
    상기 게이트 절연물상에 형성되어, 상기 소자 분리막상에서 연재하는 게이트 전극을 포함하며,
    상기 게이트 전극이 연재하는 상기 소자 분리막의 표면은, 상기 게이트 절연물의 표면보다 두께 방향으로 더 높게 형성되며,
    상기 소자 분리막은, 평면도로 관측할 때, 상기 소자 분리막이 상기 게이트 절연물과 인접한 경계에서보다 내측에 제공되는, 상기 경계에서보다 두께 방향으로 더 높게 형성되어 상기 반도체 기판의 평면 방향으로 연재하는 평탄부를 가지며,
    상기 게이트 전극이 연재하는 상기 소자 분리막의 표면과 상기 게이트 절연물의 표면과의 사이의 높이 차 (A), 상기 소자 분리막의 상기 평탄부의 선단으로부터 상기 경계까지의 폭 방향 거리 (B), 및 상기 소자 형성 영역의 상기 게이트 전극의 두께 (D) 가 다음의 수학식 (1), 즉,
    D > B … (1)
    과 수학식 (2), 즉
    A/D+(1-(B/D)2)0.5 > 1 … (2)
    를 만족하는, 트랜지스터.
  3. 제 2 항에 있어서,
    상기 소자 형성 영역의 상기 반도체 기판의 표면 근방에 불순물을 부가하여, 상기 소자 형성 영역이, 상기 소자 분리막으로부터 더 먼 부분에서보다 상기 소자 분리막에 더 근접한 부분에서 더 높은 농도를 갖는, 트랜지스터.
  4. 반도체 기판상에 제 1 산화물을 형성하는 단계;
    상기 제 1 산화물상에 질화물을 형성하는 단계;
    상기 반도체 기판에 도달하도록, 상기 질화물과 상기 제 1 산화물을 통해 연재하는 트렌치를 형성하는 단계;
    상기 트렌치에 노출된 상기 반도체 기판의 표면상에 제 2 산화물을 형성하는 단계;
    상기 트렌치를 채우며, 상기 질화물의 표면과 실질적으로 동일 평면에 있는표면을 갖는 제 1 절연막을 형성하는 단계;
    상기 반도체 기판의 상기 표면이 노출되도록 상기 질화물과 상기 제 1 산화물을 제거하는 단계;
    상기 반도체 기판의 상기 노출면 상에 제 2 절연막을 형성하는 단계;
    다음의 수학식 (3), 즉
    D > B … (3)
    과, 수학식 (4), 즉
    A/D+(1-(B/D)2)0.5 > 1 … (4)
    를 만족하도록, 상기 제 1 절연막과 상기 제 2 절연막상에 전기 도전층을 형성하는 단계; 및
    이온 주입 프로세스로, 상기 도전층과 상기 제 2 절연막을 통해, 상기 반도체 기판에 불순물을 도입하는 제 1 불순물 부가 단계를 포함하며,
    상기 수학식에서, A 는, 상기 도전층이 연재하는 상기 제 1 절연막의 표면과 상기 제 2 절연막의 표면과의 사이의 높이 차를 나타내며, B 는, 상기 제 1 절연막이 상기 제 2 절연막과 인접한 경계로부터, 평면도로 관측할 때, 상기 경계보다 내측에 제공되는, 상기 경계에서보다 두께 방향으로 더 높게 형성되어 평면 방향으로 연재하는 평탄부의 선단까지의 폭 방향 거리를 나타내며, D 는, 상기 제 2 절연막상의 상기 도전층의 두께를 나타내는, 트랜지스터 제조 방법.
  5. 제 4 항에 있어서,
    주입 에너지, 불순물 주입량 및 불순물 중 적어도 하나가 상기 제 1 불순물 부가 단계의 이온 주입 프로세스와 다른 이온 주입 프로세스로, 상기 반도체 기판에 불순물을 도입하는 제 2 불순물 부가 단계를 더 포함하는, 트랜지스터 제조 방법.
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