KR100386946B1 - 트렌치 소자 분리형 반도체 장치의 형성방법 - Google Patents

트렌치 소자 분리형 반도체 장치의 형성방법 Download PDF

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Abstract

본 발명은 트렌치 소자 분리형 반도체 장치의 형성방법에 관한 것으로,
기판에 식각 보호막 패턴을 형성하여 활성 영역을 정의하는 단계, 상기 식각 보호막 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 측벽에 열산화막을 형성하는 단계, 상기 열산화막이 형성된 상기 트렌치를 CVD 실리콘 산화막으로 채워 소자 분리막을 형성하는 단계, 상기 소자 분리막이 형성된 기판에서 상기 식각 보호막 패턴을 제거하는 단계, 상기 트렌치의 측벽 상단에서 상기 열산화막을 상기 실리콘 기판의 상면을 기준으로 100 내지 350Å까지 , 바람직하게는 200Å 깊이까지 제거하는 단계 및 상기 활성 영역 및 상기 트렌치의 측벽 상단에 드러난 실리콘 기판에 게이트 산화막을 형성하는 단계를 구비하여 이루어진다.
그 결과, 실리콘 기판의 트렌치 인근 모서리부가 부드러운 곡선으로 형성되어 전계가 밀집되는 것을 방지할 수 있고, 따라서, 게이트 절연과 트렌지스터 동작의 안정성 및 신뢰성을 높일 수 있다.

Description

트렌치 소자 분리형 반도체 장치의 형성방법 {SHALLOW TRENCH ISOLATION TYPE SEMICONDUCTOR DEVICES AND METHOD OF FORMING IT}
본 발명은 트렌치 소자 분리형 반도체 장치의 형성방법에 관한 것으로, 보다 상세하게는 활성 영역 모서리에서의 전계 집중을 방지할 수 있는 트렌치 소자 분리형 반도체 장치의 형성방법에 관한 것이다.
반도체 장치의 소자 고집적화 경향에 따라 종래에 많이 사용되던 LOCOS(Local Oxidation of Silicon) 형 소자 분리방법은 점차 줄어들고 활성영역의 면적을 늘일 수 있는 STI(Shallow Trench Isolation) 방법이 많이 사용되고 있다.
STI 방법은 반도체 기판 영역을 선택적으로 식각하여 소자분리를 위한 트렌치를 형성하고 트렌치에 절연막을 채워넣는 방법이다. 따라서, 각 소자영역은 트렌치로 분리된다. 그러나, 단순한 트렌치 소자 분리방법의 경우 트렌치에 절연용 산화막을 채워넣는 과정이나 후속 열 공정에서 산화막 경계로부터 기판 내부로 산소의 확산이 일어나 내벽을 추가로 산화시키는 현상이 발생한다. 이때 산화에 의해 부피가 늘어나므로 기판의 결정 구조에 디스로케이션(dislocation) 등의 손상이 발생하는 문제가 있었다.
기판 내벽의 산화에 의한 결정 구조 손상을 방지하기 위해 사용된 것이 실리콘 질화막 라이닝을 사용하는 방법이다(USP 5747866 Ho et al.). 트렌치에 실리콘 산화막을 채워넣기 전에 트렌치 내벽에 실리콘 질화막 라이닝을 형성시킬 경우 실리콘 질화막이 산소의 확산 방지막의 역할을 하므로 내벽 산화에 의한 기판의 손상을 막을 수 있다. 그러나 실리콘 질화막 라이닝을 사용하는 경우에 다른 문제가 발생할 수 있다.
도1 내지 도4는 실리콘 질화막 라이닝을 트렌치 내벽에 형성시킬 경우의 문제점을 나타내기 위해 트렌치 주변부의 단면을 나타내는 공정 단면도들이다.
도1에 따르면, 기판(10)에 패드 산화막(11)이 형성된 상태에서 실리콘 질화막을 식각 보호막(13)으로 적층한다. 그리고, 통상의 노광과 식각으로 이루어진 패터닝 과정을 통해 트렌치 영역의 식각 보호막(13)을 제거한다. 다시, 잔류 식각 보호막(13)을 식각 마스크로 기판(10)을 식각하여 트렌치(15)를 형성한다.
도2에 따르면, 트렌치 측벽에 열산화를 이용한 측벽 산화막(17)을 200 내지 300Å 형성한다. 이는 트렌치(15)를 형성하는 식각 과정에서 결정구조가 손상된 트렌치 측벽의 실리콘 기판(10)을 치유(curing)하는 역할을 한다. 그리고, 기판(10) 전면에 걸쳐 실리콘 질화막을 적층하여 트렌치 측벽에 라이너(liner:19)를 형성한다.
도3에 따르면, 라이너(19)가 형성된 기판(10) 위로 CVD 실리콘 산화막(21)을 적층하여 트렌치를 채우고 활성 영역의 식각 보호막(13) 위로 적층된 CVD(chemical vapor deposition) 실리콘 산화막(21)을 평탄화 작업을 통해 제거한다.
도4에 따르면 활성 영역을 덮고 있는 식각 보호막을 습식 식각을 통해 제거한다. 그러나, 이 과정에서 식각 보호막과 연결되어 있는 트렌치 내벽 라이너 일부가 함께 제거된다. 특히, 식각 보호막의 완전한 제거를 위해 과식각을 하는 과정에서 라이너층을 따라 식각이 깊숙히 이루어진다. 과식각의 결과로 소자 분리막과 활성 영역 사이에 줄어든 라이너(19')가 남게 되며, 제거된 라이너 부분이 존재하던공간에 오목하게 빈 공간이 형성되는 '덴트(dent)'현상이 발생된다. 그리고, 후속 세정 공정등에서 세정액이 빈 공간으로 들어와 주변의 CVD 실리콘 산화막(21)과 측벽 산화막(17)을 식각하면 공간은 더욱 커지게 된다.
덴트현상이 발생하면 오목한 공간에 후속 공정에서 게이트 형성을 위해 적층되는 폴리실리콘이 채워지고, 채워진 폴리실리콘이 게이트 브리지(gate bridge) 현상을 유발시키는 문제가 있다. 또한, 기생 트랜지스터를 형성하여 정상적 소자의 트랜지스터 특성이 선형을 이루지 못하게 하는 험프(hump) 현상 및 주변 누설 전류의 증가를 유발시키는 문제가 있다.
덴트를 방지하는 방법은 여러 가지로 모색되고 있다. 그 가운데 하나로 사용되는 것이 풀백(pull back) 방식의 STI 방법이다. 대한민국 특허출원 제98-21037에 의하면, 트렌치 형성 후에 도1의 단계에서 활성 영역을 덮고 있는 식각 보호막(13)을 등방성으로 식각하여 식각 보호막의 측단을 제거하므로써 축소패턴(13')을 형성하고, 트렌치(15) 주변의 활성 영역이 드러나게 한다 (도5 참조). 그리고 트렌치 측벽을 산화시킨 다음에 실리콘 질화막 라이너를 형성한다. 트렌치 측벽에는 150 내지 300Å 정도의 두께로 측벽 산화막(17)을 형성하며, 라이너(19)를 형성하면 활성 영역의 주변 상단의 모서리는 대개 라이너(19)로 커버된다 (도6 참조).
따라서 도7과 같이 CVD 실리콘 산화막(21)으로 트렌치를 채운 다음 나머지 평탄화에 이어 축소패턴(13')을 습식 식각할 때 라이너(19)층 일부가 제거되는 경우에도 활성 영역 위쪽에서 라이너(19)층이 제거되므로 트렌치 측벽에는 라이너(19')가 잔류하므로 종래와 같이 트렌치 측벽 상단에 오목한 공간이 생기는덴트의 문제는 방지될 수 있다.
그러나, 풀백 방식의 경우, 활성 영역의 주변 기판 상단의 모서리 측벽이 라이너(19')와 트렌치 측벽 산화막(17) 등으로 커버된다. 따라서, 활성 영역의 식각 보호막과 패드 산화막(11)을 제거하고 후속으로 게이트 절연막을 형성하는 과정에서 기판 상단의 모서리에는 산소의 공급이 잘 이루어지지 않는다. 따라서 이 모서리에는 다른 활성 영역의 게이트 절연막에 비해서 산화막이 매우 얇게 형성된다. 이런 현상은 항복전하 (Qbd) 수치를 낮추어 절연의 신뢰성을 약화시키고 누설전류를 발생시키는 문제가 있다.
풀백 방식 외에도 덴트 현상을 방지하는 트렌치 소자 분리 방법을 사용하는 경우, 활성 영역의 상단 모서리 부분이 잘 보호된다. 따라서, 활성 영역이 트렌치 소자 분리막과 닿고 있는 주변부 상단의 모서리 부분은 트렌치 식각이 이루어질 때의 각이 진 형태를 취하고 있다. 그런데, 각이 진 형태를 취할 경우 이 부분에 높은 전계가 형성되어 이 영역에서 절연파괴나 전기의 누설이 쉽게 발생하는 문제가 있다.
본 발명은 이상에서 언급된 STI 방법의 문제점을 개선하고 보완하기 위한 것으로, 덴트로 인한 문제가 없는 동시에, 활성 영역 주변부 상단의 모서리가 각을 가지고 날카롭게 형성됨으로써 발생하는 트랜지스터 장치 특성 열화의 문제를 개선할 수 있는 반도체 장치의 형성방법을 제공하는 것을 목적으로 한다.
도1 내지 도4는 실리콘 질화막 라이닝을 트렌치 내벽에 형성시킬 경우의 종래의 문제점을 나타내기 위해 트렌치 주변부의 단면을 나타내는 공정 단면도들,
도5 내지 도7은 통상의 풀백 공정을 채택하는 트렌치 소자 분리 방법을 나타내는 공정 단면도들,
도8 내지 도15는 본 발명에 따른 반도체 장치 형성방법의 각 단계를 나타내는 공정 단면도이다.
※도면의 주요 부분에 대한 부호의 설명
10,30: 기판 11,31: 패드 산화막
13,33: 식각 보호막 13',33': 축소패턴
15,35:트렌치 17,37,37': 측벽 산화막
19,39,19',39': 라이너(liner)21: CVD 실리콘 산화막
41,41': 소자 분리막 51: 버퍼 절연막
52: 게이트 절연막
상기 목적을 달성하기 위한 본 발명의 방법은, 기판에 식각 보호막 패턴을 형성하여 활성 영역을 정의하는 단계, 상기 식각 보호막 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 측벽에 열산화막을 형성하는 단계, 열산화막이 형성된 상기 트렌치를 CVD 실리콘 산화막으로 채워 소자 분리막을 형성하는 단계, 상기 소자 분리막이 형성된 기판에서 상기 식각 보호막 패턴을 제거하는 단계, 상기 트렌치의 측벽 상단에서 상기 열산화막을 상기 실리콘 기판의 상면을 기준으로 100 내지 350Å 바람직하게는 200Å 깊이까지 제거하는 단계, 상기 활성 영역 및 상기 트렌치 측벽 상단의 실리콘 기판에 게이트 산화막을 형성하는 단계를 구비하여 이루어진다.
게이트 산화막을 형성하는 단계는 직접적으로 게이트 산화막을 형성하는 단계로 이루어질 수 있으나, 통상 두번의 산화막 형성 단계를 포함하여 이루어진다. 즉, 우선 이온주입용 버퍼(buffer) 산화막을 형성하는 단계, 이온주입이 이루어지고, 상기 버퍼 산화막을 제거하는 단계 및 상기 활성 영역에 열산화를 통해 게이트 산화막을 형성하는 단계를 구비하여 이루어진다.
식각 보호막 패턴은 대개 기판에 패드 산화막이 형성된 상태에서 실리콘 질화막(Si3N4)이나 질화산화 실리콘(SiON)막을 적층하고 통상의 패터닝 과정을 통해 형성된다. 따라서 식각 보호막 패턴을 제거함에 이어 패드(pad) 산화막도 제거된다. 그리고, 트렌치 측벽 상단에서 열산화막을 100 내지 350Å 바람직하게는 200Å 제거하는 단계는 패드 산화막을 제거하는 단계에서 함께 이루어지는 것이 일반적이다.
식각 보호막 위에 실리콘 산화막을 별도로 형성하고 패터닝을 실시하여 패터닝 과정에서의 정확성을 높이는 식각 보조막으로 사용하기도 한다.
또한, 본 발명은 식각 보호막을 제거한 시점에서 트렌치와 인접한 실리콘 기판의 상단 모서리부가 각이지게 형성되고, 트렌치 측벽에 위치하는 열산화막이 측벽의 상단(실리콘 기판의 상면을 기준으로 -100Å 이상)까지 존재한다는 전제하에서 이루어지는 것이므로 덴트를 방지하기 위한 방안이 준비된 STI 방식의 반도체 장치 제조방법, 가령, 풀백 공정을 도입한 STI 방식 등에서 사용될 것이다. 풀백 공정을 적용하는 경우, 라이너는 트렌치 형성을 위한 식각 방지막 패턴을 제거하는 습식식각이 이루어질 때 과식각 단계에서 활성 영역 위쪽에서 주로 제거된다.
본 발명은 트렌치 측벽에 형성되는 열산화막의 두께가 200Å 이상 두껍게 형성되는 형태에서 많은 효과를 발휘할 수 있다. 이는 열산화막이 제거될 때 트렌치 측벽을 이루는 실리콘 기판의 상단이 라이너와 실리콘 기판 사이의 열산화막 두께에 해당하는 폭의 공간에 드러나기 때문이다. 실리콘 기판의 상단 모서리에 대해 열린 공간이 넓으면 버퍼 산화막 형성시 실리콘 기판의 상단 모서리에서 산화가 쉽게 이루어질 수 있기 때문이다. 그리고, 버퍼 산화막의 산화가 잘 이루어질수록 이를 제거하고 새롭게 생기는 실리콘 기판의 상단 모서리 부분은 라운딩(rounding)된 프로파일(profile)을 가지게 되고, 다시 게이트 절연막을 형성할 때 이부분의 산화막 두께가 얇아지는 현상을 방지할 수 있다. 이들 모두는 실리콘 기판 상단 모서리의 곡률을 증가시킬 수 있고, 증가된 곡률은 높은 전계가 형성되어 절연이 깨지는 것을 막을 수 있으므로 본 발명의 효과를 증대시킨다.
이하 도면을 참조하면서 본 발명의 일 실시예를 통해 본 발명을 좀 더 상세히 살펴보기로 한다.
도8 내지 도15는 본 발명에 따른 반도체 장치 형성방법의 각 단계를 나타내는 공정 단면도이다.
도8을 참조하여 설명하면, 실리콘 기판(30) 표면에 패드 산화막(31)이 형성된다. 패드 산화막(31)은 기판(30) 표면에 열산화막을 100A 정도의 두께로 성장시켜 형성할 수 있다. 패드 산화막(31) 위에 실리콘 질화막으로 식각 보호막(33)을 적층한다. 그리고, 패터닝을 실시한다. 식각 보호막 위에 다시 얇게 실리콘 산화막으로 이루어진 희생막을 적층하고, 희생막에 대한 패터닝을 실시할 수도 있다. 패터닝은 포토레지스트막을 도포하고, 노광, 현상하여 포토레지스트 패턴을 만들고, 포토레지스트 패턴을 식각 마스크로 하여 식각을 실시하는 통상의 방법으로 이루어진다. 우선 식각 보호막(33)의 패턴이 형성되고, 계속해서 트렌치 영역의 패드 산화막(31)이 제거된다. 다음으로, 포토레지스트 패턴을 제거한 상태에서 소정 깊이의 실리콘 기판(30)이 식각되어 트렌치(35)를 형성하게 된다. 트렌치 식각시 포토레지스트 패턴을 잔류시킨 경우에는 트렌치 형성 후 포토레지스트 패턴을 애싱, 스트립핑을 통해 제거한다.
도9를 참조하면, 트렌치(35)가 형성된 기판에 대해 풀백 공정을 실시한다. 즉, 활성 영역을 커버하고 있는 식각 보호막에 대한 등방성 식각을 실시한다. 따라서 식각 보호막은 드러난 모든 표면에서 식각이 이루어져 두께와 폭이 줄어들게 된다. 기판(30)이 식각되어 이루는 트렌치(35) 측벽의 연장선상에 있던 식각 보호막 패턴의 측벽이 측방으로 50 내지 1000Å씩 제거되어 축소패턴(33')이 된다. 식각보호막의 두께가 줄어들면 이후 식각 증착되는 실리콘 질화막 라이너가 보호막을 완전히 제거하는 습식 식각의 과정에서 과식각되는 것을 줄일 수 있다. 이때, 패드 산화막(31)은 거의 제거되지 않은 상태이다.
도10을 참조하면, 트렌치(35) 내벽에 대한 열산화가 이루어진다. 열산화는 식각 단계에서 트렌치 내측면에 발생한 실리콘 기판(30)의 손상을 치유하기 위한 것다. 기판(30)의 상면은 패드 산화막(31)과 식각 보호막(33)으로 덮여 있으므로 산화가 잘 이루어지지 않고 드러난 측벽에서 일정 두께의 측벽 산화막(37)이 형성된다. 이때, 패드 산화막, 식각 보호막으로 덮인 실리콘 기판(30) 상면과 기판 측벽은 계속하여 각진 상태를 형성한다.
도11를 참조하면, 식각 보호막 패턴이 줄어든 상태에서 기판(30) 전면에 산소 베리어용 라이너(39)가 적층된다. 라이너(39)는 주로 실리콘 질화막을 CVD로 적층하여 형성하며, 두께는 60 내지 70Å이 적당하다. 라이너(39)가 너무 두꺼운 경우, 풀백에도 불구하고 과식각에 따른 덴트현상이 있을 수 있으므로 대개 150Å 이하로 유지한다. 라이너(39)는 기판(10) 전면에 콘포말(conformal)하게 형성되나 식각 보호막의 축소패턴(33')과 같은 막질이므로 실질적으로 의미를 갖는 것은 트렌치 측벽부의 라이너(39)이며, 측벽부 라이너(39)는 풀백에 의해 식각 보호막이 측방으로 줄어든 길이만큼 활성 영역의 패드 산화막(31) 상에 확장하여 형성된다.
그리고, CVD 실리콘 산화막이 트렌치를 채우도록 두껍게 적층된다. 그리고 식각 보호막의 축소패턴(33') 상면에 쌓인 CVD 실리콘 산화막은 평탄화 식각을 통해 제거되어 소자 분리막(41)이 형성된다. 평탄화 식각은 에치백(etch back)보다는CMP(Chemical Mechanical Polishing)를 통해 주로 이루어지며, CMP 공정에서는 식각 보호막의 축소패턴(33') 위에 적층된 라이너(39)와 축소패턴(33')의 상부 일부도 함께 제거될 수 있다. 트렌치 위쪽으로 솟아 식각 보호막의 축소패턴(33') 사이에 존재하는 소자 분리막(41)은 풀백 공정의 결과 트렌치의 폭보다 그 폭이 늘어나게 된다.
도12를 참조하면, 식각 보호막의 축소패턴(33')을 기판(30)에서 제거하기 위한 습식 식각을 실시한다. 습식 식각에는 대개 인산을 사용하게 되며, 식각 보호막이 질화산화 실리콘이나 플라즈마 방식을 적용한 실리콘 질화막인 경우에는 불화물 계통을 혼용할 수 있다. 활성 영역 위로 확장되어 형성된 라이너(39)의 상당부분이 식각 보호막의 축소패턴(33')을 제거하는 식각과정에서 함께 제거된다. 바람직하게는 축소패턴(33')을 제거한 후의 라이너 상단의 위치는 실리콘 기판의 상면과 같거나 높은 수준이 되도록 한다.
도13을 참조하면, 식각 보호막의 제거에 이어서 그 하부의 패드 산화막(31)도 제거된다. 이때, 습식식각이 이루어지므로 트렌치 위쪽의 소자 분리막(41)도 표면에서 일정 두께 제거되며, 이 과정에서 일정 량의 과식각을 실시하여, 트렌치 벽면에 형성되어 있던 열산화막의 상단을 제거한다. 열산화막의 제거에는 질화막 라이닝과 식각 선택비를 가지는 불산, 불화암모늄 등 불소 계열의 에천트를 이용한다. 따라서, 트렌치 측벽부분의 라이너(39')는 손상되지 않는다.
열산화막을 제거하는 량은 실리콘 기판의 상면을 기준으로 100 내지 350Å 바람직하게는 200Å 깊이로 하며, 다음 단계들에서 노출된 실리콘 기판에 형성될실리콘 산화막 두께의 0.5 내지 2배에 해당하는 깊이를 제거하는 것이 바람직하다. 기판을 산화시킬 경우 원래 산화량의 약 40 내지 50%의 실리콘 기판의 손실이 일어나게 된다. 따라서 예를 들면, 버퍼 산화막과 게이트 산화막을 합하여 200Å의 산화막이 형성될 경우를 고려하면, 열산화막 상단을 제거하는 단계에서 실리콘 기판의 상면 아래로 100Å을 제거하여 패인 공간이 생길 경우, 후속 공정에서의 기판 상면의 산화에 의해, 즉, 버퍼 산화막과 게이트 산화막 형성에 의해, 기판 상면 아래로 형성되는 공간은 없어지게 된다. 그러나, 0.5배 이하인 경우 실리콘 기판 상단 모서리가 공기중에 노출되는 부분이 너무 적어 후속 공정에서 모서리 부분을 충분한 두께로 산화시킬 수 없다. 또한, 가령 4배 이상 깊이로 너무 많이 제거할 경우에는 실리콘 기판의 상단 모서리 부분의 산화에는 도움이 되지만, 덴트의 문제가 생길 가능성이 커진다.
도14를 참조하면, 패드 산화막을 제거한 상태에서 활성 영역에 드러난 실리콘 기판(30) 표면에 이온주입용 버퍼 절연막(51)을 형성한다. 버퍼 절연막(51)은 열산화막으로 100 내지 150Å 형성한다. 열산화는 산소의 확산이 빠르게 이루어질 수 있는 부분에서 쉽게 성장한다. 실리콘 기판 상단의 모서리부는 전 단계에서 열산화막 제거에 의해 노출되므로 충분히 산소가 공급될 수 있다. 또한, 기판의 측벽은 결정 구조상의 이유로 상면보다 더 빨리 산화됨은 잘 알려진 사실이다. 따라서, 버퍼 절연막이 형성된 상태에서의 실리콘 기판의 상단 모서리가 이루는 선은 전단계의 각진 선에서 보다 완만한 곡선 형태로 변하게 된다.
도15를 참조하면, 버퍼 절연막은 이온주입이 이루어진 다음 불산계의 에천트혹은 세정액에 의해 제거된다. 그리고 드러난 실리콘 기판(30)에 다시 최종적인 게이트 절연막(52)을 50 내지 100Å 두께로 형성시킨다. 실리콘 기판(30)의 모서리는 측방으로 열산화막 제거에 의해 형성된 공간에 여전히 노출되어 있으므로 버퍼 절연막 형성시와 같이 빠르게 산화된다. 그리고, 형성되는 산화막 아래로 실리콘 기판 모서리는 도14의 단계보다 큰 곡률 반경을 가지는 부드러운 곡선을 형성하게 된다. 그리고 열산화막 제거에 의해 형성되었던 모서리 측방의 공간은 실리콘 기판(30)의 산화과정에서 증가되는 부피에 의해 상당 부분, 특히 하부의 경우 대부분이 채워진다. 따라서, 후속의 폴리실리콘 증착 과정에서 덴트 발생의 경우와 같이 폴리실리콘이 채워져 후속에 브리지(bridge)를 유발시키는 것과 같은 문제는 일으키지 않게 된다.
결과로 얻어지는 활성 영역과 트렌치 소자 분리막인 필드 산화막의 형태적인 특징을 살펴보면, 한 측면에서, 트렌치 소자 분리막에 인접한 실리콘 기판 상단 모서리부의 곡률반경이 상기 모서리부에서의 게이트 산화막 두께의 2배 이상이 되는 완만한 곡선을 이루어게 된다. 이는 종래의 각진 모서리부와 차이를 보이게 된다.
다른 측면에서 본 발명의 장치는, 도15와 같이, 산소 베리어용 라이너의 내벽으로부터 필드 산화막의 첨점(尖点)까지의 수평거리 d가 300 내지 600Å이고 활성 영역의 중심에서 활성 영역이 필드 산화막과 접하는 주변부 단부까지의 연장선의 기울기 θ가 수평과 15 내지 35°를 이루는 것을 특징으로 한다. 이때, 첨점은 STI의 필드 산화막에서 주변부의 경사진 부분과 중앙부의 평탄한 부분이 만나는 부분을 의미한다. 이런 수치는 통상의 풀백(pull back) 공정에서의 라이너 내벽과 필드 산화막 첨점의 거리인 250Å 및 수평과의 기울기 9 내지 14°에 비해 활성 영역은 굴곡이 있고, 필드 부분은 완만한 것이며, 덴트가 있는 프로파일에서의 수평과의 기울기 각도 50°정도에 비하면 활성 영역은 완만한 수치라 할 수 있다.
결국, 실리콘 기판의 모서리부는 연속되는 산화와 식각 과정을 통해 각이 진 형태에서 부드러운 곡선의 형태로 바뀌게 된다. 그리고 기판 모서리부가 부드러운 곡선을 가지게 되면 전하의 집중이 완화되면서 전위가 다른 부분과 비슷하게 유지되므로 게이트 절연 파괴나 누설전류의 위험이 줄어든다.
본 발명에 따르면, 트렌치 소자 분리를 실시하면서 풀백 공정을 실시하므로 덴트현상을 방지할 수 있다. 동시에, 기판 모서리 부분을 연속되는 산화와 식각과정을 통해 부드러운 곡선 형태를 이루게 하고 게이트 산화막이 기판 모서리 부분에 얇게 형성되는 것을 방지함으로써 게이트 절연과 트렌지스터 동작의 안정성 및 신뢰성을 높일 수 있다.

Claims (14)

  1. 삭제
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  5. 기판에 식각 보호막 패턴을 형성하여 활성 영역을 정의하는 단계,
    상기 식각 보호막 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치의 측벽에 열산화막을 형성하는 단계,
    상기 열산화막이 형성된 상기 트렌치를 CVD 실리콘 산화막으로 채워 소자 분리막을 형성하는 단계,
    상기 소자 분리막이 형성된 기판에서 상기 식각 보호막 패턴을 제거하는 단계,
    상기 트렌치의 측벽 상단에서 상기 열산화막을 상기 실리콘 기판의 상면을 기준으로 100 내지 350Å 깊이까지 제거하는 단계,
    상기 활성 영역 및 상기 트렌치의 측벽 상단에 드러난 실리콘 기판에 게이트 산화막을 형성하는 단계를 구비하여 이루어지는 트렌치 소자 분리형 반도체 장치 형성방법.
  6. 제 5 항에 있어서,
    상기 게이트 산화막을 형성하는 단계는,
    이온주입용 버퍼 산화막을 상기 드러난 실리콘 기판에 형성하는 단계,
    이온주입 후 상기 버퍼 산화막을 제거하는 단계 및
    상기 버퍼 산화막을 제거하는 단계에서 노출된 실리콘 기판에 열산화를 통해 게이트 산화막을 형성하는 단계를 구비하여 이루어지는 트렌치 소자 분리형 반도체 장치 형성방법.
  7. 제 5 항에 있어서,
    상기 식각 보호막 패턴은 상기 기판에 패드 산화막이 형성된 상태에서 실리콘 질화막(Si3N4)을 적층하고 패터닝하여 형성되며,
    상기 트렌치 측벽 상단의 열산화막을 100 내지 350Å 제거하는 단계는 상기 활성 영역에서 상기 패드 산화막을 제거하는 단계에서 함께 이루어지는 것임을 특징으로 하는 트렌치 소자 분리형 반도체 장치 형성방법.
  8. 제 5 항에 있어서,
    상기 열산화막은 200Å 이상의 두께로 형성하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치 형성방법.
  9. 기판에 식각 보호막 패턴을 형성하여 활성 영역을 정의하는 단계,
    상기 식각 보호막 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계,
    상기 식각 보호막 패턴을 등방성으로 식각하여 상기 식각 보호막 패턴의 측단을 소정의 폭으로 제거하여 축소패턴을 형성하는 단계,
    상기 트렌치의 내벽에 열산화막을 형성하는 단계,
    상기 축소패턴이 형성된 기판에 상기 열산화막 위로 산소 베리어용 라이너를 적층하는 단계;
    상기 열산화막이 형성된 상기 트렌치를 CVD 실리콘 산화막으로 채워 소자 분리막을 형성하는 단계,
    상기 소자 분리막이 형성된 기판에서 상기 축소패턴을 제거하는 단계,
    상기 트렌치의 측벽 상단에서 상기 열산화막을 상기 실리콘 기판의 상면을 기준으로 100 내지 350Å 깊이까지 제거하는 단계,
    상기 활성 영역 및 상기 트렌치의 측벽 상단에 드러난 실리콘 기판에 게이트 산화막을 형성하는 단계를 구비하여 이루어지는 트렌치 소자 분리형 반도체 장치 형성방법.
  10. 제 9 항에 있어서,
    상기 축소패턴을 형성하는 단계에서 상기 소정의 폭은 50 내지 1000Å으로 하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치의 형성방법.
  11. 제 9 항에 있어서,
    상기 산소 베리어용 라이너는 실리콘 질화막을 CVD로 적층하여 50 내지 150A 두께로 형성하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치의 형성방법.
  12. 제 9 항에 있어서,
    상기 게이트 산화막을 형성하는 단계는,
    이온주입용 버퍼 산화막을 상기 드러난 실리콘 기판에 형성하는 단계,
    이온주입 후 상기 버퍼 산화막을 제거하는 단계 및
    상기 버퍼 산화막을 제거하는 단계에서 노출된 실리콘 기판에 열산화를 통해 게이트 산화막을 형성하는 단계를 구비하여 이루어지는 트렌치 소자 분리형 반도체 장치 형성방법.
  13. 제 9 항에 있어서,
    상기 식각 보호막 패턴은 상기 기판에 패드 산화막이 형성된 상태에서 실리콘 질화막(Si3N4)을 적층하고 패터닝하여 형성되며,
    상기 트렌치 측벽 상단의 열산화막을 100 내지 350Å 제거하는 단계는 상기 활성 영역에서 상기 패드 산화막을 제거하는 단계에서 함께 이루어지는 것임을 특징으로 하는 트렌치 소자 분리형 반도체 장치 형성방법.
  14. 제 9 항에 있어서,
    상기 열산화막은 200Å 이상의 두께로 형성하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치 형성방법.
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