JP2005196934A - 温度変化によって最適なリフレッシュ周期を有する半導体メモリ装置 - Google Patents
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Abstract
【解決手段】リフレッシュ動作を行うメモリ装置において、温度変化に対応して温度感知された電圧を出力する温度感知手段と、前記温度感知された電圧に対応するNビットのデジタル値を出力するアナログ-デジタル変換手段と、前記Nビットのデジタル値に対応してリフレッシュ動作周期を制御するリフレッシュ制御手段とを備える。
【選択図】図5
Description
MP1〜MP11 PMOSトランジスタ
Claims (28)
- リフレッシュ動作を行うメモリ装置において、
温度変化に対応して温度感知された電圧を出力する温度感知手段と、
前記温度感知された電圧に対応するNビットのデジタル値を出力するアナログ-デジタル変換手段と、
前記Nビットのデジタル値に対応してリフレッシュ動作周期を制御するリフレッシュ制御手段と
を備えることを特徴とする半導体メモリ装置。 - 前記温度感知手段は、
温度の増加に対応して反比例する第1電流を出力する第1温度センシング部と、
前記第1電流に対応して前記温度感知された電圧を出力する温度感知された電圧出力部と
を備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記温度感知手段は、
温度の増加に対応して比例する第2電流を出力する第2温度センシング部と、
前記第1電流と前記第2電流とを合せた基準電流を出力する基準電流生成部と
をさらに備えることを特徴とする請求項2に記載の半導体メモリ装置。 - 前記第1温度センシング部は、
抵抗を備えて温度の増加に対応して比較的一定の電圧を出力できる第1単位センシング部と、
ダイオード接続された二極トランジスタを備え、温度の増加に対応して電圧レベルが減少する電圧を出力できる第2単位センシング部と、
前記第1及び第2単位センシング部の出力電圧を比較する比較部と、
前記比較部の出力結果に対応して前記第1電流を出力する出力部と
を備えることを特徴とする請求項2又は請求項3に記載の半導体メモリ装置。 - 前記第2温度センシング部は、
抵抗と、前記抵抗と直列に接続され、ダイオード接続された第1二極トランジスタを備えた第1単位センシング部と、
ダイオード接続された第1二極トランジスタを備える第2単位センシング部と、
前記抵抗及び第1二極トランジスタに印加される電圧と前記第2二極トランジスタに印加される電圧の差とを比較する比較部と
を備えることを特徴とする請求項3に記載の半導体メモリ装置。 - 前記第1温度センシング部は、
電源電圧に一方が接続された第1MOSトランジスタと、
前記第1MOSトランジスタの他方と接地電圧との間に提供された第1抵抗と、
前記電源電圧に一方が接続され、ゲートが前記第1MOSトランジスタのゲートに接続された第2MOSトランジスタと、
前記第2MOSトランジスタの他方と前記接地電圧との間に提供され、ダイオード接続された第1二極トランジスタと、
正入力端+が前記第1MOSトランジスタの他方に、負入力端−が前記第2MOSトランジスタの他方端に接続され、出力端が前記第1及び第2MOSトランジスタのゲートに接続された第1演算増幅器と、
前記電源電圧に一方が接続され、ゲートが前記第1及び第2MOSトランジスタのゲートに接続された第3MOSトランジスタと、
前記第3MOSトランジスタと前記接地電圧との間に提供された第2抵抗を備え、前記第3MOSトランジスタと前記第2抵抗とを貫通して前記第1電流を流れるようにすること
を特徴とする請求項3に記載の半導体メモリ装置。 - 前記温度感知された電圧出力部は、
一方が前記電源電圧に接続された第4MOSトランジスタと、
前記第4MOSトランジスタの他方と接地電圧との間に直列に接続される第3及び第4抵抗と、
正入力端+が前記第2抵抗の一方端に、負入力端−が前記第3及び第4抵抗の共通ノードに接続され、出力端が前記第4MOSトランジスタのゲートに接続された第2演算増幅器を備え、前記第4MOSトランジスタの他方に前記温度感知された電圧を出力すること
を特徴とする請求項6に記載の半導体メモリ装置。 - 前記第2温度センシング部は、
前記電源電圧に一方が接続された第5MOSトランジスタと、
前記第5MOSトランジスタの他方に一方が接続された第5抵抗と、
前記第5抵抗の他方と前記接地電圧との間に提供されダイオード接続された第2二極トランジスタと、
前記電源電圧に一方が接続され、ゲートが前記第5MOSトランジスタのゲートに接続された第6MOSトランジスタと、
前記第6MOSトランジスタの他方と前記接地電圧との間に提供されダイオード接続された第3二極トランジスタと、
正入力端+が前記第5抵抗の一方に、負入力端−が前記第6MOSトランジスタの他方に接続され、出力端が前記第5及び第6MOSトランジスタのゲートに接続された第3演算増幅器と
を備えることを特徴とする請求項7に記載の半導体メモリ装置。 - 前記基準電流生成部は、
前記電源電圧に一方が接続され、ゲートが前記第5及び第6MOSトランジスタのゲートに接続された第7MOSトランジスタと、
前記電源電圧に一方が接続され、ゲートが前記第1ないし第3MOSトランジスタの共通ゲートに接続された第8MOSトランジスタと、
前記第7及び第8MOSトランジスタの他方と前記接地電圧との間に提供されダイオード接続された第9MOSトランジスタと
を備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記温度感知手段は、温度の増加に対応して比例する温度感知された電流を出力する温度センシング部と、
前記温度感知された電流に対応して前記温度感知された電圧を出力する温度感知された電圧出力部と
を備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記温度センシング部は、
抵抗と、前記抵抗と直列に接続されダイオード接続された第1二極トランジスタを備えた第1単位センシング部と、
ダイオード接続された第1二極トランジスタを備える第2単位センシング部と、
前記抵抗及び第1二極トランジスタに印加される電圧と前記第2二極トランジスタに印加される電圧の差とを比較する比較部と
を備えることを特徴とする請求項10に記載の半導体メモリ装置。 - 前記リフレッシュ制御手段は、
前記Nビットのデジタル値のうち所定の下位ビット数に該当する第1デジタル値に対応して、周波数調整されたクロック信号を出力するリフレッシュ動作用発振器と、
前記Nビットのデジタル値のうち残りのビット数に該当する第2デジタル値に対応して、前記クロック信号を分周しリフレッシュ動作を行うためのリフレッシュ動作信号に出力する周波数分周器と
を備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記リフレッシュ動作用発振器は、
前記第1デジタル値に対応してクロック発振用基準電流を生成するクロック発振用基準電流生成部と、
前記クロック発振用基準電流に対応するクロック信号を発振させて出力するリング発振器と
を備えることを特徴とする請求項12に記載の半導体メモリ装置。 - 前記クロック発振用基準電流生成部は、
電源電圧から接地電圧に流れるようになるクロック発振用基準電流をミラーリングした動作電流を出力する電流ミラーリング手段と、
前記第1デジタル値に対応して互いに異なるパターンでターンオンされ、前記クロック発振用基準電流の電流量を調節するための複数の第1MOSトランジスタと、
前記動作電流を前記接地電圧に流れるようにするためのダイオード接続された第2MOSトランジスタと
を備えることを特徴とする請求項13に記載の半導体メモリ装置。 - 前記リング発振器は、最終端のインバータ出力が最初インバータの入力に接続される奇数個の直列に接続されたインバータを備えることを特徴とする請求項14に記載の半導体メモリ装置。
- 前記リング発振器に備えられるインバータは、
電源電圧に一方が接続され、前記クロック発振用基準電流をミラーリングするための第3MOSトランジスタと、
接地電圧に一方が接続され、ゲートが前記第2MOSトランジスタのゲートに接続され、前記動作電流をミラーリングするための第4MOSトランジスタと、
前端のインバータの出力信号を共通ゲートに受け取って、前記第3MOSトランジスタと前記第4MOSトランジスタとの間に提供され、直列に接続される第5及び第6MOSトランジスタとを
備えることを特徴とする請求項15に記載の半導体メモリ装置。 - 前記アナログ-デジタル変換手段は、
前記温度感知された電圧と内部電圧を比較するための電圧比較器と、
前記電圧比較器に比較された結果によって、出力される2進デジタル値をアップまたはダウンさせる2進アップ/ダウンカウンタと、
前記アップ/ダウンカウンタの出力のうち所定の上位ビット数に該当する2進デジタル値を温度計コードに変換して出力するコード変換部と、
前記コード変換部でコードを変換させるタイミングの間、前記コード変換部によって変換できない残りの2進デジタル値を遅延させて出力する遅延と、
前記コード変換部で変換された温度計コードを第1アナログ値に出力するセグメントデジタルアナログ変換器と、
前記遅延で出力される2進デジタル値を第2アナログ値に出力する二極デジタルアナログ変換器と、
前記第1及び第2アナログ値に対応する前記内部電圧に変換して出力する電圧変換手段と
を備えることを特徴とする請求項3に記載の半導体メモリ装置。 - 前記アナログ-デジタル変換手段の前記セグメントデジタルアナログ変換器と前記二極デジタルアナログ変換器は、前記温度感知手段の基準電流生成部から出力される基準電流を使用し、デジタル値をアナログ値に変換することを特徴とする請求項17に記載の半導体メモリ装置。
- 前記アナログ-デジタル変換手段は、
イネーブル信号を受け取って前記電圧比較器及び前記2進アップ/ダウンカウンタの活性化を制御する変換制御部をさらに備えることを特徴とする請求項17に記載の半導体メモリ装置。 - 前記変換制御部は、
前記イネーブル信号を一方に受け取るNANDゲートと、
前記NANDゲートの出力を最初の入力とし、前端の出力を反転させて出力し、最終端の出力は前記NANDゲートの他方に受け取る複数のインバータと
を備えることを特徴とする請求項19に記載の半導体メモリ装置。 - 温度変化に対応して温度感知された電圧を出力するための温度感知手段と、
前記温度感知された電圧に対応するリフレッシュ動作用クロック信号を生成して出力する電圧制御発振器と
を備え前記リフレッシュ動作用クロック信号に応答してリフレッシュ動作を行うことを特徴とする半導体メモリ装置。 - 前記温度感知手段は、
温度の増加に対応して反比例する温度感知された電流を出力する温度センシング部と、
前記温度感知された電流に対応する前記温度感知された電圧を出力する温度感知された電圧出力部と
を備えることを特徴とする請求項21に記載の半導体メモリ装置。 - 前記温度センシング部は、
電源電圧に一方が接続された第1MOSトランジスタと、
前記第1MOSトランジスタの他方と接地電圧との間に提供された第1抵抗と、
前記電源電圧に一方が接続され、ゲートが前記第1MOSトランジスタのゲートに接続された第2MOSトランジスタと、
前記第2MOSトランジスタの他方と前記接地電圧との間に提供されてダイオード接続された第1二極トランジスタと、
正入力端+が前記第1MOSトランジスタの他方に、負入力端−が前記第2MOSトランジスタの他方端に接続された出力端が前記第1及び第2MOSトランジスタのゲートに接続された第1演算増幅器と、
前記電源電圧に一方が接続されれば、ゲートが前記第1及び第2MOSトランジスタのゲートに接続された第3MOSトランジスタと、
前記第3MOSトランジスタと前記接地電圧との間に提供された第2抵抗を備え、前記第3MOSトランジスタと前記第2抵抗とを貫通して前記第1電流を流れるようにすること
を特徴とする請求項22に記載の半導体メモリ装置。 - 前記温度感知された電圧出力部は、
一方が前記電源電圧に接続された第4MOSトランジスタと、
前記第4MOSトランジスタの他方と接地電圧との間に直列に接続される第3及び第4抵抗と、
正入力端+が前記第2抵抗の一方端に、負入力端−が前記第3及び第4抵抗の共通ノードに接続され、出力端が前記第4MOSトランジスタのゲートに接続された第2演算増幅器を備えて、前記第4MOSトランジスタの他方に前記温度感知された電圧を出力すること
を特徴とする請求項22に記載の半導体メモリ装置。 - 前記温度感知手段は、
温度の増加に対応して比例する温度感知された電流を出力する温度センシング部と、
前記温度感知された電流に対応して前記温度感知された電圧を出力する温度感知された電圧出力部と
を備えることを特徴とする請求項21に記載の半導体メモリ装置。 - 前記温度センシング部は、
抵抗と、前記抵抗と直列に接続されてダイオード接続された第1二極トランジスタを備えた第1単位センシング部と、
ダイオード接続された第1二極トランジスタを備える第2単位センシング部と、
前記抵抗及び第1二極トランジスタに印加される電圧と前記第2二極トランジスタに印加される電圧との差を比較する比較部と
を備えることを特徴とする請求項25に記載の半導体メモリ装置。 - リフレッシュ動作を行う半導体メモリ装置の駆動方法において、
メモリ装置の動作温度を感知するステップと、
前記感知された動作温度に対応する温度感知された電圧を生成するステップと、
前記温度感知された電圧に対応するNビットのデジタル値を出力するステップと、
前記Nビットのデジタル値に対応してリフレッシュ動作用クロック信号を出力するステップと、
前記リフレッシュ動作用クロック信号によってリフレッシュ動作を行うステップと
を備えることを特徴とする半導体メモリ装置の駆動方法。 - リフレッシュ動作を行う半導体メモリ装置の駆動方法において、
メモリ装置の動作温度を感知するステップと、
前記感知された動作温度に対応する温度感知された電圧を生成するステップと、
前記温度感知された電圧に対応して発振されたクロック信号を生成するステップと、
前記発振されたクロック信号に応答してリフレッシュ動作を行うステップと
を備えることを特徴とする半導体メモリ装置の駆動方法。
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