JP4606565B2 - 同期型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体記憶装置におけるリフレッシュ動作に関するものであり、特に、セルフリフレッシュ動作における低消費電流化を図る同期型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、動画描画やその他の先進機能を実現するコンピュータ技術の進展に伴い、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等に代表される半導体記憶装置には大容量化や高速化に対する要求が強くなってきており、大容量の同期型ＤＲＡＭに代表される同期型半導体記憶装置も開発されてきている。一方で、この要求は必然的に回路動作における消費電流の増大を招くものであるため、同期型半導体記憶装置の低消費電流化が望まれている。
【０００３】
特に、同期型ＤＲＡＭ等のメモリセルのリフレッシュ動作においては、所定のリフレッシュ周期で行なう必要があり、リフレッシュ動作周期を、メモリセルの電荷保持特性から判断される電荷保持時間の実力値に合わせて長く設定することによりリフレッシュ動作に伴う消費電流の低減を図っている。
【０００４】
また、同期型半導体記憶装置では、外部基本クロックに同期して動作するため、外部基本クロックの高速化による動作電流の増大に伴い同期型半導体記憶装置のデバイス温度が上昇する。メモリセルの電荷保持特性はデバイス温度に大きく依存し温度上昇と共に電荷の保持時間が減少するので、高温域ではリフレッシュ周期を短くする必要があり、外部基本クロックの周波数に応じて変化するデバイス温度に適合したリフレッシュ周期を設定することが必要となる。
【０００５】
従来技術では例えば、特開平５−２１７３６９号公報においては、メモリセルのリフレッシュ動作を必要とする半導体記憶装置のリフレッシュ信号を出力するリフレッシュタイマにおいて、所定周波数の発振信号を出力する発振手段と、発振信号の周波数を分周する分周手段と、分周手段の分周周期をメモリセルのリフレッシュ周期に適合する値に調整可能な調整手段とを備える半導体記憶装置のリフレッシュタイマが記載されている。
【０００６】
かかる半導体記憶装置のリフレッシュタイマでは、比較的時間精度の悪い発振手段を用いても、半導体記憶装置毎に製造後において必要とするリフレッシュサイクルに正確に調整することが可能となるものである。
【０００７】
また、特開平５−３０７８８３号公報においては、高電位電源線と低電位電源線との間に、所定数のＰＭＯＳトランジスタ及び所定数のＮＭＯＳトランジスタを順に直列接続してなるインバータ回路と、高電位電源線と低電位電源線との間に、ゲートに低電位電源線の電位レベルを入力する第１ＰＭＯＳトランジスタ及び抵抗を順に直列接続し、第１ＰＭＯＳトランジスタと抵抗との接続点を低電位出力端とする第１抵抗手段と、高電位電源線と低電位電源線との間に、抵抗及びゲートに高電位電源線の電位レベルを入力する第１ＮＭＯＳトランジスタを順に直列接続し、抵抗と第１ＮＭＯＳトランジスタとの接続点を高電位出力端とする第２抵抗手段とを備え、第１抵抗手段の低電位出力端をインバータ回路における最も高電位電源線寄りのＰＭＯＳトランジスタのゲートに接続するとともに、第２抵抗手段の高電位出力端をインバータ回路における最も低電位電源線寄りのＮＭＯＳトランジスタのゲートに接続し、インバータ回路を複数段環状に接続して所定のクロック周期を生成するオシレータ回路が記載されている。
【０００８】
半導体記憶装置では、温度上昇に従ってメモリセルの電荷の保持時間が減少するので、電荷を保持しておくためにリフレッシュ周期の温度特性は温度に対して負の相関を持つように設定すべきであることに鑑み、かかるオシレータ回路では、発振周期における温度特性を、電荷を保持しておくためのリフレッシュ周期の温度特性と同様の相関を持たせることにより、温度の上昇に従いリフレッシュ周期を短縮して高い温度でのメモリセルの電荷保持の信頼性を高めると共に、通常使用温度ではリフレッシュ周期が長く設定できるために、リフレッシュ時の動作電流を低く抑えることができ、低消費電流化を図ることが可能となるものである。
【０００９】
更に、特開平７−７３６６８号公報においては、リフレッシュサイクル時間を設定するマスタクロック信号を発生する半導体メモリ装置のセルフリフレッシュ周期調節回路において、外部制御信号によるリフレッシュモード設定に応じて所定周期のパルス列を発生し、これを順次分周して相互に異なる周期を有する多数の分周パルス列を出力するパルス列発生手段と、内部に設定された基準レベルに対する周辺温度の変化を感知して温度検出信号を出力する少なくとも１つの温度検出手段と、温度検出信号に応じて分周パルス列のいずれかを選択し、選択した分周パルス列を基にマスタクロック信号を出力するマスタクロック発生手段とを備える半導体メモリ装置のセルフリフレッシュ周期調節回路が記載されている。
【００１０】
かかるセルフリフレッシュ周期調節回路では、周辺温度の変化に応じて、能動的にセルフリフレッシュの周期の調整が可能となり、多様な動作環境に適応して自動的にセルフリフレッシュ周期を調整することが可能なものである。
【００１１】
【発明が解決しようとする課題】
特開平５−２１７３６９号公報では、比較的時間精度の悪い発振手段を用いても、製造後に半導体記憶装置毎に必要とするリフレッシュサイクルに正確に調整することが可能となるものではある。
【００１２】
しかしながら、この調整は、個々の半導体記憶装置に対して、トリミング回路等の調整手段を使用して行なう必要があり、製造ばらつき等に起因する個体間の特性変動を個々に測定しなければ最適なリフレッシュ周期を決定することができず、測定すべき特性に温度特性を含むことを考えれば調整前の特性測定の試験に多大な時間を要することとなり、半導体記憶装置の生産性を向上させることができず問題である。
【００１３】
更に、トリミング回路等の調整手段で調整されるリフレッシュ周期は常に一定の周期でリフレッシュ動作を行うこととなるが、この周期は、メモリセルの電荷保持特性における最も厳しい条件（例えば、低電源電圧時、高温時等）でも電荷保持ができるように設定する必要があるため、通常の使用条件においてはメモリセルの電荷保持特性から必要とされる周期より短いリフレッシュ周期で動作することとなり、リフレッシュ動作に伴う電流消費が必要以上に大きくなるという問題がある。
【００１４】
特開平５−３０７８８３号公報では、温度の上昇に従いセルフリフレッシュ周期を短縮して高温でのメモリセルの電荷保持の信頼性を高めると共に、通常使用温度ではセルフリフレッシュ周期を長く設定し低消費電流化を図るものではある。また、特開平７−７３６６８号公報では、周辺温度の変化に応じて、能動的にセルフリフレッシュの周期を調整するものではある。
【００１５】
しかしながら、メモリセルの電荷保持特性の温度特性、特開平５−３０７８８３号公報におけるオシレータ回路によるセルフリフレッシュ周期の温度に対する相関特性若しくは特開平７−７３６６８号公報における温度検出手段の検出特性は、製造ばらつきにより所定の分布を持って広がるものであり、オシレータ回路や、温度検出手段の動作定数はこの分布の限界値である最悪条件に設定する必要がある。従って、製造条件を緩く設定して広い特性分布の広がりを許容することとすると、分布中心の固体に対しては特性から必要される周期より短いリフレッシュ周期で動作することとなりリフレッシュ動作に伴う電流消費が必要以上に大きくなってしまい問題である。また、特性分布の広がりを狭く抑えれば、リフレッシュ動作において低消費電流を実現できるが特性分布を狭い分布範囲に収めるための製造における負荷は多大なものとなり問題である。
【００１６】
本発明は前記従来技術の問題点を解消するためになされたものであり、製造ばらつきに影響されることなく、リフレッシュ時間の調整前に多大な特性測定のための試験時間を要することもなく、電荷保持特性時間に最適なリフレッシュ周期を提供し、リフレッシュ動作における消費電流の低減を図ることができる同期型半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る同期型半導体記憶装置は、リフレッシュ動作を必要とする同期型半導体記憶装置において、定常的に入力される外部基本クロックと周波数及び位相が一致する内部基本クロックが生成される際の周波数の高低を、常時検出する検出手段と、検出手段からの周波数検出信号に基づきリフレッシュ周期を制御する周期制御手段とを備え、周期制御手段は、外部基本クロックの周波数が高いほど、リフレッシュ周期を短くするように制御することを特徴とする。
【００１８】
請求項１の同期型半導体記憶装置では、図１の第１原理説明図に示すように、定常的に入力され内部基本クロックと周波数及び位相が一致する外部基本クロックＣＬＫの周波数を、周波数検出手段１が受け周波数の高低に応じた周波数検出信号Ａを常時出力する。出力された周波数検出信号Ａはリフレッシュ周期制御手段２に入力され、周波数検出信号Ａに基づき制御されたリフレッシュ周期を有するリフレッシュ信号ＯＳＣを出力する。
【００１９】
これにより、外部基本クロックＣＬＫの周波数の高低に応じて変化する同期型半導体記憶装置のデバイス温度毎のメモリセルの電荷保持特性に適合して、リフレッシュ周期が設定されるので、リフレッシュ周期を、メモリセルの電荷保持の温度特性の測定試験をして、同期型半導体記憶装置個々に設定する必要はない。
【００２０】
また、製造ばらつきにより検出精度の確保が難しい温度検出手段を必要とせず、外部基本クロックという安定した信号を温度センサーとして利用できるので、簡便且つ確実にデバイス温度に適合したリフレッシュ周期を設定でき、全デバイス温度範囲に渡って最適なリフレッシュ周期を実現でき消費電流の低減を図ることができる。
【００２１】
【００２２】
また、外部基本クロックの周波数が高くなり、同期型半導体記憶装置における動作電流が増大してデバイス温度が上昇すると、リフレッシュ周期を短くするように制御される。
【００２３】
これにより、外部基本クロックの高速化に伴うデバイス温度の上昇によりメモリセルの電荷保持時間が減少しても、外部基本クロックに応じてリフレッシュ周期が短くなるので、動作周波数の変化によりデバイス温度が変化しても、常に最適なリフレッシュ周期にてリフレッシュ動作が行われ、メモリセルの電荷保持の信頼性を外部基本クロックという安定した信号を利用して簡便且つ確実に確保することができる。
【００２４】
また、請求項２に係る同期型半導体記憶装置は、請求項１に記載の同期型半導体記憶装置において、周期制御手段は、リフレッシュ周期の周期計測手段と、リフレッシュ周期を周波数検出信号に基づき可変とする計測周期変更手段とを備えることを特徴とする。
【００２５】
請求項２の同期型半導体記憶装置では、図２の第２原理説明図に示すように、外部基本クロックＣＬＫを周波数検出手段１が受け周波数に応じた周波数検出信号Ａを出力する。出力された周波数検出信号Ａはリフレッシュ周期制御手段２における計測周期変更手段２Ａに入力され周波数検出信号Ａに基づき設定されたリフレッシュ周期を出力し、この設定周期に応じてリフレッシュ周期計測手段２Ｂが動作することによりリフレッシュ信号ＯＳＣを出力する。
【００２６】
これにより、計測周期変更手段２Ａが、周波数検出信号Ａに応じてリフレッシュ周期を可変して設定するので、リフレッシュ周期計測手段２Ｂの動作周期を外部基本クロックに応じて調整することができる。
【００２７】
また、請求項３又は４に係る同期型半導体記憶装置は、請求項２に記載の同期型半導体記憶装置において、周期計測手段は、発振回路を備えており、更に、請求項３では、計測周期変更手段は、発振回路の駆動電流を周波数検出信号に基づき可変とする電流源回路を備え、請求項４では、計測周期変更手段は、発振回路の電源電圧を周波数検出信号に基づき可変とする電圧源回路を備えることを特徴とする。
【００２８】
周期計測手段としての発振回路の動作周期を、請求項３の同期型半導体記憶装置では発振回路の駆動電流を制御することにより、また、請求項４の同期型半導体記憶装置では電源電圧を制御することにより、外部基本クロックに応じて検出手段から出力される周波数検出信号に基づき制御する。
【００２９】
これにより、周期計測手段としての発振回路の動作周期を、発振回路の駆動電流や電源電圧といったアナログ信号により制御することができる。
【００３０】
また、請求項５又は６に係る同期型半導体記憶装置は、請求項２に記載の同期型半導体記憶装置において、周期計測手段は、発振回路を備えており、加えて請求項６おいては分周回路を備え、更に、請求項５では、計測周期変更手段は、発振回路におけるループ状に接続された奇数段の反転回路の段数を周波数検出信号に基づき可変とする段数切替回路を備え、請求項６では、計測周期変更手段は、発振回路における分周回路の分周比を周波数検出信号に基づき可変とする分周比切替回路を備えることを特徴とする。
【００３１】
周期計測手段としての発振回路の動作周期を、請求項５の同期型半導体記憶装置では発振回路のループ段数を切り替えることにより、また、請求項６の同期型半導体記憶装置では分周比を切り替えることにより、外部基本クロックに応じて検出手段から出力される周波数検出信号に基づき制御する。
【００３２】
これにより、周期計測手段としての発振回路の動作周期を、発振回路のループ段数や分周比の切替といったデジタル信号により制御することができる。
【００３３】
また、請求項７に係る同期型半導体記憶装置は、請求項１乃至６の少なくとも何れか１に記載の同期型半導体記憶装置において、外部基本クロックと内部基本クロックとの周波数及び位相を比較する位相比較手段と、位相比較手段から出力される比較結果に応じて、内部基本クロックの周波数及び位相を調整する調整信号を出力する調整手段とを備え、調整信号を周波数検出信号とすることを特徴とする。
【００３４】
これにより、外部基本クロックの高周波数化が進展した際の同期型半導体記憶装置における高速な同期動作を保証するために、位相比較手段を使用して外部基本クロックと内部基本クロックとの周波数及び位相を比較する位相比較手段から比較結果が出力される。調整手段からは比較結果に応じて調整信号が出力される。調整信号を周波数検出信号として内部基本クロックの周波数及び位相が調整される。
【００３５】
また、請求項８に係る同期型半導体記憶装置は、請求項３又は４に記載の同期型半導体記憶装置において、デジタル信号として出力される周波数検出信号をアナログ信号に変換する第１変換回路を備え、請求項９に係る同期型半導体記憶装置は、請求項５又は６に記載の同期型半導体記憶装置において、アナログ信号として出力される周波数検出信号をデジタル信号に変換する第２変換回路を備えることを特徴とする。
【００３６】
請求項８又は９の同期型半導体記憶装置では、図３の第３原理説明図に示すように、外部基本クロックＣＬＫを周波数検出手段１が受け周波数に応じた周波数検出信号Ａを出力する。出力された周波数検出信号Ａとリフレッシュ周期制御手段２への入力信号Ｂとの信号レベルを調整するため必要に応じて、周波数検出信号Ａは変換回路３を介して入力信号Ｂに変換される。変換された入力信号Ｂはリフレッシュ周期制御手段２に入力され、適宜リフレッシュ周期を制御してリフレッシュ信号ＯＳＣを出力する。
【００３７】
変換回路３として必要となる回路は、デジタル信号の周波数検出信号Ａに対して入力信号Ｂとしてアナログ信号を受け付けるリフレッシュ周期制御手段２を組合わせる場合には、第１変換回路により信号変換し、アナログ信号の周波数検出信号Ａに対して入力信号Ｂとしてデジタル信号を受け付けるリフレッシュ周期制御手段２を組合わせる場合には、第２変換回路により信号変換する。尚、周波数検出信号Ａと入力信号Ｂとが、共にアナログ信号であるかデジタル信号である場合には、変換回路３は不要である。
【００３８】
これにより、相互に信号レベルの異なる場合にも変換回路３を適宜選択することにより適当なインターフェースをとることができる。
【００３９】
【発明の実施の形態】
以下、本発明の同期型半導体記憶装置について具体化した実施形態を図４乃至図１４に基づき図面を参照しつつ詳細に説明する。図４は、本発明の実施形態におけるリフレッシュ周期設定用回路を示す回路ブロック図である。図５は、本実施形態におけるアクティブポインタ回路を示す回路図である。図６は、アクティブポインタ回路の動作波形である。図７は、本実施形態におけるＤ／Ａコンバータ回路を示す回路図である。図８は、本実施形態におけるリフレッシュ周期制御回路を示す回路図（第１具体例）である。図９は、リフレッシュ周期制御回路の第２具体例を示す回路図である。図１０は、リフレッシュ周期制御回路の第３具体例を示す回路図である。図１１は、リフレッシュ周期制御回路の第４具体例を示す回路図である。図１２は、ＤＬＬ回路の他の具体例を示す回路ブロック図である。図１３は、他の具体例のＤＬＬ回路における電圧制御遅延回路を示す回路図である。図１４は、ＰＬＬ回路の具体例を示す回路ブロック図である。
【００４０】
図４に示す本発明の実施形態におけるリフレッシュ周期設定回路の回路ブロックは、図３に示す第３原理説明図のうち、変換回路３を第１変換回路とした場合の実施形態を示している。周波数検出手段１としてＤＬＬ回路１１を使用し、ＤＬＬ回路１１における位相比較信号であるアクティブポインタ回路１１Ｃの出力信号ＰＯＩ０乃至ｎをデジタル信号として出力する。アクティブポインタ回路１１Ｃから出力されたデジタル信号ＰＯＩ０乃至ｎは、Ｄ／Ａコンバータ回路１３に入力され、定電流源回路の電流値を決定するＶＯＳＣｐ／ＶＯＳＣｎのアナログ信号（電圧値）を出力する。ＶＯＳＣｐ／ＶＯＳＣｎを受けたリフレッシュ周期制御回路１２内の計測周期変更回路１２Ａは、ＶＯＳＣｐ／ＶＯＳＣｎの電圧値に応じた電流値を出力する定電流源回路（図８中、ＭＰ、ＭＮ）を構成しており、この定電流によりリフレッシュ周期計測回路１２Ｂ（図８中、ＲＯ）の駆動能力を制御することにより、リフレッシュ用の発振信号ＳＥＬＦ―ＯＳＣを出力する。
【００４１】
以下、個々の構成について詳述する。外部基本クロックＣＬＫは入力バッファ１０に受け入れられた後、信号ＣＬＫｍｚとしてＤＬＬ回路１１におけるディレイライン回路１１Ａに入力される。ディレイライン回路１１Ａは、遅延ゲート回路を多段に直列接続した構成を有しており、後述のアクティブポインタ回路１１Ｃの出力信号ＰＯＩ０乃至ｎにより信号ＣＬＫｍｚが伝播する遅延ゲート回路の段数を制御することにより遅延量を調整して、ディレイライン回路１１Ａの出力信号である内部基本クロックＣＬＫｍｄｚと入力バッファ１０の出力信号ＣＬＫｍｚとの位相を一致させると共に、調整した遅延量から両クロック信号ＣＬＫｍｚ、ＣＬＫｍｄｚの周波数を検出する回路である。ここで内部基本クロックＣＬＫｍｄｚは、例えば出力回路１４に供給されることにより、外部基本クロックＣＬＫとの位相を保持してデータをＤＱピンに出力するために使用されるものであり、外部基本クロックＣＬＫの高速化が進展した場合に同期動作維持のために有効な内部クロック信号を提供するものである。
【００４２】
さて、ディレイライン回路１１Ａの入出力信号ＣＬＫｍｚ、ＣＬＫｍｄｚは、比較器１１Ｂにて位相比較が行なわれ、位相差に応じた位相比較信号ＰＳＲＥ、ＰＳＬＥ、ＰＳＲＯ、ＰＳＬＯがアクティブポインタ回路１１Ｃに出力される。アクティブポインタ回路１１Ｃは、出力信号ＰＯＩ０乃至ｎのうちＰＯＩ０乃至ｋ（０＜ｋ≦ｎ）の論理信号レベルをハイレベルに、ＰＯＩｋ乃至ｎの論理信号レベルをローレベルとして出力する回路であり、論理レベルの異なる境界点の信号ＰＯＩｋ、ＰＯＩｋ＋１に応じた遅延量をディレイライン回路１１Ａに設定する回路である。例えば、大きなｋ値に対して設定されるディレイライン回路１１Ａの遅延量を小さくしておけば、高周波数のクロック信号ＣＬＫｍｚ、ＣＬＫｍｄｚにおいて、論理レベルがハイレベルとなるアクティブポインタ回路１１Ｃの出力信号ＰＯＩ０乃至ｋが多くなる（ｋが大きくなる。）ように位相比較信号ＰＳＲＥ、ＰＳＬＥ、ＰＳＲＯ、ＰＳＬＯが出力される。
【００４３】
位相比較信号ＰＳＲＥ、ＰＳＬＥ、ＰＳＲＯ、ＰＳＬＯは、アクティブポインタ回路１１Ｃにおいて、出力信号ＰＯＩ０乃至ｎの論理レベルの境界となる信号ＰＯＩｋ、ＰＯＩｋ＋１をクロック信号ＣＬＫｍｚ、ＣＬＫｍｄｚ間の位相ズレに応じて調整する信号である。
【００４４】
具体的な信号ＰＯＩｋ、ＰＯＩｋ＋１の設定動作について、図５、６に基づき説明する。先ず、図５よりアクティブポインタ回路１１Ｃの回路構成を説明する。出力信号ＰＯＩ０乃至ｎの論理レベルラッチ回路Ｌ０乃至ｎと、各ラッチ回路Ｌ０乃至ｎの出力信号ＰＯＩ０乃至ｎ及びその反転信号を接地電位ＶＳＳに接続する２つのＮＭＯＳトランジスタスイッチ（ＭｋＲ１及びＭｋＲ２、ＭｋＬ１及びＭｋＬ２、ｋ＝０乃至ｎ）が直列に接続されている。
【００４５】
直列接続されている２つのＮＭＯＳトランジスタスイッチ（ＭｋＲ１及びＭｋＲ２、ＭｋＬ１及びＭｋＬ２、ｋ＝０乃至ｎ）のうち、ドレイン端子がラッチ回路Ｌ０乃至ｎの出力信号ＰＯＩ０乃至ｎのノードに接続されている第１ＮＭＯＳトランジスタ（ＭｋＬ１、ｋ＝０乃至ｎ）のゲート端子には次段ラッチ回路の反転信号ノードが接続され、ソース端子は第２ＮＭＯＳトランジスタ（ＭｋＬ２、ｋ＝０乃至ｎ）のドレイン端子に接続されている。同様に、ラッチ回路Ｌ０乃至ｎの反転信号ノードに接続されている第１ＮＭＯＳトランジスタ（ＭｋＲ１、ｋ＝０乃至ｎ）のゲート端子は前段ラッチ回路の出力信号ＰＯＩ０乃至ｎのノードが接続され、ソース端子は第２ＮＭＯＳトランジスタ（ＭｋＲ２、ｋ＝０乃至ｎ）のドレイン端子に接続されている。
【００４６】
第２ＮＭＯＳトランジスタ（ＭｋＬ２、ＭｋＲ２、ｋ＝０乃至ｎ）のソース端子は接地電位ＶＳＳに接続されている。更に偶数段のラッチ回路Ｌｉ（ｉは０以上の遇数値）の出力信号ＰＯＩｉ（ｉは０以上の遇数値）のノードに接続されている第２ＮＭＯＳトランジスタ（ＭｉＬ２、ｉは０以上の遇数値）のゲート端子には位相比較信号ＰＳＬＥが接続され、偶数段のラッチ回路Ｌｉ（ｉは０以上の遇数値）の反転信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｉＲ２、ｉは０以上の遇数値）のゲート端子には位相比較信号ＰＳＲＥが接続されている。
【００４７】
同様に、奇数段のラッチ回路Ｌｊ（ｊは１以上の奇数値）の出力信号ＰＯＩｊ（ｊは１以上の奇数値）のノードに接続されている第２ＮＭＯＳトランジスタ（ＭｊＬ２、ｊは１以上の奇数値）のゲート端子には位相比較信号ＰＳＬＯが接続され、奇数段のラッチ回路Ｌｊ（ｊは１以上の奇数値）の反転信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｊＲ２、ｊは１以上の奇数値）のゲート端子には位相比較信号ＰＳＲＯが接続されている。
【００４８】
次に、図６よりアクティブポインタ回路１１Ｃの動作を説明する。図６では、初期状態として出力信号ＰＯＩ０乃至２の論理レベルがハイレベルであり、ＰＯＩ３乃至ｎの論理レベルがローレベルであるとする。この状態から位相比較信号ＰＳＬＥ信号が入力されると、偶数段のラッチ回路Ｌｉ（ｉは０以上の遇数値）の出力信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｉＬ２、ｉは０以上の遇数値）はオン状態となる。ここで、第１ＮＭＯＳトランジスタのうちオンしているのは、ラッチ回路Ｌ３乃至ｎの反転信号が入力されている第１ＮＭＯＳトランジスタ（ＭｍＬ１、ｍ＝２乃至ｎ）である。従って、出力信号ＰＯＩ２乃至ｎは接地電位ＶＳＳに接続されることとなり、このうち最下位の出力信号ＰＯＩ２の論理レベルがハイレベルからローレベルに反転する。即ち、位相比較信号ＰＳＬＥが入力されることにより、アクティブポインタ回路１１Ｃの出力信号の境界点は１ビットだけ下位側にシフトする。
【００４９】
次のサイクルでは、位相比較信号ＰＳＬＯが入力される。この場合は、奇数段のラッチ回路Ｌｊ（ｊは１以上の奇数値）の出力信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｊＬ２、ｊは１以上の奇数値）がオン状態となる。第１ＮＭＯＳトランジスタについてはラッチ回路Ｌ２乃至ｎの反転信号が入力されている第１ＮＭＯＳトランジスタ（ＭｍＬ１、ｍ＝１乃至ｎ）がオンしているので、出力信号ＰＯＩ１乃至ｎは接地電位ＶＳＳに接続されることとなり、このうち最下位の出力信号ＰＯＩ１の論理レベルがハイレベルからローレベルに反転する。即ち、位相比較信号ＰＳＬＯが入力されることにより、アクティブポインタ回路１１Ｃの出力信号の境界点は１ビットだけ下位側にシフトする。
【００５０】
更に、次のサイクルで位相比較信号ＰＳＲＯが入力されると、奇数段のラッチ回路Ｌｊ（ｊは１以上の奇数値）の反転信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｊＲ２、ｊは１以上の奇数値）がオン状態となり、第１ＮＭＯＳトランジスタについては、ラッチ回路Ｌ０の出力信号ＰＯＩ０が入力されている第１ＮＭＯＳトランジスタＭ１Ｒ１のみがオンしているので、ラッチ回路Ｌ１の反転出力ノードが接地電位ＶＳＳに接続され、出力信号ＰＯＩ１の論理レベルがローレベルからハイレベルに反転する。即ち、位相比較信号ＰＳＲＯが入力されることにより、アクティブポインタ回路１１Ｃの出力信号の境界点は１ビットだけ上位側にシフトする。
【００５１】
続いて，次のサイクルで位相比較信号ＰＳＲＥが入力されると、偶数段のラッチ回路Ｌｉ（ｉは０以上の遇数値）の反転信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｉＲ２、ｉは０以上の遇数値）がオン状態となり、ラッチ回路Ｌ０及び１の出力信号ＰＯＩ０、１が入力されている第１ＮＭＯＳトランジスタ（ＭｍＬ１、ｍ＝０乃至２）がオンしているので、ラッチ回路Ｌｉ（ｉ＝０，２）の反転出力ノードが接地電位ＶＳＳに接続され、出力信号ＰＯＩ２の論理レベルがローレベルからハイレベルに反転する。即ち、位相比較信号ＰＳＲＥが入力されることにより、アクティブポインタ回路１１Ｃの出力信号の論理レベル境界点は１ビットだけ上位側にシフトする。
【００５２】
更に、位相比較信号ＰＳＲＯが入力されれば、アクティブポインタ回路１１Ｃの出力信号の境界点は更に１ビットだけ上位側にシフトする。即ち、位相比較信号ＰＳＲＥ、ＰＳＲＯは出力信号の境界点を上位側に１ビットづつシフトし、位相比較信号ＰＳＬＥ、ＰＳＬＯは出力信号の境界点を下位側に１ビットづつシフトする働きをする信号である。後述のＤ／Ａコンバータ回路１３及びリフレッシュ周期制御回路１２の回路構成より、アクティブポインタ回路１１Ｃにおいて、論理レベルがハイレベルを示す出力信号の数に比例してリフレッシュ周期が短くなる構成となっているので、高周波数の外部基本クロックＣＬＫに対しては、位相比較信号ＰＳＲＥ、ＰＳＲＯが所定パルス数だけ入力されてアクティブポインタ回路１１Ｃの出力信号の論理レベル境界点を上位側にシフトし、低周波数においては、位相比較信号ＰＳＬＥ、ＰＳＬＯが所定パルス数だけ入力されてアクティブポインタ回路１１Ｃの出力信号の論理レベル境界点を下位側にシフトする制御を行なうこととなる。
【００５３】
ＤＬＬ回路１１において検出された外部基本クロックＣＬＫの周波数検出信号であるアクティブポインタ回路１１Ｃの出力信号ＰＯＩ０乃至ｎは、デジタル信号であるため、後述のアナログ制御のリフレッシュ周期制御回路１２を制御するためには、デジタル信号ＰＯＩ０乃至ｎをアナログ信号に変換する必要がある。図７に示すＤ／Ａコンバータ回路１３により、この動作を説明する。
【００５４】
図７のＤ／Ａコンバータ回路１３は、アクティブポインタ回路１１Ｃからのデジタル信号ＰＯＩ０乃至ｎの論理ハイレベルのビット数に比例する電流値を、駆動電流として後述のリフレッシュ周期制御回路１２に供給するための定電流源回路（図８中、ＭＰ、ＭＮ）のゲートバイアス電圧ＶＯＳＣｐ、ＶＯＳＣｎを出力する。ＰＭＯＳトランジスタＭＰ１は電源電圧端子からのソース駆動電流を各定電流源回路（図８中、ＭＰ）が出力するためのゲートバイアス電圧ＶＯＳＣｐを設定する電流設定用トランジスタであり、そのドレイン端子には、電流設定回路ＣＳ０乃至ｎにより生成されるデジタル信号ＰＯＩ０乃至ｎのハイレベルのビット数に対応する電流値が入力される。
【００５５】
定電流源回路を構成しているＰＭＯＳトランジスタＭＰ１、ＭＰ２は、電流設定回路ＣＳ０乃至ｎにより生成されＰＭＯＳトランジスタＭＰ１に入力される電流をシンク駆動電流として供給するために電流方向を変換する部分であり、ＰＭＯＳトランジスタＭＰ２からの電流出力は、電流制限用のＮＭＯＳトランジスタＭＮ２を介してＮＭＯＳトランジスタＭＮ１に入力される。ＮＭＯＳトランジスタＭＮ１は接地端子ＶＳＳへのシンク駆動電流を各定電流源回路（図９中、ＭＮ）が出力するためのゲートバイアス電圧ＶＯＳＣｎを設定する電流設定用トランジスタである。
【００５６】
電流設定回路ＣＳ０乃至ｎは、アクティブ信号ＳＥＬＦ―ＡＣＴＩＶＥの電圧値により許容電流値が可変制御される電流制限用ＮＭＯＳトランジスタと、ゲート端子にアクティブポインタ回路１１Ｃからのデジタル信号ＰＯＩ０乃至ｎが入力されたＮＭＯＳトランジスタとを介して接地電位ＶＳＳに接続されている。デジタル信号ＰＯＩ０乃至ｎのうち論理ハイレベルとなるビット信号が入力されているＮＭＯＳトランジスタはオンするので、該当する電流設定回路ＣＳ０乃至ｎに電流制限用ＮＭＯＳトランジスタにより制限された電流が流れ、この総和電流がＰＭＯＳトランジスタＭＰ１における電流となる。従って、デジタル信号ＰＯＩ０乃至ｎのうち論理ハイレベルとなるビット数に比例した電流がＰＭＯＳトランジスタＭＰ１に流れることとなる。
【００５７】
図７に示すＤ／Ａコンバータ回路１３によりデジタル信号からアナログ信号に変換された周波数検出信号は、アナログ信号ＶＯＳＣｐ、ＶＯＳＣｎとして図８のリフレッシュ周期制御回路１２に入力される。
【００５８】
リフレッシュ周期制御回路１２は、インバータ論理ゲート回路を奇数段ループ状に接続した発振回路部分ＲＯをリフレッシュ周期計測回路１２Ｂとして発振回路のゲート遅延時間に対応した周期で発振する発振信号ＳＥＬＦ―ＯＳＣをリフレッシュ周期の源信号として使用する構成である。
【００５９】
発振回路部分ＲＯの各インバータ論理ゲート回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース端子は、それぞれＰＭＯＳトランジスタ（ＭＰの構成トランジスタ）及びＮＭＯＳトランジスタ（ＭＮの構成トランジスタ）を介して電源電圧及び接地電位ＶＳＳに接続されている。このＰＭＯＳトランジスタ（ＭＰの構成トランジスタ）のゲート端子は、アナログ信号ＶＯＳＣｐが接続されＰＭＯＮトランジスタＭＰ１との間で定電流源回路を構成し、またＮＭＯＳトランジスタ（ＭＮの構成トランジスタ）のゲート端子は、アナログ信号ＶＯＳＣｎが接続されＮＭＯＳトランジスタＭＮ１との間で定電流源回路を構成して、発振回路部分ＲＯの各インバータ論理ゲート回路の駆動電流値を規定している。従って、インバータ論理ゲート回路は駆動電流値に応じて伝播遅延時間が制御されることとなり、発振回路部分ＲＯの周期が制御されリフレッシュ周期が制御される。
【００６０】
上記の実施形態においては、周波数検出手段１としてＤＬＬ回路１１を使用し、出力される周波数検出信号Ａがデジタル信号ＰＯＩ０乃至ｎである場合に、リフレッシュ周期制御手段２として、駆動電流値が制御されるリフレッシュ周期制御回路１２に対して、入力信号Ｂに電流値設定電圧であるアナログ信号ＶＯＳＣｐ、ＶＯＳＣｎを入力するため、変換回路３としてＤ／Ａコンバータ回路１３により信号変換してインターフェースをとる手段について詳述した。
【００６１】
周波数検出手段１、リフレッシュ周期制御手段２は、従来より各々個別に様々な回路方式が提案されているが、それぞれの回路方式について両者を有機的に組み合わせて相互の関連をもたせることは、両者のインターフェース信号が異なる場合には必要に応じて変換回路３を付加してインターフェース信号の整合をとってやれば可能であり、様々な回路方式に対して両者を有機的に結びつけて相互に関連づけることにより本発明を実現することができる。
【００６２】
以下に、各回路方式の具体例を示す。
先ず、リフレッシュ周期制御手段２の他の具体例を示す。図９は、第２具体例である。発振回路部分ＲＯについては図８の第１具体例と同一の構成を示している。第２具体例では、発振周期を制御する駆動能力の制御を電源電圧を制御することにより実現している。コントロール電圧Ｖｃが入力されるバッファ回路７の出力端子を発振回路部分ＲＯの低電圧側端子に接続することにより低電圧側端子の電圧値をＶｃとすることで発振回路部分ＲＯの駆動電源電圧（Ｖｄｄ−Ｖｃ）をコントロール電圧Ｖｃを可変として制御する方式である。第２具体例のリフレッシュ周期制御手段は、特開平６−２１７７６号公報に記載されている公知の回路方式である。
【００６３】
図１０に示す第３具体例は、駆動電流を制御した発振回路として図８の第１具体例と同一の構成を有している。第３具体例では、更にセレクタＳにより、発振回路部分ＲＯのループ段数を切り替えることにより発振周期を可変とした構成である。切替はセレクタＳに入力される信号Ｓ１乃至３により行なわれる。セレクタＳは、具体的にはデジタル信号Ｓ１乃至３により発振回路のループを形成するスイッチの開閉を切り替える構成が考えられる。第３具体例のリフレッシュ周期制御手段は、特開平７−２５４８４７号公報に記載されている公知の回路方式である。
【００６４】
第４具体例は、図１１に示す方式である。この回路は、Ｄ型フリップフロップを直列に接続した分周回路を構成しており、初段の入力信号φ１として図示しない発振回路からの発振信号を入力して所定分周比の発振信号（φ２、φ３、φ４）を適宜選択する構成である。分周された発振信号（φ２、φ３、φ４）の選択は、図示しないセレクト回路により行なうことができ、第３具体例におけるセレクタＳを利用できる他、一般的なセレクト回路が使用可能である。第４具体例のリフレッシュ周期制御手段は、特開平４−３１３８８８号公報に記載されている公知の回路方式である。
【００６５】
次に、周波数検出手段の他の具体例を示す。図１２は、ＤＬＬ回路の他の具体例でありアナログ制御方式のＤＬＬ回路を示す。クロックバッファＣＢと、位相比較器ＦＣＰと、チャージポンプＣＰと、ループフィルタＬＦと、電圧制御遅延回路ＶＤＬと、固定遅延回路ＤＬとを備えており、クロックバッファＣＢにてバッファリングされた外部クロック信号ｅｘｔ．ＣＬＫをクロック信号ＥＣＬＫとして出力して、位相比較器ＦＣＰにおいて内部クロック信号ｉｎｔ．ＣＬＫから生成するクロック信号ＲＣＬＫとの位相比較を行なう。チャージポンプＣＰでは、位相比較結果の制御信号／ＵＰ、ＤＯＷＮを受けて出力電圧が出力され、ループフィルタＬＦにおいて平滑されたアナログ制御信号ＶＯＩＮとして電圧制御遅延回路ＶＤＬに供給され、内部クロック信号ｉｎｔ．ＣＬＫの周波数が調整される。
【００６６】
図１３に、電圧制御遅延回路ＶＤＬの回路構成例を示す。アナログ制御信号ＶＣＯＩＮにより電圧制御抵抗として動作するＮＭＯＳトランジスタＮＴ４１により、ＰＭＯＳトランジスタＰＴ４１、ＰＴ４４で構成されるソース電流供給用の定電流源回路の電流値とＮＭＯＳトランジスタＮＴ４２、ＮＴ４４で構成されるシンク電流供給用の定電流源回路の電流値とが調整されることにより、遅延回路ＤＬＳ４１における各反転回路ＣＩＶ１乃至ｎのゲート伝播遅延時間が調整されてＤＬＬ動作を行う。他の具体例のおけるＤＬＬ回路では、遅延時間の調整はアナログ制御信号ＶＣＯＩＮで行なわれることとなる。
【００６７】
更に、周波数検出手段として、ＰＬＬ回路を使用することも可能である。図１４にアナログ制御方式のＰＬＬ回路を示す。クロックバッファＣＢと、位相比較器ＦＣＰと、チャージポンプＣＰと、ループフィルタＬＦと、電圧制御発振器ＶＣＯと、固定遅延回路ＤＬとを備えており、電圧制御発振器ＶＣＯを除き前述のＤＬＬ回路の他の具体例（図１２、参照）と同様の動作をする。また電圧制御発振器ＶＣＯは、一般的に使用される回路であるのでここでの説明は省略する。
【００６８】
従って、このＰＬＬ回路においても、遅延時間の調整はアナログ制御信号ＶＣＯＩＮで行なわれることとなる。これらの周波数検出手段１は、特開２０００−１９６４４４号公報に記載されている公知の回路方式である。この他に、デジタル回路方式のＰＬＬ回路を使用すれば、遅延時間の調整はデジタル制御信号で行なわれることとなる。
【００６９】
以上の周波数検出手段１とリフレッシュ周期制御手段２とを適宜に組み合わせることによっても、本発明を実現することができる。
【００７０】
即ち、デジタル信号ＰＯＩ０乃至ｎを出力信号とするＤＬＬ回路１１と、アナログ信号のコントロール電圧Ｖｃを入力信号とするリフレッシュ周期制御回路（図９）とを組み合わせるためには、デジタル信号ＰＯＩ０乃至ｎをアナログ信号のコントロール電圧Ｖｃに変換するＤ／Ａコンバータ回路を変換回路３として備えればよい。
【００７１】
また、デジタル信号ＰＯＩ０乃至ｎを出力信号とするＤＬＬ回路１１と、同じくデジタル信号のセレクト信号（図１０ではＳ１乃至３、図１１では不図示）を入力信号とするリフレッシュ周期制御回路（図１０、１１）とを組み合わせるためには、デジタル信号ＰＯＩ０乃至ｎをセレクト信号に変換するデコーダ回路を変換回路３として備えればよい。
【００７２】
また、アナログ制御信号ＶＣＯＩＮを有するＤＬＬ回路（図１２）と、アナログ信号の電流値設定電圧ＶＯＳＣｐ、ＶＯＳＣｎを入力信号とするリフレッシュ周期制御回路１２やアナログ信号のコントロール電圧Ｖｃを入力信号とするリフレッシュ周期制御回路（図９）とを組み合わせるためには、アナログ制御信号ＶＣＯＩＮをレベル変換あるいは電圧電流変換する回路を変換回路３として備えればよい。
【００７３】
また、アナログ制御信号ＶＣＯＩＮを有するＤＬＬ回路（図１２）と、デジタル信号のセレクト信号（図１０ではＳ１乃至３、図１１では不図示）を入力信号とするリフレッシュ周期制御回路（図１０、１１）とを組み合わせるためには、アナログ制御信号ＶＣＯＩＮをセレクト信号に変換するＡ／Ｄコンバータ回路を変換回路３として備えればよい。
【００７４】
ＰＬＬ回路についても、位相比較信号としてデジタル信号を使用するもの、あるいはアナログ信号を使用するものがそれぞれ考えられるが、これらとリフレッシュ周期制御手段２とのインターフェースについても、前述のＤＬＬ回路についてのものと同様に構成することができる。
【００７５】
以上詳細に説明したとおり、本実施形態に係る同期型半導体記憶装置では、周波数検出手段１であるＤＬＬ回路（１１、図１２）やＰＬＬ回路（図１４）と、リフレッシュ周期制御手段２である第１乃至４具体例（１２、図９乃至１１）とを関連づけることにより、外部基本クロックＣＬＫの周波数に応じて変化する同期型半導体記憶装置のデバイス温度でのメモリセルの電荷保持特性に適合して、自動的にリフレッシュ周期を設定することができるので、メモリセルの電荷保持の温度特性の測定試験をして同期型半導体記憶装置毎にリフレッシュ周期を設定する必要はない。
【００７６】
また、製造ばらつきにより検出精度の確保が難しい温度検出手段を必要とせず、外部基本クロックＣＬＫという安定した信号を温度センサーとして利用できるので、簡便且つ確実にデバイス温度に適合したリフレッシュ周期を設定でき、全デバイス温度範囲において最適なリフレッシュ周期を自動的に実現でき、消費電流の低減を図ることができる。
【００７７】
更に、外部基本クロックＣＬＫの高速化に伴うデバイス温度の上昇により、メモリセルの電荷保持時間が減少しても、外部基本クロックＣＬＫに応じてリフレッシュ周期が短くなるので、動作周波数の変化によりデバイス温度が変化しても、常に最適なリフレッシュ周期にてリフレッシュ動作が行われ、メモリセルの電荷保持の信頼性を外部基本クロックＣＬＫという安定した信号を利用して簡便且つ確実に確保することができる。
【００７８】
また、周波数検出手段１であるＤＬＬ回路（１１、図１２）やＰＬＬ回路（図１４）と、リフレッシュ周期制御手段２である第１乃至４具体例（１２、図９乃至１１）との関連づけに際しては、インターフェース信号の信号変換を行なう変換回路３としては、周波数検出手段１からの出力信号及びリフレッシュ周期制御手段２への入力信号における信号形式に応じて、Ｄ／Ａコンバータ回路１３の他、他の方式のＤ／Ａコンバータ回路、デコーダ回路、レベル変換あるいは電圧電流変換する回路、またはＡ／Ｄコンバータ回路等の変換回路３を、信号間のインターフェースをとるために必要に応じて挿入してやれば、種々の信号形式に対してインターフェースをとることができるので、周波数検出手段１及びリフレッシュ周期制御手段２の回路方式を選ぶことなく本発明の構成を実現することができる。
【００７９】
従って、リフレッシュ周期制御手段２として、発振回路の動作周期を駆動電流や電源電圧といったアナログ信号により制御する場合（駆動電流の回路方式として図８を参照、電源電圧の回路方式として図９を参照）、また発振回路のループ段数を切り替える回路方式（図１０の回路方式）や発振回路出力の分周比を切り替える方式（図１１の回路方式）といったデジタル信号により制御する場合の何れの場合に対しても、周波数検出手段１であるＤＬＬ回路（１１、図１２）やＰＬＬ回路（図１４）、更にデジタル出力のＰＬＬ回路を組み合わせることができる。
【００８０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
本実施形態においては、周波数検出手段１としてＤＬＬ回路やＰＬＬ回路を例にとり説明したが、回路方式はこれに限定されるものではなく、例えば、所定時間内の外部基本クロックのエッジ数をカウントしたり、エッジ間の時間を計測する回路構成により外部基本クロックの周波数や周期を検出できる回路であれば適用することができる。
【００８１】
また、リフレッシュ周期制御手段２についても、発振回路に限定されることはなく、例えば、所定コンデンサの充電電圧が所定電位になるまでの時間を計測するアナログタイマにおいて、充電電流を外部基本クロックの周波数に応じて制御するような回路方式等、可変時間を計測する機能を有する回路構成であれば適用可能である。
【００８２】
更に、インターフェース信号の変換回路３についても、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、デコーダ回路、レベル変換回路、あるいは電圧電流変換回路等の他にも、周波数を変換する方式や外部基本クロックとリフレッシュ周期とのマッピングテーブルを備えておく方式等を利用することも可能である。具体的には、例えば、周波数変換回路方式として外部基本クロックをメモリセルのリフレッシュ周期に適した周波数にまで分周する分周回路を備えることにより外部基本クロックの分周信号としてリフレッシュ周期を設定する制御を行なう方式や、マッピングテーブルとして、外部基本クロックとそれに適合したリフレッシュ周期との対応関係をテーブルとして記憶しておき、入力される外部基本クロックに応じて該当するリフレッシュ周期をテーブルから読み出すことにより制御する方式も可能である。
【００８３】
(付記１)周期的にメモリセルのリフレッシュを必要とする同期型半導体記憶装置において、
外部基本クロックの周波数を検出する検出手段と、
前記検出手段より出力される周波数検出信号に基づきリフレッシュ周期を制御する周期制御手段とを備えることを特徴とする同期型半導体記憶装置。
【００８４】
(付記２)前記周期制御手段は、
前記外部基本クロックの周波数が高いほど、前記リフレッシュ周期を短くするように制御することを特徴とする付記１に記載の同期型半導体記憶装置。
【００８５】
(付記３)前記周期制御手段は、
前記リフレッシュ周期を計測するための周期計測手段と、
計測される前記リフレッシュ周期を前記周波数検出信号に基づき可変とする計測周期変更手段とを備えることを特徴とする付記１又は２に記載の同期型半導体記憶装置。
【００８６】
(付記４)前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路の駆動電流を前記周波数検出信号に基づき可変とする電流源回路を備えることを特徴とする付記３に記載の同期型半導体記憶装置。
【００８７】
(付記５)前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路の電源電圧を前記周波数検出信号に基づき可変とする電圧源回路を備えることを特徴とする付記３に記載の同期型半導体記憶装置。
【００８８】
(付記６)前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路におけるループ状に接続された奇数段の反転回路の段数を前記周波数検出信号に基づき可変とする段数切替回路を備えることを特徴とする付記３に記載の同期型半導体記憶装置。
【００８９】
(付記７)前記周期計測手段は、発振回路と分周回路とを備え、
前記計測周期変更手段は、前記分周回路の分周比を前記周波数検出信号に基づき可変とする分周比切替回路を備えることを特徴とする付記３に記載の同期型半導体記憶装置。
【００９０】
(付記８)前記検出手段は、
前記外部基本クロックと周波数及び位相が一致する内部基本クロックを生成する位相比較手段を備え、該位相比較手段から前記周波数検出信号が出力されることを特徴とする付記１乃至７の少なくとも何れか１に記載の同期型半導体記憶装置。
【００９１】
(付記９)前記周波数検出信号がデジタル信号である場合、
前記周波数検出信号をアナログ信号に変換する第１変換回路を備えることを特徴とする付記４又は５に記載の同期型半導体記憶装置。
【００９２】
(付記１０)前記周波数検出信号がアナログ信号である場合、
前記周波数検出信号をデジタル信号に変換する第２変換回路を備えることを特徴とする付記６又は７に記載の同期型半導体記憶装置。
【００９３】
(付記１１)周期的にメモリセルのリフレッシュを必要とする同期型半導体記憶装置のリフレッシュ方法において、
外部基本クロックの周波数を検出する検出工程と、
前記検出工程より出力される周波数検出信号に基づきリフレッシュ周期を制御する周期制御工程とを有することを特徴とする同期型半導体記憶装置のリフレッシュ方法。
【００９４】
(付記１２)前記周期制御工程は、
前記外部基本クロックの周波数が高いほど、前記リフレッシュ周期を短くするように制御することを特徴とする付記１１に記載の同期型半導体記憶装置のリフレッシュ方法。
【００９５】
【発明の効果】
本発明によれば、製造ばらつきに影響されることなく、リフレッシュ時間の調整前に多大な特性測定のための試験時間を必要とすることもなく、リフレッシュ保持特性時間に最適なリフレッシュ周期を提供し、リフレッシュ動作における消費電流の低減を図ることができる同期型半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１原理説明図である。
【図２】 本発明の第２原理説明図である。
【図３】 本発明の第３原理説明図である。
【図４】 本発明の実施形態におけるリフレッシュ周期設定回路を示す回路ブロック図である。
【図５】 本実施形態におけるアクティブポインタ回路を示す回路図である。
【図６】 アクティブポインタ回路の動作波形である。
【図７】 本実施形態におけるＤ／Ａコンバータ回路を示す回路図である。
【図８】 本実施形態におけるリフレッシュ周期制御回路を示す回路図（第１具体例）である。
【図９】 リフレッシュ周期制御回路の第２具体例を示す回路図である。
【図１０】 リフレッシュ周期制御回路の第３具体例を示す回路図である。
【図１１】 リフレッシュ周期制御回路の第４具体例を示す回路図である。
【図１２】 ＤＬＬ回路の他の具体例を示す回路ブロック図である。
【図１３】 他の具体例のＤＬＬ回路における電圧制御遅延回路を示す回路図である。
【図１４】 ＰＬＬ回路の具体例を示す回路ブロック図である。
【符号の説明】
１ 周波数検出手段
２ リフレッシュ周期制御手段
２Ａ 計測周期変更手段
２Ｂ リフレッシュ周期計測手段
３ 変換回路
１１ ＤＬＬ回路
１１Ａ ディレイライン回路
１１Ｂ 比較器
１１Ｃ アクティブポインタ回路
１２ リフレッシュ周期制御回路
１２Ａ 計測周期変更回路
１２Ｂ リフレッシュ周期計測回路
１３ Ｄ／Ａコンバータ回路
【発明の属する技術分野】
本発明は、同期型半導体記憶装置におけるリフレッシュ動作に関するものであり、特に、セルフリフレッシュ動作における低消費電流化を図る同期型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、動画描画やその他の先進機能を実現するコンピュータ技術の進展に伴い、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等に代表される半導体記憶装置には大容量化や高速化に対する要求が強くなってきており、大容量の同期型ＤＲＡＭに代表される同期型半導体記憶装置も開発されてきている。一方で、この要求は必然的に回路動作における消費電流の増大を招くものであるため、同期型半導体記憶装置の低消費電流化が望まれている。
【０００３】
特に、同期型ＤＲＡＭ等のメモリセルのリフレッシュ動作においては、所定のリフレッシュ周期で行なう必要があり、リフレッシュ動作周期を、メモリセルの電荷保持特性から判断される電荷保持時間の実力値に合わせて長く設定することによりリフレッシュ動作に伴う消費電流の低減を図っている。
【０００４】
また、同期型半導体記憶装置では、外部基本クロックに同期して動作するため、外部基本クロックの高速化による動作電流の増大に伴い同期型半導体記憶装置のデバイス温度が上昇する。メモリセルの電荷保持特性はデバイス温度に大きく依存し温度上昇と共に電荷の保持時間が減少するので、高温域ではリフレッシュ周期を短くする必要があり、外部基本クロックの周波数に応じて変化するデバイス温度に適合したリフレッシュ周期を設定することが必要となる。
【０００５】
従来技術では例えば、特開平５−２１７３６９号公報においては、メモリセルのリフレッシュ動作を必要とする半導体記憶装置のリフレッシュ信号を出力するリフレッシュタイマにおいて、所定周波数の発振信号を出力する発振手段と、発振信号の周波数を分周する分周手段と、分周手段の分周周期をメモリセルのリフレッシュ周期に適合する値に調整可能な調整手段とを備える半導体記憶装置のリフレッシュタイマが記載されている。
【０００６】
かかる半導体記憶装置のリフレッシュタイマでは、比較的時間精度の悪い発振手段を用いても、半導体記憶装置毎に製造後において必要とするリフレッシュサイクルに正確に調整することが可能となるものである。
【０００７】
また、特開平５−３０７８８３号公報においては、高電位電源線と低電位電源線との間に、所定数のＰＭＯＳトランジスタ及び所定数のＮＭＯＳトランジスタを順に直列接続してなるインバータ回路と、高電位電源線と低電位電源線との間に、ゲートに低電位電源線の電位レベルを入力する第１ＰＭＯＳトランジスタ及び抵抗を順に直列接続し、第１ＰＭＯＳトランジスタと抵抗との接続点を低電位出力端とする第１抵抗手段と、高電位電源線と低電位電源線との間に、抵抗及びゲートに高電位電源線の電位レベルを入力する第１ＮＭＯＳトランジスタを順に直列接続し、抵抗と第１ＮＭＯＳトランジスタとの接続点を高電位出力端とする第２抵抗手段とを備え、第１抵抗手段の低電位出力端をインバータ回路における最も高電位電源線寄りのＰＭＯＳトランジスタのゲートに接続するとともに、第２抵抗手段の高電位出力端をインバータ回路における最も低電位電源線寄りのＮＭＯＳトランジスタのゲートに接続し、インバータ回路を複数段環状に接続して所定のクロック周期を生成するオシレータ回路が記載されている。
【０００８】
半導体記憶装置では、温度上昇に従ってメモリセルの電荷の保持時間が減少するので、電荷を保持しておくためにリフレッシュ周期の温度特性は温度に対して負の相関を持つように設定すべきであることに鑑み、かかるオシレータ回路では、発振周期における温度特性を、電荷を保持しておくためのリフレッシュ周期の温度特性と同様の相関を持たせることにより、温度の上昇に従いリフレッシュ周期を短縮して高い温度でのメモリセルの電荷保持の信頼性を高めると共に、通常使用温度ではリフレッシュ周期が長く設定できるために、リフレッシュ時の動作電流を低く抑えることができ、低消費電流化を図ることが可能となるものである。
【０００９】
更に、特開平７−７３６６８号公報においては、リフレッシュサイクル時間を設定するマスタクロック信号を発生する半導体メモリ装置のセルフリフレッシュ周期調節回路において、外部制御信号によるリフレッシュモード設定に応じて所定周期のパルス列を発生し、これを順次分周して相互に異なる周期を有する多数の分周パルス列を出力するパルス列発生手段と、内部に設定された基準レベルに対する周辺温度の変化を感知して温度検出信号を出力する少なくとも１つの温度検出手段と、温度検出信号に応じて分周パルス列のいずれかを選択し、選択した分周パルス列を基にマスタクロック信号を出力するマスタクロック発生手段とを備える半導体メモリ装置のセルフリフレッシュ周期調節回路が記載されている。
【００１０】
かかるセルフリフレッシュ周期調節回路では、周辺温度の変化に応じて、能動的にセルフリフレッシュの周期の調整が可能となり、多様な動作環境に適応して自動的にセルフリフレッシュ周期を調整することが可能なものである。
【００１１】
【発明が解決しようとする課題】
特開平５−２１７３６９号公報では、比較的時間精度の悪い発振手段を用いても、製造後に半導体記憶装置毎に必要とするリフレッシュサイクルに正確に調整することが可能となるものではある。
【００１２】
しかしながら、この調整は、個々の半導体記憶装置に対して、トリミング回路等の調整手段を使用して行なう必要があり、製造ばらつき等に起因する個体間の特性変動を個々に測定しなければ最適なリフレッシュ周期を決定することができず、測定すべき特性に温度特性を含むことを考えれば調整前の特性測定の試験に多大な時間を要することとなり、半導体記憶装置の生産性を向上させることができず問題である。
【００１３】
更に、トリミング回路等の調整手段で調整されるリフレッシュ周期は常に一定の周期でリフレッシュ動作を行うこととなるが、この周期は、メモリセルの電荷保持特性における最も厳しい条件（例えば、低電源電圧時、高温時等）でも電荷保持ができるように設定する必要があるため、通常の使用条件においてはメモリセルの電荷保持特性から必要とされる周期より短いリフレッシュ周期で動作することとなり、リフレッシュ動作に伴う電流消費が必要以上に大きくなるという問題がある。
【００１４】
特開平５−３０７８８３号公報では、温度の上昇に従いセルフリフレッシュ周期を短縮して高温でのメモリセルの電荷保持の信頼性を高めると共に、通常使用温度ではセルフリフレッシュ周期を長く設定し低消費電流化を図るものではある。また、特開平７−７３６６８号公報では、周辺温度の変化に応じて、能動的にセルフリフレッシュの周期を調整するものではある。
【００１５】
しかしながら、メモリセルの電荷保持特性の温度特性、特開平５−３０７８８３号公報におけるオシレータ回路によるセルフリフレッシュ周期の温度に対する相関特性若しくは特開平７−７３６６８号公報における温度検出手段の検出特性は、製造ばらつきにより所定の分布を持って広がるものであり、オシレータ回路や、温度検出手段の動作定数はこの分布の限界値である最悪条件に設定する必要がある。従って、製造条件を緩く設定して広い特性分布の広がりを許容することとすると、分布中心の固体に対しては特性から必要される周期より短いリフレッシュ周期で動作することとなりリフレッシュ動作に伴う電流消費が必要以上に大きくなってしまい問題である。また、特性分布の広がりを狭く抑えれば、リフレッシュ動作において低消費電流を実現できるが特性分布を狭い分布範囲に収めるための製造における負荷は多大なものとなり問題である。
【００１６】
本発明は前記従来技術の問題点を解消するためになされたものであり、製造ばらつきに影響されることなく、リフレッシュ時間の調整前に多大な特性測定のための試験時間を要することもなく、電荷保持特性時間に最適なリフレッシュ周期を提供し、リフレッシュ動作における消費電流の低減を図ることができる同期型半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る同期型半導体記憶装置は、リフレッシュ動作を必要とする同期型半導体記憶装置において、定常的に入力される外部基本クロックと周波数及び位相が一致する内部基本クロックが生成される際の周波数の高低を、常時検出する検出手段と、検出手段からの周波数検出信号に基づきリフレッシュ周期を制御する周期制御手段とを備え、周期制御手段は、外部基本クロックの周波数が高いほど、リフレッシュ周期を短くするように制御することを特徴とする。
【００１８】
請求項１の同期型半導体記憶装置では、図１の第１原理説明図に示すように、定常的に入力され内部基本クロックと周波数及び位相が一致する外部基本クロックＣＬＫの周波数を、周波数検出手段１が受け周波数の高低に応じた周波数検出信号Ａを常時出力する。出力された周波数検出信号Ａはリフレッシュ周期制御手段２に入力され、周波数検出信号Ａに基づき制御されたリフレッシュ周期を有するリフレッシュ信号ＯＳＣを出力する。
【００１９】
これにより、外部基本クロックＣＬＫの周波数の高低に応じて変化する同期型半導体記憶装置のデバイス温度毎のメモリセルの電荷保持特性に適合して、リフレッシュ周期が設定されるので、リフレッシュ周期を、メモリセルの電荷保持の温度特性の測定試験をして、同期型半導体記憶装置個々に設定する必要はない。
【００２０】
また、製造ばらつきにより検出精度の確保が難しい温度検出手段を必要とせず、外部基本クロックという安定した信号を温度センサーとして利用できるので、簡便且つ確実にデバイス温度に適合したリフレッシュ周期を設定でき、全デバイス温度範囲に渡って最適なリフレッシュ周期を実現でき消費電流の低減を図ることができる。
【００２１】
【００２２】
また、外部基本クロックの周波数が高くなり、同期型半導体記憶装置における動作電流が増大してデバイス温度が上昇すると、リフレッシュ周期を短くするように制御される。
【００２３】
これにより、外部基本クロックの高速化に伴うデバイス温度の上昇によりメモリセルの電荷保持時間が減少しても、外部基本クロックに応じてリフレッシュ周期が短くなるので、動作周波数の変化によりデバイス温度が変化しても、常に最適なリフレッシュ周期にてリフレッシュ動作が行われ、メモリセルの電荷保持の信頼性を外部基本クロックという安定した信号を利用して簡便且つ確実に確保することができる。
【００２４】
また、請求項２に係る同期型半導体記憶装置は、請求項１に記載の同期型半導体記憶装置において、周期制御手段は、リフレッシュ周期の周期計測手段と、リフレッシュ周期を周波数検出信号に基づき可変とする計測周期変更手段とを備えることを特徴とする。
【００２５】
請求項２の同期型半導体記憶装置では、図２の第２原理説明図に示すように、外部基本クロックＣＬＫを周波数検出手段１が受け周波数に応じた周波数検出信号Ａを出力する。出力された周波数検出信号Ａはリフレッシュ周期制御手段２における計測周期変更手段２Ａに入力され周波数検出信号Ａに基づき設定されたリフレッシュ周期を出力し、この設定周期に応じてリフレッシュ周期計測手段２Ｂが動作することによりリフレッシュ信号ＯＳＣを出力する。
【００２６】
これにより、計測周期変更手段２Ａが、周波数検出信号Ａに応じてリフレッシュ周期を可変して設定するので、リフレッシュ周期計測手段２Ｂの動作周期を外部基本クロックに応じて調整することができる。
【００２７】
また、請求項３又は４に係る同期型半導体記憶装置は、請求項２に記載の同期型半導体記憶装置において、周期計測手段は、発振回路を備えており、更に、請求項３では、計測周期変更手段は、発振回路の駆動電流を周波数検出信号に基づき可変とする電流源回路を備え、請求項４では、計測周期変更手段は、発振回路の電源電圧を周波数検出信号に基づき可変とする電圧源回路を備えることを特徴とする。
【００２８】
周期計測手段としての発振回路の動作周期を、請求項３の同期型半導体記憶装置では発振回路の駆動電流を制御することにより、また、請求項４の同期型半導体記憶装置では電源電圧を制御することにより、外部基本クロックに応じて検出手段から出力される周波数検出信号に基づき制御する。
【００２９】
これにより、周期計測手段としての発振回路の動作周期を、発振回路の駆動電流や電源電圧といったアナログ信号により制御することができる。
【００３０】
また、請求項５又は６に係る同期型半導体記憶装置は、請求項２に記載の同期型半導体記憶装置において、周期計測手段は、発振回路を備えており、加えて請求項６おいては分周回路を備え、更に、請求項５では、計測周期変更手段は、発振回路におけるループ状に接続された奇数段の反転回路の段数を周波数検出信号に基づき可変とする段数切替回路を備え、請求項６では、計測周期変更手段は、発振回路における分周回路の分周比を周波数検出信号に基づき可変とする分周比切替回路を備えることを特徴とする。
【００３１】
周期計測手段としての発振回路の動作周期を、請求項５の同期型半導体記憶装置では発振回路のループ段数を切り替えることにより、また、請求項６の同期型半導体記憶装置では分周比を切り替えることにより、外部基本クロックに応じて検出手段から出力される周波数検出信号に基づき制御する。
【００３２】
これにより、周期計測手段としての発振回路の動作周期を、発振回路のループ段数や分周比の切替といったデジタル信号により制御することができる。
【００３３】
また、請求項７に係る同期型半導体記憶装置は、請求項１乃至６の少なくとも何れか１に記載の同期型半導体記憶装置において、外部基本クロックと内部基本クロックとの周波数及び位相を比較する位相比較手段と、位相比較手段から出力される比較結果に応じて、内部基本クロックの周波数及び位相を調整する調整信号を出力する調整手段とを備え、調整信号を周波数検出信号とすることを特徴とする。
【００３４】
これにより、外部基本クロックの高周波数化が進展した際の同期型半導体記憶装置における高速な同期動作を保証するために、位相比較手段を使用して外部基本クロックと内部基本クロックとの周波数及び位相を比較する位相比較手段から比較結果が出力される。調整手段からは比較結果に応じて調整信号が出力される。調整信号を周波数検出信号として内部基本クロックの周波数及び位相が調整される。
【００３５】
また、請求項８に係る同期型半導体記憶装置は、請求項３又は４に記載の同期型半導体記憶装置において、デジタル信号として出力される周波数検出信号をアナログ信号に変換する第１変換回路を備え、請求項９に係る同期型半導体記憶装置は、請求項５又は６に記載の同期型半導体記憶装置において、アナログ信号として出力される周波数検出信号をデジタル信号に変換する第２変換回路を備えることを特徴とする。
【００３６】
請求項８又は９の同期型半導体記憶装置では、図３の第３原理説明図に示すように、外部基本クロックＣＬＫを周波数検出手段１が受け周波数に応じた周波数検出信号Ａを出力する。出力された周波数検出信号Ａとリフレッシュ周期制御手段２への入力信号Ｂとの信号レベルを調整するため必要に応じて、周波数検出信号Ａは変換回路３を介して入力信号Ｂに変換される。変換された入力信号Ｂはリフレッシュ周期制御手段２に入力され、適宜リフレッシュ周期を制御してリフレッシュ信号ＯＳＣを出力する。
【００３７】
変換回路３として必要となる回路は、デジタル信号の周波数検出信号Ａに対して入力信号Ｂとしてアナログ信号を受け付けるリフレッシュ周期制御手段２を組合わせる場合には、第１変換回路により信号変換し、アナログ信号の周波数検出信号Ａに対して入力信号Ｂとしてデジタル信号を受け付けるリフレッシュ周期制御手段２を組合わせる場合には、第２変換回路により信号変換する。尚、周波数検出信号Ａと入力信号Ｂとが、共にアナログ信号であるかデジタル信号である場合には、変換回路３は不要である。
【００３８】
これにより、相互に信号レベルの異なる場合にも変換回路３を適宜選択することにより適当なインターフェースをとることができる。
【００３９】
【発明の実施の形態】
以下、本発明の同期型半導体記憶装置について具体化した実施形態を図４乃至図１４に基づき図面を参照しつつ詳細に説明する。図４は、本発明の実施形態におけるリフレッシュ周期設定用回路を示す回路ブロック図である。図５は、本実施形態におけるアクティブポインタ回路を示す回路図である。図６は、アクティブポインタ回路の動作波形である。図７は、本実施形態におけるＤ／Ａコンバータ回路を示す回路図である。図８は、本実施形態におけるリフレッシュ周期制御回路を示す回路図（第１具体例）である。図９は、リフレッシュ周期制御回路の第２具体例を示す回路図である。図１０は、リフレッシュ周期制御回路の第３具体例を示す回路図である。図１１は、リフレッシュ周期制御回路の第４具体例を示す回路図である。図１２は、ＤＬＬ回路の他の具体例を示す回路ブロック図である。図１３は、他の具体例のＤＬＬ回路における電圧制御遅延回路を示す回路図である。図１４は、ＰＬＬ回路の具体例を示す回路ブロック図である。
【００４０】
図４に示す本発明の実施形態におけるリフレッシュ周期設定回路の回路ブロックは、図３に示す第３原理説明図のうち、変換回路３を第１変換回路とした場合の実施形態を示している。周波数検出手段１としてＤＬＬ回路１１を使用し、ＤＬＬ回路１１における位相比較信号であるアクティブポインタ回路１１Ｃの出力信号ＰＯＩ０乃至ｎをデジタル信号として出力する。アクティブポインタ回路１１Ｃから出力されたデジタル信号ＰＯＩ０乃至ｎは、Ｄ／Ａコンバータ回路１３に入力され、定電流源回路の電流値を決定するＶＯＳＣｐ／ＶＯＳＣｎのアナログ信号（電圧値）を出力する。ＶＯＳＣｐ／ＶＯＳＣｎを受けたリフレッシュ周期制御回路１２内の計測周期変更回路１２Ａは、ＶＯＳＣｐ／ＶＯＳＣｎの電圧値に応じた電流値を出力する定電流源回路（図８中、ＭＰ、ＭＮ）を構成しており、この定電流によりリフレッシュ周期計測回路１２Ｂ（図８中、ＲＯ）の駆動能力を制御することにより、リフレッシュ用の発振信号ＳＥＬＦ―ＯＳＣを出力する。
【００４１】
以下、個々の構成について詳述する。外部基本クロックＣＬＫは入力バッファ１０に受け入れられた後、信号ＣＬＫｍｚとしてＤＬＬ回路１１におけるディレイライン回路１１Ａに入力される。ディレイライン回路１１Ａは、遅延ゲート回路を多段に直列接続した構成を有しており、後述のアクティブポインタ回路１１Ｃの出力信号ＰＯＩ０乃至ｎにより信号ＣＬＫｍｚが伝播する遅延ゲート回路の段数を制御することにより遅延量を調整して、ディレイライン回路１１Ａの出力信号である内部基本クロックＣＬＫｍｄｚと入力バッファ１０の出力信号ＣＬＫｍｚとの位相を一致させると共に、調整した遅延量から両クロック信号ＣＬＫｍｚ、ＣＬＫｍｄｚの周波数を検出する回路である。ここで内部基本クロックＣＬＫｍｄｚは、例えば出力回路１４に供給されることにより、外部基本クロックＣＬＫとの位相を保持してデータをＤＱピンに出力するために使用されるものであり、外部基本クロックＣＬＫの高速化が進展した場合に同期動作維持のために有効な内部クロック信号を提供するものである。
【００４２】
さて、ディレイライン回路１１Ａの入出力信号ＣＬＫｍｚ、ＣＬＫｍｄｚは、比較器１１Ｂにて位相比較が行なわれ、位相差に応じた位相比較信号ＰＳＲＥ、ＰＳＬＥ、ＰＳＲＯ、ＰＳＬＯがアクティブポインタ回路１１Ｃに出力される。アクティブポインタ回路１１Ｃは、出力信号ＰＯＩ０乃至ｎのうちＰＯＩ０乃至ｋ（０＜ｋ≦ｎ）の論理信号レベルをハイレベルに、ＰＯＩｋ乃至ｎの論理信号レベルをローレベルとして出力する回路であり、論理レベルの異なる境界点の信号ＰＯＩｋ、ＰＯＩｋ＋１に応じた遅延量をディレイライン回路１１Ａに設定する回路である。例えば、大きなｋ値に対して設定されるディレイライン回路１１Ａの遅延量を小さくしておけば、高周波数のクロック信号ＣＬＫｍｚ、ＣＬＫｍｄｚにおいて、論理レベルがハイレベルとなるアクティブポインタ回路１１Ｃの出力信号ＰＯＩ０乃至ｋが多くなる（ｋが大きくなる。）ように位相比較信号ＰＳＲＥ、ＰＳＬＥ、ＰＳＲＯ、ＰＳＬＯが出力される。
【００４３】
位相比較信号ＰＳＲＥ、ＰＳＬＥ、ＰＳＲＯ、ＰＳＬＯは、アクティブポインタ回路１１Ｃにおいて、出力信号ＰＯＩ０乃至ｎの論理レベルの境界となる信号ＰＯＩｋ、ＰＯＩｋ＋１をクロック信号ＣＬＫｍｚ、ＣＬＫｍｄｚ間の位相ズレに応じて調整する信号である。
【００４４】
具体的な信号ＰＯＩｋ、ＰＯＩｋ＋１の設定動作について、図５、６に基づき説明する。先ず、図５よりアクティブポインタ回路１１Ｃの回路構成を説明する。出力信号ＰＯＩ０乃至ｎの論理レベルラッチ回路Ｌ０乃至ｎと、各ラッチ回路Ｌ０乃至ｎの出力信号ＰＯＩ０乃至ｎ及びその反転信号を接地電位ＶＳＳに接続する２つのＮＭＯＳトランジスタスイッチ（ＭｋＲ１及びＭｋＲ２、ＭｋＬ１及びＭｋＬ２、ｋ＝０乃至ｎ）が直列に接続されている。
【００４５】
直列接続されている２つのＮＭＯＳトランジスタスイッチ（ＭｋＲ１及びＭｋＲ２、ＭｋＬ１及びＭｋＬ２、ｋ＝０乃至ｎ）のうち、ドレイン端子がラッチ回路Ｌ０乃至ｎの出力信号ＰＯＩ０乃至ｎのノードに接続されている第１ＮＭＯＳトランジスタ（ＭｋＬ１、ｋ＝０乃至ｎ）のゲート端子には次段ラッチ回路の反転信号ノードが接続され、ソース端子は第２ＮＭＯＳトランジスタ（ＭｋＬ２、ｋ＝０乃至ｎ）のドレイン端子に接続されている。同様に、ラッチ回路Ｌ０乃至ｎの反転信号ノードに接続されている第１ＮＭＯＳトランジスタ（ＭｋＲ１、ｋ＝０乃至ｎ）のゲート端子は前段ラッチ回路の出力信号ＰＯＩ０乃至ｎのノードが接続され、ソース端子は第２ＮＭＯＳトランジスタ（ＭｋＲ２、ｋ＝０乃至ｎ）のドレイン端子に接続されている。
【００４６】
第２ＮＭＯＳトランジスタ（ＭｋＬ２、ＭｋＲ２、ｋ＝０乃至ｎ）のソース端子は接地電位ＶＳＳに接続されている。更に偶数段のラッチ回路Ｌｉ（ｉは０以上の遇数値）の出力信号ＰＯＩｉ（ｉは０以上の遇数値）のノードに接続されている第２ＮＭＯＳトランジスタ（ＭｉＬ２、ｉは０以上の遇数値）のゲート端子には位相比較信号ＰＳＬＥが接続され、偶数段のラッチ回路Ｌｉ（ｉは０以上の遇数値）の反転信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｉＲ２、ｉは０以上の遇数値）のゲート端子には位相比較信号ＰＳＲＥが接続されている。
【００４７】
同様に、奇数段のラッチ回路Ｌｊ（ｊは１以上の奇数値）の出力信号ＰＯＩｊ（ｊは１以上の奇数値）のノードに接続されている第２ＮＭＯＳトランジスタ（ＭｊＬ２、ｊは１以上の奇数値）のゲート端子には位相比較信号ＰＳＬＯが接続され、奇数段のラッチ回路Ｌｊ（ｊは１以上の奇数値）の反転信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｊＲ２、ｊは１以上の奇数値）のゲート端子には位相比較信号ＰＳＲＯが接続されている。
【００４８】
次に、図６よりアクティブポインタ回路１１Ｃの動作を説明する。図６では、初期状態として出力信号ＰＯＩ０乃至２の論理レベルがハイレベルであり、ＰＯＩ３乃至ｎの論理レベルがローレベルであるとする。この状態から位相比較信号ＰＳＬＥ信号が入力されると、偶数段のラッチ回路Ｌｉ（ｉは０以上の遇数値）の出力信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｉＬ２、ｉは０以上の遇数値）はオン状態となる。ここで、第１ＮＭＯＳトランジスタのうちオンしているのは、ラッチ回路Ｌ３乃至ｎの反転信号が入力されている第１ＮＭＯＳトランジスタ（ＭｍＬ１、ｍ＝２乃至ｎ）である。従って、出力信号ＰＯＩ２乃至ｎは接地電位ＶＳＳに接続されることとなり、このうち最下位の出力信号ＰＯＩ２の論理レベルがハイレベルからローレベルに反転する。即ち、位相比較信号ＰＳＬＥが入力されることにより、アクティブポインタ回路１１Ｃの出力信号の境界点は１ビットだけ下位側にシフトする。
【００４９】
次のサイクルでは、位相比較信号ＰＳＬＯが入力される。この場合は、奇数段のラッチ回路Ｌｊ（ｊは１以上の奇数値）の出力信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｊＬ２、ｊは１以上の奇数値）がオン状態となる。第１ＮＭＯＳトランジスタについてはラッチ回路Ｌ２乃至ｎの反転信号が入力されている第１ＮＭＯＳトランジスタ（ＭｍＬ１、ｍ＝１乃至ｎ）がオンしているので、出力信号ＰＯＩ１乃至ｎは接地電位ＶＳＳに接続されることとなり、このうち最下位の出力信号ＰＯＩ１の論理レベルがハイレベルからローレベルに反転する。即ち、位相比較信号ＰＳＬＯが入力されることにより、アクティブポインタ回路１１Ｃの出力信号の境界点は１ビットだけ下位側にシフトする。
【００５０】
更に、次のサイクルで位相比較信号ＰＳＲＯが入力されると、奇数段のラッチ回路Ｌｊ（ｊは１以上の奇数値）の反転信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｊＲ２、ｊは１以上の奇数値）がオン状態となり、第１ＮＭＯＳトランジスタについては、ラッチ回路Ｌ０の出力信号ＰＯＩ０が入力されている第１ＮＭＯＳトランジスタＭ１Ｒ１のみがオンしているので、ラッチ回路Ｌ１の反転出力ノードが接地電位ＶＳＳに接続され、出力信号ＰＯＩ１の論理レベルがローレベルからハイレベルに反転する。即ち、位相比較信号ＰＳＲＯが入力されることにより、アクティブポインタ回路１１Ｃの出力信号の境界点は１ビットだけ上位側にシフトする。
【００５１】
続いて，次のサイクルで位相比較信号ＰＳＲＥが入力されると、偶数段のラッチ回路Ｌｉ（ｉは０以上の遇数値）の反転信号ノードに接続されている第２ＮＭＯＳトランジスタ（ＭｉＲ２、ｉは０以上の遇数値）がオン状態となり、ラッチ回路Ｌ０及び１の出力信号ＰＯＩ０、１が入力されている第１ＮＭＯＳトランジスタ（ＭｍＬ１、ｍ＝０乃至２）がオンしているので、ラッチ回路Ｌｉ（ｉ＝０，２）の反転出力ノードが接地電位ＶＳＳに接続され、出力信号ＰＯＩ２の論理レベルがローレベルからハイレベルに反転する。即ち、位相比較信号ＰＳＲＥが入力されることにより、アクティブポインタ回路１１Ｃの出力信号の論理レベル境界点は１ビットだけ上位側にシフトする。
【００５２】
更に、位相比較信号ＰＳＲＯが入力されれば、アクティブポインタ回路１１Ｃの出力信号の境界点は更に１ビットだけ上位側にシフトする。即ち、位相比較信号ＰＳＲＥ、ＰＳＲＯは出力信号の境界点を上位側に１ビットづつシフトし、位相比較信号ＰＳＬＥ、ＰＳＬＯは出力信号の境界点を下位側に１ビットづつシフトする働きをする信号である。後述のＤ／Ａコンバータ回路１３及びリフレッシュ周期制御回路１２の回路構成より、アクティブポインタ回路１１Ｃにおいて、論理レベルがハイレベルを示す出力信号の数に比例してリフレッシュ周期が短くなる構成となっているので、高周波数の外部基本クロックＣＬＫに対しては、位相比較信号ＰＳＲＥ、ＰＳＲＯが所定パルス数だけ入力されてアクティブポインタ回路１１Ｃの出力信号の論理レベル境界点を上位側にシフトし、低周波数においては、位相比較信号ＰＳＬＥ、ＰＳＬＯが所定パルス数だけ入力されてアクティブポインタ回路１１Ｃの出力信号の論理レベル境界点を下位側にシフトする制御を行なうこととなる。
【００５３】
ＤＬＬ回路１１において検出された外部基本クロックＣＬＫの周波数検出信号であるアクティブポインタ回路１１Ｃの出力信号ＰＯＩ０乃至ｎは、デジタル信号であるため、後述のアナログ制御のリフレッシュ周期制御回路１２を制御するためには、デジタル信号ＰＯＩ０乃至ｎをアナログ信号に変換する必要がある。図７に示すＤ／Ａコンバータ回路１３により、この動作を説明する。
【００５４】
図７のＤ／Ａコンバータ回路１３は、アクティブポインタ回路１１Ｃからのデジタル信号ＰＯＩ０乃至ｎの論理ハイレベルのビット数に比例する電流値を、駆動電流として後述のリフレッシュ周期制御回路１２に供給するための定電流源回路（図８中、ＭＰ、ＭＮ）のゲートバイアス電圧ＶＯＳＣｐ、ＶＯＳＣｎを出力する。ＰＭＯＳトランジスタＭＰ１は電源電圧端子からのソース駆動電流を各定電流源回路（図８中、ＭＰ）が出力するためのゲートバイアス電圧ＶＯＳＣｐを設定する電流設定用トランジスタであり、そのドレイン端子には、電流設定回路ＣＳ０乃至ｎにより生成されるデジタル信号ＰＯＩ０乃至ｎのハイレベルのビット数に対応する電流値が入力される。
【００５５】
定電流源回路を構成しているＰＭＯＳトランジスタＭＰ１、ＭＰ２は、電流設定回路ＣＳ０乃至ｎにより生成されＰＭＯＳトランジスタＭＰ１に入力される電流をシンク駆動電流として供給するために電流方向を変換する部分であり、ＰＭＯＳトランジスタＭＰ２からの電流出力は、電流制限用のＮＭＯＳトランジスタＭＮ２を介してＮＭＯＳトランジスタＭＮ１に入力される。ＮＭＯＳトランジスタＭＮ１は接地端子ＶＳＳへのシンク駆動電流を各定電流源回路（図９中、ＭＮ）が出力するためのゲートバイアス電圧ＶＯＳＣｎを設定する電流設定用トランジスタである。
【００５６】
電流設定回路ＣＳ０乃至ｎは、アクティブ信号ＳＥＬＦ―ＡＣＴＩＶＥの電圧値により許容電流値が可変制御される電流制限用ＮＭＯＳトランジスタと、ゲート端子にアクティブポインタ回路１１Ｃからのデジタル信号ＰＯＩ０乃至ｎが入力されたＮＭＯＳトランジスタとを介して接地電位ＶＳＳに接続されている。デジタル信号ＰＯＩ０乃至ｎのうち論理ハイレベルとなるビット信号が入力されているＮＭＯＳトランジスタはオンするので、該当する電流設定回路ＣＳ０乃至ｎに電流制限用ＮＭＯＳトランジスタにより制限された電流が流れ、この総和電流がＰＭＯＳトランジスタＭＰ１における電流となる。従って、デジタル信号ＰＯＩ０乃至ｎのうち論理ハイレベルとなるビット数に比例した電流がＰＭＯＳトランジスタＭＰ１に流れることとなる。
【００５７】
図７に示すＤ／Ａコンバータ回路１３によりデジタル信号からアナログ信号に変換された周波数検出信号は、アナログ信号ＶＯＳＣｐ、ＶＯＳＣｎとして図８のリフレッシュ周期制御回路１２に入力される。
【００５８】
リフレッシュ周期制御回路１２は、インバータ論理ゲート回路を奇数段ループ状に接続した発振回路部分ＲＯをリフレッシュ周期計測回路１２Ｂとして発振回路のゲート遅延時間に対応した周期で発振する発振信号ＳＥＬＦ―ＯＳＣをリフレッシュ周期の源信号として使用する構成である。
【００５９】
発振回路部分ＲＯの各インバータ論理ゲート回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース端子は、それぞれＰＭＯＳトランジスタ（ＭＰの構成トランジスタ）及びＮＭＯＳトランジスタ（ＭＮの構成トランジスタ）を介して電源電圧及び接地電位ＶＳＳに接続されている。このＰＭＯＳトランジスタ（ＭＰの構成トランジスタ）のゲート端子は、アナログ信号ＶＯＳＣｐが接続されＰＭＯＮトランジスタＭＰ１との間で定電流源回路を構成し、またＮＭＯＳトランジスタ（ＭＮの構成トランジスタ）のゲート端子は、アナログ信号ＶＯＳＣｎが接続されＮＭＯＳトランジスタＭＮ１との間で定電流源回路を構成して、発振回路部分ＲＯの各インバータ論理ゲート回路の駆動電流値を規定している。従って、インバータ論理ゲート回路は駆動電流値に応じて伝播遅延時間が制御されることとなり、発振回路部分ＲＯの周期が制御されリフレッシュ周期が制御される。
【００６０】
上記の実施形態においては、周波数検出手段１としてＤＬＬ回路１１を使用し、出力される周波数検出信号Ａがデジタル信号ＰＯＩ０乃至ｎである場合に、リフレッシュ周期制御手段２として、駆動電流値が制御されるリフレッシュ周期制御回路１２に対して、入力信号Ｂに電流値設定電圧であるアナログ信号ＶＯＳＣｐ、ＶＯＳＣｎを入力するため、変換回路３としてＤ／Ａコンバータ回路１３により信号変換してインターフェースをとる手段について詳述した。
【００６１】
周波数検出手段１、リフレッシュ周期制御手段２は、従来より各々個別に様々な回路方式が提案されているが、それぞれの回路方式について両者を有機的に組み合わせて相互の関連をもたせることは、両者のインターフェース信号が異なる場合には必要に応じて変換回路３を付加してインターフェース信号の整合をとってやれば可能であり、様々な回路方式に対して両者を有機的に結びつけて相互に関連づけることにより本発明を実現することができる。
【００６２】
以下に、各回路方式の具体例を示す。
先ず、リフレッシュ周期制御手段２の他の具体例を示す。図９は、第２具体例である。発振回路部分ＲＯについては図８の第１具体例と同一の構成を示している。第２具体例では、発振周期を制御する駆動能力の制御を電源電圧を制御することにより実現している。コントロール電圧Ｖｃが入力されるバッファ回路７の出力端子を発振回路部分ＲＯの低電圧側端子に接続することにより低電圧側端子の電圧値をＶｃとすることで発振回路部分ＲＯの駆動電源電圧（Ｖｄｄ−Ｖｃ）をコントロール電圧Ｖｃを可変として制御する方式である。第２具体例のリフレッシュ周期制御手段は、特開平６−２１７７６号公報に記載されている公知の回路方式である。
【００６３】
図１０に示す第３具体例は、駆動電流を制御した発振回路として図８の第１具体例と同一の構成を有している。第３具体例では、更にセレクタＳにより、発振回路部分ＲＯのループ段数を切り替えることにより発振周期を可変とした構成である。切替はセレクタＳに入力される信号Ｓ１乃至３により行なわれる。セレクタＳは、具体的にはデジタル信号Ｓ１乃至３により発振回路のループを形成するスイッチの開閉を切り替える構成が考えられる。第３具体例のリフレッシュ周期制御手段は、特開平７−２５４８４７号公報に記載されている公知の回路方式である。
【００６４】
第４具体例は、図１１に示す方式である。この回路は、Ｄ型フリップフロップを直列に接続した分周回路を構成しており、初段の入力信号φ１として図示しない発振回路からの発振信号を入力して所定分周比の発振信号（φ２、φ３、φ４）を適宜選択する構成である。分周された発振信号（φ２、φ３、φ４）の選択は、図示しないセレクト回路により行なうことができ、第３具体例におけるセレクタＳを利用できる他、一般的なセレクト回路が使用可能である。第４具体例のリフレッシュ周期制御手段は、特開平４−３１３８８８号公報に記載されている公知の回路方式である。
【００６５】
次に、周波数検出手段の他の具体例を示す。図１２は、ＤＬＬ回路の他の具体例でありアナログ制御方式のＤＬＬ回路を示す。クロックバッファＣＢと、位相比較器ＦＣＰと、チャージポンプＣＰと、ループフィルタＬＦと、電圧制御遅延回路ＶＤＬと、固定遅延回路ＤＬとを備えており、クロックバッファＣＢにてバッファリングされた外部クロック信号ｅｘｔ．ＣＬＫをクロック信号ＥＣＬＫとして出力して、位相比較器ＦＣＰにおいて内部クロック信号ｉｎｔ．ＣＬＫから生成するクロック信号ＲＣＬＫとの位相比較を行なう。チャージポンプＣＰでは、位相比較結果の制御信号／ＵＰ、ＤＯＷＮを受けて出力電圧が出力され、ループフィルタＬＦにおいて平滑されたアナログ制御信号ＶＯＩＮとして電圧制御遅延回路ＶＤＬに供給され、内部クロック信号ｉｎｔ．ＣＬＫの周波数が調整される。
【００６６】
図１３に、電圧制御遅延回路ＶＤＬの回路構成例を示す。アナログ制御信号ＶＣＯＩＮにより電圧制御抵抗として動作するＮＭＯＳトランジスタＮＴ４１により、ＰＭＯＳトランジスタＰＴ４１、ＰＴ４４で構成されるソース電流供給用の定電流源回路の電流値とＮＭＯＳトランジスタＮＴ４２、ＮＴ４４で構成されるシンク電流供給用の定電流源回路の電流値とが調整されることにより、遅延回路ＤＬＳ４１における各反転回路ＣＩＶ１乃至ｎのゲート伝播遅延時間が調整されてＤＬＬ動作を行う。他の具体例のおけるＤＬＬ回路では、遅延時間の調整はアナログ制御信号ＶＣＯＩＮで行なわれることとなる。
【００６７】
更に、周波数検出手段として、ＰＬＬ回路を使用することも可能である。図１４にアナログ制御方式のＰＬＬ回路を示す。クロックバッファＣＢと、位相比較器ＦＣＰと、チャージポンプＣＰと、ループフィルタＬＦと、電圧制御発振器ＶＣＯと、固定遅延回路ＤＬとを備えており、電圧制御発振器ＶＣＯを除き前述のＤＬＬ回路の他の具体例（図１２、参照）と同様の動作をする。また電圧制御発振器ＶＣＯは、一般的に使用される回路であるのでここでの説明は省略する。
【００６８】
従って、このＰＬＬ回路においても、遅延時間の調整はアナログ制御信号ＶＣＯＩＮで行なわれることとなる。これらの周波数検出手段１は、特開２０００−１９６４４４号公報に記載されている公知の回路方式である。この他に、デジタル回路方式のＰＬＬ回路を使用すれば、遅延時間の調整はデジタル制御信号で行なわれることとなる。
【００６９】
以上の周波数検出手段１とリフレッシュ周期制御手段２とを適宜に組み合わせることによっても、本発明を実現することができる。
【００７０】
即ち、デジタル信号ＰＯＩ０乃至ｎを出力信号とするＤＬＬ回路１１と、アナログ信号のコントロール電圧Ｖｃを入力信号とするリフレッシュ周期制御回路（図９）とを組み合わせるためには、デジタル信号ＰＯＩ０乃至ｎをアナログ信号のコントロール電圧Ｖｃに変換するＤ／Ａコンバータ回路を変換回路３として備えればよい。
【００７１】
また、デジタル信号ＰＯＩ０乃至ｎを出力信号とするＤＬＬ回路１１と、同じくデジタル信号のセレクト信号（図１０ではＳ１乃至３、図１１では不図示）を入力信号とするリフレッシュ周期制御回路（図１０、１１）とを組み合わせるためには、デジタル信号ＰＯＩ０乃至ｎをセレクト信号に変換するデコーダ回路を変換回路３として備えればよい。
【００７２】
また、アナログ制御信号ＶＣＯＩＮを有するＤＬＬ回路（図１２）と、アナログ信号の電流値設定電圧ＶＯＳＣｐ、ＶＯＳＣｎを入力信号とするリフレッシュ周期制御回路１２やアナログ信号のコントロール電圧Ｖｃを入力信号とするリフレッシュ周期制御回路（図９）とを組み合わせるためには、アナログ制御信号ＶＣＯＩＮをレベル変換あるいは電圧電流変換する回路を変換回路３として備えればよい。
【００７３】
また、アナログ制御信号ＶＣＯＩＮを有するＤＬＬ回路（図１２）と、デジタル信号のセレクト信号（図１０ではＳ１乃至３、図１１では不図示）を入力信号とするリフレッシュ周期制御回路（図１０、１１）とを組み合わせるためには、アナログ制御信号ＶＣＯＩＮをセレクト信号に変換するＡ／Ｄコンバータ回路を変換回路３として備えればよい。
【００７４】
ＰＬＬ回路についても、位相比較信号としてデジタル信号を使用するもの、あるいはアナログ信号を使用するものがそれぞれ考えられるが、これらとリフレッシュ周期制御手段２とのインターフェースについても、前述のＤＬＬ回路についてのものと同様に構成することができる。
【００７５】
以上詳細に説明したとおり、本実施形態に係る同期型半導体記憶装置では、周波数検出手段１であるＤＬＬ回路（１１、図１２）やＰＬＬ回路（図１４）と、リフレッシュ周期制御手段２である第１乃至４具体例（１２、図９乃至１１）とを関連づけることにより、外部基本クロックＣＬＫの周波数に応じて変化する同期型半導体記憶装置のデバイス温度でのメモリセルの電荷保持特性に適合して、自動的にリフレッシュ周期を設定することができるので、メモリセルの電荷保持の温度特性の測定試験をして同期型半導体記憶装置毎にリフレッシュ周期を設定する必要はない。
【００７６】
また、製造ばらつきにより検出精度の確保が難しい温度検出手段を必要とせず、外部基本クロックＣＬＫという安定した信号を温度センサーとして利用できるので、簡便且つ確実にデバイス温度に適合したリフレッシュ周期を設定でき、全デバイス温度範囲において最適なリフレッシュ周期を自動的に実現でき、消費電流の低減を図ることができる。
【００７７】
更に、外部基本クロックＣＬＫの高速化に伴うデバイス温度の上昇により、メモリセルの電荷保持時間が減少しても、外部基本クロックＣＬＫに応じてリフレッシュ周期が短くなるので、動作周波数の変化によりデバイス温度が変化しても、常に最適なリフレッシュ周期にてリフレッシュ動作が行われ、メモリセルの電荷保持の信頼性を外部基本クロックＣＬＫという安定した信号を利用して簡便且つ確実に確保することができる。
【００７８】
また、周波数検出手段１であるＤＬＬ回路（１１、図１２）やＰＬＬ回路（図１４）と、リフレッシュ周期制御手段２である第１乃至４具体例（１２、図９乃至１１）との関連づけに際しては、インターフェース信号の信号変換を行なう変換回路３としては、周波数検出手段１からの出力信号及びリフレッシュ周期制御手段２への入力信号における信号形式に応じて、Ｄ／Ａコンバータ回路１３の他、他の方式のＤ／Ａコンバータ回路、デコーダ回路、レベル変換あるいは電圧電流変換する回路、またはＡ／Ｄコンバータ回路等の変換回路３を、信号間のインターフェースをとるために必要に応じて挿入してやれば、種々の信号形式に対してインターフェースをとることができるので、周波数検出手段１及びリフレッシュ周期制御手段２の回路方式を選ぶことなく本発明の構成を実現することができる。
【００７９】
従って、リフレッシュ周期制御手段２として、発振回路の動作周期を駆動電流や電源電圧といったアナログ信号により制御する場合（駆動電流の回路方式として図８を参照、電源電圧の回路方式として図９を参照）、また発振回路のループ段数を切り替える回路方式（図１０の回路方式）や発振回路出力の分周比を切り替える方式（図１１の回路方式）といったデジタル信号により制御する場合の何れの場合に対しても、周波数検出手段１であるＤＬＬ回路（１１、図１２）やＰＬＬ回路（図１４）、更にデジタル出力のＰＬＬ回路を組み合わせることができる。
【００８０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
本実施形態においては、周波数検出手段１としてＤＬＬ回路やＰＬＬ回路を例にとり説明したが、回路方式はこれに限定されるものではなく、例えば、所定時間内の外部基本クロックのエッジ数をカウントしたり、エッジ間の時間を計測する回路構成により外部基本クロックの周波数や周期を検出できる回路であれば適用することができる。
【００８１】
また、リフレッシュ周期制御手段２についても、発振回路に限定されることはなく、例えば、所定コンデンサの充電電圧が所定電位になるまでの時間を計測するアナログタイマにおいて、充電電流を外部基本クロックの周波数に応じて制御するような回路方式等、可変時間を計測する機能を有する回路構成であれば適用可能である。
【００８２】
更に、インターフェース信号の変換回路３についても、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、デコーダ回路、レベル変換回路、あるいは電圧電流変換回路等の他にも、周波数を変換する方式や外部基本クロックとリフレッシュ周期とのマッピングテーブルを備えておく方式等を利用することも可能である。具体的には、例えば、周波数変換回路方式として外部基本クロックをメモリセルのリフレッシュ周期に適した周波数にまで分周する分周回路を備えることにより外部基本クロックの分周信号としてリフレッシュ周期を設定する制御を行なう方式や、マッピングテーブルとして、外部基本クロックとそれに適合したリフレッシュ周期との対応関係をテーブルとして記憶しておき、入力される外部基本クロックに応じて該当するリフレッシュ周期をテーブルから読み出すことにより制御する方式も可能である。
【００８３】
(付記１)周期的にメモリセルのリフレッシュを必要とする同期型半導体記憶装置において、
外部基本クロックの周波数を検出する検出手段と、
前記検出手段より出力される周波数検出信号に基づきリフレッシュ周期を制御する周期制御手段とを備えることを特徴とする同期型半導体記憶装置。
【００８４】
(付記２)前記周期制御手段は、
前記外部基本クロックの周波数が高いほど、前記リフレッシュ周期を短くするように制御することを特徴とする付記１に記載の同期型半導体記憶装置。
【００８５】
(付記３)前記周期制御手段は、
前記リフレッシュ周期を計測するための周期計測手段と、
計測される前記リフレッシュ周期を前記周波数検出信号に基づき可変とする計測周期変更手段とを備えることを特徴とする付記１又は２に記載の同期型半導体記憶装置。
【００８６】
(付記４)前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路の駆動電流を前記周波数検出信号に基づき可変とする電流源回路を備えることを特徴とする付記３に記載の同期型半導体記憶装置。
【００８７】
(付記５)前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路の電源電圧を前記周波数検出信号に基づき可変とする電圧源回路を備えることを特徴とする付記３に記載の同期型半導体記憶装置。
【００８８】
(付記６)前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路におけるループ状に接続された奇数段の反転回路の段数を前記周波数検出信号に基づき可変とする段数切替回路を備えることを特徴とする付記３に記載の同期型半導体記憶装置。
【００８９】
(付記７)前記周期計測手段は、発振回路と分周回路とを備え、
前記計測周期変更手段は、前記分周回路の分周比を前記周波数検出信号に基づき可変とする分周比切替回路を備えることを特徴とする付記３に記載の同期型半導体記憶装置。
【００９０】
(付記８)前記検出手段は、
前記外部基本クロックと周波数及び位相が一致する内部基本クロックを生成する位相比較手段を備え、該位相比較手段から前記周波数検出信号が出力されることを特徴とする付記１乃至７の少なくとも何れか１に記載の同期型半導体記憶装置。
【００９１】
(付記９)前記周波数検出信号がデジタル信号である場合、
前記周波数検出信号をアナログ信号に変換する第１変換回路を備えることを特徴とする付記４又は５に記載の同期型半導体記憶装置。
【００９２】
(付記１０)前記周波数検出信号がアナログ信号である場合、
前記周波数検出信号をデジタル信号に変換する第２変換回路を備えることを特徴とする付記６又は７に記載の同期型半導体記憶装置。
【００９３】
(付記１１)周期的にメモリセルのリフレッシュを必要とする同期型半導体記憶装置のリフレッシュ方法において、
外部基本クロックの周波数を検出する検出工程と、
前記検出工程より出力される周波数検出信号に基づきリフレッシュ周期を制御する周期制御工程とを有することを特徴とする同期型半導体記憶装置のリフレッシュ方法。
【００９４】
(付記１２)前記周期制御工程は、
前記外部基本クロックの周波数が高いほど、前記リフレッシュ周期を短くするように制御することを特徴とする付記１１に記載の同期型半導体記憶装置のリフレッシュ方法。
【００９５】
【発明の効果】
本発明によれば、製造ばらつきに影響されることなく、リフレッシュ時間の調整前に多大な特性測定のための試験時間を必要とすることもなく、リフレッシュ保持特性時間に最適なリフレッシュ周期を提供し、リフレッシュ動作における消費電流の低減を図ることができる同期型半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１原理説明図である。
【図２】 本発明の第２原理説明図である。
【図３】 本発明の第３原理説明図である。
【図４】 本発明の実施形態におけるリフレッシュ周期設定回路を示す回路ブロック図である。
【図５】 本実施形態におけるアクティブポインタ回路を示す回路図である。
【図６】 アクティブポインタ回路の動作波形である。
【図７】 本実施形態におけるＤ／Ａコンバータ回路を示す回路図である。
【図８】 本実施形態におけるリフレッシュ周期制御回路を示す回路図（第１具体例）である。
【図９】 リフレッシュ周期制御回路の第２具体例を示す回路図である。
【図１０】 リフレッシュ周期制御回路の第３具体例を示す回路図である。
【図１１】 リフレッシュ周期制御回路の第４具体例を示す回路図である。
【図１２】 ＤＬＬ回路の他の具体例を示す回路ブロック図である。
【図１３】 他の具体例のＤＬＬ回路における電圧制御遅延回路を示す回路図である。
【図１４】 ＰＬＬ回路の具体例を示す回路ブロック図である。
【符号の説明】
１ 周波数検出手段
２ リフレッシュ周期制御手段
２Ａ 計測周期変更手段
２Ｂ リフレッシュ周期計測手段
３ 変換回路
１１ ＤＬＬ回路
１１Ａ ディレイライン回路
１１Ｂ 比較器
１１Ｃ アクティブポインタ回路
１２ リフレッシュ周期制御回路
１２Ａ 計測周期変更回路
１２Ｂ リフレッシュ周期計測回路
１３ Ｄ／Ａコンバータ回路
Claims (9)
- 周期的にメモリセルのリフレッシュを必要とする同期型半導体記憶装置において、
定常的に入力される外部基本クロックと周波数及び位相が一致する内部基本クロックが生成される際の前記周波数の高低を、常時検出する検出手段と、
前記検出手段より出力される周波数検出信号に基づきリフレッシュ周期を制御する周期制御手段とを備え、
前記周期制御手段は、
前記外部基本クロックの周波数が高いほど、前記リフレッシュ周期を短くするように制御することを特徴とする同期型半導体記憶装置。 - 前記周期制御手段は、
前記リフレッシュ周期を計測するための周期計測手段と、
計測される前記リフレッシュ周期を前記周波数検出信号に基づき可変とする計測周期変更手段とを備えることを特徴とする請求項１に記載の同期型半導体記憶装置。 - 前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路の駆動電流を前記周波数検出信号に基づき可変とする電流源回路を備えることを特徴とする請求項２に記載の同期型半導体記憶装置。 - 前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路の電源電圧を前記周波数検出信号に基づき可変とする電圧源回路を備えることを特徴とする請求項２に記載の同期型半導体記憶装置。 - 前記周期計測手段は、発振回路を備え、
前記計測周期変更手段は、前記発振回路におけるループ状に接続された奇数段の反転回路の段数を前記周波数検出信号に基づき可変とする段数切替回路を備えることを特徴とする請求項２に記載の同期型半導体記憶装置。 - 前記周期計測手段は、発振回路と分周回路とを備え、
前記計測周期変更手段は、前記分周回路の分周比を前記周波数検出信号に基づき可変とする分周比切替回路を備えることを特徴とする請求項２に記載の同期型半導体記憶装置。 - 前記検出手段は、
前記外部基本クロックと前記内部基本クロックとの周波数及び位相を比較する位相比較手段と、
前記位相比較手段から出力される比較結果に応じて、前記内部基本クロックの周波数及び位相を調整する調整信号を出力する調整手段とを備え、
前記調整信号を前記周波数検出信号とすることを特徴とする請求項１乃至６の少なくとも何れか１に記載の同期型半導体記憶装置。 - 前記周波数検出信号がデジタル信号である場合、
前記周波数検出信号をアナログ信号に変換する第１変換回路を備えることを特徴とする請求項３又は４に記載の同期型半導体記憶装置。 - 前記周波数検出信号がアナログ信号である場合、
前記周波数検出信号をデジタル信号に変換する第２変換回路を備えることを特徴とする請求項５又は６に記載の同期型半導体記憶装置。
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