KR101068492B1 - 반도체 소자의 듀티 사이클 보정 회로 - Google Patents

반도체 소자의 듀티 사이클 보정 회로 Download PDF

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Abstract

본 발명은 반도체 소자의 듀티 사이클 보정 회로에 관한 것으로, 입력되는 클럭 신호의 하이 레벨 구간과 로우 레벨의 구간 비율에 따른 제1 및 제2 변환 전압을 생성하는 클럭 주기 전압 생성부와, 상기 제1 및 제2 변환 전압에 응답하여 제1 제어 전압과 제2 제어 전압을 생성하는 제어 전압 생성부, 및 상기 제1 및 제2 제어 전압에 응답하여 상기 클럭 신호의 상기 하이 레벨 구간과 상기 로우 레벨 구간의 비율을 조절하여 새로운 클럭 신호를 생성하는 클럭 보정부를 포함하는 반도체 소자의 듀티 사이클 보정 회로를 개시한다.
클럭, 듀티 사이클, 보정

Description

반도체 소자의 듀티 사이클 보정 회로{Duty cycle correcting circuit in Semiconductor device}
본 발명은 반도체 소자의 듀티 사이클 보정 회로에 관한 것으로, 클럭의 듀티 사이클을 일정하게 보정 할 수 있는 반도체 소자의 듀티 사이클 보정 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)와 같은 반도체 집적 회로는 클럭의 라이징 에지와 폴링 에지를 모두 이용하여 데이터를 처리함으로써 그 동작 속도를 향상시킨다. 따라서 클럭의 라이징 에지 구간과 폴링 에지 구간의 비율, 즉 듀티비가 50:50으로 일치되지 않으면 동작 효율이 떨어지게 된다. 그러나 실제로 반도체 집적 회로 내에서 사용되는 클럭은 반도체 집적 회로의 실장 환경에서 노이즈 등의 여러 가지 요인에 의해 정확한 비율의 듀티비를 갖기가 어렵게 된다. 그러므로 반도체 집적 회로는 동작 효율을 향상시키기 위해 클럭의 듀티비를 보정하기 위한 듀티 사이클 보정 회로를 구비하여 클럭의 듀티비를 보정하고 있다.
현재까지 듀티 사이클 보정 회로는 디지털 컨버터 타입 및 위상 혼합기 타입 등 여러 가지 형태로 구현되어 왔으나, 실제 듀티비 보정 능력은 기대 이하인 것이 사실이다. 또한 그 소비 전력이 많다는 단점을 지니고 있어, 반도체 집적 회로의 고성능 동작을 지원하기에는 기술적으로 충분하지 않았다.
본 발명이 이루고자 하는 기술적 과제는 클럭 신호와 반전 클럭 신호를 듀티 사이클에 비례하는 전압을 이용하여 새로운 클럭 신호와 반전 클럭 신호를 생성함으로써, 일정한 듀티 사이클을 갖는 클럭 신호와 반전 클럭 신호를 생성하는 반도체 소자의 클럭 듀티 사이클 보정 회로를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 클럭 듀티 사이클 보정 회로는 입력되는 클럭 신호의 하이 레벨 구간과 로우 레벨의 구간 비율에 따른 제1 및 제2 변환 전압을 생성하는 클럭 주기 전압 생성부와, 상기 제1 및 제2 변환 전압에 응답하여 제1 제어 전압과 제2 제어 전압을 생성하는 제어 전압 생성부, 및 상기 제1 및 제2 제어 전압에 응답하여 상기 클럭 신호의 상기 하이 레벨 구간과 상기 로우 레벨 구간의 비율을 조절하여 새로운 클럭 신호를 생성하는 클럭 보정부를 포함한다.
상기 클럭 주기 전압 생성부는 상기 클럭 신호를 반전시킨 반전 클럭 신호에 응답하여 상기 제2 변환 전압을 생성한다.
제어 전압 생성부는 상기 제1 변환 전압과 다수의 비교 전압을 각각 비교하여 다수의 제1 코드 신호를 출력하고, 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하여 다수의 제2 코드 신호를 출력하는 전위 비교부, 및 상기 다수 의 제1 코드 신호에 응답하여 상기 제1 제어 전압을 생성하고, 상기 다수의 제2 코드 신호에 응답하여 상기 제2 제어 전압을 생성하는 전압 생성부를 포함한다.
상기 클럭 보정부는 상기 클럭 신호를 입력받아 라이징 딜레이 시간과 폴링 딜에이 시간을 조절하여 상기 새로운 클럭 신호로 출력하는 클럭 버퍼부와, 상기 클럭 버퍼에 전원 전압을 인가하되, 상기 제1 제어 전압에 응답하여 상기 전원 전압의 전류량을 제어하는 제1 전원 공급부, 및 상기 클럭 버퍼에 접지 전원을 인가하되, 상기 제2 제어 전압에 응답하여 상기 접지 전원의 전류량을 제어하는 제2 전원 공급부를 포함한다.
상기 클럭 주기 전압 생성부는 상기 클럭 신호의 상기 하이 레벨 구간이 상기 로우 레벨 구간보다 길 경우, 상기 제1 변환 전압이 상기 제2 변환 전압보다 높은 전위를 갖도록 생성한다.
상기 클럭 주기 전압 생성부는 상기 제1 변환 전압을 생성하는 제1 변환 전압 생성부, 및 상기 제2 변환 전압을 생성하는 제2 변환 전압 생성부를 포함한다.
상기 제1 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며, 상기 트랜지스터는 상기 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제1 변환 전압으로 출력한다.
상기 제2 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며, 상기 트랜지스터는 상기 반전 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시 터 사이의 노드 전위를 상기 제2 변환 전압으로 출력한다.
상기 전위 비교부는 상기 다수의 제1 코드 신호를 출력하는 제1 전위 비교 회로, 및 상기 다수의 제2 코드 신호를 출력하는 제2 전위 비교 회로를 포함하며, 상기 제1 및 제2 전위 비교 회로 각각은 상기 제1 변환 전압 또는 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하는 다수의 비교기를 포함한다.
상기 전압 생성부는 상기 제1 제어 전압을 생성하는 제1 전압 생성 회로 및
상기 제2 제어 전압을 생성하는 제2 전압 생성 회로를 포함하며, 상기 제1 및 제2 전압 생성 회로 각각은 상기 직렬 연결된 가변 저항들을 포함하며, 상기 가변 저항들은 상기 다수의 제1 코드 신호 또는 상기 다수의 제2 코드 신호에 응답하여 저항 값이 변화한다.
상기 클럭 보정부는 상기 클럭 신호의 상기 하이 레벨 구간이 상기 로우 레벨 구간 보다 길 경우, 상기 클럭 신호의 라이징 딜레이 시간을 증가시키고 폴링 딜에이 시간을 감소시켜 상기 새로운 클럭 신호를 생성한다.
본 발명의 일실시 예에 따르면, 클럭 신호와 반전 클럭 신호를 듀티 사이클에 비례하는 전압을 이용하여 새로운 클럭 신호와 반전 클럭 신호를 생성함으로써, 일정한 듀티 사이클을 갖는 클럭 신호와 반전 클럭 신호를 생성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로를 나타내는 구성도이다.
도 1을 참조하면, 듀티 사이클 보정 회로(100)는 클럭 주기 전압 생성부(110), 전위 비교부(120), 전압 생성부(130), 및 클럭 보정부(140)를 포함한다.
클럭 주기 전압 생성부(110)는 클럭 신호(CLK)와 클럭 신호(CLK)를 반전시킨 반전 클럭 신호(/CLK)에 응답하여 제1 변환 전압(Va)와 제2 변환 전압(Vb)을 생성한다.
전위 비교부(120)는 제1 변환 전압(Va)와 제2 변환 전압(Vb)을 다수의 비교 전압(Vref<0:n>)과 비교하여 다수의 제1 코드 신호(CODE_A<0:n>)와 다수의 제2 코드 신호(CODE_B<0:n>)를 생성한다.
전압 생성부(130)는 다수의 제1 코드 신호(CODE_A<0:n>)와 다수의 제2 코드 신호(CODE_B<0:n>)에 응답하여 제1 제어 전압(RefA)과 제2 제어 전압(RefB)을 생성한다.
클럭 보정부(140)는 제1 제어 전압(RefA)과 제2 제어 전압(RefB)에 응답하여 입력되는 클럭 신호(CLK)의 듀티 사이클을 보정하여 새로운 클럭 신호(New_CLK)를 생성한다.
도 2는 도 1의 클럭 주기 전압 생성부(110)의 상세 회로도이다.
도 2를 참조하면, 클럭 주기 전압 생성부(110)는 제1 변환 전압 생성부(111)와 제2 변환 전압 생성부(112)를 포함한다.
제1 변환 전압 생성부(111)는 전원 전압(VDD)과 접지 전원(Vss) 사이에 직렬 연결된 NMOS 트랜지스터(NM1) 및 캐패시터(Cp1)를 포함한다. NMOS 트랜지스터(NM1)는 전원 전압(VDD)과 출력 노드(A) 사이에 연결되고, 클럭 신호(CLK)에 응답하여 전원 전압(VDD)을 출력 노드(A)에 인가한다. 캐패시터(Cp1)는 출력 노드(A)와 접지 전원(Vss) 사이에 연결되고, 출력 노드(A)의 전위에 따라 충방전한다. 따라서 제1 변환 전압 생성부(111)는 인가되는 클럭 신호(CLK)의 하이 레벨을 유지하는 시간에 따라 전위가 변화하는 제1 변환 전압(Va)을 출력된다.
제2 변환 전압 생성부(112)는 전원 전압(VDD)과 접지 전원(Vss) 사이에 직렬 연결된 NMOS 트랜지스터(NM2) 및 캐패시터(Cp2)를 포함한다. NMOS 트랜지스터(NM2)는 전원 전압(VDD)과 출력 노드(B) 사이에 연결되고, 반전 클럭 신호(/CLK)에 응답하여 전원 전압(VDD)을 출력 노드(B)에 인가한다. 캐패시터(Cp2)는 출력 노드(B)와 접지 전원(Vss) 사이에 연결되고, 출력 노드(B)의 전위에 따라 충방전한다. 따라서 제2 변환 전압 생성부(112)는 인가되는 반전 클럭 신호(/CLK)의 하이 레벨을 유지하는 시간에 따라 전위가 변화하는 제2 변환 전압(Vb)을 출력된다.
도 3은 도 1의 전위 비교부(120)의 상세 회로도이다.
도 3을 참조하면, 전위 비교부(120)는 제1 전위 비교 회로(121) 및 제2 전위 비교 회로(122)를 포함한다.
제1 전위 비교 회로(121)는 다수의 비교기(121<0:n>)를 포함한다. 다수의 비교기(121<0:n>)는 제1 변환 전압(Va)과 전위 레벨이 서로 다른 다수의 비교 전압(Vref<0:n>)을 각각 비교하여 제1 코드 신호(CODE_A<0:n>)를 출력한다. 예를 들어 비교기(121<0>)는 제1 변환 전압(Va)과 비교 전압(Vref<0>)을 비교하여 제1 코드 신호(CODE_A<0>)를 출력하고, 비교기(121<n>)는 제1 변환 전압(Va)과 비교 전압(Vref<n>)을 비교하여 제1 코드 신호(CODE_A<n>)를 출력한다.
제2 전위 비교 회로(121)는 다수의 비교기(122<0:n>)를 포함한다. 다수의 비교기(122<0:n>)는 제2 변환 전압(Vb)과 전위 레벨이 서로 다른 다수의 비교 전압(Vref<0:n>)을 각각 비교하여 제2 코드 신호(CODE_B<0:n>)를 출력한다. 예를 들어 비교기(122<0>)는 제2 변환 전압(Vb)과 비교 전압(Vref<0>)을 비교하여 제2 코드 신호(CODE_B<0>)를 출력하고, 비교기(122<n>)는 제2 변환 전압(Vb)과 비교 전압(Vref<n>)을 비교하여 제2 코드 신호(CODE_B<n>)를 출력한다.
도 4는 도 1의 전압 생성부(130)의 상세 회로도이다.
도 4를 참조하면, 전압 생성부(130)는 제1 전압 생성 회로(131) 및 제2 전압 생성 회로(132)를 포함한다.
제1 전압 생성 회로(131)는 전원 전압(VDD)과 접지 전원(Vss) 사이에 직렬 연결된 제1 및 제2 가변 저항(R1 및 R2)을 포함한다. 제1 및 제2 가변 저항(R1 및 R2)은 다수의 제1 코드 신호(CODE_A<0:n>)에 응답하여 저항 값을 변화시킨다. 이에 따라, 제1 및 제2 가변 저항(R1 및 R2) 사이의 출력 노드(NA)의 전위가 변화한다. 제1 전압 생성 회로(131)는 출력 노드(NA)의 전위를 제1 제어 전압(RefA)으로 출력한다.
제2 전압 생성 회로(132)는 전원 전압(VDD)과 접지 전원(Vss) 사이에 직렬 연결된 제3 및 제4 가변 저항(R3 및 R4)을 포함한다. 제3 및 제4 가변 저항(R3 및 R4)은 제2 코드 신호(CODE_B<0:n>)에 응답하여 저항 값을 변화시킨다. 이에 따라, 제3 및 제4 가변 저항(R3 및 R4) 사이의 출력 노드(NB)의 전위가 변화한다. 제2 전압 생성 회로(132)는 출력 노드(NB)의 전위를 제2 제어 전압(RefB)으로 출력한다.
도 5는 도 1의 클럭 보정부(140)의 상세 회로도이다.
도 5를 참조하면, 클럭 보정부(140)는 클럭 버퍼부(141)와 제1 및 제2 전원 공급부(142 및 143)를 포함한다.
클럭 버퍼부(141)는 다수의 PMOS 트랜지스터(PM2, PM4)와 다수의 NMOS 트랜지스터(NM3, NM5)를 포함한다. PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM3)는 직 렬 연결되며, 클럭 신호(CLK)에 응답하여 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM3) 사이의 노드(NC)의 전위를 제어한다. PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM5)는 직렬 연결되며, 노드(NC)의 전위에 응답하여 PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM5) 사이의 노드의 전위를 제어하여 새로운 클럭 신호(New_CLK)를 출력한다.
제1 전원 공급부(142)는 다수의 PMOS 트랜지스터(PM1, PM3)를 포함한다. PMOS 트랜지스터(PM1, PM3)는 전원 전압(VDD)과 클럭 보정부(140)의 PMOS 트랜지스터(PM2) 및 PMOS 트랜지스터(PM4) 사이에 각각 연결되고, 제1 제어 전압(RefA)에 응답하여 클럭 버퍼부(141)에 인가되는 전원 전압(VDD)의 전류량을 제어한다.
제2 전원 공급부(143)는 다수의 NMOS 트랜지스터(NM4, NM6)를 포함한다. NMOS 트랜지스터(NM4, NM6)는 접지 전원(Vss)과 클럭 보정부(140)의 NMOS 트랜지스터(NM3) 및 NMOS 트랜지스터(NM5) 사이에 각각 연결되고, 제2 제어 전압(RefB)에 응답하여 클럭 버퍼부(141)에서 접지 전원(Vss)으로 디스차지되는 전류량을 제어한다.
예를 들어, 제1 제어 전압(RefA)과 제2 제어 전압(RefB)이 동일한 전위를 갖게 되면, 클럭 버퍼부(141)는 라이징 딜레이(Rising Delay) 시간과 폴링 딜레이(Falling Delay) 시간이 동일하여 입력된 클럭 신호(CLK)와 동일한 듀티 사이클을 갖는 새로운 클럭 신호(New_CLK)를 생성한다. 그러나 제1 제어 전압(RefA)과 제2 제어 전압(RefB)이 서로 다를 경우, 클럭 버퍼부(141)는 라이징 딜레이(Rising Delay) 시간과 폴링 딜레이(Falling Delay) 시간이 서로 다르게 되어 입력된 클럭 신호(CLK)의 하이 레벨을 유지하는 시간을 증가시키거나 감소시켜 하이 레벨을 유지하는 시간과 로우 레벨을 유지하는 시간이 동일한 듀티 사이클을 갖는 새로운 클럭 신호(New_CLK)를 생성한다.
도 6은 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로에 인가되는 클럭 신호 및 반전 클럭 신호의 파형도이다.
도 7은 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로의 클럭 주기 전압 생성부의 출력 신호 파형도이다.
도 1 내지 도 7을 참조하여 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로의 동작 방법을 설명하면 다음과 같다.
도 6과 같이 하이 레벨 구간과 로우 레벨 구간의 시간 비율이 6:4인 클럭 신호(CLK)와 이를 반전 시킨 반전 클럭 신호(/CLK)가 입력되는 경우를 예를 들어 설명하도록 한다.
도 6과 같은 클럭 신호(CLK)와 반전 클럭 신호(/CLK)가 클럭 주기 전압 생성부(110)에 입력되면, 제1 변환 전압 생성부(111)와 제2 변환 전압 생성부(112)는 각각 제1 변환 전압(Va) 및 제2 변환 전압(Vb)을 생성한다. 이때 클럭 신호(CLK)는 하이 레벨 구간이 로우 레벨 구간보다 길고, 반전 클럭 신호(/CLK)는 하이 레벨 구간이 로우 레벨 구간보다 짧기 때문에 도 7과 같이 제1 변환 전압(Va)의 전위가 제2 변환 전압(Vb)보다 크게 출력된다.
전위 비교부(120)는 제1 변환 전압(Va) 및 제2 변환 전압(Vb)를 다수의 비교 전압(Vref<0:n>)과 각각 비교하여 다수의 제1 코드 신호(CODE_A<0:n>) 및 다수의 제2 코드 신호(CODE_B<0:n>)를 출력한다. 즉, 다수의 제1 코드 신호(CODE_A<0:n>) 및 다수의 제2 코드 신호(CODE_B<0:n>)는 제1 변환 전압(Va) 및 제2 변환 전압(Vb)의 전위에 따른 정보가 저장되어 있다.
전압 생성부(130)는 다수의 제1 코드 신호(CODE_A<0:n>) 및 다수의 제2 코드 신호(CODE_B<0:n>)를 이용하여 제1 제어 전압(RefA)과 제2 제어 전압(RefB)을 생성한다. 클럭 주기 전압 생성부(110)에서 제1 변환 전압(Va)이 제2 변환 전압(Vb)보다 크게 생성되므로, 제1 제어 전압(RefA)이 제2 제어 전압(RefB)보다 낮도록 생성하는 것이 바람직하다. 이때 생성되는 제1 제어 전압(RefA)과 제2 제어 전압(RefB)의 전위차는 다수의 제1 코드 신호(CODE_A<0:n>) 및 다수의 제2 코드 신호(CODE_B<0:n>)에 따라 제어된다.
제1 및 제2 전원 공급부(143)는 제1 제어 전압(RefA)과 제2 제어 전압(RefB)에 응답하여 입력되는 전원 전압(VDD)과 접지 전원(Vss)의 전류량을 제어한다. 이로 인하여 클럭 버퍼부(141)는 클럭 신호(CLK)의 듀티 사이클을 보정하여 새로운 클럭 신호(New_CLK)를 생성한다. 즉, 제1 제어 전압(RefA)이 제2 제어 전압(RefB)보다 낮으므로, 입력되는 클럭 신호(CLK)의 라이징 딜레이 시간은 길어지게 되고 폴링 딜레이 시간은 짧아져 새로운 클럭 신호(New_CLK)로 출력된다. 따라서 새로운 클럭 신호(New_CLK)는 하이 레벨을 유지하는 구간과 로우 레벨을 유지하는 구간이 5:5의 비율을 갖도록 생성된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로를 나타내는 구성도이다.
도 2는 도 1의 클럭 주기 전압 생성부(110)의 상세 회로도이다.
도 3은 도 1의 전위 비교부(120)의 상세 회로도이다.
도 4는 도 1의 전압 생성부(130)의 상세 회로도이다.
도 5는 도 1의 클럭 보정부(140)의 상세 회로도이다.
도 6은 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로에 인가되는 클럭 신호 및 반전 클럭 신호의 파형도이다.
도 7은 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로의 클럭 주기 전압 생성부의 출력 신호 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 클럭 듀티 보정 회로 110 : 클럭 주기 전압 생성부
120 : 전위 비교부 130 : 전압 생성부
140 : 클럭 보정부

Claims (21)

  1. 입력되는 클럭 신호의 하이 레벨 구간의 길이에 따른 제1 변환 전압 및 상기 클럭 신호의 로우 레벨 구간의 길이에 따른 제2 변환 전압을 생성하는 클럭 주기 전압 생성부;
    상기 제1 변환 전압의 전위에 따라 전위가 변화하는 제1 제어 전압을 생성하고, 상기 제2 변환 전압의 전위에 따라 전위가 변화하는 제2 제어 전압을 생성하는 제어 전압 생성부; 및
    상기 제1 제어 전압에 응답하여 상기 클럭 신호의 라이징 딜레이 시간을 제어하고, 상기 제2 제어 전압에 응답하여 상기 클럭 신호의 폴링 딜레이 시간을 제어하여 새로운 클럭 신호를 생성하는 클럭 보정부를 포함하며,
    상기 제어 전압 생성부는 상기 제1 변환 전압과 다수의 비교 전압을 각각 비교하여 다수의 제1 코드 신호를 출력하고, 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하여 다수의 제2 코드 신호를 출력하는 전위 비교부; 및
    상기 다수의 제1 코드 신호에 응답하여 상기 제1 제어 전압을 생성하고, 상기 다수의 제2 코드 신호에 응답하여 상기 제2 제어 전압을 생성하는 전압 생성부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 클럭 주기 전압 생성부는 상기 클럭 신호를 반전시킨 반전 클럭 신호에 응답하여 상기 제2 변환 전압을 생성하는 반도체 소자의 듀티 사이클 보정 회로.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 클럭 보정부는 상기 클럭 신호를 입력받아 상기 새로운 클럭 신호로 출력하는 클럭 버퍼부;
    상기 클럭 버퍼부에 전원 전압을 인가하되, 상기 제1 제어 전압에 응답하여 상기 전원 전압의 전류량을 제어하는 제1 전원 공급부; 및
    상기 클럭 버퍼부에 접지 전원을 인가하되, 상기 제2 제어 전압에 응답하여 상기 접지 전원의 전류량을 제어하는 제2 전원 공급부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 클럭 주기 전압 생성부는 상기 클럭 신호의 상기 하이 레벨 구간이 상기 로우 레벨 구간보다 길 경우, 상기 제1 변환 전압이 상기 제2 변환 전압보다 높은 전위를 갖도록 생성하는 반도체 소자의 듀티 사이클 보정 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 클럭 주기 전압 생성부는 상기 제1 변환 전압을 생성하는 제1 변환 전압 생성부; 및
    상기 제2 변환 전압을 생성하는 제2 변환 전압 생성부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제1 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며,
    상기 트랜지스터는 상기 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제1 변환 전압으로 출력하는 반도체 소자의 듀티 사이클 보정 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제2 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며,
    상기 트랜지스터는 상기 반전 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제2 변환 전압으로 출력하는 반도체 소자의 듀티 사이클 보정 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 전위 비교부는 상기 다수의 제1 코드 신호를 출력하는 제1 전위 비교 회로; 및
    상기 다수의 제2 코드 신호를 출력하는 제2 전위 비교 회로를 포함하며,
    상기 제1 및 제2 전위 비교 회로 각각은 상기 제1 변환 전압 또는 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하는 다수의 비교기를 포함하는 반도체 소자의 듀티 사이클 보정 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 전압 생성부는 상기 제1 제어 전압을 생성하는 제1 전압 생성 회로; 및
    상기 제2 제어 전압을 생성하는 제2 전압 생성 회로를 포함하며,
    상기 제1 및 제2 전압 생성 회로 각각은 직렬 연결된 가변 저항들을 포함하며, 상기 가변 저항들은 상기 다수의 제1 코드 신호 또는 상기 다수의 제2 코드 신호에 응답하여 저항 값이 변화하는 반도체 소자의 듀티 사이클 보정 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 클럭 보정부는 상기 클럭 신호의 상기 하이 레벨 구간이 상기 로우 레벨 구간 보다 길 경우, 상기 클럭 신호의 상기 라이징 딜레이 시간을 증가시키고 상기 폴링 딜에이 시간을 감소시켜 상기 새로운 클럭 신호를 생성하는 반도체 소자의 듀티 사이클 보정 회로.
  12. 클럭 신호와 반전 클럭 신호에 응답하여 제1 및 제2 변환 전압을 생성하는 클럭 주기 전압 생성부;
    상기 제1 및 제2 변환 전압에 응답하여 제1 제어 전압과 제2 제어 전압을 생성하는 제어 전압 생성부; 및
    상기 제1 및 제2 제어 전압에 응답하여 상기 클럭 신호의 라이징 딜레이 시간 및 폴링 딜레이 시간을 조절하여 새로운 클럭 신호를 생성하는 클럭 보정부를 포함하며,
    상기 클럭 주기 전압 생성부는 상기 클럭 신호 및 상기 반전 클럭 신호의 듀티 사이클 비에 따라 변화하는 상기 제1 및 제2 변환 전압을 생성하고,
    상기 제어 전압 생성부는 상기 제1 변환 전압과 다수의 비교 전압을 각각 비교하여 다수의 제1 코드 신호를 출력하고, 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하여 다수의 제2 코드 신호를 출력하는 전위 비교부; 및
    상기 다수의 제1 코드 신호에 응답하여 상기 제1 제어 전압을 생성하고, 상기 다수의 제2 코드 신호에 응답하여 상기 제2 제어 전압을 생성하는 전압 생성부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.
  13. 삭제
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 클럭 보정부는 상기 클럭 신호를 입력받아 상기 새로운 클럭 신호로 출력하는 클럭 버퍼부;
    상기 클럭 버퍼에 전원 전압을 인가하되, 상기 제1 제어 전압에 응답하여 상기 전원 전압의 전류량을 제어하는 제1 전원 공급부; 및
    상기 클럭 버퍼에 접지 전원을 인가하되, 상기 제2 제어 전압에 응답하여 상기 접지 전원의 전류량을 제어하는 제2 전원 공급부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 클럭 주기 전압 생성부는 상기 클럭 신호의 하이 레벨 구간이 로우 레벨 구간보다 길 경우, 상기 제1 변환 전압이 상기 제2 변환 전압보다 높은 전위를 갖도록 생성하는 반도체 소자의 듀티 사이클 보정 회로.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 클럭 주기 전압 생성부는 상기 제1 변환 전압을 생성하는 제1 변환 전압 생성부; 및
    상기 제2 변환 전압을 생성하는 제2 변환 전압 생성부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 제1 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며,
    상기 트랜지스터는 상기 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제1 변환 전압으로 출력하는 반도체 소자의 듀티 사이클 보정 회로.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 트랜지스터는 상기 반전 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제2 변환 전압으로 출력하는 반도체 소자의 듀티 사이클 보정 회로.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 전위 비교부는 상기 다수의 제1 코드 신호를 출력하는 제1 전위 비교 회로; 및
    상기 다수의 제2 코드 신호를 출력하는 제2 전위 비교 회로를 포함하며,
    상기 제1 및 제2 전위 비교 회로 각각은 상기 제1 변환 전압 또는 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하는 다수의 비교기를 포함하는 반도체 소자의 듀티 사이클 보정 회로.
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