JP4543785B2 - 温度変化によって最適のリフレッシュ周期を有する半導体メモリ装置 - Google Patents

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Description

本発明は半導体メモリ装置に関し、更に詳しくは温度変化に応じてリフレッシュ動作周期を制御することのできる半導体メモリ装置に関する。
一般に、半導体メモリの一種のＤＲＡＭ(dynamic random access memory)は、スイッチング素子のＭＯＳトランジスタと格納手段のキャパシタを一つの単位セルとして用い、早急にデータを格納及び出力することができる利点がある。しかし、キャパシタの特性上、自然放電によってデータが継続して保持できないため、一定の周期で格納されるデータを再充電するリフレッシュ動作を行う必要がある。
よって、ＤＲＡＭ等にような半導体メモリ素子は、メモリセルに格納されているデータを安定して保持させるために、備えられている全ての単位セルを順次リフレッシュ動作を行う。
単位セルにデータを保全するために行うリフレッシュ動作の周期は、メモリ装置の構造や製造工程の条件のような要因によって、少しずつ変化することはあるが、主に温度によって変化する特性を有している。
図１は、従来の半導体メモリ装置において、温度変化に対して求められるリフレッシュ周期を示すグラフである。
図１に示すように、半導体メモリ装置は、動作の際に、温度が高くなるほど、リフレッシュ周期は、更に短くなる必要がある。これは、キャパシタに格納されている電荷量をデータにする半導体メモリ装置の特性上、高温で動作するほど、キャパシタに格納されている電荷量の放電速度が増加し、漏れ電流が急激に増加するからである。
よって、半導体メモリ装置のリフレッシュ動作周期を設計するに際して、一般の常温に合うリフレッシュ動作周期に設計されたのであれば、温度が高くなるほど、リフレッシュ動作が行われる前にメモリ装置の単位セルに格納されているデータが損失される恐れがある。
そこで、半導体メモリ装置のリフレッシュ周期を設計するにおいては、半導体メモリ装置が動作できる最大温度で、必要なリフレッシュ周期を基準にして設計を行うことになる。
このような設計では、半導体メモリ装置が、実際、主に動作するようになる常温では、リフレッシュ動作を無駄に行なってしまい、無駄な電流を消耗することになる。
これを解決するために、温度検知回路を備えて、温度検知の結果により、リフレッシュ周期を調節する半導体メモリ装置が提案されている。
図２は、従来の技術により、温度変化に応じてリフレッシュ動作を制御することのできる半導体メモリ装置を示すブロック構成図である。
図２に示すように、従来の技術による半導体メモリ装置は、温度を検知できる温度検知部１０と、温度検知部１０で検知された温度信号ＴＬ、ＴＨに対応してリフレッシュ周期を制御するリフレッシュ制御部２０と、多数の単位セルを備え、リフレッシュ制御部から出力されるリフレッシュ動作信号Ｒｅｆに応答してリフレッシュ動作を行うメモリコアブロック３０とを備える。
図３は、図２中の温度検知部１０を示す回路図である。
図３に示すように、温度検知部１０は、温度の変化に対して遅延値が大きく変化する第１遅延部１１と、温度の変化に対して遅延値が第１遅延部１１よりも相対的に少なく変化する第２遅延部１２と、第１遅延部１１と第２遅延部１２の出力信号を組み合わせて温度検知信号ＴＨ、ＴＬを出力する信号出力部１３とを備える。
図４は、図３中の温度検知部の動作を示す波形図である。以下、図２〜図４を参照して、従来の技術による半導体メモリ装置の動作を説明する。
まず、図３に示す温度検知部１０の動作を察してみると、第１遅延部１１は、入力信号Ａを所定の時間だけ遅延させて出力し、温度の変化に対して遅延値を大きく変化させて出力する。第２遅延部１２は、第１遅延部１１よりも相対的に温度の変化に対して入力信号Ａの遅延値を少なく変化させて出力することになる。
これは、第１遅延部１１は、直列連結されるインバータのみから構成されている反面、第２遅延部１２は、直列連結されるインバータと抵抗が共に備えられているからである。抵抗は、インバータを構成するＭＯＳトランジスタより、通常、温度の変化に応じて特性の変化が小さいからである。
信号組合せ部１３では、第１遅延部１１と第２遅延部１２の出力波形を組み合わせて、高温検知信号ＴＨ及び低温検知信号ＴＬを出力することになる。
低温では、第１遅延部１１において相対的に第２遅延部１２よりも遅延値が大きく減ることになり、出力端ＴＳＤが第２遅延部１２の出力端ＴＩＳＤより先にハイレベルに変化することになり、これを信号組合せ部１３で組み合わせて、低温検知信号ＴＬを出力することになる。
高温では、第１遅延部１１において相対的に第２遅延部１２よりも遅延値が小さく減ることになり、出力端ＴＳＤが第２遅延部１２の出力端ＴＩＳＤより遅れてハイレベルに変化することになり、これを信号組合せ部１３で組み合わせて高温検知信号ＴＨを出力することになる。
リフレッシュ制御部２０では、高温検知信号ＴＨ及び低温検知信号ＴＬに応答して、リフレッシュ周期が調節されたリフレッシュ動作信号Ｒｅｆを生成し、メモリコアブロックに出力することになる。
メモリコアブロック３０では、リフレッシュ動作信号Ｒｅｆに応答して、リフレッシュ動作を行うことになる。
しかし、以上のように、温度検知部で検知する温度の変化は、高温と低温等の２段階のみであり、これに対応して、リフレッシュ動作周期を変化させても、２段階程度の変化のみが可能となる。
実際、図２中の温度検知回路を用いることで、２〜３段階程度の温度レベルのみが検知でき、リフレッシュ動作周期を温度の変化に対応して変化させるのには様々な限界がある。
更に、温度変化に対する抵抗とインバータの動作速度の差を用いる温度検知回路で検知できる温度変化幅が、少なくは３０度から大きくは５０度以上で、精密な温度検知を行うことができない。
半導体メモリ装置は、概して一定のレベルの温度範囲で主に動作するため、上述のような温度検知回路を用いてリフレッシュ動作周期を制御しても、精密な温度が検知できないため、半導体メモリ装置は、常に同じリフレッシュ動作周期で動作することになる。
よって、従来の技術によっては、温度変化に対応するリフレッシュ動作周期を変化させる方が、電流消耗の低減には大きな意味がなくなってしまう。むしろ、大いに用いられない温度検知部のみが更に備えられ、回路の面積のみが増加する都合である。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、温度の変化に対応して最適化されたリフレッシュ周期を有し、リフレッシュ動作の際に用いられる消耗電流を大幅に低減することができる半導体メモリ装置を提供することにある。
上記目的を達成するために、本発明に係る半導体メモリ装置は、リフレッシュ動作を行うメモリ装置であって、温度の変化に対応して温度検知された電圧を出力する温度検知手段と、前記温度検知された電圧に対応するＮビットのデジタルコードを出力するアナログ−デジタル変換手段と、前記Ｎビットのデジタルコードに対応してリフレッシュ動作周期を制御するリフレッシュ動作制御手段と、前記リフレッシュ動作周期の変化のための温度検知区間で前記温度検知手段がイネーブルされるように制御するリフレッシュ周期調整制御手段とを備えてなり、前記温度検知手段が、前記温度検知された電圧を前記アナログ−デジタル変換手段で、デジタルコードに変換させるときに基準として用いられる電圧であるバイアス電圧及びオフセット電圧を、前記温度検知された電圧と共に出力することを特徴とする。
更に本発明に係る半導体メモリ装置の駆動方法は、温度計回路を備えてリフレッシュ動作の周期を制御する半導体メモリ装置の駆動方法であって、第１周期を有するリフレッシュ動作用クロック信号に応じてリフレッシュ動作を行うステップと、前記温度計回路をイネーブルさせて動作温度に対応する温度検知された電圧を生成するステップと、Ｎビットのデジタルコードを変換するためのバイアス電圧及びオフセット電圧を出力するステップと、前記バイアス電圧及びオフセット電圧に基づいて、前記温度検知された電圧に対応するＮビットのデジタルコードを変換するステップと、前記Ｎビットのデジタルコードに対応して前記リフレッシュ動作用クロック信号の周期を第２周期に変化させるステップと、前記温度計回路をディセーブルさせるステップと、第２周期に変化された前記リフレッシュ動作用クロック信号に応じてリフレッシュ動作を行うステップとを含むことを特徴とする。
本発明によれば、リフレッシュ動作を行うメモリ装置において、動作温度の変化に対して最適化された周期でリフレッシュ動作を行うことができ、無駄にリフレッシュ動作を行なうことで発生していた電流消耗を大幅に低減することができる。
特に、リフレッシュ動作は、メモリ装置にデータのアクセスが行なわない待機時間にも、必ず行わなければならない動作であるため、本発明により、待機時間の消耗電力を大幅に低減することができる。
以下、本発明の属する技術分野で通常の知識を有する者が本発明の技術的な思想を容易に実施できるように詳細に説明するために、本発明の好適な実施の形態を添付の図面を参照しながら説明する。
図５は、本発明の好適な実施の形態による半導体メモリ装置を示すブロック構成図である。
図５に示すように、本実施の形態による半導体メモリ装置は、多数の単位セルを備えるメモリコアブロック５００と、温度の変化に対応して温度検知された電圧Ｖｔｅｍｐを出力する温度検知部１００と、温度検知された電圧Ｖｔｅｍｐに対応する８ビットのデジタルコードを出力するアナログ−デジタル変換部２００と、８ビットのデジタルコードに対応して、メモリコアブロック５００で行われるリフレッシュ動作周期を制御するリフレッシュ制御部４００と、リフレッシュ動作周期の変化のための温度検知区間で前記温度検知手段がイネーブルされるように制御するリフレッシュ周期調整制御部３００とを備える。
リフレッシュ周期調整制御部３００は、温度検知部１００がイネーブルされる区間、すなわち、動作の際の温度を検知して温度検知された電圧Ｖｔｅｍｐを出力する区間で、アナログ−デジタル変換部２００がイネーブルされるように制御するようにイネーブル信号ＡＣＤｅｎを出力する。
温度検知部１００は、バイアス電圧Ｖｂｉａｓ及びオフセット電圧Ｖｏｓを、温度検知された電圧Ｖｔｅｍｐと共に出力することになる。このとき、バイアス電圧Ｖｂｉａｓ及びオフセット電圧Ｖｏｓは、アナログ−デジタル変換部２００で温度検知された電圧Ｖｔｅｍｐを８ビットのデジタル値に変換するときのバイアス電圧として用いられる。
アナログ−デジタル変換部２００は、変換され得る８ビットの最大デジタルコードに対応するフィードバック上位電圧Ｖｕ−ｆと、変換され得る８ビットの最大デジタルコードに対応するフィードバック下位電圧Ｖｄ−ｆを温度検知部１００に出力する。
温度検知部１００は、フィードバック上位電圧Ｖｕ−ｆに対応して、バイアス電圧Ｖｂｉａｓを補正して出力し、フィードバック下位電圧Ｖｄ−ｆに対応して、オフセット電圧Ｖｏｓを補正して出力する。ここで、補正とは、上位電圧Ｖｕの電圧レベルとフィードバック上位電圧Ｖｕ−ｆの電圧レベルとを同様に合せる動作の際にバイアス電圧が調整されることや、下位電圧Ｖｄの電圧レベルとフィードバック下位電圧Ｖｄ−ｆの電圧レベルとを同様に合せる動作の際にバイアス電圧が調整されることを意味する。
図６は、図５中の、本実施の形態による半導体メモリ装置の動作を示す波形図である。以下、図５及び図６を参照して、本実施の形態による半導体メモリ装置の全般的な動作を説明する。
まず、温度検知部１００において、現在動作中のメモリ装置の動作を検知し、それに対応する温度検知された電圧Ｖｔｅｍｐを出力する。
アナログ−デジタル変換部２００では、温度検知された電圧Ｖｔｅｍｐに対応するデジタルコードを出力する。リフレッシュ制御部４００では、メモリコアブロックのリフレッシュ動作を制御することにおいて、リフレッシュ動作周期をアナログ−デジタル変換部２００から出力されるデジタルコードに応じて調節する。すなわち、高温になるほど、アナログ−デジタル変換部２００から高いデジタルコードが出力され、これにより、リフレッシュ周期を短くし、低温になるほど、アナログ−デジタル変換部２００から低いデジタルコードが出力され、リフレッシュ周期を長くすることになる。
よって、温度に対して最適化された周期でリフレッシュ動作を行うことにより、リフレッシュ動作に消耗される無駄な電流を節約することができることになる。
一方、温度検知部１００及びアナログ−デジタル変換部２００でそれぞれ駆動するのに用いられる電流量も無視できない水準である。よって、本実施の形態による半導体メモリ装置は、消耗される電流量を更に低減するために、リフレッシュ周期を調整するための温度検知された電圧が必要な区間にのみ、温度検知部１００及びアナログ−デジタル変換部２００をイネーブルさせていれば、残りの区間では、温度検知部１００及びアナログ−デジタル変換部２００をディセーブルさせることになり、これを制御する回路ブロックがリフレッシュ周期調整制御部３００である。
図６に示すように、本実施の形態によるメモリ装置は、リフレッシュ周期を調整するために、動作の際の温度を検知する区間にのみ、温度検知部１００を活性化させている。温度検知部１００が活性化する区間では、アナログ−デジタル変換部２００も活性化し、温度検知された電圧に対応して、８ビットのデジタルコードを出力することになる。
図６では、１６Ｋ ｃｙｃｌｅ（１２８ｍｓｅｃ）は、リフレッシュ動作を行う１周期であり、１周期内の１μｓｅｃ間のみ、温度計回路を動作させ、温度検知された電圧Ｖｔｅｍｐを出力させることになる。
上記のようにできる理由は、従来の半導体メモリ装置の場合、一リフレッシュ周期の間、温度変化率が１度以上の変化が発生しないため、一リフレッシュ周期の間は、温度変化に対するリフレッシュ周期を補正しなくても良いからである。
リフレッシュ周期を変化させる区間のみ、温度検知回路及びアナログ−デジタル変換部を動作させることにより、リフレッシュ動作に係る消耗電流を更に低減することができるようになった。
図７は、図５中の温度検知部を示す回路図である。
図７に示すように、温度検知部１００は、バイポーラトランジスタのジャンクション電圧特性（Ｑ１とＱ２のエミッタベース間のジャンクション電圧）及び熱電圧特性（ＶＴ＝ｋＴ／ｑ）を用いて、工程変化及び温度変化に関係なく、一定のレベルの基準電圧Ｖｒｅｆを出力する基準電圧生成部１１０と、基準電圧Ｖｒｅｆを用いて、アナログ−デジタル変換部で温度検知された電圧をデジタルコードに変換するときに基準となる電圧であるバイアス電圧Ｖｂｉａｓ及びオフセット電圧Ｖｏｓを生成するためのバイアス電圧生成部１２０と、バイポーラトランジスタのジャンクション電圧特性（Ｑ２のエミッタベース間のジャンクション電圧特性）を用いて、温度検知された電圧Ｖｔｅｍｐを生成するための温度検知電圧生成部１３０と、リフレッシュ周期調整制御部３００から出力される温度検知活性化信号Ｓｅｎに応答して、基準電圧生成部１１０、バイアス電圧生成部１２０及び温度検知電圧生成部１３０を活性化させる温度検知活性化部１６０とを備える。
基準電圧生成部１１０は、一端が接地電源供給端ＶＳＳに連結され、ベースがコレクタにダイオード接続されるバイポーラトランジスタＱ２と、一端が接地電源供給端ＶＳＳに連結され、ベースがコレクタにダイオード接続されるバイポーラトランジスタＱ１と、一端がバイポーラトランジスタＱ２の他端に接続される抵抗Ｒ１と、一端が抵抗Ｒ１の他端に接続される抵抗Ｒ２と、一端がバイポーラトランジスタＱ１の他端に接続され、他端は抵抗Ｒ２の他端に接続される抵抗Ｒ３と、正入力端（＋）が抵抗Ｒ２、Ｒ３の共通ノードに接続され、負入力端（−）が抵抗Ｒ３とバイポーラトランジスタＱ１の共通ノードに接続される演算増幅器ｏｐ−ａｍｐ１と、演算増幅器ｏｐ−ａｍｐ１の出力がゲートに入力され、提供される駆動電圧Ｖｏｐを抵抗Ｒ２と抵抗Ｒ３の他端に供給するためのＭＯＳトランジスタＭＰ２とを備え、ＭＯＳトランジスタＭＰ２と抵抗Ｒ２の共通ノードから基準電圧Ｖｒｅｆを出力する。
温度検知部１００は、駆動電圧Ｖｏｐが供給されるタイミングに抵抗Ｒ２、Ｒ３の共通ノードが印加される電圧レベルを一定のレベル以上上昇させるための初期化回路部１４０を更に備える。
温度検知電圧生成部１３０は、一端が接地電圧供給端ＶＳＳに接続される抵抗Ｒ４と、抵抗Ｒ４に直列連結される抵抗Ｒ５と、正入力端（＋）が抵抗Ｒ４と抵抗Ｒ５の共通ノードに接続され、バイポーラトランジスタＱ２のエミッタが負入力端（−）に連結される演算増幅器ｏｐ−ａｍｐ２と、演算増幅器ｏｐ−ａｍｐ２の出力がゲートに入力されて一端に駆動電圧Ｖｏｐが入力され、他端は抵抗Ｒ５に連結され、他端に温度検知された電圧Ｖｔｅｍｐを出力するＭＯＳトランジスタＭＰ３とを備える。
バイアス電圧生成部１２０は、印加される駆動電圧Ｖｏｐを、第１レベルの上位電圧Ｖｕ、第１レベルより低い第２レベルの下位電圧Ｖｄ、及び第１レベルと第２レベルとの間の値の分配電圧Ｖｍに分配するための電圧分配部１２１と、負入力端（−）に基準電圧Ｖｒｅｆが入力され、正入力端（＋）に分配電圧Ｖｍが入力される演算増幅器ｏｐ−ａｍｐ３と、演算増幅器ｏｐ−ａｍｐ３の出力に応答して駆動電圧Ｖｏｐを電圧分配部１２１に供給する電圧供給部１２２と、第１レベルの上位電圧Ｖｕが正入力端（＋）に入力され、アナログ−デジタル変換部２００からフィードバックされるフィードバック上位電圧Ｖｕ−ｆが入力されて、バイアス電圧Ｖｂｉａｓを出力する演算増幅器ｏｐ−ａｍｐ４と、第２レベルの上位電圧Ｖｄが負入力端（−）に入力され、アナログ−デジタル変換部２００からフィードバックされるフィードバック下位電圧Ｖｄ−ｆが入力され、オフセット電圧Ｖｏｓを出力する演算増幅器ｏｐ−ａｍｐ５とを備える。
バイアス電圧生成部１２０は、アナログ−デジタル変換部２００からフィードバックされるフィードバック上位電圧Ｖｕ−ｆ及びフィードバック下位電圧Ｖｄ−ｆによって、それぞれ補正されたバイアス電圧Ｖｂｉａｓ及びオフセット電圧Ｖｏｓを出力することになる。
電圧供給部１２２は、演算増幅器ｏｐ−ａｍｐ３の出力がゲートに入力され、一端に駆動電圧Ｖｏｐが入力されて、他端に接続される電圧分配部１２１に伝達するＭＯＳトランジスタＭＰ１を備える。更に、電圧分配部１２１は、直列連結される多数の抵抗Ｒｄ１〜Ｒｄ８を備える。
温度検知活性化部１６０は、リフレッシュ周期調整制御部３００から出力される温度検知活性化信号Ｓｅｎに応答してターンオンし、一端から電源電圧ＶＤＤが入力されて、基準電圧生成部１１０、バイアス電圧生成部１２０、及び温度検知電圧生成部１３０に駆動電圧Ｖｏｐを供給するＭＯＳトランジスタＭＰ４を備える。
図８は、図７中のバイアス電圧生成部を示す回路図である。
図８に示すように、バイアス電圧生成部１５０は、バイアス電圧Ｖｂを生成して、図７中の五つの演算増幅器に供給する役割を果たす。
図９は、図７中の初期化回路を示す回路図である。
図９に示すように、初期化回路１４０は、駆動電圧Ｖｏｐが供給される際に、基準電圧Ｖｒｅｆの電圧レベルを一定の部分だけ上昇させる役割を果たす回路である。演算増幅器ｏｐ−ａｍｐ１の正入力端（＋）と負入力端（−）の両方が接地電圧レベルに保持される場合、演算増幅器の二つの入力端の電圧レベルが同様であるため、出力値の変化が生じない。この場合は、エラー状態であっても、これ以上動作しなくなる。
駆動電圧が供給されても、場合によっては、上記の状態を保持することができる。ここで、初期化回路で基準電圧Ｖｒｅｆの電圧レベルを一定の部分だけ上昇させて、演算増幅器の二つの入力端の電圧レベルが接地電圧レベルに続けて保持される状態を防止することになる。
初期化回路１４０は、駆動電圧の供給が開始する動作初期の基準電圧Ｖｒｅｆの電圧を一定のレベル上昇させ、この後、演算増幅器ｏｐ−ａｍｐ１の出力Ｖｒｅｆｂｉａｓによってディセーブル状態になる。
図１０は、図７中の演算増幅器を示す回路図である。
図１０に示すように、演算増幅器は、バイアス電圧生成部１５０から供給されるバイアス電圧Ｖｂによって活性化し、正入力端（＋）及び負入力端（−）に印加される電圧レベルの差に対応する電圧ｏｕｔを出力する。
図１１は、図７中の温度検知部の動作を示す波形図である。図７〜図１１を参照して、図７中の温度検知部の動作を説明する。
まず、温度検知部１００の基準電圧生成部１１０では、工程条件及び駆動電圧の変化に鈍いながら、温度の変換に関係のない基準電圧Ｖｒｅｆを生成して出力する。
初期化回路１４０で駆動電圧の供給が開始すると、基準電圧Ｖｒｅｆを所定のレベルまで上昇させる。これにより、演算増幅器ｏｐ−ａｍｐ１から所定の電圧値が出力され、ＭＯＳトランジスタＭＰ２をターンオンさせる。ターンオンされたＭＯＳトランジスタＭＰ２によって、抵抗Ｒ２、Ｒ１と抵抗Ｒ３に電流が供給され、演算増幅器ｏｐ−ａｍｐ１の二つの入力端に一定の電圧が印加される。これにより、演算増幅器ｏｐ−ａｍｐ１の出力電圧レベルが調整され、ＭＯＳトランジスタＭＰ２のターンオン程度が変化することになり、ＭＯＳトランジスタＭＰ２を通して抵抗Ｒ２、Ｒ３に供給される電流量が調整される。
この動作は、演算増幅器ｏｐ−ａｍｐ１の二つの入力端に同じ電圧レベルが印加されるまでに続けられ、演算増幅器ｏｐ−ａｍｐ１の二つの入力端に同じ電圧レベルが印加されると、一定のレベルの基準電圧Ｖｒｅｆが抵抗Ｒ２、Ｒ３の共通ノードに印加される。
ここで生成された基準電圧Ｖｒｅｆは、バイアス電圧生成部１２０に供給することになる。以下、基準電圧Ｖｒｅｆが有する電圧レベルを数式に示す。通常、バイポーラトランジスタＱ１、Ｑ２に流れる電流量は、下の数式１のように与えられる。
Figure 0004543785
 ここで、ＶＴは熱電圧（Thermometer Voltage）を意味し、絶対温度に比例する電圧としてｋＴ／ｑを示すものである。ｑは電荷量、ｋはボルツマン常数である。
続けて、演算増幅器ｏｐ−ａｍｐ１の二つの入力端に印加される電圧が同一であれば、抵抗Ｒ１に流れる電流は、数式２のように与えられる。
Figure 0004543785
 一方、Ｎ：１の比率を有するバイポーラトランジスタＱ２、Ｑ１に流れる電流量は、それぞれ下の数式３のように与えられる。
Figure 0004543785
 ここで、数式３及びＩQ1／ＩQ2=Ｒ２、Ｒ３(演算増幅器の二つの入力端が同じ電圧レベルであることを用いる）を用いると、２つのバイポーラトランジスタ間のベース−エミッタの電圧差は、下の数式４のように与えられ、基準電圧Ｖｒｅｆは、数式５のように与えられる。
Figure 0004543785
Figure 0004543785
 基準電圧Ｖｒｅｆを示す数式５を察してみると、Ｖｂｅ１は、温度に対して約−２ｍｖの負の係数を有し、ＶＴが正の係数を有しているため、（Ｒ２、Ｒ１）ｌｎ（ＮＲ２、Ｒ３）の値を調整して、二つの係数の絶対値を有するようにすると、温度に関係のない定電圧Ｖｒｅｆが生成される。
一方、温度検知電圧生成部１３０は、バイポーラトランジスタＱ２のエミッタ端に印加される電圧を増幅し、温度検知された電圧Ｖｔｅｍｐを生成して出力することになる。Ｖｂｅ１に印加される電圧は、上述のように、温度の増加に対して約−２．１ｍＶ／Ｃの負の値を有している。これを、そのまま温度検知された電圧Ｖｔｅｍｐとして用いることもできるが、この場合、温度の変化に応じて温度検知された電圧の変化量が極力小さいことから、これを検知し難いことが生じる。よって、本実施の形態の温度検知電圧生成部１３０は、最小駆動電圧が許す範囲内で、抵抗Ｒ４と抵抗Ｒ５の比だけ増幅させて出力しており、これを回路構成したものが、図７に示す温度検知電圧生成部１３０である。
温度検知された電圧のレベルは、下の数式６のように与えられる。
Figure 0004543785
 数式６によって示される温度検知された電圧Ｖｔｅｍｐは、バイポーラトランジスタＱ２のエミッタに印加される電圧を、抵抗Ｒ４と抵抗Ｒ５の比だけ増幅させて出力することになる電圧である。ここで、最小供給電圧が許す最大感度を有するために、Ｒ５とＲ４の比は、約２．０１３倍に構成すれば良く、この場合、温度検知された電圧Ｖｔｅｍｐは、−４．２５ｍｖ／℃を有することになる。このときの温度検知された電圧Ｖｔｅｍｐは、図１１に示すように、温度が高いほど、低いレベルを有することになる。
一方、バイアス電圧生成部１２０は、工程条件及び駆動電圧の変化に鈍い基準電圧Ｖｒｅｆが入力され、これを分配した後、上位電圧Ｖｕ及び下位電圧Ｖｄを生成する。
次いで、バイアス電圧生成部１２０は、上位電圧Ｖｕを上位フィードバック臨界電圧Ｖｕ−ｆと比較して補正されたバイアス電圧Ｖｂｉａｓを出力し、下位電圧Ｖｄを下位フィードバック臨界電圧Ｖｄ−ｆと比較して補正されたオフセット電圧Ｖｏｓを出力する。
ここで、バイアス電圧生成部１２０で生成された上位電圧Ｖｕ及び下位電圧Ｖｄは、それぞれ温度検知部１００が検知することのできる最小温度（約−１０度）及び最大温度（約１１０度）における温度検知された電圧Ｖｔｅｍｐを示すものである。
ここで、バイアス電圧生成部１２０で生成された上位電圧Ｖｕ及び下位電圧Ｖｄは、それぞれ温度検知部１００が検知することのできる最小温度（約−１０度）及び最大温度（約１１０度）における温度検知された電圧Ｖｔｅｍｐを示すものである。
一方、温度検知活性化部１６０は、リフレッシュ周期調整制御部３００から出力される温度検知活性化信号Ｓｅｎにターンオンされ、バイアス電圧生成部１２０、基準電圧生成部１１０、及び温度検知電圧生成部１３０に駆動電圧Ｖｏｐを供給することになる。
図１１に示すように、温度が増加するほど、温度検知された電圧が段々低くなることが分かり、上位電圧Ｖｕは、温度の変化に関係なく、一定の約１．３７Ｖの電圧レベルを有し、下位電圧Ｖｄは、温度の変化に関係なく、一定の約８３０ｍＶの電圧レベルを有することが分かる。
バイアス電圧生成部１２０は、上位電圧Ｖｕ及び下位電圧Ｖｄにそれぞれ対応するバイアス電圧Ｖｂｉａｓ及びオフセット電圧Ｖｏｓを出力する。このとき、アナログ−デジタル変換部２００からフィードバックされるフィードバック上位電圧Ｖｕ−ｆと、フィードバック下位電圧Ｖｄ−ｆが入力されて補正されたバイアス電圧Ｖｂｉａｓ及びオフセット電圧Ｖｏｓを出力することになる。
以上のように、本実施の形態による温度検知部１００は、温度が増加することによって減少する温度検知された電圧を出力すると共に、バイアス電圧Ｖｂｉａｓ及びオフセット電圧Ｖｏｓを出力することを重要な特徴としている。
温度検知された電圧Ｖｔｅｍｐは、バイポーラトランジスタのエミッタ−ベースのジャンクション電圧特性を用いたものであるため、工程変化に比較的に鈍い特性を有している。
温度検知部１００では、温度検知された電圧Ｖｔｅｍｐを出力するとき、現在の温度計が検知可能な最小温度に対応する上位温度Ｖｕとフィードバックされる上位温度Ｖｕ−ｆとを比較して、補正されたバイアス電圧Ｖｂｉａｓを出力し、検知可能な最大温度に対応する下位温度Ｖｄとフィードバックされる下位温度Ｖｄ−ｆとを比較して、補正されたオフセット電圧Ｖｏｓを出力することにより、バイアス電圧Ｖｂｉａｓ及びオフセット電圧Ｖｏｓを用いて、温度検知された電圧Ｖｔｅｍｐをデジタル値に変換するアナログ−デジタル回路は、現在検知された温度に正確に対応するデジタル値を出力することができる。
図１２は、図５中のアナログ−デジタル変換部を示すブロック構成図である。
図１２に示すように、アナログ−デジタル変換部２００は、温度検知された電圧Ｖｔｅｍｐと比較電圧Ｖｉｎを比較するための電圧比較器２５０と、電圧比較器２５０の比較結果によって、出力される２進デジタルコードをアップまたはダウンさせる２進アップ／ダウンカウンタ２２０と、アップ／ダウンカウンタ２２０の出力のうち、上位 ６ビット数に該当する２進デジタルコードを温度計コード（thermometer）に変換して出力するコード変換部２３０と、コード変換部２３０でコードを変換させるタイミングの間、コード変換部２３０によって変換されない残りの下位２ビットの２進デジタルコードを遅延させて出力するために、ディレイから構成されるダミー変換部２４０と、コード変換部２３０で変換された温度計コード及びダミー変換部２４０から伝達される２進デジタルコードを比較電圧Ｖｉｎに変換するデジタル−アナログ変換器２１０とを備える。
デジタル−アナログ変換器２１０は、コード変換部２３０で変換された温度計コードを第１アナログ値Ｉａ１に変換して出力し、温度計コードが最大値である場合に対応する第１アナログ値Ｉａ１を第１ダミーアナログ値Ｉｂ１として出力するセグメントデジアナ−デジタル変換器２１１と、ダミー変換部２４０から伝達される２進デジタルコードを第２アナログ値Ｉａ２に変換して出力し、２進デジタルコードが最大値である場合に対応する第２アナログ値Ｉａ２を第２ダミーアナログ値Ｉｂ２として出力する２進デジタル−アナログ変換器２１２と、第１及び第２アナログ値Ｉａ１、Ｉａ２を用いて、比較電圧Ｖｉｎを生成するメインロード部２１４と、第１及び第２ダミーアナログ値Ｉｂ１、Ｉｂ２を用いて、フィードバック上位電圧Ｖｕ−ｆを出力するダミーメインロード部２１５と、オフセット電圧Ｖｏｓに対応してダミーオフセット電流Ｉｃを流すためのダミーオフセット用セル２１３と、ダミーオフセット電流Ｉｃを用いてフィードバック下位電圧Ｖｄ−ｆを出力するダミーロード部２１６とを備える。
ここで、第１及び第２アナログ値Ｉａ１、Ｉａ２は、メインロード部２１４に流れる電流であり、第１及び第２ダミーアナログ値Ｉｂ１、Ｉｂ２は、ダミーメインロード部２１４に流れる電流である。
アナログ−デジタル変換部２００は、電圧比較器２５０の動作周期を決定するためのクロック波形を出力する発振器２８０を更に備える。ここで、発振器２８０は、１０ＭＨｚで動作することにしており、リフレッシュ周期調整制御部３００から出力されるイネーブル信号ＡＣＤｅｎによってイネーブルされる。イネーブル信号ＡＣＤｅｎが入力され、発振器２８０が活性化して、クロック波形が電圧比較器２５０に入力されなければ、アナログ−デジタル変換部２００が動作しないことになる。
アナログ−デジタル変換部２００は、電圧比較器２５０の動作後、所定の時間後にアップ／ダウンカウンタ２２０が動作できるように、発振器２８０のクロック波形を所定の時間だけ遅延させて出力するディレイ２９０を更に備える。
アナログ−デジタル変換部２００は、アップ／ダウンカウンタ２２０から出力されるデジタルコードをラッチするためのレジスタ２７０を更に備える。
図１３は、図１２中のセグメントデジタル−アナログ変換器を示すブロック構成図である。
図１３に示すように、セグメントデジタル−アナログ変換器２１１は、コード変換部２３０から出力される温度計コードのビット数に対応し、温度計コードの一ビット信号に応答して、それぞれ所定量の電流を流す多数の単位セルと、オフセット電圧Ｖｏｓに応答してオフセット電流を流すオフセット用セルと、多数の単位セルと同じ数が備えられ、任意の単位セルと交互に配置され、多数の単位セルの全てが流す電流量と同じ電流量を流すための多数のダミーセルと、オフセット用セルに流れるオフセット電流と同じ量のダミーオフセット電流を流すための第２ダミーオフセット用セルとを備え、多数のダミーセルに流れる電流と第２ダミーオフセット用セルで流れるオフセット電流を合せて、前記第１ダミーアナログ値Ｉｂ１として出力する。
２進デジアナ変換部２１２は、ダミー変換部から伝達される２ビットのデジタル信号Ｌ０、Ｌ１を第２アナログ値Ｉａ２に変換するためのバイナリ変換部と、２ビットのデジタル信号Ｌ０、Ｌ１が最大値であるときに対応する第２アナログ値Ｉａ２を第２ダミーアナログ値Ｉｂ２として出力するダミーバイナリ変換部とを備える。
メインロード部２１４は、第１及び第２アナログ値Ｉａ１、Ｉａ２に対応する比較電圧Ｖａを出力し、ダミーメインロード部２１５は、第１及び第２ダミーアナログ値Ｉｂ１、Ｉｂ２に対応するフィードバック上位電圧Ｖｕ−ｆを出力する。
ダミーロード部２１６は、ダミーオフセット用セル２１３に流れる電流Ｉｃに対応するフィードバック下位電圧Ｖｄ−ｆを出力する。
図１４Ａ及び図１４Ｂは、図１中のデジタル−アナログ変換器２１０を示す回路図である。
図１４Ａに示すように、単位セル２１１は、温度計コードの一ビット信号ＳＷ１に応答してターンオンするスイッチ２１１−１ａと、スイッチ２１１−１ａに連結し、バイアス電圧Ｖｂｉａｓに対応する電流を流す電流源２１１−１ｂとを備える。
電流源２１１−２は、ゲートにバイアス電圧Ｖｂｉａｓが入力されるＭＯＳトランジスタＭＮ１を備える。スイッチ２１１−１ａは、ＭＯＳトランジスタＭＮ２から構成される。
ダミーセル２１１−２は、ゲートが電源電圧供給端ＶＤＤに連結し、常にターンオン状態を保持するダミースイッチ用ＭＯＳトランジスタＭＮ４と、ダミースイッチＭＯＳトランジスタＭＮ４に直列連結し、ゲートにバイアス電圧Ｖｂｉａｓが入力されるダミー電流源用ＭＯＳトランジスタＭＮ３とを備える。
オフセット用セルは、ゲートにオフセット電圧Ｖｏｓが入力されるオフセット用ＭＯＳトランジスタＭＮ５を備える。
第２ダミーオフセット用セルは、ゲートにオフセット電圧Ｖｏｓが入力されるダミーオフセット用ＭＯＳトランジスタＭＮ６を備える。ダミーオフセット用セルは、ゲートにオフセット電圧Ｖｏｓが入力されるダミーオフセット用ＭＯＳトランジスタＭＮ７を備える。
メインロード部２１４は、一端は電源電圧供給端ＶＤＤに接続され、他端は多数の単位セル及びオフセット用セルに共通接続され、多数の単位セル及びオフセット用セルによって流される電流量に対応する第１電流Ｉａを流すためにダイオード接続されるＭＯＳトランジスタＭＮ８と、一端が電源電圧供給端ＶＤＤに接続され、ＭＯＳトランジスタＭＮ８及び電流ミラーを形成するＭＯＳトランジスタＭＮ９と、ＭＯＳトランジスタＭＮ９の他端及び接地電圧供給端ＶＳＳにそれぞれ一端及び他端が接続される抵抗Ｒａとを備え、抵抗の一端に第１アナログ値に該当する電圧Ｖａを出力することを特徴とする。
ダミーメインロード部２１５は、一端は電源電圧供給端ＶＤＤに接続され、他端は多数のダミーセル及びダミーオフセット用セルに共通接続され、多数のダミーセルの全体及び第１ダミーオフセット用セルに流れる電流量に対応する第２電流Ｉｂを流すためにダイオード接続されるＭＯＳトランジスタＭＮ１０と、一端が電源電圧供給端ＶＤＤに接続され、ＭＯＳトランジスタＭＮ１０及び電流ミラーを形成するＭＯＳトランジスタＭＮ１１と、ＭＯＳトランジスタＭＮ１１の他端及び接地電圧供給端ＶＤＤにそれぞれ一端及び他端が接続される抵抗Ｒｂとを備え、抵抗Ｒｂの一端にフィードバック上位電圧Ｖｕ−ｆを出力する。
ダミーロード部は、一端は電源電圧供給端ＶＤＤに接続され、他端は第２ダミーオフセット用セルに接続され、第２ダミーオフセット用セルに流れる電流量に対応する電流Ｉｃを流すためにダイオード接続されるＭＯＳトランジスタＭＮ１２と、一端が電源電圧供給端ＶＤＤに接続され、ＭＯＳトランジスタＭＮ１３及び電流ミラーを形成するＭＯＳトランジスタＭＮ１３と、ＭＯＳトランジスタＭＮ１３の他端及び接地電圧供給端ＶＳＳにそれぞれ一端及び他端が接続される抵抗Ｒｃとを備え、抵抗Ｒｃの一端にフィードバック下位電圧Ｖｄ−ｆを出力する。
図１４Ｂに示すように、バイナリ変換部は、ゲートにバイアス電圧Ｖｂｉａｓが入力され、直列連結される二つのＭＯＳトランジスタＭＮ１５、１６と、ＭＯＳトランジスタＭＮ１５に直列連結され、ゲートに２進デジタル信号Ｌ０が入力されるＭＯＳトランジスタＭＮ１４と、直列連結される四つのＭＯＳトランジスタＭＮ１８〜ＭＮ２１と、ＭＯＳトランジスタＭＮ１８に直列連結され、ゲートに２進デジタル信号Ｌ１が入力されるＭＯＳトランジスタＭＮ１７とを備える。
ダミーバイナリ変換部は、バイナリ変換部と同様な回路構成であり、２進デジタル信号が入力されない代りに、電源電圧ＶＤＤが入力される。
図１５は、図５中の半導体メモリ装置に備えられるアナログ−デジタル変化部の動作を示す波形図である。以下、図１２〜図１５を参照して、本実施の形態によるアナログ−デジタル変換部の動作について説明する。
アナログ値をデジタルコードに変換するアナログ−デジタル変換器には、デュアルスロープ（dual-slope）アナログ−デジタル変換器、トラッキングアナログ−デジタル変換器、フラッシュアナログ−デジタル変換器、シグマ−デルタアナログ−デジタル変換器等の種々の変換器がある。このうち、本実施の形態による半導体メモリ装置は、面積とパワーのペナルティを考慮して、トラッキングアナログ−デジタル変換器を用いた。
トラッキングアナログ−デジタル変換器は、バンド幅が極力低いとの不都合があるが、メモリ装置は、その特性上、経時的な温度の変化が極力少ないとの点を考慮すると、高速のアナログ−デジタル変換器が不要であり、且つ、少ない面積及び電流消費で更なる高解像度を実現することが容易であるとの利点がある。
まず、電圧比較器２５０は、温度検知部１００から出力される温度検知された電圧Ｖｔｅｍｐと比較電圧Ｖｉｎを比較して、カウントアップ信号ＣｏｕｎｔＵｐまたはカウントダウン信号ＣｏｕｎｔＤｏｗｎを出力する。このとき用いられる電圧比較器２５０は、レール−ツ−レール入力比較器（Ｒail−to−Rail input Comparator）の形態で、接地電圧から電源電圧までの全ての電圧レベルが比較できる比較器である。このとき、温度検知された電圧Ｖｔｅｍｐは、現在の温度に対応するレベルを有する電圧であり、比較電圧Ｖｉｎは、初期動作の際は初期セット値に対応する電圧レベルであり、リフレッシュ動作を続けて行う際には、先のリフレッシュ動作周期に対応する温度による電圧レベルである。
最初にアナログ−デジタル変換部２００が動作を開始するときは、初期セッティングされたデジタルコードに対応する比較電圧Ｖｉｎが電圧比較器２５０に入力され、１回のリフレッシュ周期調整が終わった後は、レジスタ２７０に格納された前のデジタルコード（前の動作温度に対応する）に対応する比較電圧Ｖｉｎが電圧比較器２５０に入力されるものである。
この後、アップ／ダウンカウンタ２２０は、電圧比較器２５０から出力されるカウントアップ信号ＣｏｕｎｔＵｐまたはカウントダウン信号ＣｏｕｎｔＤｏｗｎが入力されて出力される８ビットの２進デジタルコードをアップまたはダウンさせる。
この後、コード変換部２３０は、アップ／ダウンカウンタ２２０から出力される８ビットのデジタルコードのうち、上位 ６ビットを温度計コードに変換させて出力し、ダミー変換部２４０は、下位２ビットをコード変換部２３０でコード変換が終わるまでに遅延させた後、出力する。
下の表１には、３ビットの２進デジタルコードを７ビットの温度計コードに変換するときの一例が示されている。ここに、温度計コードは、［表１］から分かるように、表すべき数値を出力ビット「１」の数で以て表現する形式によるコードである。したがって、本実施の形態のように、６ビットの２進デジタルコードを温度計コードに変換することになると、総計６３ビットの信号が必要となる。
Figure 0004543785
 従って、温度計コードを用いてデジタルコードをアナログ値に変換することになると、多くのビット数のコードを処理する必要があるため、回路が複雑になって回路の実現が難しくなるとの不都合がある。しかし、温度計コードの特性上、デジタルコードが増加する度に一つずつ出力値が増加するため、温度計コードを用いてアナログ値に変換することになると、２進デジタルコードを用いてアナログ値に変換する場合より、単調増加性が保障されて、変換の際にグリッチ（glitch）のほとんどない利点を有している。更に、デジタル−アナログ変換器の内部に備えられるスイッチを全て同じ大きさに設計することが可能な利点がある。
本実施の形態のアナログ−デジタル変換部は、温度計コードに変換する際に増加するコードのビット数によって回路がとても複雑になる部分を解消するために、一定の部分の上位ビット(６ビット）は、温度計コードに変換してアナログ値に変換させ、残りの下位ビット（２ビット）のデジタルコードは、アナログ値に変換するハイブリッド方式を採択した。ハイブリッド方式のアナログ−デジタル変換部は、コード変換によるグリッチを最小化させ、バンド幅を向上させることができる等、温度計コードを用いて変換する際の利点と、２進デジタルコードを変換する際の利点を全部得ることができることになる。
続けて、セグメントデジタル−アナログ変換器２１１から６４ビットの温度計コードに対応する第１アナログ値を有する電流Ｉａ１を出力し、２進デジタル−アナログ変換器２１２では、ダミー変換部２４０から出力される２ビットのデジタルコードに対応する第２アナログ値を有する電流Ｉａ２として出力する。
メインロード部２１４では、第１アナログ値を有する電流Ｉａ１と第２アナログ値に対応する電流Ｉａ２とを合せた電流に対応する比較電圧Ｖｉｎを出力し、このとき、出力される比較電圧Ｖｉｎは、電圧比較器２５０に入力される。
電圧比較器２５０は、温度検知された電圧Ｖｔｅｍｐと比較電圧Ｖｉｎとを再度比較して、カウントアップ信号ＣｏｕｎｔＵｐまたはカウントダウン信号ＣｏｕｎｔＤｏｗｎを出力し、アップ／ダウンカウンタ２２０は、これを用いてデジタルコードをカウントアップまたはカウントダウンさせる。
電圧比較器２５０に入力される二つの入力電圧Ｖｔｅｍｐ、Ｖｉｎが同様になるまでに、上記の動作が繰り返される。電圧比較器２５０に入力される比較電圧Ｖｉｎが、温度検知された電圧Ｖｔｅｍｐと同じレベルになるとき、アップ／ダウンカウンタ２２０から出力されるデジタルコードがリフレッシュ周期を調整するための情報として用いられる。一方、アップ／ダウンカウントから出力される値が変わる度にレジスタ２７０にラッチされる。
リフレッシュ制御部４００では、レジスタ２７０にラッチされた８ビットのデジタルコードを用いて、メモリコアブロック５００で行われるリフレッシュ動作の周期を決定することになる。
次に、デジタル−アナログ変換器２１０の動作を説明する。
セグメントデジタル−アナログ変換器２１１は、６４個の単位セルを備え、６４ビットの温度計コードがそれぞれ力され所定の電流を流す。オフセット用セルは、温度検知部１００から出力されるオフセット電圧Ｖｏｓが入力されオフセット電流を流す。
メインロード部は、６４ビットの温度計コードによってターンオンされる単位セルに流れる電流量と、オフセット用セルに流れるオフセット電流Ｉｏｓとを合せた電流量Ｉａに対応する電圧Ｖａを出力することになる。
また、セグメントデジタル−アナログ変換器２１１には、６４個のダミーセルが、常にターンオン状態で、６４個の単位セルの上下、左右に備えられ、６４個の単位セルが全部ターンオンされる場合と同じ電流量を流す。第２ダミーオフセット用セルは、オフセット用セルが流すオフセット電流と同じ量の電流を流す。ダミーセルは、単位セルの上下、左右に交互に配置される(Common centroid 方式)ことにより、ダミーセルとほぼ同じ工程を経ることになり、これにより、工程変化に関係なく、単位セルに流れる電流量とほぼ同じ電流を流す。
ダミーメインロード部は、常にターンオン状態を保持する６４個のダミーセル及び第２ダミーオフセット用セルによって流される電流量Ｉｂに対応するフィードバック上位電圧Ｖｕ−ｆを出力することになる。
すなわち、フィードバック上位電圧Ｖｕ−ｆは、コード変換部２３０から出力される６４ビットの温度計コードが全てハイレベルである場合、６４個の単位セルが全てターンオン状態のとき、メインロード部によって出力される電圧Ｖａと同じ電圧レベルを有することになる。よって、フィードバック上位電圧Ｖｕ−ｆは、アナログ−デジタル変換部２００で変換して出力されるデジタルコードが最大であるときを示す電圧として温度検知部１００に伝達される。
上述のように、フィードバック上位電圧Ｖｕ−ｆは、温度検知部１００にフィードバックされ、温度検知部１００のバイアス電圧Ｖｂｉａｓレベルを補正するのに用いられる。
ダミーオフセット用セル２１３は、オフセット用セルと同じ量の電流を流し、ダミーロード部は、ダミーオフセット用セルに流れる電流に対応するフィードバック下位電圧Ｖｄ−ｆを温度検知部１００に出力する。つまり、フィードバック下位電圧Ｖｄ−ｆは、６４ビットの温度計コードが全てロウレベルになり、全ての単位セルで電流が流れず、オフセット用セルにのみ電流が流れる際に、メインロード部に出力される電圧Ｖａと同じレベルの電圧である。
よって、フィードバック下位電圧Ｖｄ−ｆは、アナログ−デジタル変換部２００で変換して出力されるデジタルコードが最小であるときに対応する電圧であり、温度検知部１００に出力される。温度検知部１００では、フィードバック下位電圧Ｖｄ−ｆが入力されて出力されるオフセット電圧Ｖｏｓの電圧レベルを補正する。
以上のように、本実施の形態によるアナログ−デジタル変換部２００は、温度検知部１００から出力される温度検知された電圧Ｖｔｅｍｐを用いて、デジタルコードに変換させるとき、温度検知部１００から出力されるバイアス電圧Ｖｂｉａｓとオフセット電圧Ｖｏｓを基準にしてデジタル値に変換させる。また、温度検知部１００では、アナログ−デジタル変換部２００から出力されるフィードバック上位電圧Ｖｕ−ｆ及びフィードバック下位電圧Ｖｏｓを用いて出力されるバイアス電圧Ｖｂｉａs及びオフセット電圧Ｖｏｓを補正することになる。
これにより、工程変化または駆動電圧の変化によって、温度検知部Ｖｔｅｍｐから出力される温度検知された電圧Ｖｔｅｍｐの値が変化しても、アナログ−デジタル変換部２００から出力されるデジタルコードは、動作温度にあわせて一定の値を出力することができることになる。
通常、外部供給電圧にほとんど変わらないバイアス電圧または電流を生成させるためには、一般に電流ミラーを用いることになる。この電流ミラーを用いて大きい出力等価抵抗を得るためには、カスコード（cascode）またはトリプルカスコード（triple cascode）形態の回路を用いる必要がある。しかし、これは半導体メモリ装置の製造工程上、ＭＯＳトランジスタの高いしきい電圧Ｖｔｈと低い駆動電圧を考慮するとき、現実的に実現し難い点がある。また、工程変化による電流比の変化量のミスマッチ（温度検知部における電流変化量とアナログ−デジタル変換部の電流変化量との差、または温度検知部内のバイアス電圧生成部と温度検知電圧生成部の動作電流量の変化差）等によって、実際の温度と検出された温度に非常に大きな誤差が生じ得る。
しかし、本発明は、電流ミラー形態を用いず、フィードバック上位電圧及びフィードバック下位電圧を用いて補正されたバイアス電圧及びオフセット電圧を、アナログ−デジタル変換部に出力するフィードバックバイアシング形態を取っているため、非常に大きい出力等価抵抗（温度検知部１００のバイアス電圧生成部１２０の出力端及び基準電圧生成部１１０の出力端）及びプロセスによる変化がそのまま反映され、工程条件及び駆動電圧に非常に鈍いと共に、温度の変化を正確に検知できる温度検知された電圧及びそれに対応するデジタルコードを得ることができる。
ここで得たデジタルコードは、現在メモリ装置が、動作中の温度を正確に、且つ、精密に反映しているデータであるので、この時のデジタルコードを用いてリフレッシュ動作周期を調節することになると、温度に対して最適化された周期でリフレッシュ動作を行うことができ、フレッシュ動作に消耗する電流を大幅に低減することができる。
続けて、図１５に示すように、２５６ｍｓｅｃの周期にしてリフレッシュ動作を行うと考慮するとき、温度検知部１００は、温度を検知する区間でのみ活性化される。
温度を検知する区間を更に詳しく察してみると、まず、温度検知活性化信号Ｓｅｎによって、温度検知部１００のバイアス電圧生成部１２０、基準電圧生成部１１０及び温度検知電圧生成部１３０に駆動電圧Ｖｏｐが供給されて活性化される。（ｔ０）
この後、基準電圧生成部１１０が動作して基準電圧Ｖｒｅｆが出力され、この後、バイアス電圧生成部１２０から出力される上位電圧Ｖｕ及び下位電圧Ｖｄが安定して出力される。一方、温度検知電圧生成部１１０では、温度検知された電圧Ｖｔｅｍｐを出力し、これがアナログ−デジタル変換部２００から入力され、基本的にセッティングされた比較電圧Ｖｉｎとの比較を行い始める。（ｔ１）
アナログ−デジタル変換部２００では、比較電圧Ｖｉｎの電圧レベルを調整して、温度検知された電圧Ｖｔｅｍｐと同じレベルになるまでに続けて比較する。
アナログ−デジタル変換部２００に入力される温度検知された電圧Ｖｔｅｍｐと比較電圧Ｖｉｎの電圧レベルが同様であるとき（ｔ２）、ラッチされたデジタル値に対応してリフレッシュ周期を調整する。リフレッシュ周期の調整が終わると、温度検知部１００とアナログ−デジタル変換部２００を非活性化させて、これ以上電流が消耗しないようにする。（ｔ３）
図１６は、本実施の形態による半導体メモリ装置のシミュレ−ション波形図である。
図１６に示すように、グラフＡは、温度の増加によってリフレッシュ周期を減少させる特性を示し、グラフＢは、現在の動作温度で温度検知部が検知した温度を示す。
本実施の形態による半導体メモリ装置の温度検知部１００は、約−１０〜１１０度の温度検出範囲にあり、温度検知された電圧Ｖｔｅｍｐは、−４．２５ｍｖ／Ｃの特性を有する。温度検知部１００の検知できる最も低い温度を示す上位電圧Ｖｕと、最も高い温度を示す下位電圧Ｖｄは、温度に応じて最大約３．１ｍＶの変化幅を有する。また、温度検知部１００が活性化されている区間では、平均消費電流は１／５ｍＡである。温度検知部１００が検出する温度のエラー範囲は、供給電圧が１．６V〜３．３Ｖである場合、製造工程が許される変化範囲から最大１．４度の誤差範囲にある。
温度検知部に備えられる演算増幅器のオフセット電圧(〜１０mV）を考慮し、且つ、臨界電圧の生成におけるＤＣオフセット電圧(〜２０mＶ）を考慮しても、本実施の形態による温度検知部は、最大５度以内の誤差範囲内で温度を検出することができる。
よって、本発明により、従来よりも遥かに精密な動作温度を検出することができ、これにより、最適化されたリフレッシュ周期でリフレッシュ動作を行うことができるため、従来よりリフレッシュ動作の際の消耗電流を大幅に低減することができるようになった。
図１７は、図５中の温度検知部についての第２実施の形態を示す回路図である。
図１７は、図５中の温度検知部と同様の構成をしているが、基準電圧生成部１１０のバイポーラトランジスタＱ３、Q４をＮＰＮ型のバイポーラトランジスタに構成した。動作の詳細は、図５に示す温度検知部と同様であるため、詳細な動作説明は省く。
本発明の実施形態及び応用例は、以上説明した通りであるが、当業者にとって、上記したものよりさらに多くの変更が、ここにおける本発明の概念を逸脱することなく可能なことは明白である。従って、本発明は、請求の範囲の精神をおいて限定されるものではない。
従来の半導体メモリ装置において温度変化に対して求められるリフレッシュ周期を示すグラフ。 従来技術により、温度変化によってリフレッシュ動作を制御することができる半導体メモリ装置を示すブロック構成図。 図２に示す温度検知部を示す回路図。 図４a及び図４bからなり、図３に示す温度検知部の動作を示す波形図。 図４a及び図４bからなり、図３に示す温度検知部の動作を示す波形図。 本発明の好適な実施の形態による半導体メモリ装置を示すブロック構成図。 図５に示す半導体メモリ装置の動作を示す波形図。 図５に示す温度検知部を示す回路図。 図７に示すバイアス電圧生成部を示す回路図。 図７に示す初期化回路を示す回路図。 図７に示す演算増幅器を示す回路図。 図７に示す温度検知部の動作を示す波形図。 図５に示すアナログ−デジタル変換部を示すブロック構成図。 図１２に示すデジタル−アナログ変換器を示すブロック構成図。 図１４Ａ及び図１４Ｂからなり、図１２に示すデジタル−アナログ変換器を示すブロック構成図。 図１４Ａ及び図１４Ｂからなり、図１２に示すデジタル−アナログ変換器を示すブロック構成図。 図５に示す半導体メモリ装置の動作を示す波形図。 本実施の形態による半導体メモリ装置のシミュレ−ション波形図。 図５に示す温度検知部に関する第２実施の形態を示す回路図。
符号の説明
１０ 温度検知部
１１ 第１遅延部
１２ 第２遅延部
１３ 信号組合せ部
２０ リフレッシュ制御部
３０ メモリコアブロック
１００ 温度検知部
１１０ 基準電圧生成部
１２０ バイアス電圧生成部
１２１ 電圧分配部
１２２ 電圧供給部
１３０ 温度検知電圧生成部
１４０ 初期化回路部
１５０ バイアス電圧生成部
１６０ 温度検知活性化部
２００ アナログ−デジタル変換部
２１０ デジタル−アナログ変換器
２１１ セグメントデジタル−アナログ変換器
２１１−１ａ スイッチ
２１１−１ｂ 電流源
２１１−２ 電流源
２１２ ２進デジタル−アナログ変換器
２１３ ダミーオフセット用セル
２１４ メインロード部
２１５ ダミーメインロード部
２１６ ダミーロード部
２２０ アップ／ダウンカウンタ
２３０ コード変換部
２４０ ダミー変換部
２５０ 電圧比較器
２７０ レジスタ
２８０ 発振器
２９０ ディレイ
３００ リフレッシュ周期調整制御部
４００ リフレッシュ制御部
５００ メモリコアブロック
Ｑ１〜Ｑ４ バイポーラトランジスタ
Ｒ１〜Ｒ５、Ｒａ、Ｒｂ、Ｒｃ 抵抗
ＭＰ１〜ＭＰ４ ｐＭＯＳトランジスタ
ＭＮ１〜ＭＮ１３ ｎＭＯＳトランジスタ

Claims (34)

  1. リフレッシュ動作を行うメモリ装置であって、
    温度の変化に対応して温度検知された電圧を出力する温度検知手段と、
    前記温度検知された電圧に対応するＮビットのデジタルコードを出力するアナログ−デジタル変換手段と、
    前記Ｎビットのデジタルコードに対応してリフレッシュ動作周期を制御するリフレッシュ動作制御手段と、
    前記リフレッシュ動作周期の変化のための温度検知区間で前記温度検知手段がイネーブルされるように制御するリフレッシュ周期調整制御手段と
    を備えてなり、
    前記温度検知手段が、前記温度検知された電圧を前記アナログ−デジタル変換手段で、デジタルコードに変換させるときに基準として用いられる電圧であるバイアス電圧及びオフセット電圧を、前記温度検知された電圧と共に出力する
    ことを特徴とする半導体メモリ装置。
  2. 前記リフレッシュ周期調整制御手段は、
    前記温度検知手段がイネーブルされる区間で、前記アナログ−デジタル変換部がイネーブルされるように制御する
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記アナログ−デジタル変換手段は、
    前記Ｎビットのデジタルコードの上位所定ビットは、表すべき数値を出力ビットの数で表現する形式による温度計コードを用いて変換させ、残りの所定のビットは、バイナリコードを用いて変換させる
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記アナログ−デジタル変換手段は、
    変換され得る最大Ｎビットのデジタルコードに対応するフィードバック上位電圧と、変換され得る最小Ｎビットのデジタルコードに対応するフィードバック下位電圧を、前記温度検知手段に出力する
    ことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記温度検知手段は、
    前記フィードバック上位電圧に応じて前記バイアス電圧を補正して出力し、前記フィードバック下位電圧に応じて前記オフセット電圧を補正して出力する
    ことを特徴とする請求項４に記載の半導体メモリ装置。
  6. リフレッシュ動作を行うメモリ装置であって、
    温度の変化に対応して温度検知された電圧を出力する温度検知手段と、
    前記温度検知された電圧に対応するＮビットのデジタルコードを出力するアナログ−デジタル変換手段と、
    前記Ｎビットのデジタルコードに対応してリフレッシュ動作周期を制御するリフレッシュ動作制御手段と、
    前記リフレッシュ動作周期の変化のための温度検知区間で前記温度検知手段がイネーブルされるように制御するリフレッシュ周期調整制御手段と
    を備えてなり、
    前記温度検知手段は、
    バイポーラトランジスタのジャンクション電圧特性と熱電圧特性を用いて、工程変化及び温度変化に関係なく、一定のレベルの基準電圧を出力する基準電圧生成部と、
    前記基準電圧を用いて、前記アナログ−デジタル変換手段で動作の際に基準にして用いるバイアス電圧及びオフセット電圧を生成するためのバイアス電圧生成部と、
    前記バイポーラトランジスタのジャンクション電圧特性を用いて、前記温度検知された電圧を生成するための温度検知電圧生成部と、
    前記制御部から出力される温度検知活性化信号に応答して、前記基準電圧生成部、前記バイアス電圧生成部及び前記温度検知電圧生成部を活性化させる温度検知活性化部とを備える
    ことを特徴とする半導体メモリ装置。
  7. 前記バイアス電圧生成部は、
    前記アナログ−デジタル変換部からフィードバックされるフィードバック上位電圧及びフィードバック下位電圧によりそれぞれ補正されたバイアス電圧及びオフセット電圧を出力する
    ことを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記基準電圧生成部は、
    一端が接地電源供給端に連結し、ダイオード接続される第１バイポーラトランジスタと、
    一端が接地電源供給端に連結し、ダイオード接続される第２バイポーラトランジスタと、
    一端が前記第１バイポーラトランジスタの他端に接続される第１抵抗と、
    一端が前記第１抵抗の他端に接続される第２抵抗と、
    一端が前記第２バイポーラトランジスタの他端に接続され、他端は前記第２抵抗の他端に接続される第３抵抗と、
    正入力端（＋）が前記第１及び第２抵抗の共通ノードに接続され、負入力端（−）が前記第３抵抗と前記第２バイポーラトランジスタの共通ノードに接続される第１演算増幅器と、
    前記演算増幅器の出力がゲートに入力され、提供される駆動電圧を前記第２抵抗と第３抵抗の他端に供給するための第１ＭＯＳトランジスタとを備え、
    前記第１ＭＯＳトランジスタと前記第２抵抗の共通ノードから基準電圧を出力する
    ことを特徴とする請求項６に記載の半導体メモリ装置。
  9. 前記温度検知手段は、
    電源電圧が供給されるタイミングに、前記第２及び第３抵抗の共通ノードの電圧レベルを一定のレベル以上上昇させるための初期化回路部を更に備える
    ことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記温度検知電圧生成部は、
    一端が前記接地電圧供給端に接続される第４抵抗と、
    前記第１抵抗に直列連結される第５抵抗と、
    負入力端（−）が前記第４抵抗と第５抵抗の共通ノードに接続され、前記第１バイポーラトランジスタと前記第１抵抗の共通ノードが正入力端（＋）に接続される第２演算増幅器と、
    前記第２演算増幅器の出力がゲートに入力され、一端に前記駆動電圧が入力され、他端は前記第５抵抗に連結され、他端に前記温度検知された電圧を出力する第２ＭＯＳトランジスタとを備える
    ことを特徴とする請求項８に記載の半導体装置のメモリ装置。
  11. 前記バイアス電圧生成部は、
    印加される駆動電圧を第１レベルの上位電圧、前記第１レベルより低い第２レベルの下位電圧、及び前記第１レベルと前記第２レベルとの間の値を有する分配電圧に分配するための電圧分配部と、
    負入力端（−）に前記基準電圧が入力され、正入力端（＋）に前記分配電圧が入力される第３演算増幅器と、
    前記第３演算増幅器の出力に応答して、前記駆動電圧を前記電圧分配部に供給する電圧供給部と、
    前記第１レベルの上位電圧が正入力端に入力され、前記アナログ−デジタル変換部からフィードバックされるフィードバック上位電圧が入力されて前記バイアス電圧を出力する第４演算増幅器と、
    前記第２レベルの上位電圧が負入力端に入力され、正入力端に前記アナログ−デジタル変換部からフィードバックされるフィードバック下位電圧が入力されて前記オフセット電圧を出力する第５演算増幅器とを備える
    ことを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記電圧供給部は、
    前記第３演算増幅器の出力がゲートに入力され、一端に前記駆動電圧が入力されて他端に接続される前記電圧分配部に伝達する第３ＭＯＳトランジスタを備える
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記電圧分配部は、直列連結される多数の抵抗を備える
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記温度検知活性化部は、
    前記リフレッシュ周期調整制御手段から出力される制御信号に応答してターンオンされ、一端から伝達される電源電圧を、前記基準電圧生成部、前記バイアス電圧生成部、及び前記温度検知電圧生成部に伝達する第４ＭＯＳトランジスタを備える
    ことを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記アナログ−デジタル変換手段は、
    前記温度検知された電圧と比較電圧とを比較するための電圧比較器と、
    前記電圧比較器での比較結果によって、出力される２進デジタルコードをアップまたはダウンさせる２進アップ／ダウンカウンタと、
    前記アップ／ダウンカウンタの出力のうち、所定の上位ビット数に該当する２進デジタルコードを温度計コードに変換して出力するコード変換部と、
    前記コード変換部でコードを変換させるタイミングの間、前記コード変換部によって変換されない残りの２進デジタルコードを遅延させて出力するためにディレイとを備えるダミー変換部と、
    前記コード変換部で変換された温度計コード及び前記ダミー変換部から伝達される２進デジタルコードを、前記比較電圧に変換するデジタル−アナログ変換器とを備える
    ことを特徴とする請求項６に記載の半導体メモリ装置。
  16. 前記デジタル−アナログ変換器は、
    前記コード変換部で変換された温度計コードを第１アナログ値に変換して出力し、前記温度計コードが最大値である場合に対応する前記第１アナログ値を第１ダミーアナログ値として出力するセグメントデジタル−アナログ変換器と、
    前記ダミー変換部から伝達される２進デジタルコードを第２アナログ値に変換して出力し、前記２進デジタルコードが最大値である場合に対応する前記第２アナログ値を第２ダミーアナログ値として出力する２進デジタル−アナログ変換器と、
    前記第１及び第２アナログ値を用いて、前記比較電圧を生成するメインロード部と、
    前記第１及び第２ダミーアナログ値を用いて、フィードバック上位電圧を出力するダミーメインロード部と、
    前記オフセット電圧に対応して、ダミーオフセット電流を流すためのダミーオフセット用セルと、
    前記ダミーオフセット電流を用いて、フィードバック下位電圧を出力するダミーオフセットロード部とを備える
    ことを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記セグメントデジタル−アナログ変換器は、
    前記温度計コードのビット数に対応し、温度計コードの一ビット信号に応答して所定の量の電流を流す多数の単位セルと、
    前記オフセット電圧に応答して、オフセット電流を流すオフセット用セルと、
    前記多数の単位セルと同じ個数が備えられ、任意の単位セルと交互に配置され、前記多数の単位セルに流れる電流量と同じ電流量を流す多数のダミーセルと、
    前記オフセット用セルに流れるオフセット電流と同じダミーオフセット電流を流すための第２ダミーオフセット用セルとを備え、
    前記多数のダミーセルに流れる電流と、前記第２ダミーオフセット用セルに流れるオフセット電流量を前記第１ダミーアナログ値として出力する
    ことを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記スイッチは、ＭＯＳトランジスタを備える
    ことを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記電流源は、ゲートに前記バイアス電圧が入力されるＭＯＳトランジスタを備える
    ことを特徴とする請求項１７に記載の半導体メモリ装置。
  20. 前記オフセット用セルは、
    ゲートに前記オフセット電圧が入力されるオフセット用ＭＯＳトランジスタを備える
    ことを特徴とする請求項１７に記載の半導体メモリ装置。
  21. 前記第２ダミーオフセット用セルは、
    ゲートに前記オフセット電圧が入力される第２ダミーオフセット用ＭＯＳトランジスタを備える
    ことを特徴とする請求項２０に記載の半導体メモリ装置。
  22. 前記単位セルは、
    温度計コードの一ビット信号に応答してターンオンするスイッチと、
    前記スイッチと連結され、前記バイアス電圧に対応する量の電流を流す電流源を備える
    ことを特徴とする請求項１６に記載の半導体メモリ装置。
  23. 前記ダミーセルは、
    常にターンオン状態を保持するダミースイッチ用ＭＯＳトランジスタと、
    前記ダミースイッチ用ＭＯＳトランジスタに直列連結され、ゲートに前記バイアス電圧が入力されるダミー電流源用ＭＯＳトランジスタを備える
    ことを特徴とする請求項２２に記載の半導体メモリ装置。
  24. 前記第１ダミーオフセット用セルは、
    ゲートに前記オフセット電圧が入力される第１ダミーオフセット用ＭＯＳトランジスタを備える
    ことを特徴とする請求項２３に記載の半導体メモリ装置。
  25. 前記メインロード部は、
    一端は電源電圧供給端に接続され、他端は前記多数の単位セル及び前記オフセット用セルに共通接続され、前記多数の単位セル及び前記オフセット用セルによって流される電流量に対応する電流を流すためにダイオード接続される第１ＭＯＳトランジスタと、
    一端が前記電源電圧供給端に接続され、前記第１ＭＯＳトランジスタ及び電流ミラーを形成する第２ＭＯＳトランジスタと、
    前記第２ＭＯＳトランジスタの他端及び接地電圧供給端に、それぞれ、一端及び他端が接続される第１抵抗をと備え、
    前記抵抗の一端に前記第１アナログ値に該当する電圧を出力する
    ことを特徴とする請求項１６に記載の半導体メモリ装置。
  26. 前記ダミーメインロード部は、
    一端は電源電圧供給端に接続され、他端は前記多数のダミーセル及び前記ダミーオフセット用セルに共通接続され、前記多数のダミーセルの全体及び前記第１ダミーオフセット用セルに流れる電流量に対応する電流を流すためにダイオード接続される第３ＭＯＳトランジスタと、
    一端が前記電源電圧供給端に接続され、前記第３ＭＯＳトランジスタ及び電流ミラーを形成する第４ＭＯＳトランジスタと、
    前記第４ＭＯＳトランジスタの他端及び接地電圧供給端に、それぞれ、一端及び他端が接続される第２抵抗とを備え、
    前記第２抵抗の一端に前記フィードバック上位電圧を出力する
    ことを特徴とする請求項２５に記載の半導体メモリ装置。
  27. 前記ダミーロード部は、
    一端は電源電圧供給端に接続され、他端は前記第２ダミーオフセット用セルに接続され、前記ダミーオフセット用セルに流れる電流量に対応する電流を流すためにダイオード接続される第５ＭＯＳトランジスタと、
    一端が前記電源電圧供給端に接続され、前記第５ＭＯＳトランジスタ及び電流ミラーを形成する第６ＭＯＳトランジスタと、
    前記第６ＭＯＳトランジスタの他端及び接地電圧供給端に、それぞれ、一端及び他端が接続される第３抵抗とを備え、
    前記第３抵抗の一端に前記フィードバック下位電圧を出力する
    ことを特徴とする請求項２６に記載の半導体メモリ装置。
  28. 前記アナログ−デジタル変換手段は、
    前記電圧比較器の動作周期を決定するためのクロック波形を出力する発振器を更に備える
    ことを特徴とする請求項１５に記載の半導体メモリ装置。
  29. 前記アナログ−デジタル変換手段は、
    前記電圧比較器の動作後、所定の時間の後に前記アップ／ダウンカウンタが動作できるように、前記発振器のクロック波形を所定の時間だけ遅延させて出力するディレイを更に備える
    ことを特徴とする請求項２８に記載の半導体メモリ装置。
  30. 前記アナログ−デジタル変換手段は、
    前記アップ／ダウンカウンタから出力されるデジタルコードをラッチするためのレジスタを更に備える
    ことを特徴とする請求項２９に記載の半導体メモリ装置。
  31. 温度計回路を備えてリフレッシュ動作の周期を制御する半導体メモリ装置の駆動方法であって、
    第１周期を有するリフレッシュ動作用クロック信号によって、リフレッシュ動作を行うステップと、
    前記温度計回路をイネーブルさせて、動作温度に対応する温度検知された電圧を生成するステップと、
    Ｎビットのデジタルコードを変換するためのバイアス電圧及びオフセット電圧を出力するステップと、
    前記バイアス電圧及びオフセット電圧に基づいて、前記温度検知された電圧に対応するＮビットのデジタルコードを変換するステップと、
    前記Ｎビットのデジタルコードに対応して、前記リフレッシュ動作用クロック信号の周期を第２周期に変化させるステップと、
    前記温度計回路をディセーブルさせるステップと、
    第２周期に変化された前記リフレッシュ動作用クロック信号に応じてリフレッシュ動作を行うステップと
    を備える半導体メモリ装置の駆動方法。
  32. 前記温度検知された電圧に対応するＮビットのデジタルコードを出力するステップは、
    前記温度検知された電圧と比較電圧とを比較するステップと、
    前記比較結果に対応して、Ｎビットのデジタルコードをアップまたはダウンさせるステップと、
    前記アップまたはダウンされたＮビットのデジタルコードを温度計コードに変換するステップと、
    前記バイアス電圧及び前記オフセット電圧を用いて、前記温度計コードに変換されたデジタルコードを前記比較電圧に変換させるステップとを備える
    ことを特徴とする請求項３１に記載の半導体メモリ装置の駆動方法。
  33. 前記温度計コードに変換され得る最大デジタルコードに対応するフィードバック上位電圧と、最小デジタルコードに対応するフィードバック下位電圧を出力するステップと、
    前記フィードバック上位電圧に応じて前記バイアス電圧を補正し、前記フィードバック下位電圧に応じて前記オフセット電圧を補正するステップを更に含む
    ことを特徴とする請求項３２に記載の半導体メモリ装置の駆動方法。
  34. 前記アップまたはダウンされたＮビットのデジタルコードをラッチするステップを更に備える
    ことを特徴とする請求項３２に記載の半導体メモリ装置の駆動方法。
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