KR100861374B1 - 온도센서 및 이를 이용한 반도체 메모리 장치 - Google Patents

온도센서 및 이를 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR100861374B1
KR100861374B1 KR1020070063948A KR20070063948A KR100861374B1 KR 100861374 B1 KR100861374 B1 KR 100861374B1 KR 1020070063948 A KR1020070063948 A KR 1020070063948A KR 20070063948 A KR20070063948 A KR 20070063948A KR 100861374 B1 KR100861374 B1 KR 100861374B1
Authority
KR
South Korea
Prior art keywords
temperature
signal
temperature information
pulse
enabled
Prior art date
Application number
KR1020070063948A
Other languages
English (en)
Inventor
황미현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070063948A priority Critical patent/KR100861374B1/ko
Priority to US12/005,708 priority patent/US20090003409A1/en
Application granted granted Critical
Publication of KR100861374B1 publication Critical patent/KR100861374B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K3/00—Thermometers giving results other than momentary value of temperature
    • G01K3/005—Circuits arrangements for indicating a predetermined temperature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

본 발명은 내부온도의 온도구간별로 온도정보를 생성하는 온도정보 생성부; 및 상기 온도정보 및 기설정된 주기를 갖는 펄스신호를 입력받아, 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 온도정보를 추출하여, 상기 검출된 온도정보에 대응하는 온도신호를 생성하여 출력하는 온도신호 추출부를 포함하는 온도센서 및 이를 이용한 반도체 메모리 장치를 제공한다.
온도센서, 온도정보, 내부온도

Description

온도센서 및 이를 이용한 반도체 메모리 장치{Temperature Sensor and Semiconductor Device using the same}
도 1은 본 발명에 의한 일 실시예에 따른 온도센서의 구성을 도시한 블럭도이다.
도 2 및 도 3은 도 1의 온도신호 추출부에 포함된 제1 및 제2 온도신호 생성부의 회로도이다.
도 4 및 도 5는 도 2 및 도 3에 도시된 제1 및 제2 온도신호 생성부의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명에 의한 일 실시예에 따른 온도센서를 포함하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 7은 도 6의 온도센서에서 생성되는 온도신호를 설명하기 위해 도시한 그래프이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 온도센서에서 출력되는 온도정보를 스크린하여 보다 안정적인 온도정보를 출력하는 온도센서에 관한 것이다.
일반적으로 반도체 메모리 장치는 내부온도에 따라서 내부 회로들의 동작 조건을 조절하기 위해 온도센서를 구비한다. 종래의 온도센서는 내부 온도 정보가 담긴 디지털 코드 방식의 온도정보를 생성하고, 온도정보를 읽어 코드를 조합하여 온도신호를 생성하는 방식으로 동작한다. 온도센서에서 생성된 온도신호는 반도체 메모리 장치에 포함된 내부 회로들의 동작 조건을 조절하는 데, 예를 들어 디램(DRAM)의 경우에는 온도센서에서 생성된 온도신호를 이용하여 셀프 리프레쉬 주기를 변경한다.
그런데, 온도센서가 디지털 코드 방식의 온도정보를 읽는 과정에서 온도정보가 불안정하게 출력되는 경우 온도정보로부터 생성되는 온도신호도 불안정하게 생성되는 문제가 발생하였다. 또한, 불안정하게 생성된 온도신호에 의해 제어되는 셀프 리프레쉬 주기도 안정적인 확보할 수 없는 문제도 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 온도센서에서 출력되는 온도정보를 스크린하여 보다 안정적인 온도정보를 출력할 수 있도록 하는 온도센서 및 이를 이용한 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 내부온도의 온도구간별로 온도정보를 생성하는 온도정보 생성부; 및 상기 온도정보 및 기설정된 주기를 갖는 펄스신호를 입력받아, 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 온도정보를 추출하여, 상기 검출된 온도정보에 대응하는 온도신호를 생성하여 출력하는 온도신호 추출부를 포함하는 온도센서를 제공한다.
본 발명에서, 상기 온도정보 생성부는 상기 내부온도가 제1 온도구간에 있는 경우 인에이블되는 제1 온도정보와, 상기 내부온도가 제2 온도구간에 있는 경우 인에이블되는 제2 온도정보를 생성하는 것이 바람직하다.
본 발명에서, 상기 온도신호 추출부는 상기 제1 온도정보가 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 경우 인에이블되는 제1 온도신호를 생성하는 제1 온도신호 생성부; 및 상기 제2 온도정보가 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 경우 인에이블되는 제2 온도신호를 생성하는 제2 온도신호 생성부를 포함한다.
본 발명에서, 상기 제1 온도신호 생성부는 상기 펄스신호에 동기하여 제1 온도정보를 검출하고, 상기 제1 온도정보가 인에이블 상태임을 검출한 구간을 기준으로 적어도 펄스신호의 한주기 구간 이후에 트리거펄스를 생성하는 트리거펄스 생성부; 및 상기 제2 온도정보를 래치하고, 상기 트리거펄스에 응답하여 상기 제1 온도신호를 생성하는 래치부를 포함한다.
본 발명에서, 상기 트리거펄스 생성부는 상기 펄스신호에 응답하여 상기 제1 온도정보를 제1 노드로 전달하는 전달부; 상기 펄스신호와 상기 제1 노드의 신호를 입력받아 논리연산을 수행하는 제1 논리부; 및 상기 제1 논리부의 출력신호와 상기 제1 논리부의 출력신호를 소정구간 지연시킨 신호를 논리연산하여 상기 트리거펄스를 생성하는 제2 논리부를 포함한다.
본 발명에서, 상기 전달부는 상기 펄스신호와 상기 제1 온도정보를 입력받아 논리연산을 수행하는 제3 논리부; 및 상기 펄스신호에 응답하여 상기 제3 논리부의 출력신호를 상기 제1 노드로 전달하는 전달게이트를 포함한다.
본 발명에서, 상기 제1 및 제3 논리부는 논리곱 연산을 수행하고, 상기 제2 논리부는 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 래치부는 상기 트리거펄스 신호가 생성된 구간에서 상기 제2 온도정보가 디스에이블되는 경우 인에이블되는 제1 온도신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 노드의 신호를 래치하는 래치를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 온도신호 생성부는 상기 펄스신호에 동기하여 제2 온도정보를 검출하고, 상기 제1 온도정보가 인에이블 상태임을 검출한 구간을 기준으로 적어도 펄스신호의 한주기 구간 이후에 트리거펄스를 생성하는 트리거펄스 생성부; 및 상기 제1 온도정보를 래치하고, 상기 트리거펄스에 응답하여 상기 제2 온도신호를 생성하는 래치부를 포함한다.
또한, 본 발명은 일정 주기로 내부온도의 온도구간별로 생성된 온도정보를 샘플링하고, 상기 샘플링된 온도정보 중 상기 주기의 정수배 구간동안 인에이블 상태를 유지하는 온도정보에 대응하는 온도신호를 생성하여 출력하는 온도신호 추출부를 포함하는 온도센서; 및 상기 온도신호에 응답하여 리프레시 주기를 조절하는 리프레시 주기 조절부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 온도신호 추출부는 펄스신호를 입력받아, 상기 펄스신호의 주기로 상기 온도정보를 샘플링하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일 실시예에 따른 온도센서의 구성을 도시한 블럭도이고, 도 2 및 도3은 도 1의 온도신호 추출부에 포함된 제1 및 제2 온도신호 생성부의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 온도센서는 온도정보 생성부(10) 및 온도신호 추출부(12)를 포함한다.
온도정보 생성부(10)는 반도체 메모리 장치의 내부온도가 제1 온도구간에 있는 경우 하이레벨로 인에이블되는 제1 온도정보(T1)를 생성하고, 내부온도가 제2 온도구간에 있는 경우 하이레벨로 인에이블되는 제2 온도정보(T2)를 생성한다. 온 도정보 생성부(10)는 반도체 메모리 장치의 내부 온도 정보가 담긴 디지털코드를 생성하는 회로로, BJT(Bipolar Junction Transistor)를 이용한 밴드갭 레퍼런스 회로(Bandgap reference circuit) 등 일반적인 온도센서로 구현할 수 있다.
온도신호 추출부(12)는 제1 온도정보(T1), 제2 온도정보(T2) 및 펄스신호(P0)를 입력받아, 제1 온도정보(T1)가 펄스신호(P0)의 2주기 구간동안 하이레벨 상태를 유지하는 경우 하이레벨로 인에이블되는 제1 온도신호(T1_d)를 생성하는 제1 온도신호 생성부와, 제2 온도정보(T2)가 펄스신호(P0)의 2주기 구간동안 하이레벨 상태를 유지하는 경우 하이레벨로 인에이블되는 제2 온도신호(T2_d)를 생성하는 제2 온도신호 생성부로 구성된다. 펄스신호(P0)는 기설정된 주기를 갖는 신호로, 본 실시예에서는 펄스신호(P0)의 하강에지(하이레벨에서 로우레벨로 천이하는 구간)에서 제1 온도정보(T1) 및 제2 온도정보(T2)의 레벨이 천이되도록 펄스신호(P0)가 설정된다. 다만, 제1 온도정보(T1) 및 제2 온도정보(T2)의 레벨 천이 구간은 실시예에 따라서 다양한 변형이 가능하다.
도 2에 도시된 바와 같이, 제1 온도신호 생성부는 전달부(20), 래치(22), 논리부(24), 트리거펄스 생성부(26) 및 래치부(28)로 구성된다.
전달부(20)는 펄스신호(P0)와 제1 온도정보(T1)를 입력받아 논리곱 연산을 수행하는 논리부(200)와, 펄스신호(P0)에 응답하여 논리부(200)의 출력신호를 노드(nd20)으로 전달하는 전달게이트(T20)로 구성된다.
래치(22)는 인버터 체인(IV23, IV24)으로 구성되어 노드(nd20)의 신호를 래치한다. 래치(22)는 전달게이트(T20)의 턴오프 시 노드(nd20)의 플로팅(floating) 상태를 방지하기 위해 구비된다. 논리부(24)는 펄스신호(P0)와 노드(nd20)의 신호를 입력받아 논리곱 연산을 수행하기 위해 낸드게이트(ND21) 및 인버터(IV25)로 구성된다.
트리거펄스 생성부(26)는 노드(nd21)의 신호를 기설정된 구간동안 지연시킨 후 반전시키는 반전지연부(260)와, 노드(nd21)의 신호와 반전지연부(260)의 출력신호를 입력받아 논리합 연산을 수행하여 노드(nd22)로 트리거펄스를 생성하는 논리부(262)로 구성된다.
래치부(28)는 제2 온도정보(T2)의 반전신호(T1b)와 노드(nd22)의 신호를 입력받아 제1 온도신호(T1_d)를 생성하는 낸드게이트 래치(NAND GATE LATCH)로 구성된다.
도 3에 도시된 바와 같이, 제2 온도신호 생성부는 전달부(30), 래치(32), 논리부(34), 트리거펄스 생성부(36) 및 래치부(38)로 구성된다.
전달부(30)는 펄스신호(P0)와 제2 온도정보(T2)를 입력받아 논리곱 연산을 수행하는 논리부(300)와, 펄스신호(P0)에 응답하여 논리부(300)의 출력신호를 노드(nd30)으로 전달하는 전달게이트(T30)로 구성된다.
래치(32)는 인버터 체인(IV33, IV34)으로 구성되어 노드(nd30)의 신호를 래치한다. 래치(32)는 전달게이트(T30)의 턴오프 시 노드(nd30)의 플로팅(floating) 상태를 방지하기 위해 구비된다. 논리부(34)는 펄스신호(P0)와 노드(nd30)의 신호를 입력받아 논리곱 연산을 수행하기 위해 낸드게이트(ND31) 및 인버터(IV35)로 구성된다.
트리거펄스 생성부(36)는 노드(nd31)의 신호를 기설정된 구간동안 지연시킨 후 반전시키는 반전지연부(360)와, 노드(nd31)의 신호와 반전지연부(360)의 출력신호를 입력받아 논리합 연산을 수행하여 노드(nd32)로 트리거펄스를 생성하는 논리부(362)로 구성된다.
래치부(38)는 제1 온도정보(T1)의 반전신호(T1b)와 노드(nd22)의 신호를 입력받아 제1 온도신호(T2_d)를 생성하는 낸드게이트 래치(NAND GATE LATCH)로 구성된다.
이와 같은 구성의 제1 및 제2 온도신호 생성부의 동작을 도 4 및 도 5에 도시된 타이밍도를 참고하여 설명하면 다음과 같다. 다만, 본 실시예에서 반도체 메모리 장치의 내부온도는 80℃~90℃의 제1 온도구간과 60℃~80℃의 제2 온도구간 사이에서 변화되는 것으로 가정한다.
일례로 반도체 메모리 장치의 내부온도가 펄스신호(P0)의 폴링에지(f1)에서 제2 온도구간에서 제1 온도구간으로 변화한 후 일정하게 유지되는 경우를 살펴본다. 내부온도가 제2 온도구간에서 제1 온도구간으로 변화함에 따라 펄스신호(P0)의 폴링에지(f1)에 동기하여 제1 온도정보(T1)는 하이레벨로 천이하고, 제2 온도정보(T2)는 로우레벨로 천이한다. 레벨 천이된 제1 온도정보(T1)는 펄스신호(P0)의 라이징에지(r1)에 동기하여 노드(nd20)로 전달된다. 따라서, 제1 온도정보(T1)가 하이레벨로 천이되고 펄스신호(P0)의 반주기만큼 지연된 후 노드(nd20)로 레벨 천이된 제1 온도정보(T1)가 전달된다.
다음으로, 논리부(24)는 펄스신호(P0)와 노드(nd20)의 신호를 논리곱하여, 노드(nd20)의 신호가 하이레벨 상태인 구간에서의 펄스신호(P0)를 추출하여 노드(nd21)로 전달한다. 따라서, 펄스신호(P0)의 라이징에지(r1) 이후 구간마다 노드nd21)에 펄스가 생성된다.
다음으로, 트리거펄스 생성부(26)는 노드(nd21)의 신호를 입력받아 트리거펄스를 생성한다. 트리거펄스는 노드(nd21)에 생성된 펄스의 폴링에지에 동기하여 생성되는 로우펄스로, 펄스폭은 반전지연부(260)의 지연구간에 의해 결정되고, 제1 온도정보(T1)가 하이레벨로 천이되고 펄스신호(P0)의 한주기만큼 지연된 후 형성된다. 앞서, 제1 온도정보(T1)가 하이레벨을 유지하고 있다고 가정하였으므로, 트리거펄스는 제1 온도정보(T1)가 하이레벨로 천이되고 펄스신호(P0)의 한 주기만큼 지연된 후 펄스신호(P0)의 각 주기마다 생성된다. 따라서, 트리거펄스는 트리거펄스의 형성구간을 기준으로 펄스신호(P0)의 지난 한 주기 동안 제1 온도정보(T1)가 하이레벨을 유지하고 있음을 의미한다. 다시 말해, 트리거펄스가 형성된 구간에 앞서 펄스신호(P0)의 한 주기 동안 반도체 메모리 장치의 내부온도가 80℃~90℃의 제1 온도구간에 있었음을 의미한다.
다음으로, 래치부(28)는 노드(nd22)의 신호와 제2 온도정보(T2)의 반전신호(T2b)를 래치하여 제1 온도신호(T1_d)를 생성한다. 노드(nd22)에 트리거펄스가 형성된 구간에서 제2 온도정보(T2)의 반전신호(T2b)가 하이레벨인 경우 하이레벨의 제1 온도신호(T1_d)를 생성하여 출력한다. 하이레벨로 생성된 제1 온도신호(T1_d)는 펄스신호(P0)의 폴링에지(f2)에서 제1 온도정보(T1)가 하이레벨을 유지하고, 제 2 온도정보(T2)가 로우레벨을 유지함을 의미한다. 즉 반도체 메모리 장치의 내부온도가 펄스신호(P0)의 두주기 구간동안 80℃~90℃의 제1 온도구간을 유지하고 있음을 의미한다.
이때, 제2 온도신호 생성부는 제2 온도정보(T2)가 펄스신호(P0)의 두주기 구간동안 하이레벨을 유지하지 못하므로 로우레벨을 유지하는 제2 온도신호(T2_d)를 생성한다. 제2 온도신호 생성부의 구성은 온도정보(T1, T2)가 입력되는 위치만이 다를 뿐 제1 온도신호 생성부의 구성과 동일하므로, 동작에 대한 자세한 설명은 생략한다.
다른 예로 반도체 메모리 장치의 내부온도가 펄스신호(P0)의 폴링에지(f1)에서 제2 온도구간에서 제1 온도구간으로 변화되고, 펄스신호(P0)의 폴링에지(f2)에서 제1 온도구간에서 제2 온도구간으로 변화된 후, 펄스신호(P0)의 폴링에지(f3)에서 제2 온도구간에서 제1 온도구간으로 변화되어 일정하게 유지되는 경우를 살펴본다. 앞서, 살펴본 바와 같이 전달부(20)는 제1 온도정보(T1)를 펄스신호(P0)의 반주기만큼 지연시킨 후 노드(nd20)로 전달한다. 따라서, 노드(nd20)신호는 라이징에지(r1)에서 하이레벨로 천이하고, 라이징에지(r2)에서 로우레벨로 천이하며, 라이징에지(r3)에서 하이레벨로 천이한다.
다음으로, 논리부(24)는 펄스신호(P0)와 노드(nd20)의 신호를 논리곱하여, 노드(nd20)의 신호가 하이레벨 상태인 구간에서의 펄스신호(P0)를 추출하여 노드(nd21)로 전달한다. 따라서, 노드(nd21)에 펄스가 생성되는 구간은 펄스신호(P0) 의 라이징에지(r1, r3) 이후 구간뿐이다.
다음으로, 트리거펄스 생성부(26)는 노드(nd21)의 신호를 입력받아 트리거펄스를 생성한다. 트리거펄스는 노드(nd21)에 생성된 펄스의 폴링에지에 동기하여 생성되고 제1 온도정보(T1)가 하이레벨로 레벨 천이된 후 펄스신호(P0)의 한주기만큼 지연된 후 형성된다. 따라서, 트리거펄스는 펄스신호(P0)의 폴링에지(f2)와 펄스신호(P0)의 폴링에지(f4)에서 생성된다.
다음으로, 래치부(28)는 노드(nd22)의 신호와 제2 온도정보(T2)의 반전신호(T2b)를 래치하여 제1 온도신호(T1_d)를 생성한다. 트리거펄스가 형성된 펄스신호(P0)의 폴링에지(f1) 구간에서는 제2 온도정보의 반전신호(T2b)가 로우레벨로 천이하므로 제1 온도신호(T1_d)는 로우레벨을 유지한다. 이는 반도체 메모리 장치의 내부온도가 펄스신호(P0)의 한주기 동안만 80℃~90℃의 제1 온도구간을 유지하였음을 의미한다. 한편, 트리거펄스가 형성된 펄스신호(P0)의 폴링에지(f3) 구간에서는 제2 온도정보의 반전신호(T2b)가 하이레벨을 유지하므로 제1 온도신호(T1_d)는 하이레벨로 천이된다. 하이레벨의 제1 온도신호(T1_d)는 내부온도가 펄스신호(P0)의 두 주기 구간 동안 80℃~90℃의 제1 온도구간에 있었음을 의미한다.
이때, 제2 온도신호 생성부는 제2 온도정보(T2)가 펄스신호(P0)의 두주기 구간동안 하이레벨을 유지하지 못하므로 로우레벨을 유지하는 제2 온도신호(T2_d)를 생성한다.
이상 살펴본 바와 같이 본 실시예에 따른 온도센서는 반도체 메모리 장치의 내부온도가 제1 온도구간과 제2 온도구간 사이에서 변화되어 제1 및 제2 온도정 보(T1, T2)가 불안정하게 출력되는 경우라도 온도정보가 펄스신호(P0)의 두주기 구간동안 일정하게 유지되는 경우에만 인에이블되는 온도신호(T1_d, T2_d)를 생성하여 출력함으로써, 안정적인 온도정보를 스크린하여 출력되도록 하고 있다.
도 6은 본 발명에 의한 일 실시예에 따른 온도센서를 포함하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
본 실시예에 따른 반도체 메모리 장치는 온도센서(60)와 리프레시 주기조절부(62)를 포함한다.
온도센서(60)는 반도체 메모리 장치의 내부온도가 펄스신호(P0)의 두 주기 구간 동안 80℃~90℃의 제1 온도구간에 속하는 경우 하이레벨로 인에이블되는 제1 온도신호(T1_d)를 생성하고, 내부온도가 펄스신호(P0)의 두 주기 구간 동안 60℃~80℃의 제2 온도구간에 속하는 경우 하이레벨로 인에이블되는 제2 온도신호(T2_d)를 생성하며, 내부온도가 펄스신호(P0)의 두 주기 구간 동안 60℃이하의 제3 온도구간에 속하는 경우 하이레벨로 인에이블되는 제3 온도신호(T3_d)를 생성한다. 이를 위해 온도센서(60)는 제1 내지 제3 온도정보를 생성하는 온도정보 생성부와, 제1 내지 제3 온도신호(T1_d, T2_d, T3_d)를 각각 생성하는 제1 내지 제3 온도신호 생성부로 구성된다. 온도정보 생성부 및 제1 내지 제3 온도신호 생성부의 구성 및 동작은 앞서, 도2 내지 도5를 통해 설명한 내용을 통해 충분히 유추가능하므로 자세한 설명은 생략한다.
리프레시 주기조절부(62)는 제1 내지 제3 온도신호(T1_d, T2_d, T3_d)를 입 력받아 셀프 리프레시 주기를 조절한다. 즉, 도 7에 도시된 바와 같이 제1 온도신호(T1_d)가 하이레벨로 인에이블되는 경우에는 기본주기(X<1>)으로 셀프 리프레시 주기를 조절하고, 제2 온도신호(T2_d)가 하이레벨로 인에이블되는 경우에는 기본주기의 두배주기(X<2>)로 셀프 리프레시 주기를 조절하며, 제3 온도신호(T3_d)가 하이레벨로 인에이블되는 경우에는 기본주기의 세배주기(X<3>)로 셀프 리프레시 주기를 조절한다. 이와 같은 동작을 수행하는 리프레시 주기조절부(62)는 일반적인 리프레시 주기조절 회로로 용이하게 구현할 수 있다.
이상 설명한 본 실시예에 따른 반도체 메모리 장치는 온도정보를 스크린하여 적어도 두번이상 일정한 온도정보가 출력되는 경우에만 내부온도에 관한 정보를 담고 있는 온도신호를 인에이블 출력하는 온도센서를 구비하여, 안정적인 셀프 리프레시의 주기를 확보하고 있다.
상기에서 본 발명에 따른 온도센서는 비록 펄스신호(P0) 주기의 두배 구간동안 일정한 온도정보가 출력되는 경우에만 해당 온도신호를 인에이블 시켜 출력하는 것을 예로 들어 설명했지만, 실시예에 따라서 일정한 온도정보가 출력되는 구간 및 온도정보가 레벨 천이하는 구간을 다양하게 변화시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 온도센서 및 이를 이용한 반도체 메모리 장치는 온도센서에서 출력되는 온도정보를 스크린하여 보다 안정적인 온도정보를 출력할 수 있는 효과가 있다.
또한, 안정적으로 출력되는 온도 정보를 이용하여 리프레시 주기를 제어함으로써, 셀프 리프레시의 안정적인 주기를 확보할 수 있는 효과도 있다.

Claims (28)

  1. 내부온도의 온도구간별로 온도정보를 생성하는 온도정보 생성부; 및
    상기 온도정보 및 기설정된 주기를 갖는 펄스신호를 입력받아, 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 온도정보를 추출하여, 상기 검출된 온도정보에 대응하는 온도신호를 생성하여 출력하는 온도신호 추출부를 포함하는 온도센서.
  2. 제 1항에 있어서, 상기 온도정보 생성부는 상기 내부온도가 제1 온도구간에 있는 경우 인에이블되는 제1 온도정보와, 상기 내부온도가 제2 온도구간에 있는 경우 인에이블되는 제2 온도정보를 생성하는 온도센서.
  3. 제 2항에 있어서, 상기 온도신호 추출부는
    상기 제1 온도정보가 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 경우 인에이블되는 제1 온도신호를 생성하는 제1 온도신호 생성부; 및
    상기 제2 온도정보가 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 경우 인에이블되는 제2 온도신호를 생성하는 제2 온도신호 생성부를 포함하는 온도센서.
  4. 제 3항에 있어서, 상기 제1 온도신호 생성부는
    상기 펄스신호에 동기하여 제1 온도정보를 검출하고, 상기 제1 온도정보가 인에이블 상태임을 검출한 구간을 기준으로 적어도 펄스신호의 한주기 구간 이후에 트리거펄스를 생성하는 트리거펄스 생성부; 및
    상기 제2 온도정보를 래치하고, 상기 트리거펄스에 응답하여 상기 제1 온도신호를 생성하는 래치부를 포함하는 온도센서.
  5. 제 4항에 있어서, 상기 트리거펄스 생성부는
    상기 펄스신호에 응답하여 상기 제1 온도정보를 제1 노드로 전달하는 전달부;
    상기 펄스신호와 상기 제1 노드의 신호를 입력받아 논리연산을 수행하는 제1 논리부; 및
    상기 제1 논리부의 출력신호와 상기 제1 논리부의 출력신호를 소정구간 지연시킨 신호를 논리연산하여 상기 트리거펄스를 생성하는 제2 논리부를 포함하는 온도센서.
  6. 제 5항에 있어서, 상기 전달부는 상기 펄스신호와 상기 제1 온도정보를 입력받아 논리연산을 수행하는 제3 논리부; 및
    상기 펄스신호에 응답하여 상기 제3 논리부의 출력신호를 상기 제1 노드로 전달하는 전달게이트를 포함하는 온도센서.
  7. 제 6항에 있어서, 상기 제1 및 제3 논리부는 논리곱 연산을 수행하고, 상기 제2 논리부는 논리합 연산을 수행하는 온도센서.
  8. 제 4항에 있어서, 상기 래치부는 상기 트리거펄스 신호가 생성된 구간에서 상기 제2 온도정보가 디스에이블되는 경우 인에이블되는 제1 온도신호를 생성하는 온도센서.
  9. 제 5항에 있어서, 상기 제1 노드의 신호를 래치하는 래치를 더 포함하는 온도센서.
  10. 제 3항에 있어서, 상기 제2 온도신호 생성부는
    상기 펄스신호에 동기하여 제2 온도정보를 검출하고, 상기 제2 온도정보가 인에이블 상태임을 검출한 구간을 기준으로 적어도 펄스신호의 한주기 구간 이후에 트리거펄스를 생성하는 트리거펄스 생성부; 및
    상기 제1 온도정보를 래치하고, 상기 트리거펄스에 응답하여 상기 제2 온도신호를 생성하는 래치부를 포함하는 온도센서.
  11. 제 10항에 있어서, 상기 트리거펄스 생성부는
    상기 펄스신호에 응답하여 상기 제2 온도정보를 제1 노드로 전달하는 전달부;
    상기 펄스신호와 상기 제1 노드의 신호를 입력받아 논리연산을 수행하는 제1 논리부; 및
    상기 제1 논리부의 출력신호와 상기 제1 논리부의 출력신호를 소정구간 지연시킨 신호를 논리연산하여 상기 트리거펄스를 생성하는 제2 논리부를 포함하는 온도센서.
  12. 제 11항에 있어서, 상기 전달부는 상기 펄스신호와 상기 제2 온도정보를 입력받아 논리연산을 수행하는 제3 논리부; 및
    상기 펄스신호에 응답하여 상기 제3 논리부의 출력신호를 상기 제1 노드로 전달하는 전달게이트를 포함하는 온도센서.
  13. 제 12항에 있어서, 상기 제1 및 제3 논리부는 논리곱 연산을 수행하고, 상기 제2 논리부는 논리합 연산을 수행하는 온도센서.
  14. 제 10항에 있어서, 상기 래치부는 상기 트리거펄스 신호가 생성된 구간에서 상기 제1 온도정보가 디스에이블되는 경우 인에이블되는 제2 온도신호를 생성하는 온도센서.
  15. 제 11항에 있어서, 상기 제1 노드의 신호를 래치하는 래치를 더 포함하는 온도센서.
  16. 일정 주기로 내부온도의 온도구간별로 생성된 온도정보를 샘플링하고, 상기 샘플링된 온도정보 중 상기 주기의 정수배 구간동안 인에이블 상태를 유지하는 온도정보에 대응하는 온도신호를 생성하여 출력하는 온도신호 추출부를 포함하는 온도센서; 및
    상기 온도신호에 응답하여 리프레시 주기를 조절하는 리프레시 주기 조절부를 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 온도신호 추출부는 펄스신호를 입력받아, 상기 펄스신호의 주기로 상기 온도정보를 샘플링하는 반도체 메모리 장치.
  18. 제 17항에 있어서, 상기 온도정보는 상기 내부온도가 제1 온도구간에 있는 경우 인에이블되는 제1 온도정보와, 상기 내부온도가 제2 온도구간에 있는 경우 인에이블되는 제2 온도정보를 포함하는 반도체 메모리 장치.
  19. 제 18항에 있어서, 상기 온도신호 추출부는
    상기 제1 온도정보가 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 경우 인에이블되는 제1 온도신호를 생성하는 제1 온도신호 생성부; 및
    상기 제2 온도정보가 적어도 상기 펄스신호의 2주기 구간동안 인에이블 상태를 유지하는 경우 인에이블되는 제2 온도신호를 생성하는 제2 온도신호 생성부를 포함하는 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 제1 온도신호 생성부는
    상기 펄스신호에 동기하여 제1 온도정보를 검출하고, 상기 제1 온도정보가 인에이블 상태임을 검출한 구간을 기준으로 적어도 펄스신호의 한주기 구간 이후에 트리거펄스를 생성하는 트리거펄스 생성부; 및
    상기 제2 온도정보를 래치하고, 상기 트리거펄스에 응답하여 상기 제1 온도신호를 생성하는 래치부를 포함하는 반도체 메모리 장치.
  21. 제 20항에 있어서, 상기 트리거펄스 생성부는
    상기 펄스신호에 응답하여 상기 제1 온도정보를 제1 노드로 전달하는 전달부;
    상기 펄스신호와 상기 제1 노드의 신호를 입력받아 논리연산을 수행하는 제1 논리부; 및
    상기 제1 논리부의 출력신호와 상기 제1 논리부의 출력신호를 소정구간 지연시킨 신호를 논리연산하여 상기 트리거펄스를 생성하는 제2 논리부를 포함하는 반도체 메모리 장치.
  22. 제 20항에 있어서, 상기 래치부는 상기 트리거펄스 신호가 생성된 구간에서 상기 제2 온도정보가 디스에이블되는 경우 인에이블되는 제1 온도신호를 생성하는 반도체 메모리 장치.
  23. 제 21항에 있어서, 상기 제1 노드의 신호를 래치하는 래치를 더 포함하는 반도체 메모리 장치.
  24. 제 19항에 있어서, 상기 제2 온도신호 생성부는
    상기 펄스신호에 동기하여 제2 온도정보를 검출하고, 상기 제2 온도정보가 인에이블 상태임을 검출한 구간을 기준으로 적어도 펄스신호의 한주기 구간 이후에 트리거펄스를 생성하는 트리거펄스 생성부; 및
    상기 제1 온도정보를 래치하고, 상기 트리거펄스에 응답하여 상기 제2 온도신호를 생성하는 래치부를 포함하는 반도체 메모리 장치.
  25. 제 24항에 있어서, 상기 트리거펄스 생성부는
    상기 펄스신호에 응답하여 상기 제2 온도정보를 제1 노드로 전달하는 전달부;
    상기 펄스신호와 상기 제1 노드의 신호를 입력받아 논리연산을 수행하는 제1 논리부; 및
    상기 제1 논리부의 출력신호와 상기 제1 논리부의 출력신호를 소정구간 지연시킨 신호를 논리연산하여 상기 트리거펄스를 생성하는 제2 논리부를 포함하는 반도체 메모리 장치.
  26. 제 24항에 있어서, 상기 래치부는 상기 트리거펄스 신호가 생성된 구간에서 상기 제1 온도정보가 디스에이블되는 경우 인에이블되는 제2 온도신호를 생성하는 반도체 메모리 장치.
  27. 제 25항에 있어서, 상기 제1 노드의 신호를 래치하는 래치를 더 포함하는 반도체 메모리 장치.
  28. 제 19항에 있어서, 상기 리프레시 주기 조절부는 상기 제1 온도신호 또는 제2 온도신호의 인에이블에 응답하여 각각 설정된 주기로 리프레시 주기를 조절하는 반도체 메모리 장치.
KR1020070063948A 2007-06-27 2007-06-27 온도센서 및 이를 이용한 반도체 메모리 장치 KR100861374B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070063948A KR100861374B1 (ko) 2007-06-27 2007-06-27 온도센서 및 이를 이용한 반도체 메모리 장치
US12/005,708 US20090003409A1 (en) 2007-06-27 2007-12-28 Temperature sensor and semiconductor memory device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070063948A KR100861374B1 (ko) 2007-06-27 2007-06-27 온도센서 및 이를 이용한 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR100861374B1 true KR100861374B1 (ko) 2008-10-02

Family

ID=40152632

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070063948A KR100861374B1 (ko) 2007-06-27 2007-06-27 온도센서 및 이를 이용한 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US20090003409A1 (ko)
KR (1) KR100861374B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220044350A1 (en) * 2020-08-07 2022-02-10 Advanced Micro Devices, Inc. Graphics processing unit with selective two-level binning

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020091657A (ko) * 2001-05-31 2002-12-06 삼성전자 주식회사 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법
KR20050067520A (ko) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치
KR100701706B1 (ko) 2006-01-31 2007-03-29 주식회사 하이닉스반도체 반도체 메모리 장치의 온도 감지 회로
US20070121408A1 (en) * 2005-11-30 2007-05-31 Samsung Electronics Co., Ltd. Stable temperature adjustment for referesh control

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW225567B (ko) * 1992-07-09 1994-06-21 Samsung Electronics Co Ltd
US7657772B2 (en) * 2003-02-13 2010-02-02 International Business Machines Corporation Thermally aware integrated circuit
KR100576480B1 (ko) * 2003-12-26 2006-05-10 주식회사 하이닉스반도체 온도 센서용 오실레이터 회로
JP2007024865A (ja) * 2005-06-17 2007-02-01 Renesas Technology Corp 半導体装置
US7451053B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. On die thermal sensor of semiconductor memory device and method thereof
KR100816690B1 (ko) * 2006-04-13 2008-03-27 주식회사 하이닉스반도체 온도 감지장치를 구비하는 반도체메모리소자
US7637658B2 (en) * 2007-04-23 2009-12-29 Texas Instruments Incorporated Systems and methods for PWM clocking in a temperature measurement circuit
KR100861371B1 (ko) * 2007-06-25 2008-10-01 주식회사 하이닉스반도체 온도센서 및 이를 이용한 반도체 메모리 장치
KR100892723B1 (ko) * 2007-11-19 2009-04-10 주식회사 하이닉스반도체 반도체 집적회로의 디지털 온도 정보 생성 장치
KR100948094B1 (ko) * 2007-12-26 2010-03-16 주식회사 하이닉스반도체 데이터 출력 제어회로
KR101007988B1 (ko) * 2008-01-02 2011-01-14 주식회사 하이닉스반도체 온도정보 출력회로 및 이를 이용한 멀티칩패키지
KR101559906B1 (ko) * 2008-11-05 2015-10-13 삼성전자주식회사 반도체 메모리 장치의 온도 데이터 출력 방법 및 온도 데이터 출력 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020091657A (ko) * 2001-05-31 2002-12-06 삼성전자 주식회사 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법
KR20050067520A (ko) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치
US20070121408A1 (en) * 2005-11-30 2007-05-31 Samsung Electronics Co., Ltd. Stable temperature adjustment for referesh control
KR100701706B1 (ko) 2006-01-31 2007-03-29 주식회사 하이닉스반도체 반도체 메모리 장치의 온도 감지 회로

Also Published As

Publication number Publication date
US20090003409A1 (en) 2009-01-01

Similar Documents

Publication Publication Date Title
KR102367967B1 (ko) 명령 지연 조절 회로를 포함하는 장치 및 방법
KR100621536B1 (ko) Ｄｄｒ ｓｄｒａｍ 애플리케이션에서의 캘리브레이트된 ｄｄｌ 로킹 장치
US8643416B2 (en) Semiconductor device including a delay locked loop circuit
JP2009004075A (ja) 温度センサー及びこれを用いる半導体メモリ装置
KR20200088650A (ko) 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치
TWI271744B (en) Semiconductor memory device having advanced data strobe circuit
CN112542188A (zh) 信号生成电路和使用该信号生成电路的半导体装置
KR100861374B1 (ko) 온도센서 및 이를 이용한 반도체 메모리 장치
KR100791001B1 (ko) 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치
US11073862B2 (en) Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal
US9331676B2 (en) Pulse signal generation circuit and operating method thereof
KR100706836B1 (ko) 펄스 발생 장치 및 방법
KR20000041464A (ko) 반도체 메모리 장치의 입력버퍼
KR20150014611A (ko) 데이터 출력회로
US8295121B2 (en) Clock buffer and a semiconductor memory apparatus using the same
KR101027686B1 (ko) 반도체 메모리 장치
KR100705205B1 (ko) 외부 클록 신호의 펄스 폭의 변화에 무관하게 안정된 내부클록 신호를 발생하는 내부 클록 발생기 및 그 내부 클록발생 방법
US9847775B2 (en) Buffer, and multiphase clock generator, semiconductor apparatus and system using the same
KR20130129782A (ko) 입력버퍼
KR960004566B1 (ko) 스태틱 램(sram)의 어드레스 입력회로
US20090039932A1 (en) Delay circuit of semiconductor memory apparatus
US11599142B2 (en) Timing generator, timing generating method, and associated control chip
US9324385B2 (en) Semiconductor device for generating initialization of information in response to a first clock and outputting the initialization information in response to a second clock
US7755403B2 (en) Apparatus and method of setting operation mode in DLL circuit
KR20000065632A (ko) 반도체 장치의 내부 클럭 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee