JP2001036008A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 素子特性ばらつきに応じて、内部電位を変動
させること。 【解決手段】 本発明は、素子の特性ばらつきに応じ
て、例えば（１）半導体集積回路の回路動作速度には余
裕があり消費電流が多くなる場合（トランジスタのしき
い値電圧が低めにできた場合など）には、その電源電圧
（内部電位）を回路動作速度のスペックを満たしつつな
るべく低めに設定して消費電流の削減をねらい、（２）
半導体集積回路の回路動作速度が遅くなる場合（トラン
ジスタのしきい値電圧が高めにできた場合など）には、
なるべく電源電圧（内部電位）を高めに設定して動作速
度のスペックに到達させようとする内部回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 本発明は、半導体集積回路
に関わり、特に内部電源電位回路を有する半導体集積回
路に関する。

【０００２】

【従来の技術】従来、半導体集積回路が内部電源電位回
路を持つ場合、その内部電源電位回路が出力する内部電
位は半導体の製造プロセスのばらつきによる半導体集積
回路の動作特性のばらつきとは無関係にほぼ一定の値を
出力する場合が多かった。しかし一方で、半導体集積回
路自身は、動作特性が製造ばらつきによってばらつく。
そこで、例えばその製造ばらつきによってＭＯＳトラン
ジスタのしきい値電圧がばらつく場合について考える。
この場合、内部電位ＶINTが一定であると以下のように
動作速度と消費電流にＭＯＳトランジスタのしきい値電
圧Ｖthのばらつきの影響が現れることになる。つまり、
Ｖthが設計した値よりも低めの値になるように製造され
ると、可能動作速度は速くなり、消費電流は多くなる。
一方で、Ｖthが設計した値よりも高めの値になるように
製造されると、可能動作速度は遅くなり、消費電流は少
なくなる。

【０００３】

【発明が解決しようとする課題】上記従来技術による
と、Ｖthが高めの値に製造されてしまった場合は、動作
速度のスペックを満たさない問題がある。Ｖthが低めの
値に製造されてしまった場合は、消費電流が増大してし
まう問題がある。このような問題は、内部電位ＶINTを
素子の特性のばらつきによらず一定値に設計しているか
ぎり生じるものである。また、図１に示したように、半
導体集積回路の加工ばらつき、回路動作時の温度などの
ばらつきに応じて、最適な内部電位を決定できるような
内部電源電位生成回路もある（特開平９−２８２８７
６）。しかし、図１に示した内部電源電位生成回路１で
は、半導体集積回路の動作時には、クリティカルパス２
が終始充放電動作を行なっている。そのため、クリティ
カルパス２を大きくとらなければならない場合は、内部
電源電位生成回路１自身の動作電流を無視できなくな
る。また、内部電源電位ＶINT〜クリティカルパス２〜
積分回路３〜オペアンプ４〜ＶINTで形成しているフィ
ードバックループ系は、クリティカルパス２をどのよう
にとるかによっては発振の可能性があり、システムの安
定性を保って設計するのは難しいという問題がある。

【０００４】本発明は上記問題点に鑑みてなされたもの
であり、半導体集積回路の素子特性ばらつきに応じて、
内部電位を変動させることを目的とするものである。

【０００５】

【課題を解決するための手段】本発明にかかる半導体集
積回路は、集積回路を動作させる内部電位を発生させる
内部電源電位生成回路と、前記集積回路の動作速度と所
定の動作速度とを比較する回路動作速度比較回路と、前
記内部電位を所定の初期値から上昇させ、前記集積回路
の動作速度が前記所定の動作速度よりも速くなったとこ
ろの電位を前記内部電位として設定する内部電位制御回
路とを具備することを特徴とする。ここで、前記回路動
作速度比較回路は、前記集積回路内のクリティカルパス
自身、又はそのクリティカルパスの模擬回路の遅延時間
を測定して前記集積回路の動作速度を特定する動作速度
特定回路を有することが好ましい。また、前記回路動作
速度比較回路は、前記遅延時間を測定するバイナリカウ
ンタを有することが好ましい。また、前記回路動作速度
比較回路は、前記遅延時間を電圧に変換する時間―電位
差変換回路を具備することが好ましい。また、前記回路
動作速度比較回路及び前記内部電位制御回路を、前記集
積回路の初期化時に動作させる内部電位決定シーケンス
動作回路を具備することが好ましい。本発明にかかる半
導体集積回路は、集積回路を動作させる内部電位を発生
させる内部電源電位生成回路と、前記集積回路内のクリ
ティカルパスを模擬し、それぞれ異なる内部電位で動作
される複数のクリティカルパス模擬回路と、前記クリテ
ィカルパス模擬回路の動作速度と所定の動作速度とをそ
れぞれ比較する複数の回路動作速度比較回路と、前記複
数の回路動作速度比較回路の出力に応じて前記内部電位
を所望の電位に設定する内部電位制御回路とを具備する
ことを特徴とする。

【０００６】ここで、前記回路動作速度比較回路は、前
記遅延時間を測定するバイナリカウンタを有することが
好ましい。また、前記回路動作速度比較回路は、前記遅
延時間を電圧に変換する時間―電位差変換回路を具備す
ることが好ましい。また、前記回路動作速度比較回路及
び前記内部電位制御回路を前記集積回路の初期化時に動
作させる内部電位決定シーケンス動作回路を具備するこ
とが好ましい。また、前記内部電位制御回路により設定
された内部電位を記憶しておく不揮発性記憶素子を更に
具備することが好ましい。本発明は、上記構成を採用す
ることにより、半導体集積回路の素子特性ばらつきに応
じて、内部電位を変動させることを可能とする。

【０００７】

【発明の実施の形態】＜本発明の第１の実施の形態＞本
発明の第1の実施の形態について、図面（図１〜図６）
を参酌して説明する。本実施の形態における内部電源電
位決定回路は、図２及び図３に分けて記載してある。ま
ず図２に示したように、本発明の第1の実施の形態にか
かる半導体集積回路は、半導体集積回路のクリティカル
パス１１と外部クロック分周器１２、１３と、ロジック
ゲートＡＮＤ＿Ａと、ロジックゲートＮＡＮＤ＿Ａと、
バイナリカウンタ１４と、バイナリ大小比較回路１５
と、ロジックゲートＮＡＮＤ＿Ｂと、シフトレジスタ１
６とを具備する。クリティカルパス１１は内部電源電位
ＶＩＮＴで動作し、外部クロック分周器１２の出力（出
力信号Ａ）が接続される。そして、ロジックゲートＡＮ
Ｄ＿Ａには外部クロック分周器１２の出力（出力信号
Ａ）とクリティカルパス１１からの出力（出力信号Ｂ）
とが接続される。また、ロジックゲートＮＡＮＤ＿Ａに
はロジックゲートＡＮＤ＿Ａからの出力（出力信号Ｃ）
と外部クロック信号とが入力される。バイナリカウンタ
１４にはロジックゲートＮＡＮＤ＿Ａの出力が接続され
る。ここで、バイナリカウンタ１４としては、動作可能
速度測定器として機能するものであればこれに限られな
い。また、バイナリカウンタ１４の出力にはバイナリ大
小比較回路１５が接続される。後述するように、このバ
イナリ大小比較回路１５はバイナリカウンタ１４におけ
る測定の結果、クリティカルパスの遅延時間が既定値以
内に入っているかどうか判定するものである。

【０００８】そして、バイナリ大小比較回路１５の出力
（判定信号Ｚ）と内部電源電位設定シーケンススタート
信号と外部クロック信号とがロジックゲートＮＡＮＤ＿
Ｂに接続される。このとき、バイナリ大小比較回路１５
の出力はインバータを介してロジックゲートＮＡＮＤ＿
Ｂに接続される。後述するように、このバイナリ大小比
較回路１５からの出力信号は、動作しているシーケンス
を止める機能を果たす。そして、ロジックゲートＮＡＮ
Ｄ＿Ｂの出力が外部クロック分周器１２、１３に接続さ
れる。さらに、外部クロック分周器１３の出力は、シフ
トレジスタ１６に接続される。そして、図３に示したよ
うに、シフトレジスタ１６の出力（Ｘ１、Ｘ２・…Ｘ
ｎ）は内部降圧回路１７に接続される。図３に示すよう
に、内部降圧回路１７は例えば抵抗比を可変にすること
によりその出力電位（内部電源電位ＶＩＮＴ）を可変に
できるものである。なお、ここでクリティカルパスと
は、半導体集積回路中でその半導体集積回路の動作速度
を決定してしまう部分のことである。また、本実施の形
態では、いずれの場合もクリティカルパスそのものを用
いるか、もしくは、クリティカルパスのレプリカの回路
を用いるかいずれでもかまわない。これに関しては以下
同様である。

【０００９】次に、図４を参照しながら上記半導体集積
回路の動作波形および動作シーケンス（内部電源電位決
定シーケンス）について説明する。まず、内部電源電位
ＶＩＮＴをある初期値に設定しておく。これには、シフ
トレジスタ１６の出力信号Ｘ１に「Ｈ」を記憶させてお
くこととする。つまり、図３に示したように、信号Ｘ１
に「Ｈ」が入るため、内部電源電位ＶＩＮＴは図示した
内部降圧回路１７で設定できる電位のうち最も低い電位
となる。また、判定信号Ｚは「Ｌ」としておく。そし
て、内部電源電位設定シーケンススタート信号が「Ｈ」
になることにより、ロジックゲートＮＡＮＤ＿Ｂからは
外部クロック信号の反転信号が出力される。この反転信
号は、外部クロック分周器１２及び１３に入力される。
次に、外部クロック分周器１２の出力である信号Ａがク
リティカルパス１１に入力される。このクリティカルパ
ス１１からの出力信号である信号Ｂは、信号Ａに比べて
クリティカルパス１１による遅延時間τだけ遅延して出
力され、ロジックゲートＡＮＤ＿Ａに入力される。ロジ
ックゲートＡＮＤ＿Ａには、信号Ａと信号Ｂとが入力さ
れる。これにより、信号Ａと信号Ｂとが共に「Ｈ」であ
る場合に、ロジックゲートＡＮＤ＿Ａの出力である信号
Ｃが「Ｈ」となる。この信号Ｃと外部クロック信号とが
ロジックゲートＮＡＮＤ＿Ａに入力される。これによ
り、ロジックゲートＮＡＮＤ＿Ａの出力信号Ｄとして、
信号Ｃが「Ｌ」である間のみ外部クロック信号の反転信
号が出力される。

【００１０】そして、信号Ｄをバイナリカウンタ１４で
数え上げる。さらに、バイナリ大小比較回路１５によ
り、あらかじめ記憶してあるバイナリ値Ｘとバイナリカ
ウンタ１４でカウントされた値Ｙとを比較する。このと
き、Ｘ≦Ｙならば、判定信号Ｚを「Ｈ」とする。また、
Ｘ＞Ｙであれば、判定信号Ｚを「Ｌ」とする。判定信号
Ｚが「Ｌ」の場合（Ｘ＞Ｙ）には、ロジックゲートＮＡ
ＮＤ＿Ｂに「Ｈ」が入力されるため、そのロジックゲー
トＮＡＮＤ＿Ｂの出力は外部クロック信号の反転信号の
ままである。そして、外部クロック分周器１３の出力に
従って、シフトレジスタ１６の出力Ｘ１に記憶されてい
る「Ｈ」情報がＸ２へと移る。すると、図３に示したよ
うに、信号Ｘ２に「Ｈ」が入るため、内部電源電位ＶＩ
ＮＴは図示した内部降圧回路１７で設定できる電位のう
ち２番目に低い電位となる。このようにして、内部電源
電位ＶＩＮＴを微少に上昇させ、再度、バイナリ値Ｘと
バイナリカウンタ１４でカウントされた値Ｙとを比較す
る。それでもＸ＞Ｙである場合は、再度そのシーケンス
を繰り返す。判定信号Ｚが「Ｈ」の場合（Ｘ≦Ｙ）は、
ロジックゲートＮＡＮＤ＿Ｂに「Ｌ」が入力されるた
め、そのロジックゲートＮＡＮＤ＿Ｂの出力は外部クロ
ック信号の反転信号から「Ｈ」になり、固定される。こ
れにより、このシーケンスが停止する。そして、内部電
源電位はこの時点での内部電源電位ＶＩＮＴに設定され
る。

【００１１】つまり、バイナリカウンタ１４を用いて、
その段階での内部電源電位ＶＩＮＴにより動作される半
導体集積回路全体の動作周波数を決定づけるクリティカ
ルパスの遅延時間τを測定する。その結果、その遅延時
間が適切であれば、内部電源電位をその時点での内部電
位ＶＩＮＴに固定することとなるのである。以上のよう
にして、動作速度のスペックを満たす最適な内部電源電
位ＶＩＮＴを決定する。この第１の実施の形態では、図
５に示したように、上記のような内部電源電位決定シー
ケンスを半導体集積回路の電源投入直後の初期化動作時
に外部電源電圧が投入されたのを検知して行なうか、も
しくは集積回路が動作中にこの内部電源電位再設定の命
令を受けたときに行なう。図６は、外部電位検知回路お
よび内部電源電位再設定の信号を受けたときに、内部電
源電位決定シーケンスのスタート信号を発生する回路で
ある。図示した回路により、半導体集積回路の電源が投
入され、外部電源電位がＶｃｃに立ち上がると、内部電
源電位設定シーケンススタート信号が「Ｈ」となる。ま
た、内部電源電位リセット信号が「Ｈ」となると、内部
電源電位決定シーケンススタート信号は「Ｈ」となる。
このようにして内部電源電位決定シーケンススタート信
号が「Ｈ」になると、上述したように、適切な内部電源
電位ＶＩＮＴを設定するシーケンスが動作することとな
る。

【００１２】以上のように、本発明の第１の実施の形態
にかかる半導体集積回路よると、半導体集積回路の可能
動作速度が速めに出来上がった場合（例えば、ＭＯＳト
ランジスタのしきい値電圧が低めにできた場合など）
は、その回路の電源電圧（内部電源電位ＶＩＮＴ）を、
動作速度のスペックを満たす範囲内で、下げることによ
ってその消費電流の削減を行うことができる。また、半
導体集積回路の可能動作速度が遅めに出来上がった場合
（例えば、ＭＯＳトランジスタのしきい値電圧が低めに
出来上がった場合など）は、その回路の電源電圧（内部
電位ＶＩＮＴ）を動作速度のスペックを満たすよう高め
に設定できる。つまり、半導体集積回路の素子特性ばら
つきに応じて、内部電位を変動させることが可能とな
る。また、従来技術のようなフィードバックループが存
在しないため、発振を抑制することが可能となり、設計
マージンを広くすることが可能となる。また、バイナリ
カウンタ１４を用いることで半導体集積回路全体の動作
周波数を決定づけるクリティカルパスの遅延時間τの測
定をロジック的に行なうことができるため、外部ノイズ
に強くなる。また、内部電源電位を設定する回路自身の
プロセスばらつきの影響を受けることを抑制できるた
め、設計が容易となる。

【００１３】＜本発明の第２の実施の形態＞本発明の第
２の実施の形態について、図面（図７〜図８、図３）を
参酌して説明する。第２の実施の形態は、第１の実施の
形態におけるバイナリカウンタ１４の代わりに、遅延時
間―電圧変換回路によって遅延時間τを電圧値に変換す
るものである。そしてその遅延時間τを変換した電圧値
が、あらかじめ参照用に設定された電圧値より大きけれ
ばその内部電源電位ＶＩＮＴに決定するというものであ
る。本発明の第２の実施の形態について、第１の実施の
形態と同様の部分については同一の符号を付すこととし
て、以下、異なる部分について説明する。図７に示した
ように、本発明の第２の実施の形態においては、クリテ
ィカルパス１１の出力と、外部クロック分周器１２の出
力とが、ロジックゲートＮＡＮＤ＿Ｃの入力に接続され
る。このロジックゲートＮＡＮＤ＿Ｃの出力は、ＰＭＯ
ＳトランジスタＡのゲートに接続される。このＰＭＯＳ
トランジスタＡのソースは外部電源電位Ｖｃｃに接続さ
れ、ドレインはカレントミラー回路２１に接続される。
カレントミラー回路２１の出力は、コンパレータ２２の
一方の端子に入力される。また、カレントミラー回路２
１の出力（コンパレータ２２の一方の端子）はＮＭＯＳ
トランジスタＡを介して接地電位に接続される。このＮ
ＭＯＳトランジスタＡのゲートには、外部クロック分周
器１３の出力が接続される。なお、コンパレータ２２の
他方の入力端子には参照電位Ｖｒｅｆ２が入力される。
コンパレータ２２の出力は第1の実施の形態と同様に、
インバータを挟んでロジックゲートＮＡＮＤ＿Ｂに入力
されることとなる。また、シフトレジスタ１６の出力
は、図３に記載した内部降圧回路１７に接続される。

【００１４】次に、図８を参照しながら上記半導体集積
回路の動作波形および動作シーケンス（内部電源電位決
定シーケンス）について説明する。まず、内部電源電位
ＶＩＮＴをある初期値に設定しておく。これには、シフ
トレジスタ１６の出力信号Ｘ１に「Ｈ」を記憶させてお
くこととする。つまり、図３に示したように、信号Ｘ１
に「Ｈ」が入るため、内部電源電位ＶＩＮＴは図示した
内部降圧回路１７で設定できる電位のうち最も低い電位
となる。また、判定信号Ｚは「Ｌ」としておく。そし
て、内部電源電位設定シーケンススタート信号が「Ｈ」
になることにより、ロジックゲートＮＡＮＤ＿Ｂからは
外部クロック信号の反転信号が出力される。この反転信
号は、外部クロック分周器１２及び１３に入力される。
次に、外部クロック分周器１２の出力である信号Ａがク
リティカルパス１１に入力される。このクリティカルパ
ス１１からの出力信号である信号Ｂは、信号Ａに比べて
クリティカルパス１１による遅延時間τだけ遅延して出
力され、ロジックゲートＮＡＮＤ＿Ｃに入力される。ロ
ジックゲートＮＡＮＤ＿Ｃには、信号Ａと信号Ｂとが入
力される。これにより、信号Ａと信号Ｂとが共に「Ｈ」
である場合にのみ、ロジックゲートＮＡＮＤ＿Ｃの出力
である信号Ｃが「Ｌ」となる。この信号ＣがＰＭＯＳト
ランジスタＡのゲートに入力される。

【００１５】信号Ｃが「Ｌ」となり、ＰＭＯＳトランジ
スタＡがオンされると、カレントミラー回路２１の出力
信号Ｅがコンパレータ２２に入力される。信号Ｅは、図
示の通り、信号Ｃが「Ｌ」になってから徐々に「Ｈ」へ
上昇する。そして、信号Ｅの電圧が参照電圧Ｖｒｅｆ２
よりも高くなると、コンパレータ２２の出力である判定
信号Ｚが「Ｈ」となる。なお、ＮＭＯＳトランジスタＡ
は、外部クロック分周器１３の出力を受けて、所定時間
ごとにカレントミラー回路２１の出力（信号Ｅ）をリセ
ットするものである。このとき、クリティカルパスでの
遅延時間τが長くて、信号Ｂが「Ｈ」になるのが遅くな
ったとする。すると、信号Ｃが「Ｌ」になるのが遅くな
り、結果的に信号Ｃが「Ｌ」である時間が短くなる。こ
れにより、ＰＭＯＳトランジスタＡがオンされる時間が
短くなり、信号Ｅの電圧が上昇していく時間が短くな
る。このため、信号Ｅの電圧が参照電圧Ｖｒｅｆ２より
も高くならないことがある。すると、コンパレータ２２
の出力である判定信号Ｚは「Ｌ」のままである。そし
て、判定信号Ｚが「Ｌ」の場合には、上記第１の実施の
形態で説明した通り、内部電源電位ＶＩＮＴを微少に上
昇させ、再度、上記のシーケンスを繰り返す。また、判
定信号Ｚが「Ｈ」の場合は、上記第１の実施の形態で説
明した通り、上記シーケンスを停止させる。そして、内
部電源電位はこの時点での内部電源電位ＶＩＮＴに設定
される。

【００１６】つまり、遅延時間―電圧変換回路によって
クリティカルパス１１の遅延時間τを電圧値に変換し
て、その段階での内部電源電位ＶＩＮＴにより動作され
る半導体集積回路全体の動作周波数を決定づけるクリテ
ィカルパスの遅延時間τを測定する。その結果、その遅
延時間が適切であれば、内部電源電位をその時点での内
部電位ＶＩＮＴに固定することとなるのである。そのた
め、参照電圧Ｖｒｅｆ２は、所望の内部電源電圧ＶＩＮ
Ｔが得られるよう、あらかじめ所望の電圧に設定してお
くこととなる。このようにして、動作速度のスペックを
満たす最適な内部電源電位ＶＩＮＴを決定する。以上の
ように、本発明の第２の実施の形態にかかる半導体集積
回路よると、半導体集積回路の素子特性ばらつきに応じ
て、内部電位を変動させることが可能となる。また、従
来技術のようなフィードバックループが存在しないた
め、発振を抑制することが可能となり、設計マージンを
広くすることが可能となる。また、遅延時間―電圧変換
回路を用いることで、半導体集積回路全体の動作周波数
を決定づけるクリティカルパス１１の遅延時間τの測定
をアナログ的に行なうことができるため、分解能の高い
制御機構を得ることができる。

【００１７】＜本発明の第３の実施の形態＞本発明の第
３の実施の形態について、図面（図９〜図１１）を参酌
して説明する。第３の実施の形態は、図９に示したよう
に、あらかじめ半導体集積回路のクリティカルパスのレ
プリカの回路を複数用意しておき、また、それぞれのク
リティカルパスには、それぞれ内部電位（ＶＩＮＴ１＜
ＶＩＮＴ２＜……＜ＶＩＮＴＮ）を内部電源電位として
用い、クリティカルパスの動作速度判定回路を並列に接
続して動作可能な内部電位ＶＩＮＴを判定しようという
ものである。まず、構成について説明する。内部電源電
位設定シーケンススタート信号と外部クロック信号がロ
ジックゲートＮＡＮＤ＿Ｂに入力される。ロジックゲー
トＮＡＮＤ＿Ｂの出力は外部クロック分周器１２に入力
される。外部クロック分周器１２の出力以降において
は、第２の実施の形態で説明したものと同じ回路構成が
コンパレータ２２の出力まで並列に複数個（図９ではｎ
個）配置される。ここで、このｎ個の回路における相違
点は、それぞれのクリティカルパス３２の動作電圧が内
部電源電位ＶＩＮＴ１〜ＶＩＮＴｎ（ＶＩＮＴ１＜ＶＩ
ＮＴ２＜……＜ＶＩＮＴＮ）であるという点である。そ
して、コンパレータ３４の出力Ｙ１〜Ｙｎは組み合わせ
論理回路３５の入力される。組み合わせ論理回路３５の
出力Ｘ１〜Ｘｎにより、内部降圧回路３６が動作して内
部電源電位ＶＩＮＴが生成される。ここで、内部降圧回
路３６は、第１の実施の形態で説明した内部降圧回路１
７と同様のものである（図３参照）。

【００１８】次に、回路動作について説明する。図９に
示したように、まず外部クロック信号が外部クロック分
周器３１に入力される。この外部クロック分周器３１の
出力からコンパレータ３４の出力までは本発明の第２の
実施の形態で説明したのと同じ動作である。そして、コ
ンパレータ３４からは信号Ｙ１〜Ｙｎが出力される。こ
の信号Ｙ１〜Ｙｎは組み合わせ論理回路３５へ入力され
る。ここで、クリティカルパス３２が適正な動作スペッ
クを満たす内部電源電位で動作されている回路について
は出力Ｙ（Ｙ１〜Ｙｎ）が「１」となる。ここで、図１
０に組み合わせ論理回路３５の真理値表を示す。このよ
うな真理値表を用いることにより、適正な内部電源電位
ＶＩＮＴが選択されるように内部降圧回路３６が動作す
る。これにより、動作速度のスペックを満たす最適な内
部電源電位ＶＩＮＴが決定される。ここで、この第３の
実施の形態では、第２の実施の形態で説明したような遅
延時間―電圧変換回路を用いたタイプを利用した例を挙
げたが、図１１に示したように、第１の実施の形態で説
明したバイナリカウンタを用いたタイプを並列に接続し
て用いることも可能である。以上のように、本発明の第
３の実施の形態にかかる半導体集積回路よると、半導体
集積回路の素子特性ばらつきに応じて、内部電位を変動
させることが可能となる。また、従来技術のようなフィ
ードバックループが存在しないため、発振を抑制するこ
とが可能となり、設計マージンを広くすることが可能と
なる。

【００１９】また、シーケンスを何度も繰り替えす必要
がなくなり、内部電源電位の設定を短時間で行なうこと
が可能となる。これにより、特に半導体集積回路の動作
中に内部電源電位を再設定する場合に有利となる。 ＜本発明の第４の実施の形態＞本発明の第４の実施の形
態について、図１２を参酌して説明する。上記１の実施
の形態から第３の実施の形態では、内部降圧回路とし
て、ＰＭＯＳタイプの負帰還回路を用いていた。しか
し、ＰＭＯＳタイプの負帰還回路で構成した内部降圧回
路では、高速に大電流の充放電がなされる場合には、充
放電による内部降圧電位の変動にＰＭＯＳタイプの負帰
還回路の応答速度が十分に追従していかない、もしくは
応答速度を速くしようとすると発振を起こす場合があ
る。そのため、結果として安定した降圧電位を生成しえ
ないという可能性がある。そこで、本実施の形態は、図
１２に示したように、第１の実施の形態から第３の実施
の形態にかかる内部降圧電源電位回路の出力電位を参照
電位として用いて、ジャイアントトランジスタ（Giant
Transistor)タイプと呼ばれるＮＭＯＳタイプの負帰
還回路からなる内部降圧回路を内部降圧回路として用い
ている。

【００２０】ジャイアントトランジスタタイプの内部降
圧回路は、一般にＰＭＯＳ負帰還回路を用いた内部降圧
回路より応答速度が速く、かつ発振の可能性の少ないも
のを比較的容易に設計することが可能であり、比較的安
定な内部降圧電位の生成が可能である。つまり、図１２
に示したように、ジャイアントトランジスタ（Giant T
ransistor)タイプの内部降圧回路４１に参照電源電位設
定回路の出力電位ＶＩＮＴ＿ＳＢを入力する。これによ
り、高速に大電流の充放電がなされる場合にも安定した
内部電源電位ＶＩＮＴを生成することが可能となる。 ＜本発明の第５の実施の形態＞本発明の第５の実施の形
態について、図面（図１３〜図１７）を参酌して説明す
る。半導体集積回路のプロセスばらつきとそれによる半
導体集積回路の動作特性のばらつきは、半導体集積回路
の前工程（ウエハー工程）終了後には確定しているもの
である。したがって、半導体集積回路のプロセスばらつ
きによる可能動作速度に応じて内部電源電位を決定する
ことは、半導体集積回路の前工程終了時に半導体集積回
路上のＦＵＳＥを切ることによって対応することができ
る。しかし、ＦＵＳＥをブローするために、単純に内部
電位を外部から変化させそのたびごとに、全半導体集積
回路テストをしていたのでは、テスト工程の増加を招く
ことになり、ともするとコストの増加をまねくことにな
る。

【００２１】本発明の第５の実施の形態は、こうしたテ
スト工程の増加を最小にするために、半導体集積回路の
クリティカルパスをもしくはクリティカルパスのレプリ
カを用いた簡易な可能動作速度測定回路（図１３又は図
１４）と可変内部電源電位生成回路（図１５）を用いた
テスト回路を、前工程終了時テスト時に動作させ、その
結果をもとに、内部電源電位生成回路のＦＵＳＥをブロ
ーして抵抗比を変更し最適な内部電位を決定することが
できるものである。まず、構成について説明する。図１
３に示した可能動作速度測定回路の構成図は、外部クロ
ック信号と内部電源電位設定シーケンススタート信号が
ロジックゲートＮＡＮＤ＿Ｂに入力される。ロジックゲ
ートＮＡＮＤ＿Ｂの出力は、外部クロック分周器５１及
びロジックゲートＮＡＮＤ＿Ａに入力されている。外部
クロック分周器５１の出力は、クリティカルパス５２及
びロジックゲートＡＮＤ＿Ａに入力されている。ロジッ
クゲートＡＮＤ＿Ａの他方の入力はクリティカルパス５
２からの出力である。クリティカルパス５２を動作させ
るために、可変電位生成回路６２で生成された電位ＶＩ
ＮＴ＿Ｘが供給される。ロジックゲートＡＮＤ＿Ａの出
力はロジックゲートＮＡＮＤ＿Ａに入力される。ロジッ
クゲートＮＡＮＤ＿Ａの出力は、バイナリカウンタ５３
に接続される。バイナリカウンタ５３の出力は、バイナ
リ大小比較回路５４に入力される。バイナリ大小比較回
路５４の出力は、シフトレジスタ５５に入力される。一
方、シフトレジスタ５５には、外部クロック信号をうけ
た外部クロック分周器５６の出力も入力される。シフト
レジスタ５５の出力は、テスタに読み出されることとな
る。

【００２２】次に、動作について説明する。基本的な動
作は本発明の第１の実施の形態において説明したのと同
様であり、ここでは異なる部分について説明する。ま
ず、第１の実施の形態と異なるのは、クリティカルパス
５２を動作させるための電源が可変電位生成回路６２に
より供給されることである。この可変電位生成回路６２
によりクリティカルパス５２を動作させるための電源電
位を可変とすることができる。そして、クリティカルパ
ス５２を動作させる電源電位を少しずつ変えてやると同
時に、出力される判定信号Ｚをシフトレジスタ５５を通
してテスタに読み出す。このとき、シフトレジスタ５５
は、外部クロック分周器５６からの「Ｈ」出力によりタ
イミングをとって、信号をテスタへ送ることとなる。こ
のようにして、判定信号Ｚをテスタへ読み出していく。
この結果をもとにして、図１４に示した内部電源電位生
成回路のＦｕｓｅをブローすることにより、内部降圧回
路５９における抵抗比を変化させ、内部電源電位ＶＩＮ
Ｔを適切な値に設定する。ここで、適切な内部電源電位
ＶＩＮＴを設定するのにＦｕｓｅをブローすることとし
たが、Ｆｕｓｅの代わりに他の不揮発性記憶素子を用い
ても構わない。

【００２３】ここで、図１５に可変電位生成回路６２の
構成図を示す。この可変電位生成回路６２は、シフトレ
ジスタ６１の出力Ｘ１１〜Ｘ１ｎを受けて電位が可変に
制御される。すなわち、まず、電源電位ＶＩＮＴ＿Ｘを
ある初期値に設定しておく。これには、シフトレジスタ
６１の出力Ｘ１１に「Ｈ」を記憶させておくこととす
る。これにより、内部降圧回路５９の入力Ｘ１１に
「Ｈ」が入るため、電源電位ＶＩＮＴ＿Ｘは図示した内
部降圧回路５９で設定できる電位のうち最も低い電位と
なる。そして外部クロックを受けた外部クロック分周器
６０の出力が「Ｈ」になると、シフトレジスタの出力Ｘ
１１に記憶された「Ｈ」信号は、出力Ｘ１２へと移る。
すると、内部降圧回路５９の入力Ｘ１２に「Ｈ」が入る
ため、電源電位ＶＩＮＴ＿Ｘは図示した内部降圧回路５
９で設定できる電位のうち２番目に低い電位となる。こ
れを繰り返していくことにより、電源電位ＶＩＮＴ＿Ｘ
が可変となるのである。次に、図１６に示した可能動作
速度測定回路に関する他の例の構成について説明する。
まず、外部クロック信号と内部電源電位設定シーケンス
スタート信号がロジックゲートＮＡＮＤ＿Ｂに入力され
る。ロジックゲートＮＡＮＤ＿Ｂの出力は、外部クロッ
ク分周器５１及びロジックゲートＮＡＮＤ＿Ａに入力さ
れている。外部クロック分周器５１の出力は、クリティ
カルパス５２及びロジックゲートＡＮＤ＿Ａに入力され
ている。ロジックゲートＡＮＤ＿Ａの他方の入力はクリ
ティカルパス５２からの出力である。クリティカルパス
５２を動作させるために、可変電位生成回路６２で生成
された電源電位ＶＩＮＴ＿Ｘが供給される。ロジックゲ
ートＡＮＤ＿Ａの出力はロジックゲートＮＡＮＤ＿Ａに
入力される。ロジックゲートＮＡＮＤ＿Ａの出力は、Ｐ
ＭＯＳトランジスタＡのゲートに入力されている。この
ＰＭＯＳトランジスタのソース側は外部電源電位Ｖｃｃ
に接続され、ドレイン側はカレントミラー回路５７に接
続されている。カレントミラー回路５７の出力はコンパ
レータ５８に入力され、参照電位Ｖｒｅｆ２と比較され
る。コンパレータ５８の出力（判定信号Ｚ）は、シフト
レジスタ５５に入力される。このシフトレジスタ５５に
は、外部クロック信号をうけた外部クロック分周器５６
の出力も入力される。シフトレジスタ５５の出力は、テ
スタに読み出されることとなる。

【００２４】次に、この可能動作速度測定回路の動作で
あるが、これは図１３で説明したものと基本的に同様で
ある。相違点は、図１３におけるバイナリカウンタ５３
の代わりに、遅延時間―電圧変換回路によってクリティ
カルパスの遅延時間τを電圧値に変換する点である。そ
してその遅延時間τを変換した電圧値が、あらかじめ参
照用に設定された電圧値より大きければ判定信号Ｚを
「Ｈ」とするものである。次に、図１７に本実施の形態
におけるテストシーケンスを示す。まず、外部電源が投
入され（ｓｔｅｐ１）、テストモードへのエントリーが
行なわれる（ｓｔｅｐ２）。次に、内部電源電位決定シ
ーケンススタート信号が「Ｈ」となり、シーケンスがス
タートする（ｓｔｅｐ３）。次に、電源電位ＶＩＮＴ＿
Ｘを設定して（ｓｔｅｐ４）、例えば図１３や図１６に
示したような動作可能速度判別回路を用いてこの電源電
位ＶＩＮＴ＿Ｘで動作させると、半導体集積回路が動作
速度のスペックを満たすか否かを判定する（ｓｔｅｐ
５）。このとき、その電源電位ＶＩＮＴ＿Ｘでは動作ス
ペックを満たさないと判定された場合には、電源電位Ｖ
ＩＮＴ＿Ｘを再設定して同様の判定を行なう。このよう
にして、半導体集積回路が動作スペックを満たすような
最適な内部電源電位ＶＩＮＴを決定する。次に、適切な
電源電位ＶＩＮＴ＿Ｘを決定できたら、その結果をシフ
トレジスタ５５に記憶させる（ｓｔｅｐ６）。そして、
このシフトレジスタ５５の値をテスタに読み出す（ｓｔ
ｅｐ７）。テスタに読み出された値を元にして内部電源
電位生成回路のＦｕｓｅを切ることにより、適切な内部
電源電位の設定を終了する（シーケンスの終了、ｓｔｅ
ｐ８）。

【００２５】以上のように、第５の実施の形態にかかる
半導体集積回路よると、半導体集積回路の素子特性ばら
つきに応じて、内部電位を変動させることが可能とな
る。また、従来技術のようなフィードバックループが存
在しないため、発振を抑制することが可能となり、設計
マージンを広くすることが可能となる。また、半導体集
積回路の動作中にシーケンスを行なう必要がなくなり、
半導体集積回路の動作速度が遅くなることを防止でき
る。さらに、半導体集積回路の動作中における温度変化
などを考慮しなくていい状況であれば、第１から第４の
実施の形態に比べて簡易に内部電源電位ＶＩＮＴを設定
することができる。また、半導体集積回路自身が動作を
行なっているときには、すでに、内部電源電位決定シー
ケンスは終了して内部電源電位が決定しているため、こ
の回路自身の定常的な動作電流はないことから、設計マ
ージンを広く取ることが可能となる。 ＜本発明の第６の実施の形態＞第６の実施の形態は、第
１の実施の形態から第５の実施の形態までの内部電源電
位決定の手法をＤＲＡＭに適用したものである。メモリ
は、一般にその構成が比較的単調で繰り返しの部分が多
いためクリティカルパスを定めるのが容易であり、ま
た、容量負荷の充放電電流が多いため内部電源電位を調
節できることの効果が大きい。

【００２６】図１８に示したように、第６の実施の形態
では、クリティカルパスのレプリカとして、ＤＲＡＭの
ＤＱバッファ部７１からセンスアンプ部７２までを選ん
でいる。そして、ＤＱ線対７３への書き込みの電位ＶＤ
Ｑに内部電源電位決定シーケンスを適用している。な
お、ここでは、可能動作速度を測定するためのみのクリ
ティカルパスのレプリカであるので、片側データのみの
書き込みという可能動作速度の再遅条件のレプリカ回路
を構成している（センスアンプには逆データを書き込
む）。ここで、内部電源電位決定シーケンスの電位ＶＤ
Ｑへの適用は、上記第１から第５の実施の形態に示した
ものを利用する。以上のようにして、本発明の第６の実
施の形態にかかる半導体集積回路によると、ＤＲＡＭに
おいても上記第１の実施の形態から第５の実施の形態と
同様の効果を得ることができる。特に、近年の多ビット
ＤＲＡＭではＤＱ線の充放電電流が大きく、ＤＱ線書き
込み電位ＶＤＱの電位を下げられれば、消費電流削減の
効果が大きい。

【００２７】

【発明の効果】本発明は、半導体集積回路の素子特性ば
らつきに応じて、内部電位を変動させることを可能とす
る。

【図面の簡単な説明】

【図１】 従来技術にかかる内部電源電位生成回路図。

【図２】 本発明の第１の実施の形態にかかる内部電源
電位設定回路（内部降圧回路を除く）の構成図。

【図３】 本発明の第１の実施の形態にかかる内部電源
電位設定回路を構成する内部降圧回路の回路図。

【図４】 本発明の第１の実施の形態にかかる内部電源
電位設定回路の動作図。

【図５】 本発明の第１の実施の形態にかかる内部電源
電位設定シーケンス図。

【図６】 本発明の第１の実施の形態にかかる内部電源
電位決定シーケンススタート信号生成回路図。

【図７】 本発明の第２の実施の形態にかかる内部電源
電位設定回路（内部降圧回路を除く）の構成図。

【図８】 本発明の第２の実施の形態にかかる内部電源
電位設定回路の動作図。

【図９】 本発明の第３の実施の形態にかかる内部電源
電位設定回路の構成図。

【図１０】 図９における組み合わせ論理回路の真理値
表を表した図。

【図１１】 本発明の第３の実施の形態にかかるバイナ
リカウンタを用いた内部電源電位設定回路の構成図。

【図１２】 本発明の第４の実施の形態にかかる降圧回
路の構成図。

【図１３】 本発明の第５の実施の形態にかかる可能動
作速度測定回路の構成図。

【図１４】 本発明の第５の実施の形態にかかる内部電
源電位生成回路の構成図。

【図１５】 本発明の第５の実施の形態にかかる可変電
位生成回路の構成図。

【図１６】 本発明の第５の実施の形態にかかる可能動
作速度測定回路の他の構成図。

【図１７】 本発明の第５の実施の形態にかかるテスト
シーケンスのチャート図。

【図１８】 本発明の第６の実施の携帯にかかるクリテ
ィカルパスの構成図。

【符号の説明】

１……内部電源電位生成回路、２……クリティカルパ
ス、３……積分回路、４……オペアンプ、５……ＯＮ／
ＯＦＦ内部電位発生回路、１１……クリティカルパス、
１２……外部クロック分周器、１３……外部クロック分
周器、１４……バイナリカウンタ、１５……バイナリ大
小比較回路、１６……シフトレジスタ、１７……内部降
圧回路、２１……カレントミラー回路、２２……コンパ
レータ、３１……外部クロック分周器、３２……クリテ
ィカルパス、３３……カレントミラー回路、３４……コ
ンパレータ、３５……組み合わせ論理回路、３６……内
部降圧回路、３７……バイナリカウンタ、３８……バイ
ナリ大小比較回路、４１……ジャイアントトランジスタ
（Giant transistor）タイプの降圧回路、５１……外
部クロック分周器、５２……クリティカルパス、５３…
…バイナリカウンタ、５４……バイナリ大小比較回路、
５５……シフトレジスタ、５６……外部クロック分周
器、５７……カレントミラー回路、５８……コンパレー
タ、５９……内部降圧回路、６０……外部クロック分周
器、６１……シフトレジスタ、６２……可変電位生成回
路、７１……ＤＱバッファ部、７２……センスアンプ
部、７３……ＤＱ線対。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 集積回路を動作させる内部電位を発生さ
   せる内部電源電位生成回路と、 前記集積回路の動作速度と所定の動作速度とを比較する
   回路動作速度比較回路と、 前記内部電位を所定の初期値から上昇させ、前記集積回
   路の動作速度が前記所定の動作速度よりも速くなったと
   ころの電位を前記内部電位として設定する内部電位制御
   回路と、 を具備することを特徴とする半導体集積回路。
2. 【請求項２】 前記回路動作速度比較回路は、前記集積
   回路内のクリティカルパス自身、又はそのクリティカル
   パスの模擬回路の遅延時間を測定して前記集積回路の動
   作速度を特定する動作速度特定回路を有することを特徴
   とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記回路動作速度比較回路は、前記遅延
   時間を測定するバイナリカウンタを有することを特徴と
   する請求項２記載の半導体集積回路。
4. 【請求項４】 前記回路動作速度比較回路は、前記遅延
   時間を電圧に変換する時間―電位差変換回路を具備する
   ことを特徴とする請求項２又は３記載の半導体集積回
   路。
5. 【請求項５】 前記回路動作速度比較回路及び前記内部
   電位制御回路を前記集積回路の初期化時に動作させる内
   部電位決定シーケンス動作回路を具備することを特徴と
   する請求項１乃至４記載の半導体集積回路。
6. 【請求項６】 集積回路を動作させる内部電位を発生さ
   せる内部電源電位生成回路と、 前記集積回路内のクリティカルパスを模擬し、それぞれ
   異なる内部電位で動作される複数のクリティカルパス模
   擬回路と、 前記クリティカルパス模擬回路の動作速度と所定の動作
   速度とをそれぞれ比較する複数の回路動作速度比較回路
   と、 前記複数の回路動作速度比較回路の出力に応じて前記内
   部電位を所望の電位に設定する内部電位制御回路と、 を具備することを特徴とする半導体集積回路。
7. 【請求項７】 前記回路動作速度比較回路は、前記遅延
   時間を測定するバイナリカウンタを有することを特徴と
   する請求項６記載の半導体集積回路。
8. 【請求項８】 前記回路動作速度比較回路は、前記遅延
   時間を電圧に変換する時間―電位差変換回路を具備する
   ことを特徴とする請求項６又は７記載の半導体集積回
   路。
9. 【請求項９】 前記回路動作速度比較回路及び前記内部
   電位制御回路を前記集積回路の初期化時に動作させる内
   部電位決定シーケンス動作回路を具備することを特徴と
   する請求項６乃至８記載の半導体集積回路。
10. 【請求項１０】 前記内部電位制御回路により設定され
    た内部電位を記憶しておく不揮発性記憶素子を更に具備
    することを特徴とする請求項１乃至９記載の半導体集積
    回路。