JP4175991B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

現在知られているＥＥＰＲＯＭの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その１つであるＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＭＡＮＤセルユニットを配列して構成される。ＮＡＮＤセルユニット内のメモリセルは、隣接するもの同士でソース，ドレイン拡散層を共有する。従って、ＮＡＮＤ型フラッシュメモリの大容量化のためには、ＮＡＮＤセルユニット内のメモリセル数を増やすことが有効である。これによって、ワード線を共有する複数のＮＡＮＤセルユニットからなるブロックの容量が増加する。

ＮＡＮＤ型フラッシュメモリのブロック内に、小さなデータ量しか書き込まれないとすると、ブロックの残りが無駄になってしまう。そこで実際には、ブロックを更にいくつかのファイル領域に分けて、それらのファイル単位でデータ管理することが行われる。しかし、ＮＡＮＤ型フラッシュメモリは通常、ブロック単位でデータ消去を行う。このデータ消去方式を用いながら、上述のようなデータ管理を行うと、データ書き換えに無駄な時間がかかる。

例えば、ブロック内にデータＡの領域とデータＢの領域を設定したとする。データＡをデータＡ’に書き換えるためには、データＢを他のブロックにコピー書き込みする動作が必要である。この後ブロック消去を行い、消去されたブロックにデータＡ’を書き込む。この様に、書き換えないデータＢのコピー書込みが必要となり、これがデータ書き換え処理時間のオーバーヘッドとなる。

この様なデータ書き換え動作のオーバーヘッドを解消するためには、データ消去動作をサブブロック（１ページ乃至連続する複数ページの集合）単位で行う方式が有効である（例えば、特許文献１，２，３参照）。サブブロック消去は、非選択サブブロックのワード線をフローティングとし、選択サブブロックのワード線に０Ｖを与え、セルアレイが形成されたｐ型ウェルに消去電圧を与えることにより可能である。

これにより、選択サブブロックのメモリセルでは、浮遊ゲートとチャネル間でＦＮトンネリングによる電荷放電が起こり、しきい値の低い消去状態（データ“１”状態）が得られる。非選択サブブロックでは、ワード線（制御ゲート）がフローティングであるから、ｐ型ウェルに印加される消去電圧の上昇に伴って、容量カップリングによりワード線が電圧上昇して、消去禁止状態となる。これにより、ブロック内においてデータ書き換えの必要のある領域のみデータの書き換えが可能になる。

特開平３−２９５０９７号公報 特開平８−１４３３９８号公報 特開平１１−１７６１７７号公報

ＮＡＮＤフラッシュメモリにおいて、サブブロック単位のデータ消去を行うと、非選択サブブロックのセルに消去ストレスがかかるという問題がある。特に、非選択サブブロックのうち、選択サブブロックに隣接する非選択ワード線に沿ったセルでは、データ消去時に残りの非選択ワード線より大きな消去ストレスがかかる。これは、フローティング状態（例えばＶｄｄ）の非選択ワード線が、隣接する選択ワード線（例えば０Ｖ）との容量カップリングの影響で十分な消去禁止電圧まで上昇しないためである。特に、セルや配線の微細化により、ワード線間の容量が大きくなると、その影響が大きくなる。更に消去したサブブロックへのデータ書き込みは、ページ単位で行われるが、このとき非選択ページのセルには書き込みストレスがかかる。
以上のように、サブブロック単位のデータ書き換えを繰り返すと、データデイスターブが大きくなり、データが破壊されるおそれがある。データ破壊を防止するためには、データ書き換え回数を制限する必要が生じる。
この発明は、サブブロック毎のデータ消去回数を管理する機能を内蔵する不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されると共に、複数のブロックに分けられ、各ブロックが１乃至連続する複数ページで構成される複数のサブブロックに分けられたセルアレイと、前記セルアレイのサブブロック単位でのデータ消去を制御するコントローラとを備え、前記セルアレイの各サブブロックがそのサブブロックのデータ消去毎に更新されるデータ消去回数を記憶し、前記セルアレイの所定のブロックが記憶するデータ消去回数の許容最大値を参照して、各サブブロック毎にデータ消去回数が制限され、選択された前記サブブロックの前記データ消去回数が前記許容最大値に達したと判定される場合に、その選択された前記サブブロックについてのデータ消去動作が行われず、他のサブブロックを新たにデータ消去の対象とされ、１つの前記ブロックの中の全ての前記サブブロックの前記データ消去回数が前記許容最大値に達した場合に、前記ブロックのデータを外部又は他のブロックに一時退避させた後、前記ブロックを一括して消去動作を行い、その後、退避させたデータを再度当該ブロックに書き込む動作を行うことを特徴とする。

この発明によると、サブブロック毎のデータ消去回数を管理する機能を内蔵する不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。
図１は一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示している。セルアレイ１は、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ（ワード線駆動回路を含む）２は、セルアレイ１のワード線及び選択ゲート線を駆動する。センスアンプ回路３は、１ページ分のセンスアンプとデータ保持回路を備えて、セルアレイ１のページ単位のデータ書き込み及び読み出しを行うページバッファを構成する。

センスアンプ回路３の１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ５を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ４により選択されてセンスアンプ回路３にロードされる。センスアンプ回路３には１ページ分の書き込みデータがロードされ、これは書き込みサイクルが終了するまで保持される。アドレス信号はＩ／Ｏバッファ５を介して入力され、アドレス保持回路６を介してロウデコーダ２及びカラムデコーダ３に転送される。

コントローラ７は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号に基づいて、データ読み出し、書き込み及び消去のタイミング制御のための各種内部タイミング信号を出力する。更にこれらの内部タイミング信号に基づいて、コントローラ７は、データ書き込み及び消去のシーケンス制御、データ読み出しの動作制御を行う。高電圧発生回路８は、コントローラ７９により制御されて、データ書き込みや消去に用いられる種々の高電圧Ｖｐｐを発生する。

図２は、セルアレイ１の詳細な構成を示している。セルアレイ１は、複数個（図の例では３２個）の浮遊ゲート型メモリセルＭＣ０−ＭＣ３１を持つＮＡＮＤセルユニットＮＵを配列して構成される。ＮＡＮＤセルユニットＮＵは、複数のメモリセルＭＣ０−ＭＣ３１が直列接続されたセルストリングと、その一端とビット線ＢＬとの間に配置された選択ゲートトランジスタＳＧ１と、他端とソース線ＣＥＬＳＲＣとの間に配置された選択ゲートトランジスタＳＧ２を備えて構成される。

各メモリセルＭＣ０−ＭＣ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、ワード線ＷＬ０−ＷＬ３１と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。一本のワード線に沿った複数のメモリセルの集合が１ページ又は１ページとなる。ワード線方向に並ぶ複数のＮＡＮＤセルユニットＮＵの集合が１ブロックとなる。図２のセルアレイ１は、ビット線方向に複数のブロックＢＬＫ０〜ＢＬＫｉを有する。

セルアレイ１の各ページは、通常のデータ記憶を行うノーマルデータ領域１ａと冗長領域１ｂに分けられている。例えば、ノーマルデータ領域１ａは５１２Ｂｙｔｅである。冗長領域１ｂは例えば１６Ｂｙｔｅであり、ノーマルデータ領域１ａのデータのエラービット訂正を行うためのＥＣＣデータ、論理アドレス、ブロックの良否を示すフラグの他、この実施の形態では“データ消去回数”を記憶する領域を有する。

図３は、セルアレイ１の階層構造を分かりやすく示している。セルアレイ１は、ビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｉに分けられている。各ブロックがこの実施の形態では３２ページＰＡＧＥ０−ＰＡＧＥ３１により構成される。更に各ブロックは、ビット線の方向に連続する４ページずつの８個のサブブロックＳＵＢＢＬＫ０−７に分けられている。そして各ページは、ワード線の方向にノーマルデータ領域１ａと冗長領域１ｂに分けられている。

この実施の形態のＮＡＮＤフラッシュメモリの書き込み、読み出し及び消去動作を説明する。二値データ記憶を行う場合、メモリセルＭＣは、図４に示すように、負のしきい値状態であるデータ“１”（消去状態）と、正のしきい値状態のデータ“０”を記憶する。データ書き込みは、ページ単位で行われる。具体的にセンスアンプ回路３にロードした書き込みデータに基づいて、ビット線ＢＬから選択セルのチャネルまでをＶｄｄ−Ｖｔｈ（“１”書き込み）又はＶｓｓ（“０”書き込み）にプリチャージする。Ｖｔｈは、選択ゲートトランジスタＳＧ１のしきい値である。

そして、選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを印加する。“０”データが与えられたセルでは、チャネルから浮遊ゲートへのＦＮトンネリングによる電子注入が生じ、しきい値が正の“０”データ状態になる。“１”データが与えられたセルでは、チャネルが容量結合により電位上昇して、浮遊ゲートへの電子注入が生じない。これにより、“０”，“１”データが書かれる。なおこのデータ書き込み時、ブロック内の非選択ワード線には所定の中間電圧Ｖｐａｓｓを与えて、非選択セルで書き込みが行われないようにする。

実際のデータ書き込みでは、書き込み電圧Ｖｐｇｍ印加と、書き込み状態を確認するためのベリファイ読み出しとを含む書き込みサイクルを、全書き込みデータが書き込み完了するまで繰り返す。この様な書き込みシーケンス制御により、図３に示すようなデータしきい値分布を実現することができる。

データ読み出しは、選択ワード線に読み出し電圧である０Ｖを与え、非選択ワード線にはセルデータに依らずセルがオンするパス電圧Ｖｒｅａｄを与えて、セル電流を検出する。具体的にセンスアンプ回路３は例えば、ビット線ＢＬをＶｄｄにプリチャージし、これが選択セルにより放電されるか否かを検出することにより、データ“０”，“１”をセンスする。

データ消去はこの実施の形態では、サブブロック単位で行われる。この“サブブロック消去”は、選択ブロックＢＬＫｉ内の非選択サブブロックのワード線（即ち非選択ワード線）を例えば電源電圧にプリチャージしてフローティング状態とし、選択サブブロックのワード線（即ち選択ワード線）に０Ｖを与えた状態で、セルアレイ１が形成されたｐ型ウェルに昇圧された消去電圧Ｖｒｅａを与える。これにより、選択サブブロックのセルは、浮遊ゲートの電子がチャネルに放出されて、データ“１”（消去状態）となる。非選択サブブロックでは、チャネルからの容量結合により制御ゲート及び浮遊ゲートの電位が上昇し、データが保持される。

図５は、サブブロック単位でデータ消去回数を管理する、この実施の形態のデータ消去管理システム１０の構成を示している。以下では、データ消去回数を、ホットカウント（ＨＣ）値ともいう。サブブロック毎のデータ消去回数（ＨＣ値）を記憶する領域は、各サブブロック内の冗長領域１ｂに設定される。以下、これを“ＨＣ記憶領域”という。このＨＣ記憶領域のＨＣ値はサブブロック消去毎にインクリメントされる。そして、累積されたＨＣ値が許容最大値を超えないように、サブブロックのデータ消去が制限される。

このようなデータ消去回数の制限のために、ＨＣ値の許容最大値ＭＡＸを記憶するのは、特定のブロックである。例えば、セルアレイ１のブロックＢＬＫｉが、チップの電源投入時にチップの動作条件を初期設定するための初期設定データ記憶領域であるとして、ＨＣ値の最大値ＭＡＸもこのブロックＢＬＫｉに初期設定データの一つとして書き込まれるものとする。

図５に示すように、消去管理システム１０は、ブロックＢＬＫｉ内の許容最大値ＭＡＸを読み出して保持するレジスタ１１と、データ消去時に選択サブブロックのＨＣ値を予め読み出して保持するためのレジスタ１２とを有する。なおセンスアンプ回路３は、セルアレイのノーマルデータ領域１ａと冗長領域１ｂとに対応して、ノーマルセンスアンプ回路３ａと冗長センスアンプ回路３ｂを有する。ブロックＢＬＫｉ内の許容最大値ＭＡＸは、他の初期設定データと同時にパワーオン時に自動的に読み出されて、レジスタ１１に保持される。

データ消去サイクルにおいて選択されたサブブロックの冗長領域１ｂのＨＣ値は、データ消去前にレジスタ１２に読み出される。レジスタ１２は、カウンタ機能を備えている。レジスタ１１に読み出されているＭＡＸ値とレジスタ１２に読み出されたＨＣ値を比較するコンパレータ１３が設けられている。コンパレータ１３は、対象とするサブブロックのＨＣ値がＭＡＸ値に達しているか否かを判定する判定回路である。ＨＣ値がＭＡＸ値に達していれば、ステータスレジスタ１４により、“Ｆｉａｌ”フラグを出力する。ＨＣ値がＭＡＸ値に達していない場合には、選択サブブロックのデータ消去が行われる。このデータ消去の後、レジスタ１２が保持するＨＣ値をインクリメントして、累積されたＨＣ値を選択されたサブブロックに書き込むという動作が行われる。

図６は、データ消去の制御フローを示している。データ消去のコマンドが発行されると、コントローラ７は、まず選択されたサブブロックの冗長領域１ｂのＨＣデータのチェック読み出しを実行する（ステップＳ１）。ＨＣデータは、冗長センスアンプ回路３ｂに読み出される。この読み出しデータを、次にレジスタ１２に転送する（ステップＳ２）。そして、コンパレータ１３を活性化して、累積ＨＣ値が最大値ＭＡＸに達したか否かの判定を行う（ステップＳ３）。

判定結果が“ＮＯ”であれば、これを受けてコントローラ７は選択されたサブブロックのデータ消去を行う（ステップＳ４）。データ消去は、消去電圧印加と、消去しきい値が所定の範囲に入ったか否かを確認するベリファイ動作との繰り返しにより行われる。データ消去が失敗に終わった場合には、“Ｆaｉｌ”フラグを出力する（ステップＳ７）。データ消去が“Ｐａｓｓ”となったら、ＨＣデータをインクリメントして、冗長センスアンプ回路３ｂに転送する（ステップＳ５）。即ち更新されたＨＣデータが冗長センスアンプ回路３ｂに書き込みデータとして転送される。この更新されたＨＣデータを、冗長領域１ｂの選択サブブロックに書き込む（ステップＳ６）。これにより、サブブロック消去動作は終了する。

ステップＳ３での判定結果が“ＹＥＳ”であれば、コントローラ７は消去動作を行うことなく、“フェイル”フラグをチップ外部に出力する（ステップＳ７）。このフェイルフラグを受けて、ユーザーは、データ書き換え先のサブブロックを変更することができる。また、データ消去回数が許容最大値に達したサブブロックについて、以後データリフレッシュが行われるまで、書き換え禁止状態に設定することが望ましい。

ユーザーは、ステータスフラグに基づいて、データリフレッシュを行うか否かを決定することができる。例えば、あるブロックについて、その中の全てのサブブロックのデータ消去回数が許容最大値になった後にデータリフレッシュを行うようにすることができる。この場合、選択ブロックのノーマルデータ領域１ａの全データを読み出して例えばチップ外部のコントローラに一時待避させ、或いは他のブロックにコピー書き込みした後、選択ブロックの一括消去を行う。その後、待避させたデータを再度選択ブロックに書き込む。このとき、冗長領域１ｂのＨＣ値記憶領域は、オール“１”の消去状態（即ちＨＣデータの初期状態）を保つ。これにより、ＨＣ値を初期化すると同時に、サブブロック消去の繰り返しに伴う蓄積ストレスの影響を除去したデータを再書き込みすることができる。

他の条件でデータリフレッシュを行うことも可能である。例えば、ブロック内で書き換え禁止状態に設定されたサブブロック数がある数に達したら、そのブロックのデータリフレッシュを行うということもできる。

以上のようにこの実施の形態によれば、ブロック内のデータ消去回数をチップ内でサブブロック単位で管理して、それが規定値を超えないように、サブブロック毎にデータ消去動作を制限する。これにより、データ書き換えに伴うストレスを抑制してデータ破壊を防止することができる。具体的に、図３に示すような、１ブロック＝８サブブロック構成において、サブブロックのＨＣ値の許容最大値をＭＡＸ＝８に設定したとする。このとき、各サブブロックでのデータ消去回数が８回に制限され、ブロック全体としては８×８＝６４回のデータ消去回数に制限される。言い換えればこの実施の形態によると、ブロック内のデータ書き換えが複数のサブブロックの間で平均化され、特定のサブブロックに集中する事態が防止される。

上記実施の形態では、１ブロックが同じ容量の複数のサブブロックに分けられる例を説明したが、ブロック内でサブブロックの容量が異なってもよい。但しこの場合、容量の異なるサブブロックの間でデータ書き換えのストレスを平均化するためには、それらのサブブロックに異なる許容最大値を設定することが望ましい。また、サブブロックが１ページであってもよい。

次に、上記実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図７は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図８は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。

記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図９Ａ−９Ｊに示すような他の各種電子機器に適用することができる。即ち、図９Ａに示すビデオカメラ、図９Ｂに示すテレビジョン、図９Ｃに示すオーディオ機器、図９Ｄに示すゲーム機器、図９Ｅに示す電子楽器、図９Ｆに示す携帯電話、図９Ｇに示すパーソナルコンピュータ、図９Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図９Ｉに示すヴォイスレコーダ、図９Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

ここまでの実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、この発明はこれに限られない。例えば、ＡＮＤ型、バーチャル・グラウント型等、他のフラッシュメモリにも同様にこの発明を適用することができる。

この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのセルアレイ構成を示す図である。 同セルアレイの階層構造を示す図である。 同フラッシュメモリのデータしきい値分布を示す図である。 同フラッシュメモリのデータ消去管理システムの構成を示す図である。 同フラッシュメモリのデータ消去のフローを示す図である。 ディジタルスチルカメラに適用した実施の形態を示す図である。 同ディジタルスチルカメラの内部構成を示す図である。 ビデオカメラに適用した実施の形態を示す図である。 テレビジョンに適用した実施の形態を示す図である。 オーディオ機器に適用した実施の形態を示す図である。 ゲーム機器に適用した実施の形態を示す図である。 電子楽器に適用した実施の形態を示す図である。 携帯電話に適用した実施の形態を示す図である。 パーソナルコンピュータに適用した実施の形態を示す図である。 パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。 ヴォイスレコーダに適用した実施の形態を示す図である。 ＰＣカードに適用した実施の形態を示す図である。

符号の説明

１…セルアレイ、１ａ…ノーマルデータ領域、１ｂ…冗長領域、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレス保持回路、７…コントローラ、８…高電圧発生回路、１０…データ消去管理システム、１１，１２…レジスタ、１３…コンパレータ、１４…ステータスレジスタ。

Claims (8)

1. 電気的書き換え可能な不揮発性メモリセルが配列されると共に、複数のブロックに分けられ、各ブロックが１乃至連続する複数ページで構成される複数のサブブロックに分けられたセルアレイと、
   前記セルアレイのサブブロック単位でのデータ消去を制御するコントローラとを備え、
   前記セルアレイの各サブブロックがそのサブブロックのデータ消去毎に更新されるデータ消去回数を記憶し、
   前記セルアレイの所定のブロックが記憶するデータ消去回数の許容最大値を参照して、各サブブロック毎にデータ消去回数が制限され、
   選択された前記サブブロックの前記データ消去回数が前記許容最大値に達したと判定される場合に、その選択された前記サブブロックについてのデータ消去動作が行われず、他のサブブロックを新たにデータ消去の対象とされ、
   １つの前記ブロックの中の全ての前記サブブロックの前記データ消去回数が前記許容最大値に達した場合に、前記ブロックのデータを外部又は他のブロックに一時退避させた後、前記ブロックを一括して消去動作を行い、その後、退避させたデータを再度当該ブロックに書き込む動作を行う
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記所定のブロックから読み出される前記許容最大値を保持する第１のレジスタと、
   データ消去のために選択された選択サブブロックからデータ消去前に読み出されるデータ消去回数を保持する第２のレジスタと、
   前記第２のレジスタに読み出されたデータ消去回数が前記許容最大値に達したか否かを判定する判定回路とを更に備え、
   データ消去回数が前記許容最大値に達していない場合に、前記サブブロックのデータ消去後にそのサブブロックに更新されたデータ消去回数が書き込まれる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記セルアレイは、制御ゲートがそれぞれ異なるワード線に接続されて直列接続された複数のメモリセルにより構成されるＮＡＮＤセルユニットを配列して構成され、１ページが１ワード線に接続される複数のメモリセルの集合として定義され、１ブロックがワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合として定義される
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 制御ゲートがそれぞれ異なるワード線に接続されて直列接続された複数の電気的書き換え可能な不揮発性メモリセルにより構成されるＮＡＮＤセルユニットを配列して構成され、１ページが１ワード線に接続される複数のメモリセルの集合として定義され、１ブロックが１ワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合として定義される複数のブロックを有し、各ブロックが１乃至連続する複数ページからなる複数のサブブックに分けられたセルアレイと、
   前記セルアレイのサブブロック単位のデータ消去を制御するコントローラと、
   前記セルアレイの各サブブロックが記憶するデータ消去回数をそのサブブロックのデータ消去毎に更新すると共に、前記セルアレイの所定のブロックが記憶するデータ消去回数の許容最大値を参照して各サブブロック毎のデータ消去回数を制限するデータ消去管理システムと
   を備え、
   前記データ消去管理システムは更に、選択された前記サブブロックの前記データ消去回数が前記許容最大値に達したと判定される場合に、その選択された前記サブブロックについてのデータ消去動作を行われず、他のサブブロックを新たにデータ消去の対象とし、
   １つの前記ブロックの中の全ての前記サブブロックの前記データ消去回数が前記許容最大値に達した場合に、前記ブロックのデータを外部又は他のブロックに一時退避させた後、前記ブロックを一括して消去動作を行い、その後、退避させたデータを再度当該ブロックに書き込む動作を行う
   ことを特徴とする不揮発性半導体記憶装置。
5. 前記データ消去管理システムは、
   前記所定のブロックから読み出される前記許容最大値を保持する第１のレジスタと、
   データ消去のために選択された選択サブブロックからデータ消去前に読み出されるデータ消去回数を保持する第２のレジスタと、
   前記第２のレジスタに読み出されたデータ消去回数が前記許容最大値に達したか否かを判定する判定回路とを備え、
   データ消去回数が前記許容最大値に達していない場合に、前記選択サブブロックのデータ消去後にそのサブブロックに更新されたデータ消去回数が書き込まれる
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 前記セルアレイは、通常のデータ読み書きを行うノーマルデータ領域と、冗長領域とを有し、前記データ消去回数は前記冗長領域に書き込まれる
   ことを特徴とする請求項１又は４記載の不揮発性半導体記憶装置。
7. 前記所定のブロックは電源投入により自動的に読み出される初期設定データを記憶する領域であり、前記許容最大値は初期設定データの一つとして書き込まれている
   ことを特徴とする請求項１又は４記載の不揮発性半導体記憶装置。
8. 前記判定回路の判定結果は、ステータスフラグとしてチップ外部に出力されることを特徴とする請求項２又は５記載の不揮発性半導体記憶装置。

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