JP2004538638A - アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 - Google Patents
アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004538638A JP2004538638A JP2003519985A JP2003519985A JP2004538638A JP 2004538638 A JP2004538638 A JP 2004538638A JP 2003519985 A JP2003519985 A JP 2003519985A JP 2003519985 A JP2003519985 A JP 2003519985A JP 2004538638 A JP2004538638 A JP 2004538638A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate structure
- conductive layer
- layer
- spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000003860 storage Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 77
- 125000006850 spacer group Chemical group 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000059 patterning Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 4
- 238000009825 accumulation Methods 0.000 claims description 3
- 230000006870 function Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 97
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
アクセスゲート（１９）を有するゲート構造（４）と、制御ゲート（５）とこの制御ゲート（５）と半導体基体（１）との間に、例えばフローティングゲート（６）である電荷蓄積領域とを有するゲート構造（３）とを含むメモリセルを有する不揮発性メモリを表面（２）に備えた半導体基体（１）を有する半導体装置の製造方法。この方法においては、半導体基体（１）の表面（２）に、この表面にほぼ垂直に延びる横壁（１０）を有する上記ゲート構造の一つである第１ゲート構造を形成し、第１ゲート構造上とこれに隣接して導電層（１３）を堆積し、第１ゲート構造が露出するまで導電層を平坦化処理し、この平坦化導電層をパターンニングして第１ゲート構造に隣接する他の一つであるゲート構造の少なくとも一部を形成する。平坦化導電層をパターンニングするに際し、平坦化導電層（１４）をエッチバックして第１ゲート構造の横壁の上部（１５）を露出させ、第１ゲート構造の横壁の露出した上部（１５）の上にスペーサ（１８）を形成し、そしてこのスペーサをマスクとして導電層（１６）を異方性エッチングする。これにより非常に小さなメモリセルを実現できる。
Description
【技術分野】
【０００１】
この発明は、アクセスゲートを有するゲート構造と、制御ゲートとこの制御ゲートと半導体基体との間に電荷蓄積領域とを有するゲート構造とを含むメモリセルを有する不揮発性メモリを表面に備えた半導体基体を有する半導体装置の製造方法において、この半導体基体の表面に、この表面にほぼ垂直に延びる横壁を有する前記ゲート構造の一つである第１ゲート構造を形成し、この第１ゲート構造上とこれに隣接して導電層を堆積し、そして、第１ゲート構造が露出するまで導電層を平坦化処理して、第１ゲート構造に隣接する前記ゲート構造の他の一つであるゲート構造の少なくとも一部分を形成する製造方法に関する。
【背景技術】
【０００２】
実際には、電荷蓄積領域はフローティングゲート又は互いに分離されたトラッピングセンタ（trapping center）が散乱しているゲート誘電体とすることができる。このようなゲート誘電体は、例えば、不純物、例えば金属粒子が内部に散乱しているシリコン酸化膜とすることができ、不純物がトラッピングセンタなる。しかし、さらに普及している方法は、互いに分離されたトラッピングセンタを供給する境界層を形成する２種類の異なる材料の二重層を含むゲート誘電体を用いることである。上記方法により二つのゲート構造が隣接して、小寸法のメモリセルを形成することができる。勿論、実際には不揮発性メモリは非常に多くのこれらのメモリセルを備える。
【０００３】
このような方法はWO０１／６７５１７に記載されている。この方法では、第１ゲート構造とこれに隣接する平坦化導電層上にフォトレジストマスクを形成してから平坦化導電層を異方性エッチングによりパターンニングする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この公知の方法ではフォトレジストマスクを用いるのでコストが嵩む。しかし、それ以上に重大なことはフォトレジストマスクがメモリセル寸法に影響を与えることである。フォトレジストマスクは所望の位置に正確に載置することはできず、重ね合わせに誤差が生じることも考慮すべきこととなる。これにより、比較的大きなフォトレジストマスクを用いることになり、従って比較的大きなメモリセルが形成されることになる。
【０００５】
この発明の目的は、非常に小さなメモリセルを比較的低コストで製造することができる方法を提供するものである。
【課題を解決するための手段】
【０００６】
この発明の方法は、冒頭で述べた方法において、平坦化導電層をパターンニングする際に、平坦化導電層をエッチバックして第１ゲート構造の横壁の上部を露出させ、第１ゲート構造の横壁の露出した上部にスペーサを形成し、そしてこのスペーサをマスクとして導電層を異方性エッチングするものである。
【０００７】
このスペーサは、フォトレジストマスクを用いずに、自己整合的に、最小コストで第１ゲート構造の横壁の露出した上部に形成することができる。このような縦壁上のスペーサは、実際には、補助層を堆積し、縦壁にスペーサのみが残るまで補助層を異方性エッチングすることにより形成できる。スペーサの幅はほぼ補助層の厚みと等しくなる。スペーサを非常に小さな幅で形成し、且つ、重ね合わせに誤差も考慮する必要が無いので、非常に小さなメモリセルを実現することができる。
【０００８】
この発明の方法の第１実施形態では、上記ゲート構造の最初の一つであるゲート構造として、制御ゲートと、この制御ゲートと半導体基体間に電荷蓄積領域を有するゲート構造を形成する。その後、このゲート構造の横壁を絶縁膜で覆い、このゲート構造に隣接する半導体基体表面にゲート誘電体を設け、誘電体を堆積し、平坦化し、エッチバックし、そしてゲート構造の露出部分上に形成されたスペーサを用いてパターンニングしてアクセスゲートを有するゲート構造を形成する。上述したように、電荷蓄積領域はフローティングゲート又は互いに分離されたトラッピングセンタ（trapping center）が散乱しているゲート誘電体とすることができる。この制御ゲートと電荷蓄積領域を有するゲート構造体は異方性エッチングにより半導体基体表面上に積層構造とすることができる。そして、半導体表面に垂直な横壁が自動的に形成される。これらの横壁は、層を堆積し、そして、異方性エッチングによりゲート構造体上部を露出させ又は、通常、ゲート構造体のゲートを多結晶シリコン層で形成する場合は、酸化処理により、簡単に絶縁膜で覆うことができる。これらの層の積層上部に、横壁上に絶縁膜を形成する間の保護層として、そして、平坦化処理中のストップ層としてのさらなる層を堆積してもよい。
【０００９】
この発明の方法の第２実施形態では、上記ゲート構造の最初の一つであるゲート構造として、ゲート構造にアクセスゲートを形成し、その後、このゲート構造の横壁を絶縁膜で覆い、導電層を堆積し、平坦化し、エッチバックし、そして、ゲート構造の露出部分上に形成されたスペーサをマスクとしてパターンニングして制御ゲートを形成する。このようにして、制御ゲートとこの制御ゲートと半導体基体間の電荷蓄積領域とを備えるゲート構造を形成する。この方法の実施形態では、図面を参照して後述するように、フォトレジストマスクを用いずに、制御ゲートと電荷蓄積領域を備える多くのゲート構造を実現することができる。
【発明を実施するための最良の形態】
【００１０】
図１乃至図９は、アクセスゲート１９を有するゲート構造４と、制御ゲート５とこの制御ゲート５と半導体基体１との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルを有する不揮発性メモリを備えた半導体装置の一連の製造過程を示す概略断面図である。説明を簡単にするためにそのようなセルの一つのみの製造方法しか示さないが、不揮発性メモリは非常に多くのそのようなセルを備えることは明らかである。
【００１１】
図１に示すように、半導体基体１（ここではｐ型ドープシリコン基体）の表面２上に、ゲート構造の最初の一つ、この例では、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域を有するゲート構造３を形成する。この例では、電荷蓄積領域はフローティングゲート６である。ここで、ゲート構造３はトンネル誘電体７、フローティングゲート６、ゲート間誘電体８そして上部層９を備える。このゲート構造は複数層の積層を異方性エッチングして形成する。トンネル誘電体７は７ｎｍ厚みのシリコン酸化膜で形成してもよい。フローティングゲート６は約２２０ｎｍ厚みの多結晶シリコン層で形成してもよい。ゲート間誘電体８は約１８ｎｍ厚みのＯＮＯ層（６ｎｍ厚みのシリコン酸化膜、６ｎｍ厚みのシリコン窒化膜、そして６ｎｍ厚みのシリコン酸化膜）で形成してもよい。制御ゲート５は約２００ｎｍ厚みの多結晶シリコン層で形成してもよい。上部層９は約１００ｎｍ厚みのシリコン窒化膜で形成してもよい。ゲート構造３は異方性エッチングで形成するので、半導体基体１の表面２にほぼ垂直に延びる横壁１０が形成される。
【００１２】
図２に示すように、横壁１０を約３０ｎｍ厚みの絶縁膜１１（ここではシリコン酸化膜）で覆い、ゲート構造３に隣接する表面をゲート誘電体１２（ここでは約１０ｎｍ厚みのシリコン酸化膜）で覆う。絶縁膜１１はゲート構造を熱酸化処理して形成してもよく、又は層を堆積して異方性エッチングを行い、上部層９が露出したらエッチングを停止することにより形成してもよい。
【００１３】
ゲート構造３を形成し、その横壁を絶縁膜１１で覆った後、比較的厚い導電層１３（ここでは約５００ｎｍ厚みの多結晶シリコン層）をゲート構造３上とこのゲート構造に隣接する部分に堆積する。図３に示すように、ゲート構造３の上部層９が露出するまで導電層１３を平坦化処理する。平坦化した導電層１４をパターンニングして第１ゲート構造３に隣接する他のゲート構造の少なくとも一部分を形成する。
【００１４】
平坦化導電層１４のパターンニングは図４，５及び６に示すように行う。第１ステップでは、図４に示すように、平坦化導電層１４をエッチバックして第１ゲート構造３の横壁１０の上部１５を露出させる。このエッチバックは等方性エッチング又は異方性エッチングでもよく、さらに等方性エッチングと異方性エッチングを組み合わせてもよい。導電層１４から、従って、部分１６が残る。次に、第１ゲート構造３の横壁１０の露出した上部１５上にスペーサ１８を形成する。スペーサ１８は、通常の方法で、層１７（ここではシリコン酸化膜）を堆積し、第１ゲート構造３の上部層９が露出するまで異方性エッチングして形成する。図６に示すように、スペーサをマスクとして導電層１６の残部を異方性エッチングする。これにより、ゲート誘電体１２とアクセスゲート１９を備えた第２ゲート構造４が形成される。
【００１５】
次に、図７に示すように、通常の方法で、イオン注入により、浅くドープしたソース・ドレイン領域２０を形成する。そして、図８に示すように、さらなるスペーサ２１と深くドープしたソース・ドレイン領域２２を形成する。図９に示すように、ソース・ドレイン領域上にシリサイドの上部層２３を設けてもよい。
【００１６】
ゲート構造の一つである第１ゲート構造３の横壁１５の露出した上部１５上のスペーサ１８は、フォトレジストマスクを用いずに、自己整合的に最小コストで形成することができる。スペーサ１８は非常に小さい幅で形成でき、さらに重ね合わせ誤差について考慮する必要がないので、非常に小さなメモリセルを実現することができる。
【００１７】
図１乃至９に示すこの方法の第１実施形態では、制御ゲート８と、この制御ゲートと半導体基体の間に電荷蓄積領域６を備えた、ゲート構造の最初の一つである第１ゲート構造３を形成し、その後、このゲート構造３の横壁を絶縁膜１１で覆い、ゲート構造に隣接する半導体基体表面をゲート誘電体１２で覆い、導電層１３を堆積し、平坦化し、エッチバックし、スペーサ１８を用いてパターンニングして、アクセスゲート１９を有するゲート構造４を形成する。ゲート構造３は複数層の積層内に簡単に形成することができ、上部層９が横壁上に絶縁膜１１を形成する間に保護層として機能し、さらに平坦化処理中にストップ層として機能する。
【００１８】
以下、後述する各例においては、可能な限り、上述したメモリセルの各部分に対応する部分には同じ参照眼号を付与する。
【００１９】
図１０乃至図１５は、前述の例と同様にアクセスゲート１９を有するゲート構造４と、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルを有する不揮発性メモリを備えた半導体装置の一連の製造過程を示す概略断面図である。
【００２０】
図１０に示すように、この例では、電荷蓄積領域はトラッピングセンタを有する複数の絶縁膜の積層２４で形成される。ここでは、半導体基体の表面２上に約６ｎｍ厚みのトンネル酸化膜を形成し、その上に約６ｎｍ厚みのシリコン窒化膜を形成し、その上に約６ｎｍ厚みのトンネル酸化膜を形成する。この積層上に制御電極５と上部層９を形成する。横壁１０に絶縁膜１１を設け、ゲート構造３に隣接する表面にゲート酸化膜を設ける。
【００２１】
次に、図１１に示すように、導電層を堆積し、平坦化し、エッチバックして部分１６を残す。スペーサ１８は上述の例とは異なる方法で形成する。最初に、ここでは約１０ｎｍ厚みのシリコン酸化膜により、補助絶縁膜２５を堆積し、そして導電層１６と同じ材料の、この例では多結晶シリコンのさらなる層１７を堆積する。ゲート構造３上の層２５が露出するまで層１７を異方性エッチングし、そして上部層９が露出するまで層２５を異方性エッチングする。図１３に示すように、導電層の残部１６をエッチングしてスペーサ１８を除去する。絶縁膜２５の残部が除去されると図１３に示す構造が得られる。
【００２２】
図１４に示すように、スペーサ２１を形成し、さらにスペーサ２６を形成する。しかし、ここではアクセスゲート１９の部分２７を露出させたままにする。シリサイド領域２３をメモリセルのソース・ドレイン領域上に形成し、同じプロセスでアクセスゲート１９上にシリサイド領域２８を形成する。このゲートは比較的低電気抵抗を有するものとなる。
【００２３】
図１６乃至図２１は、この発明の第３実施形態による、アクセスゲート１９を有するゲート構造４と、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルの一連の製造過程を示す概略断面図である。この例では、ゲート構造の最初の一つとしてアクセスゲート１９を有するゲート構造４を形成する。約１０ｎｍ厚みのゲート酸化膜１２上に約４００ｎｍ厚みの多結晶シリコンのアクセスゲート１９を形成し、シリコン窒化物の上部層９で覆う。
【００２４】
図１７に示すように、ここでは熱酸化により、ゲート構造４の横壁１０上に約３０ｎｍ厚みの絶縁膜１１を設ける。同時に同じプロセスステップで、ゲート構造４に隣接して約６ｎｍ厚みのシリコン酸化膜２９を形成する。数ステップ後に、図１８に示すように、導電層１３を堆積する。図１９に示すように、この層１３を平坦化してゲート構造４上の上部層９を露出させる。平坦化した層１４をエッチバックし、ゲート構造４の露出部分１５上に形成したスペーサ１８をマスクとしてパターンニングして制御ゲート５を形成する。このようにして、制御ゲート５とこの制御ゲートと半導体基体１との間に電荷蓄積領域６を有するゲート構造４が形成される。
【００２５】
この方法により、フォトレジストマスクを用いずに、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域を有する多くのゲート構造４を実現できる。
【００２６】
この例では、制御ゲート５と半導体基体１との間の電荷蓄積領域を、導電層１３が堆積する前にゲート構造４上に堆積するシリコン窒化物とシリコン窒化膜２９とにより形成する。制御ゲート５を形成した後、図２０に示すように、浅くドープしたソース・ドレイン領域を形成し、スペーサ２１を形成する。そして図２１に示すように、層３０と、半導体基体１の表面２上に形成されたシリコン酸化膜２９とを、スペーサ２１をマスクとしてエッチングし、深くドープしたソース・ドレイン領域２２とシリサイド領域を形成する。以上記載した方法により簡単にメモリセルを形成出来る。
【００２７】
次に、図２２、２３に示すメモリセルの製造方法の二つの実施形態では、アクセスゲート１９を有するゲート構造４をゲート酸化物１２上に形成し、ゲート構造４の横壁１０を絶縁膜１１で覆い、ゲート構造４に隣接する半導体基体１をトンネル誘電体膜７で覆う。そして、トンネル誘電体４上でゲート間誘電体に覆われたフローティングゲートをゲート構造４に隣接して形成する。このフローティングゲートはアクセスゲート１９を有するゲート構造４よりも低い上部層を有する。そして、導電層１３を堆積し、平坦化し、エッチバックしアクセスゲート１９を有するゲート構造４の露出部分２５上に形成されたスペーサ１８をマスクとしてパターンニングしてゲート間誘電体８上に制御ゲート５を形成する。この方法により多くの簡単な構造のメモリセルを実現できる。
【００２８】
図２４乃至３０を参照して第１例について説明する。図２４に示すように、導電材料のさらなる層３１、ここでは、約６００ｎｍ厚みの多結晶シリコンでゲート構造４を覆う。図１３に示すように、上部層９が露出するまで、このさらなる導電層３１を平坦化する。このさらなる層はゲート構造４より厚いので平坦化したさらなる導電層３２に平面３４が形成される。次に、図２６に示すように、ゲート構造４の部分３５が露出するまで、平坦化したさらなる導電層３３をエッチバックする。このエッチバックは等方性エッチング又は異方性エッチングでもよく、さらに等方性エッチングと異方性エッチングを組み合わせてもよい。さらなる導電層の残部３６の厚みは約１００ｎｍとなる。
【００２９】
図２６に示す構造を、６ｎｍ厚みのシリコン酸化膜、６ｎｍ厚みのシリコン窒化膜、そして６ｎｍ厚みのシリコン酸化膜より成るゲート間誘電体層３７で覆う。そして、図２８に示すように、導電層を堆積し、平坦化して平坦化導電層１４を形成する。平坦化層１４をエッチバックして導電層１６を形成する。ゲート構造４の露出部分１５上に形成されたスペーサ１８をマスクとして用いて層１６をパターンニングして、エッチバックした導電層１６内に制御ゲート５を形成し、さらにエッチバックした導電層３６内にフローティングゲート６を形成する。
【００３０】
制御ゲート５を形成した後、浅くドープしたソース・ドレイン領域２０を形成する。スペーサ２１を形成し、そして、図３０に示すように、深くドープしたソース・ドレイン領域２２とシリサイド領域２３を形成する。
【００３１】
図３０に見られるように、アクセスゲート１９と制御ゲート５との間にゲート間誘電体３７が存在するのでこれらゲート間の電気的結合が比較的小さくなる。
【００３２】
図３１乃至３６を参照して第二例について説明する。この方法で作られるメモリセルでは、制御ゲート５とアクセスゲート１９との間の電気的結合が小さくなるが、フローティングゲート６が完全に制御ゲート５に囲まれるので制御ゲート５とフローティングゲート６との間の電気的結合は比較的大きくなる。
【００３３】
第二例の製造方法では、図２５に示す構造から始まり、アクセスゲート１９を有するゲート構造４に隣接して約１００ｎｍ厚みのさらなる導電層３６が形成されている。そして、図３１に示すように、さらなるスペーサ３８を形成し、導電層３６をエッチングして、アクセスゲートを有するゲート構造４に隣接するトンネル誘電体層７上にフローティングゲート６を形成する。さらなるスペーサ３８を除去してから、このように形成されたフローティングゲート６にゲート間誘電体層３７を設け、導電体層を堆積し、平坦化して導電体層１４を形成する。層１４をエッチバックして導電体層１６を形成する。スペーサ１８を形成後、スペーサ１４をマスクとして導電体層１４をパターンニングしてフローティングゲート６上に制御ゲート５を形成する。
【００３４】
制御ゲート５を形成した後、浅くドープしたソース・ドレイン領域２０を形成する。そしてスペーサ２１を形成して、図３０に示すように、深くドープしたソース・ドレイン領域２２とシリサイド領域２３を形成する。
【００３５】
さらなるスペーサ３８はスペーサ１８より幅が小さいので、フローティングゲート６が完全に制御ゲート５に囲まれる。従って、これらゲート間の電気的結合は良好なものとなる。導電層を堆積して異方性エッチングによりゲート構造４の隣接部分にそのような小さなスペーサを形成することもできる。しかし、上述した方法の方が信頼性が高い。
【００３６】
図１３に示すように、導電層１４をパターンニングした後、二つ目のゲート構造の上部からスペーサ１８を除去してもよいことは明らかである。これらの上部により、図９、１５において、アクセスゲート１９が形成され、又は、図２１，３０そして３６において、制御ゲート５が形成される。導電層１６をパターンニングした後、図１５に示すように、これら露出したゲートにシリサイドの上部層を設けてもよい。一つ目のゲート構造の上部に対しても同様である。
【００３７】
なお、好ましくは、図１１，１２に示すように、比較的薄い第１層２５と比較的厚い第２層１７中にスペーサ１８を形成するとよい。異方性エッチングの間に、一つ目のゲート構造の上部が露出するまで両層がエッチングされる。比較的厚い第２層が比較的薄い第１層に対して選択的にエッチングされるように第１、第２層を選択する。比較的厚い第２層１７を導電層１３と同じ材料とした場合、導電層１４をパターンニングしたのと同じエッチングプロセスでスペーサ１８の比較的厚い部分を除去する。
【図面の簡単な説明】
【００３８】
【図１】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図４】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図５】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図６】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図７】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図８】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図９】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１０】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１１】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１２】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１３】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１４】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過を示す概略断面図である。
【図１５】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１６】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１７】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１８】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１９】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２０】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２１】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２２】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２３】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２４】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２５】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２６】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２７】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２８】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２９】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３０】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３１】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３２】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３３】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３４】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３５】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３６】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【０００１】
この発明は、アクセスゲートを有するゲート構造と、制御ゲートとこの制御ゲートと半導体基体との間に電荷蓄積領域とを有するゲート構造とを含むメモリセルを有する不揮発性メモリを表面に備えた半導体基体を有する半導体装置の製造方法において、この半導体基体の表面に、この表面にほぼ垂直に延びる横壁を有する前記ゲート構造の一つである第１ゲート構造を形成し、この第１ゲート構造上とこれに隣接して導電層を堆積し、そして、第１ゲート構造が露出するまで導電層を平坦化処理して、第１ゲート構造に隣接する前記ゲート構造の他の一つであるゲート構造の少なくとも一部分を形成する製造方法に関する。
【背景技術】
【０００２】
実際には、電荷蓄積領域はフローティングゲート又は互いに分離されたトラッピングセンタ（trapping center）が散乱しているゲート誘電体とすることができる。このようなゲート誘電体は、例えば、不純物、例えば金属粒子が内部に散乱しているシリコン酸化膜とすることができ、不純物がトラッピングセンタなる。しかし、さらに普及している方法は、互いに分離されたトラッピングセンタを供給する境界層を形成する２種類の異なる材料の二重層を含むゲート誘電体を用いることである。上記方法により二つのゲート構造が隣接して、小寸法のメモリセルを形成することができる。勿論、実際には不揮発性メモリは非常に多くのこれらのメモリセルを備える。
【０００３】
このような方法はWO０１／６７５１７に記載されている。この方法では、第１ゲート構造とこれに隣接する平坦化導電層上にフォトレジストマスクを形成してから平坦化導電層を異方性エッチングによりパターンニングする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この公知の方法ではフォトレジストマスクを用いるのでコストが嵩む。しかし、それ以上に重大なことはフォトレジストマスクがメモリセル寸法に影響を与えることである。フォトレジストマスクは所望の位置に正確に載置することはできず、重ね合わせに誤差が生じることも考慮すべきこととなる。これにより、比較的大きなフォトレジストマスクを用いることになり、従って比較的大きなメモリセルが形成されることになる。
【０００５】
この発明の目的は、非常に小さなメモリセルを比較的低コストで製造することができる方法を提供するものである。
【課題を解決するための手段】
【０００６】
この発明の方法は、冒頭で述べた方法において、平坦化導電層をパターンニングする際に、平坦化導電層をエッチバックして第１ゲート構造の横壁の上部を露出させ、第１ゲート構造の横壁の露出した上部にスペーサを形成し、そしてこのスペーサをマスクとして導電層を異方性エッチングするものである。
【０００７】
このスペーサは、フォトレジストマスクを用いずに、自己整合的に、最小コストで第１ゲート構造の横壁の露出した上部に形成することができる。このような縦壁上のスペーサは、実際には、補助層を堆積し、縦壁にスペーサのみが残るまで補助層を異方性エッチングすることにより形成できる。スペーサの幅はほぼ補助層の厚みと等しくなる。スペーサを非常に小さな幅で形成し、且つ、重ね合わせに誤差も考慮する必要が無いので、非常に小さなメモリセルを実現することができる。
【０００８】
この発明の方法の第１実施形態では、上記ゲート構造の最初の一つであるゲート構造として、制御ゲートと、この制御ゲートと半導体基体間に電荷蓄積領域を有するゲート構造を形成する。その後、このゲート構造の横壁を絶縁膜で覆い、このゲート構造に隣接する半導体基体表面にゲート誘電体を設け、誘電体を堆積し、平坦化し、エッチバックし、そしてゲート構造の露出部分上に形成されたスペーサを用いてパターンニングしてアクセスゲートを有するゲート構造を形成する。上述したように、電荷蓄積領域はフローティングゲート又は互いに分離されたトラッピングセンタ（trapping center）が散乱しているゲート誘電体とすることができる。この制御ゲートと電荷蓄積領域を有するゲート構造体は異方性エッチングにより半導体基体表面上に積層構造とすることができる。そして、半導体表面に垂直な横壁が自動的に形成される。これらの横壁は、層を堆積し、そして、異方性エッチングによりゲート構造体上部を露出させ又は、通常、ゲート構造体のゲートを多結晶シリコン層で形成する場合は、酸化処理により、簡単に絶縁膜で覆うことができる。これらの層の積層上部に、横壁上に絶縁膜を形成する間の保護層として、そして、平坦化処理中のストップ層としてのさらなる層を堆積してもよい。
【０００９】
この発明の方法の第２実施形態では、上記ゲート構造の最初の一つであるゲート構造として、ゲート構造にアクセスゲートを形成し、その後、このゲート構造の横壁を絶縁膜で覆い、導電層を堆積し、平坦化し、エッチバックし、そして、ゲート構造の露出部分上に形成されたスペーサをマスクとしてパターンニングして制御ゲートを形成する。このようにして、制御ゲートとこの制御ゲートと半導体基体間の電荷蓄積領域とを備えるゲート構造を形成する。この方法の実施形態では、図面を参照して後述するように、フォトレジストマスクを用いずに、制御ゲートと電荷蓄積領域を備える多くのゲート構造を実現することができる。
【発明を実施するための最良の形態】
【００１０】
図１乃至図９は、アクセスゲート１９を有するゲート構造４と、制御ゲート５とこの制御ゲート５と半導体基体１との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルを有する不揮発性メモリを備えた半導体装置の一連の製造過程を示す概略断面図である。説明を簡単にするためにそのようなセルの一つのみの製造方法しか示さないが、不揮発性メモリは非常に多くのそのようなセルを備えることは明らかである。
【００１１】
図１に示すように、半導体基体１（ここではｐ型ドープシリコン基体）の表面２上に、ゲート構造の最初の一つ、この例では、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域を有するゲート構造３を形成する。この例では、電荷蓄積領域はフローティングゲート６である。ここで、ゲート構造３はトンネル誘電体７、フローティングゲート６、ゲート間誘電体８そして上部層９を備える。このゲート構造は複数層の積層を異方性エッチングして形成する。トンネル誘電体７は７ｎｍ厚みのシリコン酸化膜で形成してもよい。フローティングゲート６は約２２０ｎｍ厚みの多結晶シリコン層で形成してもよい。ゲート間誘電体８は約１８ｎｍ厚みのＯＮＯ層（６ｎｍ厚みのシリコン酸化膜、６ｎｍ厚みのシリコン窒化膜、そして６ｎｍ厚みのシリコン酸化膜）で形成してもよい。制御ゲート５は約２００ｎｍ厚みの多結晶シリコン層で形成してもよい。上部層９は約１００ｎｍ厚みのシリコン窒化膜で形成してもよい。ゲート構造３は異方性エッチングで形成するので、半導体基体１の表面２にほぼ垂直に延びる横壁１０が形成される。
【００１２】
図２に示すように、横壁１０を約３０ｎｍ厚みの絶縁膜１１（ここではシリコン酸化膜）で覆い、ゲート構造３に隣接する表面をゲート誘電体１２（ここでは約１０ｎｍ厚みのシリコン酸化膜）で覆う。絶縁膜１１はゲート構造を熱酸化処理して形成してもよく、又は層を堆積して異方性エッチングを行い、上部層９が露出したらエッチングを停止することにより形成してもよい。
【００１３】
ゲート構造３を形成し、その横壁を絶縁膜１１で覆った後、比較的厚い導電層１３（ここでは約５００ｎｍ厚みの多結晶シリコン層）をゲート構造３上とこのゲート構造に隣接する部分に堆積する。図３に示すように、ゲート構造３の上部層９が露出するまで導電層１３を平坦化処理する。平坦化した導電層１４をパターンニングして第１ゲート構造３に隣接する他のゲート構造の少なくとも一部分を形成する。
【００１４】
平坦化導電層１４のパターンニングは図４，５及び６に示すように行う。第１ステップでは、図４に示すように、平坦化導電層１４をエッチバックして第１ゲート構造３の横壁１０の上部１５を露出させる。このエッチバックは等方性エッチング又は異方性エッチングでもよく、さらに等方性エッチングと異方性エッチングを組み合わせてもよい。導電層１４から、従って、部分１６が残る。次に、第１ゲート構造３の横壁１０の露出した上部１５上にスペーサ１８を形成する。スペーサ１８は、通常の方法で、層１７（ここではシリコン酸化膜）を堆積し、第１ゲート構造３の上部層９が露出するまで異方性エッチングして形成する。図６に示すように、スペーサをマスクとして導電層１６の残部を異方性エッチングする。これにより、ゲート誘電体１２とアクセスゲート１９を備えた第２ゲート構造４が形成される。
【００１５】
次に、図７に示すように、通常の方法で、イオン注入により、浅くドープしたソース・ドレイン領域２０を形成する。そして、図８に示すように、さらなるスペーサ２１と深くドープしたソース・ドレイン領域２２を形成する。図９に示すように、ソース・ドレイン領域上にシリサイドの上部層２３を設けてもよい。
【００１６】
ゲート構造の一つである第１ゲート構造３の横壁１５の露出した上部１５上のスペーサ１８は、フォトレジストマスクを用いずに、自己整合的に最小コストで形成することができる。スペーサ１８は非常に小さい幅で形成でき、さらに重ね合わせ誤差について考慮する必要がないので、非常に小さなメモリセルを実現することができる。
【００１７】
図１乃至９に示すこの方法の第１実施形態では、制御ゲート８と、この制御ゲートと半導体基体の間に電荷蓄積領域６を備えた、ゲート構造の最初の一つである第１ゲート構造３を形成し、その後、このゲート構造３の横壁を絶縁膜１１で覆い、ゲート構造に隣接する半導体基体表面をゲート誘電体１２で覆い、導電層１３を堆積し、平坦化し、エッチバックし、スペーサ１８を用いてパターンニングして、アクセスゲート１９を有するゲート構造４を形成する。ゲート構造３は複数層の積層内に簡単に形成することができ、上部層９が横壁上に絶縁膜１１を形成する間に保護層として機能し、さらに平坦化処理中にストップ層として機能する。
【００１８】
以下、後述する各例においては、可能な限り、上述したメモリセルの各部分に対応する部分には同じ参照眼号を付与する。
【００１９】
図１０乃至図１５は、前述の例と同様にアクセスゲート１９を有するゲート構造４と、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルを有する不揮発性メモリを備えた半導体装置の一連の製造過程を示す概略断面図である。
【００２０】
図１０に示すように、この例では、電荷蓄積領域はトラッピングセンタを有する複数の絶縁膜の積層２４で形成される。ここでは、半導体基体の表面２上に約６ｎｍ厚みのトンネル酸化膜を形成し、その上に約６ｎｍ厚みのシリコン窒化膜を形成し、その上に約６ｎｍ厚みのトンネル酸化膜を形成する。この積層上に制御電極５と上部層９を形成する。横壁１０に絶縁膜１１を設け、ゲート構造３に隣接する表面にゲート酸化膜を設ける。
【００２１】
次に、図１１に示すように、導電層を堆積し、平坦化し、エッチバックして部分１６を残す。スペーサ１８は上述の例とは異なる方法で形成する。最初に、ここでは約１０ｎｍ厚みのシリコン酸化膜により、補助絶縁膜２５を堆積し、そして導電層１６と同じ材料の、この例では多結晶シリコンのさらなる層１７を堆積する。ゲート構造３上の層２５が露出するまで層１７を異方性エッチングし、そして上部層９が露出するまで層２５を異方性エッチングする。図１３に示すように、導電層の残部１６をエッチングしてスペーサ１８を除去する。絶縁膜２５の残部が除去されると図１３に示す構造が得られる。
【００２２】
図１４に示すように、スペーサ２１を形成し、さらにスペーサ２６を形成する。しかし、ここではアクセスゲート１９の部分２７を露出させたままにする。シリサイド領域２３をメモリセルのソース・ドレイン領域上に形成し、同じプロセスでアクセスゲート１９上にシリサイド領域２８を形成する。このゲートは比較的低電気抵抗を有するものとなる。
【００２３】
図１６乃至図２１は、この発明の第３実施形態による、アクセスゲート１９を有するゲート構造４と、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルの一連の製造過程を示す概略断面図である。この例では、ゲート構造の最初の一つとしてアクセスゲート１９を有するゲート構造４を形成する。約１０ｎｍ厚みのゲート酸化膜１２上に約４００ｎｍ厚みの多結晶シリコンのアクセスゲート１９を形成し、シリコン窒化物の上部層９で覆う。
【００２４】
図１７に示すように、ここでは熱酸化により、ゲート構造４の横壁１０上に約３０ｎｍ厚みの絶縁膜１１を設ける。同時に同じプロセスステップで、ゲート構造４に隣接して約６ｎｍ厚みのシリコン酸化膜２９を形成する。数ステップ後に、図１８に示すように、導電層１３を堆積する。図１９に示すように、この層１３を平坦化してゲート構造４上の上部層９を露出させる。平坦化した層１４をエッチバックし、ゲート構造４の露出部分１５上に形成したスペーサ１８をマスクとしてパターンニングして制御ゲート５を形成する。このようにして、制御ゲート５とこの制御ゲートと半導体基体１との間に電荷蓄積領域６を有するゲート構造４が形成される。
【００２５】
この方法により、フォトレジストマスクを用いずに、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域を有する多くのゲート構造４を実現できる。
【００２６】
この例では、制御ゲート５と半導体基体１との間の電荷蓄積領域を、導電層１３が堆積する前にゲート構造４上に堆積するシリコン窒化物とシリコン窒化膜２９とにより形成する。制御ゲート５を形成した後、図２０に示すように、浅くドープしたソース・ドレイン領域を形成し、スペーサ２１を形成する。そして図２１に示すように、層３０と、半導体基体１の表面２上に形成されたシリコン酸化膜２９とを、スペーサ２１をマスクとしてエッチングし、深くドープしたソース・ドレイン領域２２とシリサイド領域を形成する。以上記載した方法により簡単にメモリセルを形成出来る。
【００２７】
次に、図２２、２３に示すメモリセルの製造方法の二つの実施形態では、アクセスゲート１９を有するゲート構造４をゲート酸化物１２上に形成し、ゲート構造４の横壁１０を絶縁膜１１で覆い、ゲート構造４に隣接する半導体基体１をトンネル誘電体膜７で覆う。そして、トンネル誘電体４上でゲート間誘電体に覆われたフローティングゲートをゲート構造４に隣接して形成する。このフローティングゲートはアクセスゲート１９を有するゲート構造４よりも低い上部層を有する。そして、導電層１３を堆積し、平坦化し、エッチバックしアクセスゲート１９を有するゲート構造４の露出部分２５上に形成されたスペーサ１８をマスクとしてパターンニングしてゲート間誘電体８上に制御ゲート５を形成する。この方法により多くの簡単な構造のメモリセルを実現できる。
【００２８】
図２４乃至３０を参照して第１例について説明する。図２４に示すように、導電材料のさらなる層３１、ここでは、約６００ｎｍ厚みの多結晶シリコンでゲート構造４を覆う。図１３に示すように、上部層９が露出するまで、このさらなる導電層３１を平坦化する。このさらなる層はゲート構造４より厚いので平坦化したさらなる導電層３２に平面３４が形成される。次に、図２６に示すように、ゲート構造４の部分３５が露出するまで、平坦化したさらなる導電層３３をエッチバックする。このエッチバックは等方性エッチング又は異方性エッチングでもよく、さらに等方性エッチングと異方性エッチングを組み合わせてもよい。さらなる導電層の残部３６の厚みは約１００ｎｍとなる。
【００２９】
図２６に示す構造を、６ｎｍ厚みのシリコン酸化膜、６ｎｍ厚みのシリコン窒化膜、そして６ｎｍ厚みのシリコン酸化膜より成るゲート間誘電体層３７で覆う。そして、図２８に示すように、導電層を堆積し、平坦化して平坦化導電層１４を形成する。平坦化層１４をエッチバックして導電層１６を形成する。ゲート構造４の露出部分１５上に形成されたスペーサ１８をマスクとして用いて層１６をパターンニングして、エッチバックした導電層１６内に制御ゲート５を形成し、さらにエッチバックした導電層３６内にフローティングゲート６を形成する。
【００３０】
制御ゲート５を形成した後、浅くドープしたソース・ドレイン領域２０を形成する。スペーサ２１を形成し、そして、図３０に示すように、深くドープしたソース・ドレイン領域２２とシリサイド領域２３を形成する。
【００３１】
図３０に見られるように、アクセスゲート１９と制御ゲート５との間にゲート間誘電体３７が存在するのでこれらゲート間の電気的結合が比較的小さくなる。
【００３２】
図３１乃至３６を参照して第二例について説明する。この方法で作られるメモリセルでは、制御ゲート５とアクセスゲート１９との間の電気的結合が小さくなるが、フローティングゲート６が完全に制御ゲート５に囲まれるので制御ゲート５とフローティングゲート６との間の電気的結合は比較的大きくなる。
【００３３】
第二例の製造方法では、図２５に示す構造から始まり、アクセスゲート１９を有するゲート構造４に隣接して約１００ｎｍ厚みのさらなる導電層３６が形成されている。そして、図３１に示すように、さらなるスペーサ３８を形成し、導電層３６をエッチングして、アクセスゲートを有するゲート構造４に隣接するトンネル誘電体層７上にフローティングゲート６を形成する。さらなるスペーサ３８を除去してから、このように形成されたフローティングゲート６にゲート間誘電体層３７を設け、導電体層を堆積し、平坦化して導電体層１４を形成する。層１４をエッチバックして導電体層１６を形成する。スペーサ１８を形成後、スペーサ１４をマスクとして導電体層１４をパターンニングしてフローティングゲート６上に制御ゲート５を形成する。
【００３４】
制御ゲート５を形成した後、浅くドープしたソース・ドレイン領域２０を形成する。そしてスペーサ２１を形成して、図３０に示すように、深くドープしたソース・ドレイン領域２２とシリサイド領域２３を形成する。
【００３５】
さらなるスペーサ３８はスペーサ１８より幅が小さいので、フローティングゲート６が完全に制御ゲート５に囲まれる。従って、これらゲート間の電気的結合は良好なものとなる。導電層を堆積して異方性エッチングによりゲート構造４の隣接部分にそのような小さなスペーサを形成することもできる。しかし、上述した方法の方が信頼性が高い。
【００３６】
図１３に示すように、導電層１４をパターンニングした後、二つ目のゲート構造の上部からスペーサ１８を除去してもよいことは明らかである。これらの上部により、図９、１５において、アクセスゲート１９が形成され、又は、図２１，３０そして３６において、制御ゲート５が形成される。導電層１６をパターンニングした後、図１５に示すように、これら露出したゲートにシリサイドの上部層を設けてもよい。一つ目のゲート構造の上部に対しても同様である。
【００３７】
なお、好ましくは、図１１，１２に示すように、比較的薄い第１層２５と比較的厚い第２層１７中にスペーサ１８を形成するとよい。異方性エッチングの間に、一つ目のゲート構造の上部が露出するまで両層がエッチングされる。比較的厚い第２層が比較的薄い第１層に対して選択的にエッチングされるように第１、第２層を選択する。比較的厚い第２層１７を導電層１３と同じ材料とした場合、導電層１４をパターンニングしたのと同じエッチングプロセスでスペーサ１８の比較的厚い部分を除去する。
【図面の簡単な説明】
【００３８】
【図１】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図４】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図５】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図６】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図７】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図８】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図９】この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１０】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１１】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１２】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１３】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１４】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過を示す概略断面図である。
【図１５】この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１６】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１７】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１８】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図１９】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２０】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２１】この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２２】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２３】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２４】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２５】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２６】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２７】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２８】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図２９】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３０】この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３１】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３２】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３３】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３４】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３５】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
【図３６】この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。
Claims (11)
- アクセスゲートを有するゲート構造と、制御ゲートと該制御ゲートと半導体基体との間に電荷蓄積領域とを有するゲート構造とを含むメモリセルを有する不揮発性メモリを表面に備えた前記半導体基体を有する半導体装置の製造方法であって、前記半導体基体表面に、該表面にほぼ垂直に延びる横壁を有する、前記ゲート構造の一つである第１ゲート構造を形成し、前記第１ゲート構造上及び該第１ゲート構造に隣接して導電層を堆積し、前記第１ゲート構造が露出するまで前記導電層を平坦化処理し、該平坦化導電層をパターンニングして前記第１ゲート構造に隣接する他のゲート構造の少なくとも一部を形成する製造方法において、前記平坦化導電層をパターンニングするに際し、
前記平坦化導電層をエッチバックして前記第１ゲート構造の前記横壁の上部を露出させ、
前記第１ゲート構造の横壁の前記露出上部の上にスペーサを形成し、そして
前記スペーサをマスクとして用いて前記導電層を異方性エッチングすることを特徴とする半導体装置の製造方法。 - 前記第１ゲート構造として、前記制御ゲートと該制御ゲートと前記半導体基体との間に前記電荷蓄積領域とを有するゲート構造を形成し、
その後、該ゲート構造の横壁を絶縁膜で覆い、該ゲート構造に隣接する前記半導体基体表面をゲート誘電体で覆い、
前記導電層を堆積し、平坦化し、エッチバックし、そして、前記ゲート構造の前記露出部上に形成されたスペーサをマスクとして用いてパターンニングして前記アクセスゲートを有するゲート構造を形成することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１ゲート構造として、前記アクセスゲートを有するゲート構造を形成し、
その後、該ゲート構造の横壁を絶縁膜で覆い、
前記導電層を堆積し、平坦化し、エッチバックし、そして、前記ゲート構造の前記露出部上に形成されたスペーサをマスクとして用いてパターンニングして前記制御ゲートと前記半導体基体との間に前記電荷蓄積領域とを有するゲート構造を形成することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記アクセスゲートを有するゲート構造を形成し、該ゲート構造の横壁を絶縁膜で覆った後、
互いに分離されたトラッピングセンタの集合体として電荷蓄積領域を該ゲート構造に隣接して形成し、
その後、前記導電層を堆積し、平坦化し、エッチバックし、そして、前記アクセスゲートを有するゲート構造の前記露出部上に形成されたスペーサをマスクとして用いてパターンニングして前記電荷蓄積領域上に前記制御ゲートを形成することを特徴とする請求項３に記載の半導体装置の製造方法。 - 前記アクセスゲートを有するゲート構造を形成し、該ゲート構造の横壁を絶縁膜で覆った後、
トンネル誘電体上であってゲート間誘電体で覆われ、前記アクセスゲートを有するゲート構造よりも低い上部表面を有するフローティングゲートを該ゲート構造に隣接して形成し、
その後、前記導電層を堆積し、平坦化し、エッチバックし、そして、前記アクセスゲートを有するゲート構造の前記露出部上に形成されたスペーサをマスクとして用いてパターンニングして前記ゲート間誘電体上に前記制御ゲートを形成することを特徴とする請求項３に記載の半導体装置の製造方法。 - 前記アクセスゲートを有するゲート構造に隣接する前記トンネル誘電体上に前記フローティングゲートを形成する際に、
導電材料のさらなる層を堆積し、平坦化し、エッチバックして前記アクセスゲートを有するゲート構造の横壁の上部を露出し、ゲート間誘電体層で覆い、
前記導電層を堆積し、平坦化し、エッチバックし、そして前記アクセスゲートを有するゲート構造の前記露出部に形成されたスペーサをマスクとして用いてパターンニングして前記導電層内に前記制御ゲートを形成し、前記さらなる前記導電層内に前記フローティングゲートを形成することを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記アクセスゲートを有するゲート構造に隣接する前記トンネル誘電体上に前記フローティングゲートを形成する際に、
導電材料のさらなる層を堆積し、平坦化し、エッチバックして前記アクセスゲートを有するゲート構造の横壁の上部を露出し、
その後、さらなるスペーサを前記露出上部の上に形成し、
前記さらなるスペーサをマスクとして前記さらなる導電層をエッチングし、
その後、前記さらなるスペーサを除去して前記形成されたフローティングゲートにゲート間誘電体層を設け
前記導電層を堆積し、平坦化し、エッチバックし、そして前記アクセスゲートを有するゲート構造の前記露出部上に形成された前記スペーサをマスクとして用いてパターンニングして前記フローティングゲート上に前記制御電極を形成することを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記第１ゲート構造上に前記導電層を形成する前に、前記導電層の平坦化の間にストップ層として機能することができる絶縁膜を形成することを特徴とする請求項１乃至７いずれかに記載の半導体装置の製造方法。
- 前記導電層のパターンニングの後に、前記第２ゲート構造の上部の前記スペーサを除去することを特徴とする請求項１乃至８いずれかに記載の半導体装置の製造方法。
- 前記スペーサを形成する際に、
比較的薄い第１層と比較的厚い第２層を堆積し、
その後、異方性エッチングにより、前記第１ゲート構造の上部が露出するまで前記第１層及び前記第２層をエッチングし、ここで、前記比較的厚い第２層が前記比較的薄い第１層に対して選択的にエッチングされるように前記第１層及び前記第２層を選択することを特徴とする請求項９に記載の半導体装置の製造方法。 - 前記比較的厚い第２層は前記導電層と同じ材料の層であることを特徴とする請求項１０に記載の半導体装置の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01203000 | 2001-08-06 | ||
| EP01203001 | 2001-08-06 | ||
| EP02076743 | 2002-05-02 | ||
| PCT/IB2002/002040 WO2003015152A2 (en) | 2001-08-06 | 2002-06-04 | Method of manufacturing a semiconductor non-volatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004538638A true JP2004538638A (ja) | 2004-12-24 |
Family
ID=27224300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003519985A Pending JP2004538638A (ja) | 2001-08-06 | 2002-06-04 | アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6984558B2 (ja) |
| JP (1) | JP2004538638A (ja) |
| KR (1) | KR20040023716A (ja) |
| TW (1) | TW564524B (ja) |
| WO (1) | WO2003015152A2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180241A (ja) * | 2005-12-27 | 2007-07-12 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| JP2009212398A (ja) * | 2008-03-05 | 2009-09-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2009212399A (ja) * | 2008-03-05 | 2009-09-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1417704B1 (en) * | 2001-08-06 | 2009-02-04 | Nxp B.V. | Method of manufacturing a non-volatile memory transistor with an access gate on one side of a control gate/floating-gate stack using a spacer |
| US7154779B2 (en) | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
| KR100678479B1 (ko) * | 2005-07-20 | 2007-02-02 | 삼성전자주식회사 | 3-트랜지스터 메모리 셀을 갖는 비휘발성 메모리 소자들 및그 제조방법들 |
| US7928005B2 (en) * | 2005-09-27 | 2011-04-19 | Advanced Micro Devices, Inc. | Method for forming narrow structures in a semiconductor device |
| KR100697048B1 (ko) * | 2006-08-31 | 2007-03-20 | 이순익 | 노면 미끄럼방지홈 시공방법 및 시공장치 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US8097911B2 (en) * | 2008-12-31 | 2012-01-17 | Intel Corporation | Etch stop structures for floating gate devices |
| US9368644B2 (en) * | 2013-12-20 | 2016-06-14 | Cypress Semiconductor Corporation | Gate formation memory by planarization |
| CN110854184B (zh) * | 2018-08-03 | 2023-04-07 | 联华电子股份有限公司 | 半导体元件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
| US5541130A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | Process for making and programming a flash memory array |
| JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| KR100308128B1 (ko) * | 1999-08-24 | 2001-11-01 | 김영환 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| JP3971873B2 (ja) * | 1999-09-10 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
-
2002
- 2002-06-04 JP JP2003519985A patent/JP2004538638A/ja active Pending
- 2002-06-04 WO PCT/IB2002/002040 patent/WO2003015152A2/en active Application Filing
- 2002-06-04 KR KR10-2004-7001760A patent/KR20040023716A/ko not_active Application Discontinuation
- 2002-06-04 US US10/485,496 patent/US6984558B2/en not_active Expired - Fee Related
- 2002-06-28 TW TW091114329A patent/TW564524B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180241A (ja) * | 2005-12-27 | 2007-07-12 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| JP4528718B2 (ja) * | 2005-12-27 | 2010-08-18 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| JP2009212398A (ja) * | 2008-03-05 | 2009-09-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2009212399A (ja) * | 2008-03-05 | 2009-09-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW564524B (en) | 2003-12-01 |
| US20040175886A1 (en) | 2004-09-09 |
| KR20040023716A (ko) | 2004-03-18 |
| US6984558B2 (en) | 2006-01-10 |
| WO2003015152A2 (en) | 2003-02-20 |
| WO2003015152A3 (en) | 2004-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6642103B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP4463463B2 (ja) | Ｓｏｎｏｓフラッシュメモリ素子形成方法 | |
| JP3540633B2 (ja) | 半導体装置の製造方法 | |
| JP3671889B2 (ja) | 半導体装置およびその製造方法 | |
| JP2003142656A (ja) | 浮遊トラップ型セルを有する不揮発性半導体メモリ装置及びその製造方法 | |
| JP4290548B2 (ja) | アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 | |
| TW201528346A (zh) | 半導體元件及其製造方法 | |
| JP2004538638A (ja) | アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 | |
| CN111244104A (zh) | Sonos存储器及其制作方法 | |
| TWI685085B (zh) | 記憶元件及其製造方法 | |
| JP2006041023A (ja) | 半導体装置およびその製造方法 | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| US6787417B2 (en) | Method of fabricating semiconductor device | |
| US20070207556A1 (en) | Manufacturing method of non-volatile memory | |
| TWI451533B (zh) | 嵌入式快閃記憶體的製造方法 | |
| JP3588449B2 (ja) | 半導体記憶装置およびその製造方法 | |
| TWI796160B (zh) | 記憶元件及其製造方法 | |
| JP2604021B2 (ja) | 半導体装置の製造方法 | |
| CN111696989B (zh) | 存储元件及其制造方法 | |
| KR20010083727A (ko) | 반도체장치의 콘택홀 및 그 형성방법 | |
| JPH1117036A (ja) | 半導体記憶装置の製造方法 | |
| JPH09275137A (ja) | 半導体装置及びその製造方法 | |
| JP2008103542A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH1022482A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH04350972A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050603 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071002 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090626 |