JPH04350972A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04350972A JPH04350972A JP3123938A JP12393891A JPH04350972A JP H04350972 A JPH04350972 A JP H04350972A JP 3123938 A JP3123938 A JP 3123938A JP 12393891 A JP12393891 A JP 12393891A JP H04350972 A JPH04350972 A JP H04350972A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- conductor
- gate electrode
- conductor layer
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 41
- 239000004020 conductor Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 30
- 150000002500 ions Chemical class 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 10
- 229910052681 coesite Inorganic materials 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910007277 Si3 N4 Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 3
- 229910019213 POCl3 Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 as shown in FIG. 9 Chemical compound 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に電気的消去・再書込み可能なＥＥ
ＰＲＯＭおよびＥＰＲＯＭなどの製造方法に関する。
製造方法に係り、特に電気的消去・再書込み可能なＥＥ
ＰＲＯＭおよびＥＰＲＯＭなどの製造方法に関する。
【０００２】
【従来の技術】従来、図１２に示したように、ソース側
に側壁部選択トランジスタが設けられたＳＩＳＯＳ（Ｓ
ｉｄｅｗａｌｌ Ｓｅｌｅｃｔ−ｇａｔｅ Ｏｎ Ｓｏ
ｕｒｃｅ ｓｉｄｅ ）型のＥＥＰＲＯＭセルが知られ
ている。このＳＩＳＯＳ型ＥＥＰＲＯＭセルは、半導体
基板２０１と、この半導体基板２０１の表面に設けられ
前記半導体基板２０１とは逆導電型の第１不純物領域２
０２（ソース）および第２不純物領域２０３（ドレイン
）と、前記半導体基板２０１上の前記両不純物領域間に
第１ゲート絶縁膜２０４を介して設けられた第１ゲート
電極（浮遊ゲート電極）２０５と、この第１ゲート電極
２０５上に層間絶縁膜２０６を介して設けられた第２ゲ
ート電極（制御ゲート電極）２０７と、前記第１ゲート
電極２０５および第２ゲート電極２０７の側壁に側部絶
縁膜２０８を介して設けられ、また、前記半導体基板上
２０１に第２ゲート絶縁膜２０９を介して設けられた第
３ゲート電極２１０（選択ゲート電極）とを有する。
に側壁部選択トランジスタが設けられたＳＩＳＯＳ（Ｓ
ｉｄｅｗａｌｌ Ｓｅｌｅｃｔ−ｇａｔｅ Ｏｎ Ｓｏ
ｕｒｃｅ ｓｉｄｅ ）型のＥＥＰＲＯＭセルが知られ
ている。このＳＩＳＯＳ型ＥＥＰＲＯＭセルは、半導体
基板２０１と、この半導体基板２０１の表面に設けられ
前記半導体基板２０１とは逆導電型の第１不純物領域２
０２（ソース）および第２不純物領域２０３（ドレイン
）と、前記半導体基板２０１上の前記両不純物領域間に
第１ゲート絶縁膜２０４を介して設けられた第１ゲート
電極（浮遊ゲート電極）２０５と、この第１ゲート電極
２０５上に層間絶縁膜２０６を介して設けられた第２ゲ
ート電極（制御ゲート電極）２０７と、前記第１ゲート
電極２０５および第２ゲート電極２０７の側壁に側部絶
縁膜２０８を介して設けられ、また、前記半導体基板上
２０１に第２ゲート絶縁膜２０９を介して設けられた第
３ゲート電極２１０（選択ゲート電極）とを有する。
【０００３】従来、上記ＳＩＳＯＳ型ＥＥＰＲＯＭセル
をアレイ状に形成する場合、図１３に示すように構成さ
れている。ここで、４０１は素子分離領域、２０２´は
前記ソース２０２に連なるソース線（拡散層）、２０７
´は前記第２ゲート電極２０７に連なる第２ゲート電極
線（ワード線）である。
をアレイ状に形成する場合、図１３に示すように構成さ
れている。ここで、４０１は素子分離領域、２０２´は
前記ソース２０２に連なるソース線（拡散層）、２０７
´は前記第２ゲート電極２０７に連なる第２ゲート電極
線（ワード線）である。
【０００４】しかし、このメモリセルアレイでは、第２
ゲート電極線（ワード線）２０７´とソース線（拡散層
）２０２´がそれぞれ別々のレジストでパターニングさ
れているので、これらの両線の間にはマスク合わせずれ
を考慮に入れた余裕を持たせる必要があり、微細化、高
集積化が困難である。
ゲート電極線（ワード線）２０７´とソース線（拡散層
）２０２´がそれぞれ別々のレジストでパターニングさ
れているので、これらの両線の間にはマスク合わせずれ
を考慮に入れた余裕を持たせる必要があり、微細化、高
集積化が困難である。
【０００５】
【発明が解決しようとする課題】上記したように従来の
ＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレイを有するＥＥＰ
ＲＯＭは、微細化、高集積化が困難であるという問題が
あった。
ＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレイを有するＥＥＰ
ＲＯＭは、微細化、高集積化が困難であるという問題が
あった。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、微細化、高集積化が可能になるＳＩＳＯＳ型
ＥＥＰＲＯＭセルのアレイを有する半導体装置を提供す
ることを目的とする。
たもので、微細化、高集積化が可能になるＳＩＳＯＳ型
ＥＥＰＲＯＭセルのアレイを有する半導体装置を提供す
ることを目的とする。
【０００７】また、本発明は、所定の配列を有する素子
に共通に接続される拡散層配線を素子のゲート電極線に
対して自己整合的に形成し、素子の微細化、高集積化、
素子特性のばらつきの抑制や高信頼化を達成し得る半導
体装置の製造方法を提供することを目的とする。
に共通に接続される拡散層配線を素子のゲート電極線に
対して自己整合的に形成し、素子の微細化、高集積化、
素子特性のばらつきの抑制や高信頼化を達成し得る半導
体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
選択ゲート電極に対して自己整合的にソース領域が形成
されたＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレイを有する
ことを特徴とする。
選択ゲート電極に対して自己整合的にソース領域が形成
されたＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレイを有する
ことを特徴とする。
【０００９】また、本発明の半導体装置の製造方法は、
半導体基板表面上に互いに離間して並行に延在する複数
の帯状の第１絶縁膜およびこの複数の第１絶縁膜の間に
延在する上記第１絶縁膜より薄い第２絶縁膜を形成する
第１の工程と、前記各絶縁膜の形成方向に直交して上記
各絶縁膜上で互いに離間して延在する複数の帯状の第１
導体層およびこの第１導体層と実質的に同一の幅を有す
ると共に上記第１導体層の下側で前記第２絶縁膜上に選
択的に配置された複数の第２導体層を形成する第２の工
程と、前記帯状の第１導体層に沿って露出している前記
第１絶縁膜および第２絶縁膜を上記第１導体層の幅方向
の一端に対して自己整合的に除去して前記半導体基板を
露出させる第３の工程と、全面に第３絶縁膜を形成する
第４の工程と、この第３絶縁膜上の全面に第３導体を堆
積し、この第３導体に対して異方性エッチングを行うこ
とにより前記第１導体層および第２導体層の側面に自己
整合的に上記第３導体を残す第５の工程と、上記第３導
体に対して自己整合的に前記半導体基板の素子領域に基
板とは逆導電型の不純物をイオン注入する第６の工程と
を具備することを特徴とする。
半導体基板表面上に互いに離間して並行に延在する複数
の帯状の第１絶縁膜およびこの複数の第１絶縁膜の間に
延在する上記第１絶縁膜より薄い第２絶縁膜を形成する
第１の工程と、前記各絶縁膜の形成方向に直交して上記
各絶縁膜上で互いに離間して延在する複数の帯状の第１
導体層およびこの第１導体層と実質的に同一の幅を有す
ると共に上記第１導体層の下側で前記第２絶縁膜上に選
択的に配置された複数の第２導体層を形成する第２の工
程と、前記帯状の第１導体層に沿って露出している前記
第１絶縁膜および第２絶縁膜を上記第１導体層の幅方向
の一端に対して自己整合的に除去して前記半導体基板を
露出させる第３の工程と、全面に第３絶縁膜を形成する
第４の工程と、この第３絶縁膜上の全面に第３導体を堆
積し、この第３導体に対して異方性エッチングを行うこ
とにより前記第１導体層および第２導体層の側面に自己
整合的に上記第３導体を残す第５の工程と、上記第３導
体に対して自己整合的に前記半導体基板の素子領域に基
板とは逆導電型の不純物をイオン注入する第６の工程と
を具備することを特徴とする。
【００１０】
【作用】上記半導体装置は、ソース領域が選択ゲート電
極に対して自己整合的に形成されたＳＩＳＯＳ型ＥＥＰ
ＲＯＭセルのアレイを有するので、セルサイズの縮小化
およびチップサイズの縮小化が可能になる。
極に対して自己整合的に形成されたＳＩＳＯＳ型ＥＥＰ
ＲＯＭセルのアレイを有するので、セルサイズの縮小化
およびチップサイズの縮小化が可能になる。
【００１１】また、上記半導体装置の製造方法は、例え
ばＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレイを形成する際
に、ＥＰＲＯＭ（紫外線消去・再書込み可能な半導体装
置）の製法で知られているＳＡＳ（Ｓｅｌｆ Ａｌｉｇ
ｎｅｄ Ｓｏｕｒｃｅ ）プロセスを応用してソース線
を形成している。即ち、ソース線形成のためのフィール
ド酸化膜のエッチングを行った後、全面に絶縁膜を形成
し、その上に多結晶シリコンを堆積し、異方性エッチン
グにより多結晶シリコンをエッチバックすることにより
２層多結晶シリコンゲートの側部に自己整合的に選択ゲ
ート電極を形成し、この選択ゲート電極に対して自己整
合的にイオン注入をしてソース線を形成している。これ
により、ソース線を２層多結晶シリコンゲート電極線に
対して間接的に自己整合的に形成し、セルの微細化、高
集積化を図ることが可能になる。
ばＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレイを形成する際
に、ＥＰＲＯＭ（紫外線消去・再書込み可能な半導体装
置）の製法で知られているＳＡＳ（Ｓｅｌｆ Ａｌｉｇ
ｎｅｄ Ｓｏｕｒｃｅ ）プロセスを応用してソース線
を形成している。即ち、ソース線形成のためのフィール
ド酸化膜のエッチングを行った後、全面に絶縁膜を形成
し、その上に多結晶シリコンを堆積し、異方性エッチン
グにより多結晶シリコンをエッチバックすることにより
２層多結晶シリコンゲートの側部に自己整合的に選択ゲ
ート電極を形成し、この選択ゲート電極に対して自己整
合的にイオン注入をしてソース線を形成している。これ
により、ソース線を２層多結晶シリコンゲート電極線に
対して間接的に自己整合的に形成し、セルの微細化、高
集積化を図ることが可能になる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１３】図１乃至図７は、本発明の半導体装置の製
造方法の第１実施例に係るＥＥＰＲＯＭの製造方法の主
要工程を示している。なお、各図において、平面を各図
Ａに示し、そのＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿う断
面を各図Ｂ、Ｃ、Ｄに示している。
造方法の第１実施例に係るＥＥＰＲＯＭの製造方法の主
要工程を示している。なお、各図において、平面を各図
Ａに示し、そのＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿う断
面を各図Ｂ、Ｃ、Ｄに示している。
【００１４】まず、図１に示すように、ｐ型シリコンウ
ェーハ１０１上にＬＯＣＯＳ（選択酸化）法により素子
領域１０２とフィールド領域１０３を形成する。この場
合、ソース線形成予定部分は素子領域として形成しない
。なお、上記フィールド領域１０３下にはチャネルスト
ップ（図示せず）を形成しておく。
ェーハ１０１上にＬＯＣＯＳ（選択酸化）法により素子
領域１０２とフィールド領域１０３を形成する。この場
合、ソース線形成予定部分は素子領域として形成しない
。なお、上記フィールド領域１０３下にはチャネルスト
ップ（図示せず）を形成しておく。
【００１５】次に、図２に示すように、素子領域表面に
閾値制御用のイオン注入の際のバッファとなる犠牲酸化
膜（図示せず）を熱酸化法により約１０ｎｍの厚みに形
成する。次に、この犠牲酸化膜を通して、チャネル形成
予定領域に閾値制御用の所定の不純物のイオン注入を行
い、犠牲酸化膜をＮＨ４ Ｆ溶液などで除去する。次に
、ゲート絶縁膜としてゲート酸化膜１０４を熱酸化法に
より約１０ｎｍ成長させ、その上にＬＰＣＶＤ（減圧気
相成長）法により浮遊ゲート電極となる多結晶シリコン
１０５を約１００ｎｍ堆積させ、ＰＯＣｌ３ による熱
拡散などにより多結晶シリコン１０５中に不純物拡散を
行う。次に、レジスト（図示せず）を塗布し、セル・ス
リットを形成するようにパターニングを行い、異方性エ
ッチングにより多結晶シリコン１０５を除去し、前記レ
ジスト（図示せず）を除去する。
閾値制御用のイオン注入の際のバッファとなる犠牲酸化
膜（図示せず）を熱酸化法により約１０ｎｍの厚みに形
成する。次に、この犠牲酸化膜を通して、チャネル形成
予定領域に閾値制御用の所定の不純物のイオン注入を行
い、犠牲酸化膜をＮＨ４ Ｆ溶液などで除去する。次に
、ゲート絶縁膜としてゲート酸化膜１０４を熱酸化法に
より約１０ｎｍ成長させ、その上にＬＰＣＶＤ（減圧気
相成長）法により浮遊ゲート電極となる多結晶シリコン
１０５を約１００ｎｍ堆積させ、ＰＯＣｌ３ による熱
拡散などにより多結晶シリコン１０５中に不純物拡散を
行う。次に、レジスト（図示せず）を塗布し、セル・ス
リットを形成するようにパターニングを行い、異方性エ
ッチングにより多結晶シリコン１０５を除去し、前記レ
ジスト（図示せず）を除去する。
【００１６】次に、図３に示すように、全面に層間絶縁
膜としてＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ の積
層膜（ＯＮＯ）１０６が適当な構成比となるように形成
し、その上にＬＰＣＶＤ法により制御ゲート電極となる
多結晶シリコン１０７を約４００ｎｍ堆積させ、ＰＯＣ
ｌ３ による熱拡散などにより多結晶シリコン１０７中
に不純物拡散を行う。次に、レジスト１０８を塗布し、
２層ゲートを形成するようにパターニングを行い、異方
性エッチングを用いて、前記多結晶シリコン１０７、Ｏ
ＮＯ１０６、多結晶シリコン１０５の順に除去する。こ
れにより、上記層間絶縁膜１０６上で前記浮遊ゲート電
極１０５と実質的に同一の幅を有するように制御ゲート
電極１０７が形成される。
膜としてＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ の積
層膜（ＯＮＯ）１０６が適当な構成比となるように形成
し、その上にＬＰＣＶＤ法により制御ゲート電極となる
多結晶シリコン１０７を約４００ｎｍ堆積させ、ＰＯＣ
ｌ３ による熱拡散などにより多結晶シリコン１０７中
に不純物拡散を行う。次に、レジスト１０８を塗布し、
２層ゲートを形成するようにパターニングを行い、異方
性エッチングを用いて、前記多結晶シリコン１０７、Ｏ
ＮＯ１０６、多結晶シリコン１０５の順に除去する。こ
れにより、上記層間絶縁膜１０６上で前記浮遊ゲート電
極１０５と実質的に同一の幅を有するように制御ゲート
電極１０７が形成される。
【００１７】次に、前記レジストパターン１０８を除去
し、図４に示すように、再度レジスト１０９を塗布し、
パターニングを行い、露出している部分のフィールド酸
化膜１０３およびゲート酸化膜１０４を選択的に除去す
るように異方性エッチングを行う。
し、図４に示すように、再度レジスト１０９を塗布し、
パターニングを行い、露出している部分のフィールド酸
化膜１０３およびゲート酸化膜１０４を選択的に除去す
るように異方性エッチングを行う。
【００１８】次に、前記レジストパターン１０９を除去
し、図５に示すように、熱酸化法により酸化膜１１０を
形成した後、ドレインヘのイオン注入のためのレジスト
１１１を塗布してパターニングする。そして、例えばヒ
素（Ａｓ）を加速電圧４０ＫｅＶ、ドーズ量５×１０１
５ｃｍ−２でイオン注入を行い、さらにリンを加速電圧
４０ＫｅＶ、ドーズ量５×１０１３ｃｍ−２でイオン注
入し、ドレイン１１２を形成する。
し、図５に示すように、熱酸化法により酸化膜１１０を
形成した後、ドレインヘのイオン注入のためのレジスト
１１１を塗布してパターニングする。そして、例えばヒ
素（Ａｓ）を加速電圧４０ＫｅＶ、ドーズ量５×１０１
５ｃｍ−２でイオン注入を行い、さらにリンを加速電圧
４０ＫｅＶ、ドーズ量５×１０１３ｃｍ−２でイオン注
入し、ドレイン１１２を形成する。
【００１９】なお、このドレイン形成工程は、図３に示
した２層ゲート形成工程と図４に示したフィールド酸化
膜１０３およびゲート酸化膜１０４の選択的除去工程と
の間に行うようにしてもよい。
した２層ゲート形成工程と図４に示したフィールド酸化
膜１０３およびゲート酸化膜１０４の選択的除去工程と
の間に行うようにしてもよい。
【００２０】次に、前記レジストパターン１１１を除去
し、図６に示すように、ＮＨ４ Ｆにより酸化膜１１０
をエッチングした後、全面にＳｉＯ２ ／Ｓｉ３ Ｎ４
／ＳｉＯ２の積層膜（ＯＮＯ）１１３が適当な構成比
となるように形成する。そして、その上にＬＰＣＶＤ法
により選択ゲート電極となる多結晶シリコン１１４を約
４００ｎｍ堆積させ、ＰＯＣｌ３ による熱拡散などで
多結晶シリコン１１４中に不純物拡散を行う。さらに、
セル・アレイの周辺部の選択ゲート電極のコンタクト部
等、多結晶シリコンを残す必要のある部分（図示せず）
にレジスト（図示せず）が残るように塗布してパターニ
ングする。 そして、多結晶シリコン１１４に対する異方性エッチン
グを行うことにより、２層ゲートの側壁に前記ＯＮＯ１
１３を介し、かつ、半導体基板面上に前記ＯＮＯ１１３
を介して選択ゲート電極１１４を形成した後、前記レジ
スト（図示せず）を除去する。
し、図６に示すように、ＮＨ４ Ｆにより酸化膜１１０
をエッチングした後、全面にＳｉＯ２ ／Ｓｉ３ Ｎ４
／ＳｉＯ２の積層膜（ＯＮＯ）１１３が適当な構成比
となるように形成する。そして、その上にＬＰＣＶＤ法
により選択ゲート電極となる多結晶シリコン１１４を約
４００ｎｍ堆積させ、ＰＯＣｌ３ による熱拡散などで
多結晶シリコン１１４中に不純物拡散を行う。さらに、
セル・アレイの周辺部の選択ゲート電極のコンタクト部
等、多結晶シリコンを残す必要のある部分（図示せず）
にレジスト（図示せず）が残るように塗布してパターニ
ングする。 そして、多結晶シリコン１１４に対する異方性エッチン
グを行うことにより、２層ゲートの側壁に前記ＯＮＯ１
１３を介し、かつ、半導体基板面上に前記ＯＮＯ１１３
を介して選択ゲート電極１１４を形成した後、前記レジ
スト（図示せず）を除去する。
【００２１】次に、図７に示すように、２層ゲートの側
壁の片側の多結晶シリコン１１４を除去するためのレジ
スト（図示せず）を塗布してパターニングした後、等方
性エッチングにより片側の多結晶シリコン１１４を除去
し、上記レジスト（図示せず）を除去する。そして、ソ
ース線ヘのイオン注入のためのレジスト（図示せず）を
塗布してパターニングし、例えばＡｓを加速電圧４０Ｋ
ｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入する
ことによりソース線１１５を自己整合的に形成した後、
前記レジスト（図示せず）を除去する。
壁の片側の多結晶シリコン１１４を除去するためのレジ
スト（図示せず）を塗布してパターニングした後、等方
性エッチングにより片側の多結晶シリコン１１４を除去
し、上記レジスト（図示せず）を除去する。そして、ソ
ース線ヘのイオン注入のためのレジスト（図示せず）を
塗布してパターニングし、例えばＡｓを加速電圧４０Ｋ
ｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入する
ことによりソース線１１５を自己整合的に形成した後、
前記レジスト（図示せず）を除去する。
【００２２】この後、図示しないが、よく知られている
ように、層間絶縁膜を堆積形成させ、この層間絶縁膜の
所定の箇所にコンタクト孔を開口し、さらに、配線層と
なるアルミニウム膜などを蒸着し、これを所定の配線パ
ターンにパターニングする。そして、全面に保護膜を堆
積するなどの諸工程を経てＥＥＰＲＯＭの製造を完了す
る。
ように、層間絶縁膜を堆積形成させ、この層間絶縁膜の
所定の箇所にコンタクト孔を開口し、さらに、配線層と
なるアルミニウム膜などを蒸着し、これを所定の配線パ
ターンにパターニングする。そして、全面に保護膜を堆
積するなどの諸工程を経てＥＥＰＲＯＭの製造を完了す
る。
【００２３】上記第１実施例の製法では、ＳＩＳＯＳ型
ＥＥＰＲＯＭセルのアレイを形成する際、ＥＰＲＯＭの
製法で知られているＳＡＳプロセスを応用している。即
ち、ソース線形成のためのフィールド酸化膜１０３のエ
ッチングを行った後、全面に絶縁膜１１３を形成し、そ
の上に多結晶シリコンを堆積し、異方性エッチングによ
り多結晶シリコンをエッチバックすることにより２層多
結晶シリコンゲートの側部に自己整合的に選択ゲート電
極１１４を形成し、さらに、選択ゲート電極１１４の幅
方向の一端に対して自己整合的にイオン注入してソース
線１１５を形成する。これにより、ソース線１１５を制
御ゲート電極線１０７に対して間接的に自己整合的に形
成することができ、ＳＩＳＯＳ型ＥＥＰＲＯＭセルの微
細化、高集積化を図ることができる。
ＥＥＰＲＯＭセルのアレイを形成する際、ＥＰＲＯＭの
製法で知られているＳＡＳプロセスを応用している。即
ち、ソース線形成のためのフィールド酸化膜１０３のエ
ッチングを行った後、全面に絶縁膜１１３を形成し、そ
の上に多結晶シリコンを堆積し、異方性エッチングによ
り多結晶シリコンをエッチバックすることにより２層多
結晶シリコンゲートの側部に自己整合的に選択ゲート電
極１１４を形成し、さらに、選択ゲート電極１１４の幅
方向の一端に対して自己整合的にイオン注入してソース
線１１５を形成する。これにより、ソース線１１５を制
御ゲート電極線１０７に対して間接的に自己整合的に形
成することができ、ＳＩＳＯＳ型ＥＥＰＲＯＭセルの微
細化、高集積化を図ることができる。
【００２４】なお、上記したような実施例の製法により
製造された半導体装置によれば、図７に示すように、ソ
ース領域１１５が選択ゲート電極１１４に対して自己整
合的に形成されたＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレ
イを有しており、セルサイズの縮小化およびチップサイ
ズの縮小化が可能になる。
製造された半導体装置によれば、図７に示すように、ソ
ース領域１１５が選択ゲート電極１１４に対して自己整
合的に形成されたＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレ
イを有しており、セルサイズの縮小化およびチップサイ
ズの縮小化が可能になる。
【００２５】なお、図４に示したエッチング工程の際、
ＬＯＣＯＳ法により形成された素子領域１０２の表面も
露出しているので、エッチングのダメージを受ける。こ
れを避けるために、上記エッチングの際に上記素子領域
１０２にもレジスト１０８が被覆されているようにパタ
ーニングすれば、さらに安定したセル特性が得られる。
ＬＯＣＯＳ法により形成された素子領域１０２の表面も
露出しているので、エッチングのダメージを受ける。こ
れを避けるために、上記エッチングの際に上記素子領域
１０２にもレジスト１０８が被覆されているようにパタ
ーニングすれば、さらに安定したセル特性が得られる。
【００２６】次に、本発明の半導体装置の製造方法の第
２実施例に係るＥＥＰＲＯＭの製造方法の主要工程につ
いて、図８乃至図１１を参照しながら説明する。なお、
各図において、平面を各図Ａに示し、そのＢ−Ｂ線、Ｃ
−Ｃ線、Ｄ−Ｄ線に沿う断面を各図Ｂ、Ｃ、Ｄに示して
いる。
２実施例に係るＥＥＰＲＯＭの製造方法の主要工程につ
いて、図８乃至図１１を参照しながら説明する。なお、
各図において、平面を各図Ａに示し、そのＢ−Ｂ線、Ｃ
−Ｃ線、Ｄ−Ｄ線に沿う断面を各図Ｂ、Ｃ、Ｄに示して
いる。
【００２７】まず、前述した第１実施例と同様に、図１
乃至図３に示した工程を行う。次に、図３中のレジスト
１０８を除去した後、図８に示すように、熱酸化法によ
り酸化膜３０１を形成する。そして、ドレインヘのイオ
ン注入のためのレジスト３０２を塗布してパターニング
した後、例えばＡｓを加速電圧４０ＫｅＶ、ドーズ量５
×１０１５ｃｍ−２でイオン注入を行い、さらに、リン
を加速電圧４０ＫｅＶ、ドーズ量５×１０１３ｃｍ−２
でイオン注入し、ドレイン領域３０３を形成する。
乃至図３に示した工程を行う。次に、図３中のレジスト
１０８を除去した後、図８に示すように、熱酸化法によ
り酸化膜３０１を形成する。そして、ドレインヘのイオ
ン注入のためのレジスト３０２を塗布してパターニング
した後、例えばＡｓを加速電圧４０ＫｅＶ、ドーズ量５
×１０１５ｃｍ−２でイオン注入を行い、さらに、リン
を加速電圧４０ＫｅＶ、ドーズ量５×１０１３ｃｍ−２
でイオン注入し、ドレイン領域３０３を形成する。
【００２８】次に、レジストパターン３０２を除去し、
ＮＨ４ Ｆにより酸化膜３０１をエッチングした後、図
９に示すように、全面にＳｉＯ２ ／Ｓｉ３ Ｎ４ ／
ＳｉＯ２ の積層膜（ＯＮＯ）３０４が適当な構成比と
なるように形成する。そして、その上にＬＰＣＶＤ法に
より選択ゲート電極となる多結晶シリコン３０５を約４
００ｎｍ堆積させ、ＰＯＣｌ３ による熱拡散などによ
り多結晶シリコン３０５中に不純物拡散を行う。セル・
アレイの周辺部の選択ゲート電極のコンタクト部等、多
結晶シリコンを残す必要のある部分（図示せず）にレジ
スト（図示せず）が残るように塗布してパターニングし
、多結晶シリコン３０５に対する異方性エッチングを行
うことにより２層ゲートの側壁に選択ゲート電極３０５
を形成した後、上記レジスト（図示せず）を除去する。
ＮＨ４ Ｆにより酸化膜３０１をエッチングした後、図
９に示すように、全面にＳｉＯ２ ／Ｓｉ３ Ｎ４ ／
ＳｉＯ２ の積層膜（ＯＮＯ）３０４が適当な構成比と
なるように形成する。そして、その上にＬＰＣＶＤ法に
より選択ゲート電極となる多結晶シリコン３０５を約４
００ｎｍ堆積させ、ＰＯＣｌ３ による熱拡散などによ
り多結晶シリコン３０５中に不純物拡散を行う。セル・
アレイの周辺部の選択ゲート電極のコンタクト部等、多
結晶シリコンを残す必要のある部分（図示せず）にレジ
スト（図示せず）が残るように塗布してパターニングし
、多結晶シリコン３０５に対する異方性エッチングを行
うことにより２層ゲートの側壁に選択ゲート電極３０５
を形成した後、上記レジスト（図示せず）を除去する。
【００２９】次に、図１０に示すように、レジスト３０
６を塗布してパターニングし、露出している部分のフィ
ールド酸化膜１０３およびゲート酸化膜３０４を選択的
に除去するように異方性エッチングを行う。
６を塗布してパターニングし、露出している部分のフィ
ールド酸化膜１０３およびゲート酸化膜３０４を選択的
に除去するように異方性エッチングを行う。
【００３０】次に、図１１に示すように、２層ゲートの
側壁の片側の多結晶シリコン３０５を除去するためのレ
ジスト（図示せず）を塗布してパターニングし、等方性
エッチングにより片側の多結晶シリコン３０５を除去し
た後、上記レジスト（図示せず）を除去する。さらに、
熱酸化法により約１０ｎｍの酸化膜３０７を形成後、ソ
ース線３０８ヘのイオン注入のためのレジスト（図示せ
ず）を塗布してパターニングし、例えばＡｓを加速電圧
４０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注
入を行うことによりソース線３０８を自己整合的に形成
した後、上記レジスト（図示せず）を除去する。
側壁の片側の多結晶シリコン３０５を除去するためのレ
ジスト（図示せず）を塗布してパターニングし、等方性
エッチングにより片側の多結晶シリコン３０５を除去し
た後、上記レジスト（図示せず）を除去する。さらに、
熱酸化法により約１０ｎｍの酸化膜３０７を形成後、ソ
ース線３０８ヘのイオン注入のためのレジスト（図示せ
ず）を塗布してパターニングし、例えばＡｓを加速電圧
４０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注
入を行うことによりソース線３０８を自己整合的に形成
した後、上記レジスト（図示せず）を除去する。
【００３１】この後、図示しないが、前述した第１実施
例と同様に、層間絶縁膜を堆積形成させ、この層間絶縁
膜にコンタクト孔を開口し、さらに、配線層となるアル
ミニウム膜などを蒸着し、これを所定の配線パターンに
パターニングする。そして、全面に保護膜を堆積するな
どの諸工程を経てＥＥＰＲＯＭの製造を完了する。
例と同様に、層間絶縁膜を堆積形成させ、この層間絶縁
膜にコンタクト孔を開口し、さらに、配線層となるアル
ミニウム膜などを蒸着し、これを所定の配線パターンに
パターニングする。そして、全面に保護膜を堆積するな
どの諸工程を経てＥＥＰＲＯＭの製造を完了する。
【００３２】
【発明の効果】上述したように本発明の半導体装置によ
れば、ソース領域が選択ゲート電極に対して自己整合的
に形成されたＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレイを
有するので、セルサイズの縮小化およびチップサイズの
縮小化を実現できる。
れば、ソース領域が選択ゲート電極に対して自己整合的
に形成されたＳＩＳＯＳ型ＥＥＰＲＯＭセルのアレイを
有するので、セルサイズの縮小化およびチップサイズの
縮小化を実現できる。
【００３３】また、本発明の半導体装置の製造方法によ
れば、例えばＳＩＳＯＳ型ＥＥＰＲＯＭの製造に際して
、ソース線を第２ゲート電極線に対して自己整合的に形
成し、ＳＩＳＯＳ型ＥＥＰＲＯＭセルの微細化、高集積
化を図り、セル特性のばらつきを抑え、高信頼化を達成
することができる。
れば、例えばＳＩＳＯＳ型ＥＥＰＲＯＭの製造に際して
、ソース線を第２ゲート電極線に対して自己整合的に形
成し、ＳＩＳＯＳ型ＥＥＰＲＯＭセルの微細化、高集積
化を図り、セル特性のばらつきを抑え、高信頼化を達成
することができる。
【図１】本発明の半導体装置の製造方法の第１実施例に
係るＳＩＳＯＳ型ＥＥＰＲＯＭの製造工程の一部を示す
平面図および断面図。
係るＳＩＳＯＳ型ＥＥＰＲＯＭの製造工程の一部を示す
平面図および断面図。
【図２】図１の工程の続きを示す平面図および断面図。
【図３】図２の工程の続きを示す平面図および断面図。
【図４】図３の工程の続きを示す平面図および断面図。
【図５】図４の工程の続きを示す平面図および断面図。
【図６】図５の工程の続きを示す平面図および断面図。
【図７】図６の工程の続きを示す平面図および断面図。
【図８】本発明の半導体装置の製造方法の第２実施例に
係るＳＩＳＯＳ型ＥＥＰＲＯＭの製造工程の一部を示す
平面図および断面図。
係るＳＩＳＯＳ型ＥＥＰＲＯＭの製造工程の一部を示す
平面図および断面図。
【図９】図８の工程の続きを示す平面図および断面図。
【図１０】図９の工程の続きを示す平面図および断面図
。
。
【図１１】図１０の工程の続きを示す平面図および断面
図。
図。
【図１２】従来のＳＩＳＯＳ型ＥＥＰＲＯＭセルを示す
断面図。
断面図。
【図１３】図１２のＳＩＳＯＳ型ＥＥＰＲＯＭセルのア
レイのパターンを示す上面図。
レイのパターンを示す上面図。
１０１…半導体基板、１０２…素子領域、１０３…フィ
ールド酸化膜、１０４…ゲート酸化膜、１０５…浮遊ゲ
ート電極、１０６、１１３…ＯＮＯ（積層膜）、１０７
…制御ゲート電極、１０８、１０９、１１１…レジスト
、１１０…酸化膜、１１２…ドレイン領域、１１４…選
択ゲート電極、１１５…ソース領域、３０１…酸化膜、
３０２、３０６…レジスト、３０３…ドレイン、３０４
…ＯＮＯ、３０５…選択ゲート電極、３０７…酸化膜、
３０８…ソース領域。
ールド酸化膜、１０４…ゲート酸化膜、１０５…浮遊ゲ
ート電極、１０６、１１３…ＯＮＯ（積層膜）、１０７
…制御ゲート電極、１０８、１０９、１１１…レジスト
、１１０…酸化膜、１１２…ドレイン領域、１１４…選
択ゲート電極、１１５…ソース領域、３０１…酸化膜、
３０２、３０６…レジスト、３０３…ドレイン、３０４
…ＯＮＯ、３０５…選択ゲート電極、３０７…酸化膜、
３０８…ソース領域。
Claims (4)
- 【請求項１】 半導体基板の素子領域表面上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上で選択的に形
成された浮遊ゲート電極と、この浮遊ゲート電極上に形
成された層間絶縁膜と、この層間絶縁膜上で前記浮遊ゲ
ート電極と実質的に同一の幅を有するように形成された
制御ゲート電極と、この制御ゲート電極の幅方向の一端
に対して自己整合的に前記素子領域表面の一部に形成さ
れたドレイン領域と、上記制御ゲート電極の幅方向の他
端側に側部絶縁膜を介し、かつ、前記素子領域表面上に
絶縁膜を介して形成された選択ゲート電極と、この選択
ゲート電極に対して自己整合的に前記素子領域表面の一
部に形成されたソース領域とを具備する不揮発性半導体
記憶素子のアレイを有することを特徴とする半導体装置
。 - 【請求項２】 半導体基板表面上に互いに離間して並
行に延在する複数の帯状の第１絶縁膜およびこの複数の
第１絶縁膜の間に延在する上記第１絶縁膜より薄い第２
絶縁膜を形成する第１の工程と、前記各絶縁膜の形成方
向に直交して上記各絶縁膜上で互いに離間して延在する
複数の帯状の第１導体層およびこの第１導体層と実質的
に同一の幅を有すると共に上記第１導体層の下側で前記
第２絶縁膜上に選択的に配置された複数の第２導体層を
形成する第２の工程と、前記帯状の第１導体層に沿って
露出している前記第１絶縁膜および第２絶縁膜を上記第
１導体層の幅方向の一端に対して自己整合的に除去して
前記半導体基板を露出させる第３の工程と、全面に第３
絶縁膜を形成する第４の工程と、この第３絶縁膜上の全
面に第３導体を堆積し、この第３導体に対して異方性エ
ッチングを行うことにより前記第１導体層および第２導
体層の側面に自己整合的に上記第３導体を残す第５の工
程と、上記第３導体に対して自己整合的に前記半導体基
板の素子領域に基板とは逆導電型の不純物をイオン注入
する第６の工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法
において、前記第２の工程の後、あるいは前記第３の工
程の後に、前記第１導体層の幅方向の他端に対して自己
整合的に前記半導体基板の素子領域に基板とは逆導電型
の不純物をイオン注入する工程と、前記第５の工程の後
に、前記第１導体層の幅方向の他端側の前記第３導体を
除去する工程とを具備し、不揮発性半導体記憶素子のア
レイを形成することを特徴とする半導体装置の製造方法
。 - 【請求項４】 半導体基板表面上に互いに離間して並
行に延在する複数の帯状の第１絶縁膜およびこの複数の
第１絶縁膜の間に延在する上記第１絶縁膜より薄い第２
絶縁膜を形成する第１の工程と、前記各絶縁膜の形成方
向に直交して上記各絶縁膜上で互いに離間して延在する
複数の帯状の第１導体層およびこの第１導体層と実質的
に同一の幅を有すると共に上記第１導体層の下側で前記
第２絶縁膜上に選択的に配置された複数の第２導体層を
形成する第２の工程と、前記第１導体層の幅方向の他端
に対して自己整合的に前記半導体基板の素子領域に基板
とは逆導電型の不純物をイオン注入する第３の工程と、
全面に第５絶縁膜を形成する第４の工程と、この第５絶
縁膜上の全面に第４導体を堆積し、この第４導体に対し
て異方性エッチングを行うことにより前記第１導体層お
よび第２導体層の側面に自己整合的に上記第４導体を残
す第５の工程と、前記帯状の第１導体層の幅方向の一端
に沿って露出している前記第１絶縁膜および第２絶縁膜
を上記第１導体層の幅方向の一端に対して自己整合的に
除去して前記半導体基板を露出させる第６の工程と、前
記第１導体層の側面の第４導体に対して自己整合するこ
とにより前記半導体基板の素子領域に基板とは逆導電型
の不純物をイオン注入する第７の工程とを具備すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123938A JPH04350972A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123938A JPH04350972A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350972A true JPH04350972A (ja) | 1992-12-04 |
Family
ID=14873073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3123938A Pending JPH04350972A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04350972A (ja) |
-
1991
- 1991-05-28 JP JP3123938A patent/JPH04350972A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5019527A (en) | Method of manufacturing non-volatile semiconductor memories, in which selective removal of field oxidation film for forming source region and self-adjusted treatment for forming contact portion are simultaneously performed | |
| JP4027446B2 (ja) | 不揮発性メモリ製造方法 | |
| KR20020073960A (ko) | 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법 | |
| KR19980053143A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| JPH1070191A (ja) | 半導体装置とその製造方法 | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JPH1050705A (ja) | 半導体装置の製造方法 | |
| KR0146401B1 (ko) | 스택 게이트 구조를 갖고 있는 반도체 집적 회로 장치의 제조 방법 | |
| US6744139B2 (en) | Semiconductor device | |
| JP2741193B2 (ja) | フラッシュｅｅｐｒｏｍセル製造方法 | |
| US6872624B2 (en) | Method of fabricating nonvolatile semiconductor memory device | |
| KR20040023716A (ko) | 반도체 디바이스 제조 방법 | |
| JPH09205154A (ja) | 半導体装置及びその製造方法 | |
| JPH10107230A (ja) | 半導体装置およびその製造方法 | |
| KR100669347B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| KR100351051B1 (ko) | 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 | |
| JP3015498B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0334578A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH04350972A (ja) | 半導体装置およびその製造方法 | |
| JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6682976B2 (en) | Method for manufacturing a nonvolatile semiconductor memory device | |
| JPH1022404A (ja) | スプリットゲートタイプの半導体装置の製造方法 | |
| US20020030207A1 (en) | Semiconductor device having a channel-cut diffusion region in a device isolation structure | |
| KR100281139B1 (ko) | 비휘발성 메모리소자 및 그의 제조방법 | |
| KR0142602B1 (ko) | 플래쉬 이이피롬 소자의 제조방법 |