JP2604021B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2604021B2 JP2604021B2 JP63280632A JP28063288A JP2604021B2 JP 2604021 B2 JP2604021 B2 JP 2604021B2 JP 63280632 A JP63280632 A JP 63280632A JP 28063288 A JP28063288 A JP 28063288A JP 2604021 B2 JP2604021 B2 JP 2604021B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- forming
- insulating film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は二層以上のゲート電極を有する半導体装置の
製造方法に関するものである。
製造方法に関するものである。
（従来の技術） 従来、二層以上のゲート電極を有する半導体装置、例
えば、フローティング・ゲート型のEPROMは第２図
（ａ）〜（ｄ）に示す如き工程を経て製造される。すな
わち、初めにシリコン等の半導体基板１上に島状に素子
領域を分離するフィールド酸化膜２を形成し、次に基板
１の素子領域表面にゲート酸化膜３を形成する。つい
で、全面に第１の多結晶シリコン膜４を堆積する（第２
図（ａ）図示）。
えば、フローティング・ゲート型のEPROMは第２図
（ａ）〜（ｄ）に示す如き工程を経て製造される。すな
わち、初めにシリコン等の半導体基板１上に島状に素子
領域を分離するフィールド酸化膜２を形成し、次に基板
１の素子領域表面にゲート酸化膜３を形成する。つい
で、全面に第１の多結晶シリコン膜４を堆積する（第２
図（ａ）図示）。
次に、この多結晶シリコン膜４をパターニングして所
望形状の第１のゲート電極（フローティング・ゲート電
極）４′を形成し、次いで、全面にシリコン酸化膜（Si
O2膜）を形成する。これにより、第１のゲート電極４′
表面に酸化膜５が形成される（第２図（ｂ）図示）。
望形状の第１のゲート電極（フローティング・ゲート電
極）４′を形成し、次いで、全面にシリコン酸化膜（Si
O2膜）を形成する。これにより、第１のゲート電極４′
表面に酸化膜５が形成される（第２図（ｂ）図示）。
次いで、全面に第２の多結晶シリコン膜６を堆積し
（第２図（ｃ）図示）、次に図示しないレジスト・パタ
ーンを用いてこの第２の多結晶シリコン膜６をエッチン
グし、酸化膜５を介して第１のゲート電極４′上に第２
のゲート電極６′（コントロール・ゲート電極）を形成
する。このとき同時に第２のゲート電極６′の配線もパ
ターニング形成する。次に、全面にソース・ドレイン領
域形成予定部が開口された図示しないレジスト・パター
ンを形成し、これをマスクに不純物イオンをイオン注入
する。次に、熱処理を行って注入イオンを活性化し、ソ
ース・ドレイン領域7,8を形成し、次いで、全面に層間
絶縁膜９を堆積する（第２図（ｄ）図示）。ここで第３
図は第２図（ｄ）におけるＡ−Ａ断面図である。
（第２図（ｃ）図示）、次に図示しないレジスト・パタ
ーンを用いてこの第２の多結晶シリコン膜６をエッチン
グし、酸化膜５を介して第１のゲート電極４′上に第２
のゲート電極６′（コントロール・ゲート電極）を形成
する。このとき同時に第２のゲート電極６′の配線もパ
ターニング形成する。次に、全面にソース・ドレイン領
域形成予定部が開口された図示しないレジスト・パター
ンを形成し、これをマスクに不純物イオンをイオン注入
する。次に、熱処理を行って注入イオンを活性化し、ソ
ース・ドレイン領域7,8を形成し、次いで、全面に層間
絶縁膜９を堆積する（第２図（ｄ）図示）。ここで第３
図は第２図（ｄ）におけるＡ−Ａ断面図である。
次に周知の技術により、層間絶縁膜９のソース・ドレ
イン領域7,8位置にコンタクト・ホールを開口し、次い
で全面にアルミニウム堆積して後、これをパターニング
し、コンタクト・ホールを介してソース・ドレイン領域
7,8に接続される配線を形成して半導体装置を完成させ
る。
イン領域7,8位置にコンタクト・ホールを開口し、次い
で全面にアルミニウム堆積して後、これをパターニング
し、コンタクト・ホールを介してソース・ドレイン領域
7,8に接続される配線を形成して半導体装置を完成させ
る。
（発明が解決しようとする課題） ところで、このような従来技術においては、上述した
ように第１のゲート電極４′を形成する場合、基板１の
全面に堆積した第１の多結晶シリコン膜４を選択的にエ
ッチング除去してパターニングするので、第４図におい
て符号ａで示すように第１のゲート電極４′の端面は垂
直となり、従って、角部は急峻となる。
ように第１のゲート電極４′を形成する場合、基板１の
全面に堆積した第１の多結晶シリコン膜４を選択的にエ
ッチング除去してパターニングするので、第４図におい
て符号ａで示すように第１のゲート電極４′の端面は垂
直となり、従って、角部は急峻となる。
この急峻な角部は第１のゲート電極４′の表面に酸化
膜５を形成した際、酸化膜成長の性質上、第５図に示す
如く、この角部の酸化膜成長が遅くなってこの部分の膜
厚が薄くなる。しかも、形成された酸化膜の形状からゲ
ート電極４′の該部分が鋭いエッジｂとなるため、ここ
に電界集中が生じ、絶縁耐圧が一層悪くなる。
膜５を形成した際、酸化膜成長の性質上、第５図に示す
如く、この角部の酸化膜成長が遅くなってこの部分の膜
厚が薄くなる。しかも、形成された酸化膜の形状からゲ
ート電極４′の該部分が鋭いエッジｂとなるため、ここ
に電界集中が生じ、絶縁耐圧が一層悪くなる。
また、第１のゲート電極４′の上記垂直面部分は、著
しい場合は第４図に一点鎖線ｃで示した如く、第１のゲ
ート電極４′の上部側が下部に較べ、ひさしのようにせ
り出したいわゆるオーバハング状態になる。
しい場合は第４図に一点鎖線ｃで示した如く、第１のゲ
ート電極４′の上部側が下部に較べ、ひさしのようにせ
り出したいわゆるオーバハング状態になる。
そして、第１のゲート電極４′上に酸化膜５を成長さ
せた後、全面に第２のゲート電極用の多結晶シリコン膜
を堆積し、これをパターニングした際、除去すべき部分
において、この第１のゲート電極４′における上記オー
バハング部の下の多結晶シリコン膜６が除去しきれず、
該除去工程後においてこの部分に不要な多結晶シリコン
が残留する現象が生じた。そして、このような状態が生
じると第２のゲート電極６に不必要な部分が付加された
かたちとなり、しかも、この残留多結晶シリコン膜がそ
の後の製造工程で剥離したりして、種々の不都合を生
じ、半導体装置の信頼性に悪影響を及ぼす。
せた後、全面に第２のゲート電極用の多結晶シリコン膜
を堆積し、これをパターニングした際、除去すべき部分
において、この第１のゲート電極４′における上記オー
バハング部の下の多結晶シリコン膜６が除去しきれず、
該除去工程後においてこの部分に不要な多結晶シリコン
が残留する現象が生じた。そして、このような状態が生
じると第２のゲート電極６に不必要な部分が付加された
かたちとなり、しかも、この残留多結晶シリコン膜がそ
の後の製造工程で剥離したりして、種々の不都合を生
じ、半導体装置の信頼性に悪影響を及ぼす。
また、EPROMなどにおいては素子の動作速度を向上さ
せるため、第２のゲート電極６′及びその配線の上層面
に高融点金属または高融点金属のシリサイドを堆積し、
低抵抗化を図ることがあるが、従来構造では第１のゲー
ト電極４′側壁面部での垂直に近い段差が素子の大きな
信頼性低下に繋がる。
せるため、第２のゲート電極６′及びその配線の上層面
に高融点金属または高融点金属のシリサイドを堆積し、
低抵抗化を図ることがあるが、従来構造では第１のゲー
ト電極４′側壁面部での垂直に近い段差が素子の大きな
信頼性低下に繋がる。
すなわち、このような段差部では酸化膜５を形成した
後においても、その壁面は依然としてほぼ垂直状態にあ
り、高融点金属材料膜はこのような急峻な段差構造部に
おいては、デポジション工程時に局所的に膜厚の変動す
る箇所が生じて、機械的な強度を低下させる。更に、こ
れら高融点材料は一般的には熱的に安定と言われてはい
るが、現実にはその後の工程における熱処理時に段差部
において断線を生じ易かった。したがって、この場合、
電気抵抗の低減は計れず、信頼性も悪くなる。
後においても、その壁面は依然としてほぼ垂直状態にあ
り、高融点金属材料膜はこのような急峻な段差構造部に
おいては、デポジション工程時に局所的に膜厚の変動す
る箇所が生じて、機械的な強度を低下させる。更に、こ
れら高融点材料は一般的には熱的に安定と言われてはい
るが、現実にはその後の工程における熱処理時に段差部
において断線を生じ易かった。したがって、この場合、
電気抵抗の低減は計れず、信頼性も悪くなる。
本発明は上記の事情に鑑みて成されたもので、第１の
ゲート電極の絶縁膜の絶縁耐圧を向上させるとともに、
電気抵抗を低減するため第２のゲート電極及びその配線
上に高融点金属材料を堆積した場合においてて第１のゲ
ート電極側部での段差による該高融点金属材料のパター
ン切れを防止できるようにした半導体装置の製造方法を
提供することを目的とする。
ゲート電極の絶縁膜の絶縁耐圧を向上させるとともに、
電気抵抗を低減するため第２のゲート電極及びその配線
上に高融点金属材料を堆積した場合においてて第１のゲ
ート電極側部での段差による該高融点金属材料のパター
ン切れを防止できるようにした半導体装置の製造方法を
提供することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、一導電型半導体基板の表面に島状に素子領
域を分離するフィールド絶縁膜を形成し、該素子領域の
表面に第１のゲート絶縁膜を形成する工程と、全面に第
１の多結晶シリコン膜を形成し、その上に第２のゲート
絶縁膜を形成し、その上に第２の多結晶シリコン膜を形
成する工程と、前記第１の多結晶シリコン膜、第２のゲ
ート絶縁膜、第２の多結晶シリコ膜の３層をパターニン
グして第１のゲート電極とこれから絶縁されてなる第２
のゲート電極の一部との積層ゲート電極層を自己整合的
に形成する工程と、全面に第３の絶縁膜を形成する工程
と、前記第３の絶縁膜の一部を除去して第２の電極表面
を露出させまた前記積層ゲート電極間に前記第３の絶縁
膜を残存させる工程と、全面に第３の電極層を形成し該
第３の電極層と第２の多結晶シリコン膜を連結しかつ前
記第３の電極層を選択的にパターニングする工程とを具
備したことを特徴とする半導体装置の製造方法である。
域を分離するフィールド絶縁膜を形成し、該素子領域の
表面に第１のゲート絶縁膜を形成する工程と、全面に第
１の多結晶シリコン膜を形成し、その上に第２のゲート
絶縁膜を形成し、その上に第２の多結晶シリコン膜を形
成する工程と、前記第１の多結晶シリコン膜、第２のゲ
ート絶縁膜、第２の多結晶シリコ膜の３層をパターニン
グして第１のゲート電極とこれから絶縁されてなる第２
のゲート電極の一部との積層ゲート電極層を自己整合的
に形成する工程と、全面に第３の絶縁膜を形成する工程
と、前記第３の絶縁膜の一部を除去して第２の電極表面
を露出させまた前記積層ゲート電極間に前記第３の絶縁
膜を残存させる工程と、全面に第３の電極層を形成し該
第３の電極層と第２の多結晶シリコン膜を連結しかつ前
記第３の電極層を選択的にパターニングする工程とを具
備したことを特徴とする半導体装置の製造方法である。
かかる本発明は、同一セル内の第１のゲート電極と第
２のゲート絶縁膜と第２のゲート電極の一部（第１のゲ
ート電極と第２のゲート絶縁膜を界して対向している部
分）を自己整合的に形成し、その後に他のセルも含めた
第２ゲート電極同志を、残存した第３の絶縁膜上で第３
の電極層によって連結することにより、従来のように第
１のゲート電極のまわりをかぶせるように第２のゲート
電極でおおわない形として、第１ゲート電極の角部での
電界集中を防ぎ、十分な絶縁耐圧をうることができるよ
うにし、また、第２のゲート電極上に高融点金属材料を
堆積して低抵抗化を図る場合に、第１ゲート電極の段差
は第３の絶縁膜でうめてあり、段差がゆるやかになって
いるため、上記高融点金属材料のパタン切れが生じない
ようにする。
２のゲート絶縁膜と第２のゲート電極の一部（第１のゲ
ート電極と第２のゲート絶縁膜を界して対向している部
分）を自己整合的に形成し、その後に他のセルも含めた
第２ゲート電極同志を、残存した第３の絶縁膜上で第３
の電極層によって連結することにより、従来のように第
１のゲート電極のまわりをかぶせるように第２のゲート
電極でおおわない形として、第１ゲート電極の角部での
電界集中を防ぎ、十分な絶縁耐圧をうることができるよ
うにし、また、第２のゲート電極上に高融点金属材料を
堆積して低抵抗化を図る場合に、第１ゲート電極の段差
は第３の絶縁膜でうめてあり、段差がゆるやかになって
いるため、上記高融点金属材料のパタン切れが生じない
ようにする。
（実施例） 以下、不揮発性メモリ（EPROM）を例にとり、本発明
の実施例について第１図（ａ）〜（ｇ）に示す製造工程
図を参照しながら説明する。なおこの第１図は右半分と
左半分は、ICを互いに90゜異なる方向から見た断面図で
ある。
の実施例について第１図（ａ）〜（ｇ）に示す製造工程
図を参照しながら説明する。なおこの第１図は右半分と
左半分は、ICを互いに90゜異なる方向から見た断面図で
ある。
まず、ｐ型シリコン基板101上に島状に素子領域を分
離するフィールド酸化膜102を形成し、次に基板101の露
出面に第１のゲート酸化膜103を形成した。次に基板101
の全面に第１の多結晶シリコン膜104を堆積した後、導
電性を持たせるためにこの第１の多結晶シリコン膜104
に例えば不純物としてリンをドープした。次いで、Si酸
化膜/Si窒化膜/Si酸化膜の３層からなる第２ゲート絶縁
膜105を形成する。次いで第２の多結晶シリコン膜106を
積層形成する。（第１図（ａ）） 次に、全面にレジストを塗布し、写真蝕刻法により素
子領域の第１のゲート電極形成予定部にレジスト・パタ
ーン107を形成した（第１図（ｂ）図示）。続いて、レ
ジストパターン107をマスクとして多結晶シリコン膜106
と第２ゲート絶縁膜105と多結晶シリコン膜104を選択的
に順次エッチング除去し、第１のゲート電極104′（浮
遊ゲート電極）と第２のゲート電極（制御ゲート電極）
106′を形成した（第１図（ｃ））。
離するフィールド酸化膜102を形成し、次に基板101の露
出面に第１のゲート酸化膜103を形成した。次に基板101
の全面に第１の多結晶シリコン膜104を堆積した後、導
電性を持たせるためにこの第１の多結晶シリコン膜104
に例えば不純物としてリンをドープした。次いで、Si酸
化膜/Si窒化膜/Si酸化膜の３層からなる第２ゲート絶縁
膜105を形成する。次いで第２の多結晶シリコン膜106を
積層形成する。（第１図（ａ）） 次に、全面にレジストを塗布し、写真蝕刻法により素
子領域の第１のゲート電極形成予定部にレジスト・パタ
ーン107を形成した（第１図（ｂ）図示）。続いて、レ
ジストパターン107をマスクとして多結晶シリコン膜106
と第２ゲート絶縁膜105と多結晶シリコン膜104を選択的
に順次エッチング除去し、第１のゲート電極104′（浮
遊ゲート電極）と第２のゲート電極（制御ゲート電極）
106′を形成した（第１図（ｃ））。
つぎにレジストパタン107を除去した後、ヒ素イオン
を加速電圧40keV、５×1015cm-2のドーズで打ち込む。
ひきつづき活性化と酸化膜形成のため熱酸化を例えば90
0℃、ドライO2の雰囲気でおこない、拡散ソース層108、
ドレイン層109、拡散配線層、酸化膜110を形成する。
（第１図（ｄ））この酸化膜110は後に形成されるBPSG
膜等から下方、側方への不純物の拡散防止の役目も行な
う。ここでは上記拡散層形成と酸化膜形成を同時に行な
ったが、別々に行なってもよい。つづいて、セルエリア
の平坦化のためBPSG膜111を全面に堆積し、900℃の熱処
理でフローを行なう。これにより、セルエリア内は平坦
化される。（第１図（ｅ））つぎに異方性エッチング
（RIE）法を用いてBPSG膜111をエッチバックし、セルの
第２ポリシリコン層106′が露出するようにする。この
とき第２ゲート絶縁膜105及び第１のポリシリコン層10
4′の表面が露出しないよう、エッチング時間を制御す
る。（第１図（ｆ））つづいて第３の配線電極層を形成
するため全面に第３の多結晶シリコン1121と例えばWSi
膜1122を形成する。さらに周知のフォトレジスト法を用
いて第３の配線電極層112を形成しセル内の第２多結晶
シリコン層106′を選択的に連結し、メモリアレイを形
成する。（第１図（ｇ））その後は従来技術に従い、層
間絶縁膜を形成し、必要部分にコンタクトホールを形成
し、アルミニウム配線層を形成して半導体装置を完成さ
せた。
を加速電圧40keV、５×1015cm-2のドーズで打ち込む。
ひきつづき活性化と酸化膜形成のため熱酸化を例えば90
0℃、ドライO2の雰囲気でおこない、拡散ソース層108、
ドレイン層109、拡散配線層、酸化膜110を形成する。
（第１図（ｄ））この酸化膜110は後に形成されるBPSG
膜等から下方、側方への不純物の拡散防止の役目も行な
う。ここでは上記拡散層形成と酸化膜形成を同時に行な
ったが、別々に行なってもよい。つづいて、セルエリア
の平坦化のためBPSG膜111を全面に堆積し、900℃の熱処
理でフローを行なう。これにより、セルエリア内は平坦
化される。（第１図（ｅ））つぎに異方性エッチング
（RIE）法を用いてBPSG膜111をエッチバックし、セルの
第２ポリシリコン層106′が露出するようにする。この
とき第２ゲート絶縁膜105及び第１のポリシリコン層10
4′の表面が露出しないよう、エッチング時間を制御す
る。（第１図（ｆ））つづいて第３の配線電極層を形成
するため全面に第３の多結晶シリコン1121と例えばWSi
膜1122を形成する。さらに周知のフォトレジスト法を用
いて第３の配線電極層112を形成しセル内の第２多結晶
シリコン層106′を選択的に連結し、メモリアレイを形
成する。（第１図（ｇ））その後は従来技術に従い、層
間絶縁膜を形成し、必要部分にコンタクトホールを形成
し、アルミニウム配線層を形成して半導体装置を完成さ
せた。
このようにして製造された半導体装置は、第１のゲー
ト電極となるポリシリコン層104′は、直上に形成され
るポリシリコン層106′と自己整合的に形成されてお
り、絶縁膜111により遠く離されており、しかもポリシ
リコン層104′をポリシリコン106′で従来の如く囲う構
成でないから、どこにも電界集中をおこすような角部、
突起部がなく、従って耐圧特性、メモリ保持特性が向上
する。また第３の配線電極層112は第２の多結晶シリコ
ン層106′と連結している限り、任意の幅、位置を走る
ことができ、デザインの自由度が増加する。さらに、絶
縁膜111で平坦化が行なわれているため、セル部とセル
−セル間の段差は軽減され、第３の配線層112をシリサ
イドや、ポリサイド構造とした場合には段差による断線
は完全に防止できる。
ト電極となるポリシリコン層104′は、直上に形成され
るポリシリコン層106′と自己整合的に形成されてお
り、絶縁膜111により遠く離されており、しかもポリシ
リコン層104′をポリシリコン106′で従来の如く囲う構
成でないから、どこにも電界集中をおこすような角部、
突起部がなく、従って耐圧特性、メモリ保持特性が向上
する。また第３の配線電極層112は第２の多結晶シリコ
ン層106′と連結している限り、任意の幅、位置を走る
ことができ、デザインの自由度が増加する。さらに、絶
縁膜111で平坦化が行なわれているため、セル部とセル
−セル間の段差は軽減され、第３の配線層112をシリサ
イドや、ポリサイド構造とした場合には段差による断線
は完全に防止できる。
なお本発明は上記実施例のみに限られず種々の応用が
可能である。例えば本発明においては、前記第３の電極
層112は、多結晶シリコン膜あるいは多結晶シリコン膜
と高融点金属のシリサイド膜の積層膜等としてもよい。
また前記第２のゲート絶縁膜105は、Si酸化膜、あるい
はSi酸化膜とSi窒化膜との複合膜などとしてもよい。ま
た前記第３の絶縁膜111は、Si酸化膜、あるいはSi酸化
膜にリン、ヒ素、ボロンのうちの選択された不純物が含
まれる膜等としてもよい。また第３の絶縁膜111の平坦
化の方法としては、フローに限ることなく、レジストを
塗布したのちRIE等を用いてエッチバックする方法とし
てもよい。また前記第３の電極層112と第２の多結晶シ
リコン層106′と連結させる以前または以後に、前記積
層ゲート電極層と不純物の拡散ソース・ドレイン層と拡
散配線層形成がなされてもよい。
可能である。例えば本発明においては、前記第３の電極
層112は、多結晶シリコン膜あるいは多結晶シリコン膜
と高融点金属のシリサイド膜の積層膜等としてもよい。
また前記第２のゲート絶縁膜105は、Si酸化膜、あるい
はSi酸化膜とSi窒化膜との複合膜などとしてもよい。ま
た前記第３の絶縁膜111は、Si酸化膜、あるいはSi酸化
膜にリン、ヒ素、ボロンのうちの選択された不純物が含
まれる膜等としてもよい。また第３の絶縁膜111の平坦
化の方法としては、フローに限ることなく、レジストを
塗布したのちRIE等を用いてエッチバックする方法とし
てもよい。また前記第３の電極層112と第２の多結晶シ
リコン層106′と連結させる以前または以後に、前記積
層ゲート電極層と不純物の拡散ソース・ドレイン層と拡
散配線層形成がなされてもよい。
［発明の効果］ 以上、詳述したように本発明によれば、第１のゲート
電極角部での電界集中を防止し、十分な絶縁耐圧をうる
ことができる。また制御ゲートとなる第３の電極層にシ
リサイド、ポリサイドを用いる場合、セル側面部での段
差がほとんどないため、パタンの断線がなくなるなど信
頼性の高い半導体装置の製造方法を提供することができ
る。
電極角部での電界集中を防止し、十分な絶縁耐圧をうる
ことができる。また制御ゲートとなる第３の電極層にシ
リサイド、ポリサイドを用いる場合、セル側面部での段
差がほとんどないため、パタンの断線がなくなるなど信
頼性の高い半導体装置の製造方法を提供することができ
る。
第１図（ａ）〜（ｇ）は本発明の実施例１を説明するた
めの製造工程図、第２図（ａ）〜（ｄ）は従来方法を説
明するための製造工程図、第３図は第２図（ｄ）のＡ−
Ａ断面図、第４図は従来における第１の多結晶シリコン
膜エッチング時に生じるフィールド酸化膜表面の第１の
ゲート電極付近での浸蝕の様子を説明するための図、第
５図は従来における第１のゲート電極に形成した酸化膜
の状態を示す図である。 101……ｐ型シリコン基板、102……フィールド酸化膜、
103……第１のゲート酸化膜、104……第１の多結晶シリ
コン膜、104′……第１のゲート電極、105……第２ゲー
ト絶縁膜、106′……第２の多結晶シリコン膜（第２の
ゲート電極）、107……レジストパタン、108,109……ソ
ース・ドレイン層、110……酸化膜、111……BPSG膜、11
21……第３の多結晶シリコン膜、1122……シリサイド
膜、112……第３の電極層。
めの製造工程図、第２図（ａ）〜（ｄ）は従来方法を説
明するための製造工程図、第３図は第２図（ｄ）のＡ−
Ａ断面図、第４図は従来における第１の多結晶シリコン
膜エッチング時に生じるフィールド酸化膜表面の第１の
ゲート電極付近での浸蝕の様子を説明するための図、第
５図は従来における第１のゲート電極に形成した酸化膜
の状態を示す図である。 101……ｐ型シリコン基板、102……フィールド酸化膜、
103……第１のゲート酸化膜、104……第１の多結晶シリ
コン膜、104′……第１のゲート電極、105……第２ゲー
ト絶縁膜、106′……第２の多結晶シリコン膜（第２の
ゲート電極）、107……レジストパタン、108,109……ソ
ース・ドレイン層、110……酸化膜、111……BPSG膜、11
21……第３の多結晶シリコン膜、1122……シリサイド
膜、112……第３の電極層。
Claims (5)
- 【請求項１】一導電型半導体基板の表面に島状に素子領
域を分離するフィールド絶縁膜を形成し、該素子領域の
表面に第１のゲート絶縁膜を形成する工程と、全面に第
１の多結晶シリコン膜を形成し、その上に第２のゲート
絶縁膜を形成し、その上に第２の多結晶シリコン膜を形
成する工程と、前記第１の多結晶シリコン膜、第２のゲ
ート絶縁膜、第２の多結晶シリコン膜の３層をパターニ
ングして第１のゲート電極とこれから絶縁されてなる第
２のゲート電極の一部との積層ゲート電極層を自己整合
的に形成する工程と、全面に第３の絶縁膜を形成する工
程と、前記第３の絶縁膜の一部を除去して第２の電極表
面を露出させまた前記積層ゲート電極間に前記第３の絶
縁膜を残存させる工程と、全面に第３の電極層を形成し
該第３の電極層と第２の多結晶シリコン膜を連結しかつ
前記第３の電極層を選択的にパターニングする工程とを
具備したことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第３の電極層は、多結晶シリコン膜あ
るいは多結晶シリコン膜と高融点金属のシリサイド膜の
積層膜からなることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】前記第２のゲート絶縁膜は、Si酸化膜、あ
るいはSi酸化膜とSi窒化膜との複合膜であることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】前記第３の絶縁膜は、Si酸化膜、あるいは
Si酸化膜にリン、ヒ素、ボロンのうちの選択された不純
物が含まれる膜からなることを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項５】前記第３の電極層と第２の多結晶シリコン
膜を連結させる以前に、前記積層ゲート電極層と自己整
合的に不純物の拡散ソース・ドレイン層と拡散配線層形
成がなされていることを特徴とする請求項１に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280632A JP2604021B2 (ja) | 1988-11-07 | 1988-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280632A JP2604021B2 (ja) | 1988-11-07 | 1988-11-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126684A JPH02126684A (ja) | 1990-05-15 |
| JP2604021B2 true JP2604021B2 (ja) | 1997-04-23 |
Family
ID=17627757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63280632A Expired - Lifetime JP2604021B2 (ja) | 1988-11-07 | 1988-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604021B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100838A (en) * | 1990-10-04 | 1992-03-31 | Micron Technology, Inc. | Method for forming self-aligned conducting pillars in an (IC) fabrication process |
| US6140216A (en) * | 1998-04-14 | 2000-10-31 | Advanced Micro Devices, Inc. | Post etch silicide formation using dielectric etchback after global planarization |
-
1988
- 1988-11-07 JP JP63280632A patent/JP2604021B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02126684A (ja) | 1990-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6498096B2 (en) | Borderless contact to diffusion with respect to gate conductor and methods for fabricating | |
| JP3022744B2 (ja) | 半導体装置及びその製造方法 | |
| KR940007654B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP2536413B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP4290548B2 (ja) | アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 | |
| US6699758B2 (en) | Semiconductor device and method for manufacturing the same | |
| US6984558B2 (en) | Method of manufacturing a semiconductor device with non-volatile memory comprising a memory cell with an access gate and with a control gate and a charge storage region | |
| JP3298509B2 (ja) | 半導体装置の製造方法 | |
| JP2604021B2 (ja) | 半導体装置の製造方法 | |
| JPH11330431A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS5978576A (ja) | 半導体装置およびその製造方法 | |
| JP2560517B2 (ja) | 浮遊ゲート型半導体記憶装置およびその製造方法 | |
| JPH0693442B2 (ja) | 半導体装置の製造方法 | |
| JPH0810726B2 (ja) | 半導体装置の製造方法 | |
| JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2000353796A (ja) | 半導体装置およびその製造方法 | |
| JPH09213949A (ja) | 半導体装置の製造方法 | |
| JP2701332B2 (ja) | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 | |
| JPH10106973A (ja) | 半導体装置およびその製造方法 | |
| JP2641856B2 (ja) | 半導体装置の製造方法 | |
| JP2867555B2 (ja) | 半導体装置の製造方法 | |
| JP3064383B2 (ja) | 半導体装置の製造方法 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JPH088208A (ja) | 半導体素子のコンタクトホ−ル形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |