JP2008103542A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP2008103542A JP2008103542A JP2006285088A JP2006285088A JP2008103542A JP 2008103542 A JP2008103542 A JP 2008103542A JP 2006285088 A JP2006285088 A JP 2006285088A JP 2006285088 A JP2006285088 A JP 2006285088A JP 2008103542 A JP2008103542 A JP 2008103542A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】コバルトシリサイドによるゲート電極の低抵抗化とメモリセルトランジスタ特性の安定化とを両立する。
【解決手段】シリコン窒化膜からなるバリア膜9はコバルトシリサイド膜からなる金属半導体合金層8の上面および側壁には形成されておらず浮遊ゲート電極4およびゲート間絶縁膜5並びに制御ゲート電極6の多結晶シリコン膜の側壁面に沿って形成されている。
【選択図】図13
【解決手段】シリコン窒化膜からなるバリア膜9はコバルトシリサイド膜からなる金属半導体合金層8の上面および側壁には形成されておらず浮遊ゲート電極4およびゲート間絶縁膜5並びに制御ゲート電極6の多結晶シリコン膜の側壁面に沿って形成されている。
【選択図】図13
Description
本発明は、半導体装置およびその製造方法に係わり、特にゲート電極の上部に金属半導体合金層を有する不揮発性半導体記憶装置およびその製造方法に関する。
フラッシュメモリ装置(不揮発性半導体記憶装置)は、そのメモリセルの形成領域においてメモリセルトランジスタのゲート電極として多結晶シリコンからなる浮遊ゲート電極および制御ゲート電極のスタック構造を採用し、浮遊ゲート電極に蓄積される電荷に応じて情報を蓄積している。この制御ゲート電極の上部には制御ゲート電極の抵抗値を低減させるために、低抵抗化金属層としてタングステンシリサイド(WSi)などのシリサイド層が形成されている。シリサイド層の上には、シリコン窒化(SiN)膜が形成されている。このシリコン窒化膜は、メモリセルトランジスタのゲート絶縁膜に水素が侵入することにより、メモリセルトランジスタの特性が変動することを防止する水素バリア膜として機能している(例えば、特許文献1参照。)
近年、例えばシリサイド層をさらに低抵抗化するために、コバルト(Co)等を用いることが考えられている。しかし、例えばコバルトはタングステンより低融点材料であることから、制御ゲート電極上にコバルトシリサイド(CoSi2)膜を形成した後に、シリコン窒化膜を形成すると、コバルトシリサイド膜が劣化する問題点があった。
特開2000−311992号公報(図1)
近年、例えばシリサイド層をさらに低抵抗化するために、コバルト(Co)等を用いることが考えられている。しかし、例えばコバルトはタングステンより低融点材料であることから、制御ゲート電極上にコバルトシリサイド(CoSi2)膜を形成した後に、シリコン窒化膜を形成すると、コバルトシリサイド膜が劣化する問題点があった。
本発明は、シリサイド等の金属半導体合金層の劣化を防止しつつメモリセルトランジスタ特性の安定化が図れる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
本発明の一態様は、半導体基板と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極であって上部にそれぞれ金属半導体合金層が形成された複数のゲート電極と、隣り合う複数のゲート電極間の半導体基板を覆うと共に前記金属半導体合金層の上面および側壁面を露出させつつ該複数のゲート電極の側壁面を覆うように形成されたシリコン窒化膜からなるバリア膜と、複数のゲート電極間および前記複数のゲート電極の上に形成された層間絶縁膜とを備えた不揮発性半導体記憶装置を提供する。
本発明の一態様は、半導体基板上に第1のゲート絶縁膜を形成する工程と、第1の絶縁膜上に第1の半導体層を形成する工程と、第1の半導体層上に第2のゲート絶縁膜を形成する工程と、第2の絶縁膜上に第2の半導体層を形成する工程と、第1および第2の半導体層、第2のゲート絶縁膜を複数に分断して分断領域を設ける工程と、第1および第2の半導体層、並びに、第1および第2のゲート絶縁膜を覆うようにシリコン窒化膜を形成する工程と、シリコン窒化膜上にシリコン酸化膜からなる第1の層間絶縁膜を形成する工程と、第2の半導体層の上面および上部側壁が露出するよう第1の層間絶縁膜およびシリコン窒化膜を除去する工程と、露出した第2の半導体層の上部に金属半導体合金層を形成する工程と、第1の層間絶縁膜および金属半導体合金層上に第2の層間絶縁膜を形成する工程とを備えた不揮発性半導体記憶装置の製造方法を提供する。
本発明の一態様は、半導体基板上に第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上に第1の半導体層を形成する工程と、第1の半導体層上に第2のゲート絶縁膜を形成する工程と、第2のゲート絶縁膜上に第2の半導体層を形成する工程と、第1および第2の半導体層、第2のゲート絶縁膜を複数に分断して選択ゲートトランジスタのゲート電極およびメモリセルトランジスタのゲート電極を並設する工程と、第1および第2の半導体層、並びに、第1および第2のゲート絶縁膜を覆うようにTEOS膜からなる第1の層間絶縁膜を形成する工程と、隣り合う選択ゲート電極間の前記第1の層間絶縁膜を除去する工程と、第1の層間絶縁膜上、および選択ゲートトランジスタのゲート電極の側壁面に沿ってシリコン窒化膜からなるバリア膜として形成する工程と、バリア膜上にBPSG膜からなる第2の層間絶縁膜を形成する工程と、第2の半導体層の上面および上部側壁が露出するよう第1および2の層間絶縁膜ならびにシリコン窒化膜を除去する工程と、第2の半導体層の上部に金属半導体合金層を形成する工程と、第1および2の層間絶縁膜および金属半導体合金層上に第3の層間絶縁膜を形成する工程とを備えた不揮発性半導体記憶装置の製造方法を提供する。
本発明によれば、シリサイド等の金属半導体合金層によるゲート電極の低抵抗化とメモリセルトランジスタ特性の安定化とを両立できる。
(第1の実施形態)
以下、本発明の不揮発性半導体記憶装置を、NAND型フラッシュメモリ装置に適用した第1の実施形態について図1ないし図13を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
以下、本発明の不揮発性半導体記憶装置を、NAND型フラッシュメモリ装置に適用した第1の実施形態について図1ないし図13を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路を示しており、図2は、メモリセル領域の構造を模式的な平面図により示している。また、図3は、ビット線コンタクトCB周辺の平面図を模式的な平面図により示している。
半導体装置としてのNAND型のフラッシュメモリ装置1は、図1に示すメモリセルアレイArが形成されたメモリセル領域MおよびメモリセルアレイArを駆動するための周辺回路が形成された周辺回路領域(図示せず)の両領域に区画されている。
図1に示すフラッシュメモリ装置1において、そのメモリセルアレイArは、2個の選択ゲートトランジスタTrsと、当該選択ゲートトランジスタTrs間に対して直列接続された複数個(例えば8個:2のn乗個(nは正数))のメモリセルトランジスタTrnとからなるNANDセルユニットSuが行列状に配設されることにより構成されている。
1つのNANDセルユニットSuにおいて、2個の選択ゲートトランジスタTrsおよび複数個のメモリセルトランジスタTrnは、隣り合うもの同士でソース/ドレイン領域2a(図13参照)を共用して構成されている。
図1中X方向(ワード線WL方向、ゲート幅方向に相当)に配列されたメモリセルトランジスタTrnは、ワード線(制御ゲート線)WLにより電気的に接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrsは、選択ゲート線SLで接続されている。さらに、選択ゲートトランジスタTrsは、ビット線コンタクトCBを介して図1中X方向に直交交差するY方向(ゲート幅方向の交差方向、ゲート長方向、ビット線方向に相当)に延びるビット線BLに接続されている。尚、X方向とY方向とが直交した実施形態を示すが、交差していればどのような角度でも良い。
複数のNANDセルユニットSuは、図2に示すように、STI(Shallow Trench Isolation)構造の素子分離領域Sbによって互いに分離されている。図3に示すように、この素子分離領域Sbは、Y方向に延びる素子形成領域(活性領域:アクティブエリア)Saを区画する。この素子形成領域Saは、メモリセルトランジスタTrnおよび選択ゲートトランジスタTrsのソース/ドレイン領域およびチャネル領域を含む領域を示している。メモリセルトランジスタTrnは、Y方向に延びる素子形成領域Saと、Y方向に所定間隔をもって形成されX方向に延びるワード線WLとの交差部に位置して形成されている。
<ビット線コンタクトCBの周辺構造について>
以下、ビット線コンタクトCBの周辺の構造について、図13を参照しながら説明する。図13はメモリセル領域Mの一部構造を模式的に示す図2および図3に示すA−A線に沿う縦断面図である。
以下、ビット線コンタクトCBの周辺の構造について、図13を参照しながら説明する。図13はメモリセル領域Mの一部構造を模式的に示す図2および図3に示すA−A線に沿う縦断面図である。
フラッシュメモリ装置1のメモリセル領域Mにおいては、半導体基板としてのp型のシリコン基板2上にゲート電極を構成する浮遊ゲート電極および制御ゲート電極がスタックされた構造となっており、他のMOSトランジスタよりも高アスペクト比の構造となっている。また、本実施形態に係るフラッシュメモリ装置1のメモリセル領域Mのビット線コンタクトCBは、非セルフアラインコンタクト構造を採用している。
図13に示すように、シリコン基板2上において、選択ゲートトランジスタを構成するゲート電極SGと、メモリセルトランジスタを構成するゲート電極MGがシリコン基板2上の複数のゲート電極形成領域GCに並設されている。
<メモリセルトランジスタのゲート電極MGの構造について>
ゲート電極MGは、シリコン基板2上に第1のゲート絶縁膜3を介して形成された浮遊ゲート電極(第1のゲート電極)4(FG)と、この第1のゲート電極4の上に形成されたゲート間絶縁膜5と、このゲート間絶縁膜5の上に形成された制御ゲート電極(第2のゲート電極)6とにより構成される。
ゲート電極MGは、シリコン基板2上に第1のゲート絶縁膜3を介して形成された浮遊ゲート電極(第1のゲート電極)4(FG)と、この第1のゲート電極4の上に形成されたゲート間絶縁膜5と、このゲート間絶縁膜5の上に形成された制御ゲート電極(第2のゲート電極)6とにより構成される。
第1のゲート絶縁膜3は、例えばシリコン酸化膜により形成されている。浮遊ゲート電極4は、例えばリンや砒素などの不純物がドープ(導入)された多結晶シリコンにより形成されている。ゲート間絶縁膜5は、例えばONO(シリコン酸化膜(Oxide)-シリコン窒化膜(Nitride)-シリコン酸化膜(Oxide))膜により形成されている。
制御ゲート電極6は、下層側の薄い多結晶シリコン膜7aと、この多結晶シリコン膜7aの上に厚く形成された多結晶シリコン膜7bと、この多結晶シリコン膜7bの上に形成された金属半導体合金層8とにより構成される。
多結晶シリコン膜7aおよび7bには、例えばリンや砒素などの不純物がドープ(導入)されている。金属半導体合金層(金属シリサイド層)8は、金属と多結晶シリコン膜7bを合金化処理して形成される層であり、金属としてコバルト(Co)が適用される。
<選択ゲートトランジスタのゲート電極SGの構造について>
ゲート電極SGは、メモリセルトランジスタを構成するゲート電極MGとほぼ同様の構造であり、その異なるところは、制御ゲート電極6および浮遊ゲート電極4間が貫通して構造的および電気的に導通接続されているところである。
ゲート電極SGは、メモリセルトランジスタを構成するゲート電極MGとほぼ同様の構造であり、その異なるところは、制御ゲート電極6および浮遊ゲート電極4間が貫通して構造的および電気的に導通接続されているところである。
具体的には、選択ゲート電極SGは、ゲート電極MGと同様に、シリコン基板2上に第1のゲート絶縁膜3を介して、第1のゲート電極4、ゲート間絶縁膜5、多結晶シリコン膜7aおよび7b、金属半導体合金層8が順に、ゲート電極MGの対応する膜と同一膜厚で形成されているが、このうちゲート間絶縁膜5および多結晶シリコン膜7aに貫通孔11が設けられている。多結晶シリコン膜7bがこの貫通孔11を通じて第1のゲート電極4に対して構造的に接触するように形成されることによりゲート電極SGが構成されている。
これら並設された複数のゲート電極MG−MG間、MG−SG間にはゲート電極分離領域GVが設けられている。このゲート電極分離領域GVにはバリア膜9および層間絶縁膜10が形成されている。バリア膜9は、それぞれのゲート電極Gの外側壁面に沿って形成されていると共に、シリコン基板2の表面に沿って形成されている。このバリア膜9は、例えばシリコン窒化(SiN)膜からなる。また、層間絶縁膜10はBPSG(boro phospho silicate glass)膜から構成されている
バリア膜9は、その上端部9aの高さが金属半導体合金層8の下面とほぼ同じ高さに形成されている。すなわち、バリア膜9は浮遊ゲート電極4の側壁、ゲート間絶縁膜5の側壁、制御ゲート電極の側壁、ゲート電極MG−MG間およびMG−SG間のシリコン基板2上全体を覆うよう形成されている。
バリア膜9は、その上端部9aの高さが金属半導体合金層8の下面とほぼ同じ高さに形成されている。すなわち、バリア膜9は浮遊ゲート電極4の側壁、ゲート間絶縁膜5の側壁、制御ゲート電極の側壁、ゲート電極MG−MG間およびMG−SG間のシリコン基板2上全体を覆うよう形成されている。
各ゲート電極SGおよびMGの直上には層間絶縁膜13が形成されている。この層間絶縁膜13は、例えばTEOS(Tetra Ethyl Ortho Silicate:Tetra EthOxy Silane)によるシリコン酸化膜により構成される。
各ゲート電極SGおよびMG間のシリコン基板2の表層には、拡散層としてソース/ドレイン領域2aが形成されている。ゲート電極SG−SG間の拡散層2a上にはコンタクトプラグ12が構成されている。このコンタクトプラグ12は、ポリプラグや金属プラグにより構成される。
本実施形態に係る構造によれば、バリア膜9が浮遊ゲート電極4の側壁、ゲート間絶縁膜5の側壁、制御ゲート電極の側壁、ゲート電極MG−MG間およびMG−SG間のシリコン基板2上全体を覆うよう形成されているため、水素がゲート絶縁膜に侵入することを阻止でき、メモリセルトランジスタTrnの特性変動を防止できる。
以下、上述した構造の製造方法について図4ないし図12をも参照しながら説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された課題を解決して目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜変更しても良い。
尚、説明の便宜上、前述説明した各膜や各層の構成要素(構造要素と称す)に対応した製造上の構成要素(製造要素と称す)については、構造要素に付した符号に100を加えた符号を付して製造要素の符号として記す。したがって、以下に示す製造要素は、当該製造要素に付された符号から100を減じた符号を付した製造要素が対応している。
本実施形態においては、ゲート電極MGおよびSGの形成後の製造工程に特徴を備えているため、図4に示す構造を形成するための工程については概略的に説明を行う。
<図4の構造の形成工程>
シリコン基板102上にシリコン酸化膜103を約10[nm]の膜厚で熱酸化法により形成する。次に、このシリコン酸化膜103の上に減圧CVD法により非晶質シリコン層(第1の半導体層)104を約120[nm]の膜厚で形成する。この非晶質シリコン層は、後に熱処理することにより多結晶シリコンに変質される。
<図4の構造の形成工程>
シリコン基板102上にシリコン酸化膜103を約10[nm]の膜厚で熱酸化法により形成する。次に、このシリコン酸化膜103の上に減圧CVD法により非晶質シリコン層(第1の半導体層)104を約120[nm]の膜厚で形成する。この非晶質シリコン層は、後に熱処理することにより多結晶シリコンに変質される。
次に、非晶質シリコン層104、シリコン酸化膜103、シリコン基板102に対し、素子分離溝(図示せず)を複数形成し、当該素子分離溝内に素子分離絶縁膜(図示せず)を埋込むことにより非晶質シリコン層104を図3中X方向に分断する。これにより、素子形成領域Sa上にシリコン酸化膜103および非晶質シリコン層104を残留させる。次に、素子分離絶縁膜(図示せず)や非晶質シリコン層104上にONO膜105を減圧CVD法により形成する。次に、ONO膜105の上に減圧CVD法によりリン等の不純物がドープされた非晶質シリコン層107aを堆積する。次に、ゲート電極SGの形成領域において、非晶質シリコン層107aおよびONO膜105に貫通孔111を形成し、その後、減圧CVD法によりリン等の不純物がドープされた非晶質シリコン層107bを形成する。非晶質シリコン層107aおよび107bは、後の熱処理工程によって多結晶シリコンに変質する。
次に、非晶質シリコン層107aおよび107b上にフォトリソグラフィ技術によりマスクパターンを形成し、ゲート電極分離領域GVの各層107b、107a、105、104を除去する。次にイオンインプランテーション技術によりイオン注入し拡散層102aを形成する。次に、減圧CVD法によりHTO(High Temperature Oxide)膜(図示せず)を各層107b、107a、105、104を覆うように薄く形成する。次に、図5に示すように、各層107b、107a、105、104およびゲート電極MG−MG間およびMG−SG間のシリコン酸化膜103上を覆うようにシリコン窒化膜109を形成する。
次に、図6に示すように、シリコン窒化膜109を覆うようにHDP(High Density Plasma)−CVD法により埋込膜110を形成する。この埋込膜110は、例えばTEOS、BPSG等により形成され層間絶縁膜として構成される。シリコン窒化膜109は、層間絶縁膜110(特にBPSG)からの不純物の侵入を防止する目的で形成されバリア膜として機能する。
次に、図7に示すように、CMP(Chemical Mechanical Polishing)法により埋込膜110を平坦化処理すると共に、RIE(Reactive Ion Etching)法によりドライエッチング処理し、非晶質シリコン層107bの上面および上部側壁を露出させる。
次に、図8に示すように、非晶質シリコン層107bの上面および側壁にスパッタ法によりコバルトを形成し、熱処理を行うことにより合金化処理してコバルトシリサイド膜108を金属半導体合金層として形成した後、合金化されなかった金属膜を除去する。
次に、図9に示すように、金属シリサイド膜108上および層間絶縁膜110上にシリコン酸化膜113を堆積する。シリコン酸化膜113は、例えばDual FrequencyプラズマCVD法により形成される膜である。
次に、図10に示すように、シリコン酸化膜113上にレジストRを塗布してパターンニングし、ホールH1を形成する。図12は、このときのホールH1の形成領域を平面図で示している。このホールH1は、例えば楕円状に形成されており、ビット線コンタクトCBの形成領域上に対して形成されるものである。
次に、図11に示すように、パターンニングされたレジストRをマスクとしてシリコン酸化膜113、シリコン酸化膜110、シリコン窒化膜109、シリコン酸化膜103をRIE法により除去してホールHを形成する。このときのエッチング条件は、シリコン酸化膜110および113間で選択比の低い条件である。次に、ホールH内にコンタクトプラグ12を埋込み形成する。
本実施形態に係る製造方法によれば、金属シリサイド膜108の形成前にシリコン窒化膜109を形成するので、シリコン窒化膜109形成時の熱の影響により金属シリサイド膜108が劣化することを防止できると共に、シリコン窒化膜109が非晶質(多結晶)シリコン層107a、107bの側壁およびゲート電極MG−MG間およびMG−SG間のシリコン酸化膜103上を覆うので、メモリセルトランジスタTrnのゲート絶縁膜に水素が侵入することによるメモリセルトランジスタの特性が変動することを防止できる。さらに、非晶質シリコン層107bの上面および側壁にコバルトを形成し、上面および側面の双方から合金化処理を行い、金属シリサイド膜108を形成するので、金属シリサイド膜108が均質に形成できる。
(第2の実施形態)
図14ないし図20は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、ゲート絶縁膜に侵入する水素の発生の主要因がBPSG膜にあることから、バリア膜9をBPSG膜が埋め込まれる選択ゲートトランジスタのゲート電極SG−SG間のみに設け、ゲート電極SGとメモリセルトランジスタのゲート電極MGとの間、並びにゲート電極MG−MG間には水素を含有しないBPSG膜以外の層間絶縁膜を埋め込み、バリア膜9を設けないところにある。また、シリコン窒化膜109とシリコン酸化膜110の形成工程の順序を入れ替えているところにある。前述実施形態と同一部分については、同一符号を付して説明を省略し、以下異なる部分についてのみ説明を行う。
図14ないし図20は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、ゲート絶縁膜に侵入する水素の発生の主要因がBPSG膜にあることから、バリア膜9をBPSG膜が埋め込まれる選択ゲートトランジスタのゲート電極SG−SG間のみに設け、ゲート電極SGとメモリセルトランジスタのゲート電極MGとの間、並びにゲート電極MG−MG間には水素を含有しないBPSG膜以外の層間絶縁膜を埋め込み、バリア膜9を設けないところにある。また、シリコン窒化膜109とシリコン酸化膜110の形成工程の順序を入れ替えているところにある。前述実施形態と同一部分については、同一符号を付して説明を省略し、以下異なる部分についてのみ説明を行う。
<構造について>
図14に示すように、前述実施形態に比較して、ゲート電極SGおよびゲート電極MG間にはバリア膜9が形成されておらず、隣り合うゲート電極MG−MG間にもバリア膜9が形成されていない。本実施形態においては、ゲート電極SGとゲート電極MGとの間およびゲート電極MG−MG間においては、水素を含有しない非BPSG膜からなる層間絶縁膜10のみが形成されている。本実施形態においては、層間絶縁膜10はTEOS材によるシリコン酸化膜で形成されている。
図14に示すように、前述実施形態に比較して、ゲート電極SGおよびゲート電極MG間にはバリア膜9が形成されておらず、隣り合うゲート電極MG−MG間にもバリア膜9が形成されていない。本実施形態においては、ゲート電極SGとゲート電極MGとの間およびゲート電極MG−MG間においては、水素を含有しない非BPSG膜からなる層間絶縁膜10のみが形成されている。本実施形態においては、層間絶縁膜10はTEOS材によるシリコン酸化膜で形成されている。
シリコン窒化膜からなるバリア膜9の比誘電率はシリコン酸化膜からなる層間絶縁膜10の比誘電率よりも高い。このため、選択ゲート電極SGとゲート電極MGとの間、並びに、ゲート電極MG−MG間にバリア膜9が形成されていなければ、比誘電率を低く保つことができ、隣り合うメモリセルトランジスタの浮遊ゲート電極FGの電気的結合を抑制できる。
ビット線コンタクトCBの外周囲で且つシリコン基板2とのコンタクト領域付近には、バリア膜9が形成されていると共に、当該バリア膜9の内側にBPSGからなる層間絶縁膜15が埋込まれている。
以下、製造方法について図15ないし図20を参照しながら説明する。
図4に示す構造を形成した後、図15に示すように、HDP−CVD法によりTEOSによる埋込膜110を形成し、RIE法により全面エッチバックすることにより非晶質シリコン層107bの上面を露出させると共に、ゲート電極SG−SG間のシリコン酸化膜110をリソグラフィおよびウェットエッチング処理により除去する。このとき、図示しないが、前述した素子分離絶縁膜(図示せず)上にウェットエッチング処理に耐性を備えたHTO膜が形成されていれば素子分離絶縁膜の信頼性が保たれる。
図4に示す構造を形成した後、図15に示すように、HDP−CVD法によりTEOSによる埋込膜110を形成し、RIE法により全面エッチバックすることにより非晶質シリコン層107bの上面を露出させると共に、ゲート電極SG−SG間のシリコン酸化膜110をリソグラフィおよびウェットエッチング処理により除去する。このとき、図示しないが、前述した素子分離絶縁膜(図示せず)上にウェットエッチング処理に耐性を備えたHTO膜が形成されていれば素子分離絶縁膜の信頼性が保たれる。
次に、図16に示すように、シリコン酸化膜110の上面、非晶質シリコン層107bの上面および埋込膜110が除去されたゲート電極SG−SG間のシリコン基板2上にシリコン窒化膜109を形成する。次に、図17に示すように、BPSG115を形成する。このBPSG115は、例えばTEOS材よりも埋込性の良い材料である。したがって、ビット線コンタクトCBの形成領域の幅が狭かったとしても埋込性良く層間絶縁膜15を構成できる。
次に、図18に示すように、CMP法により平坦化処理し、RIE法により全面エッチバックすることにより非晶質シリコン層107bの上面および上部側壁を露出させる。
次に、図19に示すように、非晶質シリコン層107bの上面および露出した上部側壁にコバルトを形成し合金化処理することで非晶質シリコン層107bの上部に金属シリサイド膜108を金属半導体合金層として形成する。次に、図20に示すように、シリコン酸化膜113を形成し、CMP法により平坦化処理する。次に、図14に示すように、RIE法によりシリコン酸化膜113、BPSG115およびシリコン窒化膜109をエッチング処理してシリコン基板2に至るまでホールHを形成すると共に、ホールH内にコンタクトプラグ12を埋込み形成する。本実施形態に係る製造方法によれば、前述実施形態とほぼ同様の作用効果を奏する。
次に、図19に示すように、非晶質シリコン層107bの上面および露出した上部側壁にコバルトを形成し合金化処理することで非晶質シリコン層107bの上部に金属シリサイド膜108を金属半導体合金層として形成する。次に、図20に示すように、シリコン酸化膜113を形成し、CMP法により平坦化処理する。次に、図14に示すように、RIE法によりシリコン酸化膜113、BPSG115およびシリコン窒化膜109をエッチング処理してシリコン基板2に至るまでホールHを形成すると共に、ホールH内にコンタクトプラグ12を埋込み形成する。本実施形態に係る製造方法によれば、前述実施形態とほぼ同様の作用効果を奏する。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、フラッシュメモリ装置1に限らず、各種不揮発性半導体記憶装置等の半導体装置に適用可能である。また、上記実施形態はp型のシリコン基板2、102に適用したが、本発明はその他の材質からなる半導体基板に適用しても良い。また、上記実施形態は第1のゲート絶縁膜3をシリコン酸化膜103で形成したが、本発明は他の絶縁材料で形成しても良い。また、上記実施形態は浮遊ゲート電極(第1のゲート電極)4を非晶質シリコン層104で形成したが、本発明は他の半導体材料で形成しても良い。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、フラッシュメモリ装置1に限らず、各種不揮発性半導体記憶装置等の半導体装置に適用可能である。また、上記実施形態はp型のシリコン基板2、102に適用したが、本発明はその他の材質からなる半導体基板に適用しても良い。また、上記実施形態は第1のゲート絶縁膜3をシリコン酸化膜103で形成したが、本発明は他の絶縁材料で形成しても良い。また、上記実施形態は浮遊ゲート電極(第1のゲート電極)4を非晶質シリコン層104で形成したが、本発明は他の半導体材料で形成しても良い。
また、上記実施形態はゲート間絶縁膜5をONO膜によって形成したが、本発明はNONON(シリコン酸化膜(Oxide)-シリコン窒化膜(Nitride)-シリコン酸化膜(Oxide)-シリコン窒化膜(Nitride)-シリコン酸化膜(Oxide))等の酸化膜層および窒化膜層の積層膜構造や、その他の高誘電体材料により構成される膜を適用しても良い。また、上記実施形態は制御ゲート電極6の基層を多結晶シリコン膜7(非晶質シリコン層107a、107b)で形成したが、本発明は他の半導体材料で形成しても良い。また、本発明において、非晶質シリコン層107aは必要に応じて形成すれば良い。また、本発明は選択ゲートトランジスタのゲート電極SGやメモリセルトランジスタのゲート電極MGに限らず、その他のトランジスタのゲート電極に適用可能である。
また、上記実施形態では金属半導体合金層8としてコバルトシリサイド膜108を用いたが、本発明はニッケルシリサイド(NiSi)、プラチナシリサイド(PtSi)、チタンシリサイド(TiSi)、タンタルシリサイド(TaSi)を金属半導体合金層として用いても良い。
図面中、1はフラッシュメモリ装置(不揮発性半導体記憶装置)、2、102はシリコン基板(半導体基板)、3はゲート絶縁膜、103はシリコン酸化膜(第1のゲート絶縁膜)、4、FGは浮遊ゲート電極(第1のゲート電極)、104は非晶質シリコン層(第1の半導体層)、5はゲート間絶縁膜、105はONO膜(第2のゲート絶縁膜)、6は制御ゲート電極(第2のゲート電極)、107a、107bは非晶質シリコン層(第2の半導体層)、SGは選択ゲート電極(ゲート電極)、MGはメモリセルトランジスタのゲート電極、8は金属半導体合金層、108はコバルトシリサイド膜、9はバリア膜、109はシリコン窒化膜、10、110は層間絶縁膜、12はコンタクトプラグ、15は層間絶縁膜、115はBPSGを示す。
Claims (5)
- 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極であって上部にそれぞれ金属半導体合金層が形成された複数のゲート電極と、
隣り合う複数のゲート電極間の半導体基板を覆うと共に前記金属半導体合金層の上面および側壁面を露出させつつ該複数のゲート電極の側壁面を覆うように形成されたシリコン窒化膜からなるバリア膜と、
前記複数のゲート電極間および前記複数のゲート電極の上に形成された層間絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。 - 前記層間絶縁膜はBPSG膜であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記金属半導体合金層はコバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、チタンシリサイド、タンタルシリサイドのいずれかであることを特徴とする請求項1または2記載の不揮発性半導体記憶装置。
- 半導体基板上に第1のゲート絶縁膜を形成する工程と、
前記第1の絶縁膜上に第1の半導体層を形成する工程と、
前記第1の半導体層上に第2のゲート絶縁膜を形成する工程と、
前記第2の絶縁膜上に第2の半導体層を形成する工程と、
前記第1および第2の半導体層、第2のゲート絶縁膜を複数に分断して分断領域を設ける工程と、
前記第1および第2の半導体層、並びに、第1および第2のゲート絶縁膜を覆うようにシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上にシリコン酸化膜からなる第1の層間絶縁膜を形成する工程と、
前記第2の半導体層の上面および上部側壁が露出するよう前記第1の層間絶縁膜および前記シリコン窒化膜を除去する工程と、
前記露出した第2の半導体層の上部に金属半導体合金層を形成する工程と、
前記第1の層間絶縁膜および前記金属半導体合金層上に第2の層間絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜上に第1の半導体層を形成する工程と、
前記第1の半導体層上に第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に第2の半導体層を形成する工程と、
前記第1および第2の半導体層、第2のゲート絶縁膜を複数に分断して選択ゲートトランジスタのゲート電極およびメモリセルトランジスタのゲート電極を並設する工程と、
前記第1および第2の半導体層、並びに、第1および第2のゲート絶縁膜を覆うようにTEOS膜からなる第1の層間絶縁膜を形成する工程と、
隣り合う選択ゲート電極間の前記第1の層間絶縁膜を除去する工程と、
前記第1の層間絶縁膜上、および前記選択ゲートトランジスタのゲート電極の側壁面に沿ってシリコン窒化膜からなるバリア膜として形成する工程と、
前記バリア膜上にBPSG膜からなる第2の層間絶縁膜を形成する工程と、
前記第2の半導体層の上面および上部側壁が露出するよう前記第1および2の層間絶縁膜ならびに前記シリコン窒化膜を除去する工程と、
前記第2の半導体層の上部に金属半導体合金層を形成する工程と、
前記第1および2の層間絶縁膜および前記金属半導体合金層上に第3の層間絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006285088A JP2008103542A (ja) | 2006-10-19 | 2006-10-19 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006285088A JP2008103542A (ja) | 2006-10-19 | 2006-10-19 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008103542A true JP2008103542A (ja) | 2008-05-01 |
Family
ID=39437650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006285088A Pending JP2008103542A (ja) | 2006-10-19 | 2006-10-19 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008103542A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101448154B1 (ko) * | 2008-06-30 | 2014-10-08 | 삼성전자주식회사 | 반도체 소자의 게이트 전극의 형성 방법 |
-
2006
- 2006-10-19 JP JP2006285088A patent/JP2008103542A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101448154B1 (ko) * | 2008-06-30 | 2014-10-08 | 삼성전자주식회사 | 반도체 소자의 게이트 전극의 형성 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3917063B2 (ja) | 半導体装置及びその製造方法 | |
US7521318B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2009026802A (ja) | 半導体装置の製造方法および半導体装置 | |
US7799635B2 (en) | Methods of forming nonvolatile memory devices | |
US8952536B2 (en) | Semiconductor device and method of fabrication | |
JP2010080853A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US20120238099A1 (en) | Method of manufacturing electronic part | |
JP2010040753A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2008091614A (ja) | 半導体装置およびその製造方法 | |
US20090140315A1 (en) | Semiconductor memory device and method of manufacturing the same | |
JP2007207947A (ja) | 半導体装置およびその製造方法 | |
JP2009231300A (ja) | 半導体記憶装置及びその製造方法 | |
JP2013197482A (ja) | 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 | |
JP2006278967A (ja) | 半導体装置およびその製造方法 | |
US20100295133A1 (en) | Resistor of Semiconductor Device and Method of Forming the Same | |
JP2011066052A (ja) | 半導体装置の製造方法および半導体装置 | |
US20080087943A1 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
JP2009267107A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2008098503A (ja) | 半導体装置およびその製造方法 | |
JP2008177223A (ja) | 半導体装置およびその製造方法 | |
JP2008103542A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2013026331A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2011119508A (ja) | 半導体装置の製造方法 | |
JP2012129453A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009147239A (ja) | 不揮発性半導体記憶装置及びその製造方法 |