JP2004006660A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】トレンチ側壁を平坦化するとともにトレンチコーナー部を丸める処理を、容易かつ安価におこなうこと、または、トレンチ形成時のマスクを除去した後におこなうことにより、信頼性の高いゲート絶縁膜を有する半導体装置を再現性よく製造すること。
【解決手段】トレンチ形成後、常圧で、アルゴン、ヘリウム、ネオンのうちのいずれかの雰囲気、またはアルゴン、ヘリウム、ネオンのうちのいずれかと４％以下の水素からなる混合ガス雰囲気などの不活性雰囲気中で、９００℃以上１００５０℃以下の温度で、３０秒以上３０分以下の時間、アニール処理をおこない、トレンチコーナー部を丸めるとともにトレンチ側壁を平坦化する。
または、トレンチ形成後、トレンチ形成用のマスクを除去した後に不活性雰囲気中でアニール処理をおこなう。
【選択図】　　　　なし

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にゲート絶縁膜の形成前にゲート絶縁膜形成領域の平坦化処理をおこない、さらにトレンチが形成された構造を有する半導体装置にあっては、そのトレンチ側壁の平坦化処理とトレンチコーナー部の丸め処理も同時におこなう半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、トレンチを形成する半導体装置として、トレンチ内にゲート絶縁膜が形成された構造を有する半導体装置（以下、トレンチＭＯＳ型半導体装置とする）がある。このトレンチＭＯＳ型半導体装置の製造方法として、半導体基板にトレンチを形成した後、それにつづいてゲート絶縁膜を形成する方法が知られている。図１２および図１３は、従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す図で、図１２は要部平面図であり、図１３は図１２のＡ−Ａ´断面を示し、図１３（ｅ）が図１２に対応する断面図である。
【０００３】
図１２は、トレンチ４とトレンチ４内にゲート絶縁膜５を介してポリシリコンなどのゲート電極８が形成され、トレンチ４端部から厚い酸化膜９に渡ってゲート電極８が引き出されている。厚い酸化膜９の上のゲート電極８の上には、図示されない層間絶縁膜が形成され、該層間絶縁膜に図示しないコンタクトホールを形成してゲート電極８と図示しないメタル配線と接続される。
従来は、まずｎ＋ドレイン１１を備えたｎ型のシリコン半導体基板１の表面に厚い酸化膜９を形成し、その後、半導体基板１の表面層にｐ型のウェル領域２を形成し、該ウェル領域２の表面上に所望のパターンのシリコン酸化膜よりマスク３を形成し、このマスク３の開口部のシリコン半導体基板１にトレンチエッチングをおこない、シリコン半導体基板１にトレンチ４を形成する。このとき、トレンチ側壁にＳｉＯ２系の側壁保護膜５が生成される（図１３（ａ））。側壁保護膜５をＨＦ系エッチング液を用いて除去する。このとき、マスク３がトレンチ４から後退しマスク３の開口部が拡がる（図１３（ｂ））。その後、等方性エッチングによりトレンチ４内のダメージを除去する。この際トレンチ４の側壁４１，４２が平坦化され、底部のコーナー部４３，４４が丸まる（図１３（ｃ））。次にトレンチ４上部のコーナー部の丸めおよび異物質の除去を目的として熱酸化により犠牲酸化膜６を形成する（図１３（ｄ））。犠牲酸化膜６を除去するとトレンチ４上部のコーナー部４３，４４が丸まりトレンチ内の異物質が除去される。この後、ゲート絶縁膜７を形成し、トレンチ４内を多結晶シリコンなどのゲート電極８を埋め、厚い酸化膜９へ引き出す領域を残しエッチバックする（図１３（ｅ））。そして、ソースの形成等をおこなうことにより、トレンチＭＯＳ型半導体装置が形成される。
【０００４】
しかしながら、上述した従来の製造方法では、トレンチ４コーナー部を丸めるためには犠牲酸化膜６を厚く形成する必要がある。また、側壁保護膜５を除去した後の等方性エッチングにより、トレンチ４の幅が広がる。このトレンチ４の幅は側壁保護膜５の除去の際のマスク３の後退量のばらつきに応じてばらつきが生じ、後工程で使用するマスクの位置合わせ精度の低下や微細化の点で好ましくない。
そこで、本出願人は、トレンチ側壁に生成された側壁保護膜を除去した後、ゲート絶縁膜を形成する前に、水素雰囲気中でアニール処理をおこなうことによって、トレンチコーナー部を丸めるとともに、トレンチの幅を広げることなくトレンチ側壁を平坦化する製造方法について先に出願している（特願２００２−０２４７７８）。また、特許文献１にも同様なことが記載されている。しかし、この製造方法では、水素の取り扱いが大変であり、また熱処理装置が複雑化してしまうため、コストがかかるという不都合がある。
【０００５】
また、特許文献１では、水素雰囲気中でのアニール処理の際に、図１３（ａ）のようにトレンチ４形成用のマスク３を後退させて、この後退量によりアニール処理時のトレンチ４上部のコーナーの曲率半径を制御することが記載されている。
しかしながら、マスク３の後退によりコーナー部の曲率半径を制御させる場合、水素雰囲気中でアニール処理では、トレンチ側壁１４１，１４２が平坦となり、トレンチコーナー部１４３，１４４，１４５，１４６が丸まるが、マスク３の端部と半導体基板１の露出部との境界で、マスク３によりシリコン原子の拡散が抑制され、突出部１０が形成される（図１３（ｂ）、図１３（ｃ））。このような突出部１０が形成されると、この上にゲート酸化膜７を介してゲート電極８を形成する場合においては、突出部１０において絶縁破壊が発生する恐れがある。
【０００６】
このように、トレンチ内に絶縁膜を介して電極を埋め込み、この電極を半導体基板に引き出してメタル配線と接続するものについては絶縁破壊が発生する恐れがある。
【０００７】
【特許文献１】
特開２００２−２３１９４５号公報
【０００８】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであって、信頼性の高いゲート絶縁膜を有する半導体装置を再現性よく製造するため、ゲート絶縁膜を形成する前に、ゲート絶縁膜形成領域を平坦化する処理、またトレンチ構造を有するものにあってはトレンチ側壁を平坦化するとともにトレンチコーナー部を丸める処理を、容易かつ安価におこなうことができる半導体装置の製造方法を提供することを目的とする。
さらには、トレンチ内に埋め込まれた電極を半導体基板上に引き出す構成の半導体装置において、絶縁破壊が起こらない信頼性の高い半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、絶縁ゲート構造を有する半導体装置を製造するにあたって、半導体基板のゲート絶縁膜形成領域を露出させる工程と、常圧の不活性雰囲気中でアニール処理をおこなうことにより前記ゲート絶縁膜形成領域を平坦化する工程と、前記ゲート絶縁膜形成領域にゲート絶縁膜を形成する工程と、を順におこなうことを特徴とする。
また、本発明は、半導体基板にトレンチを形成する工程と、常圧の不活性雰囲気中でアニール処理をおこなうことにより、前記トレンチのコーナー部を丸めるとともに前記トレンチの側壁を平坦化する工程と、を順におこなうことを特徴とする。
また、前記アニール処理後に、前記トレンチの側壁および底面を被覆する絶縁膜を形成する工程と、前記絶縁膜を被覆する電極を形成する工程と、を順におこなうことを特徴とする。
【００１０】
これらの発明において、不活性雰囲気とは、アルゴン、ヘリウム、ネオンのうちいずれかの雰囲気、またはアルゴン、ヘリウム、ネオンのうちいずれかと４％以下の水素からなる混合ガス雰囲気であり、またアニール時間は３０秒以上３０分以下であるとよい。
これらの発明によれば、アニール処理時にシリコン原子のマイグレーションが起こり、それによってトレンチ側壁等のゲート絶縁膜形成領域が原子レベルで平坦化し、またトレンチコーナー部のように曲率半径の小さい部分が丸まる。また、不活性雰囲気はシリコンとの反応物を生成しない雰囲気であり、特にアルゴン、ヘリウム、ネオン、またはこれらのうちのいずれかと４％以下の水素との混合ガスを用いることにより、爆発（燃焼）が起こらないので、熱処理装置の防爆システムが不要となり、また、常圧においても充分マイグレーションの効果が得られる。
【００１１】
また、本発明は、半導体基板にエッチングによりトレンチを形成する工程と、不活性雰囲気中でのアニール工程と、を備えた半導体装置の製造方法において、前記アニール工程の前に、トレンチ形成時に使用したマスクを除去する工程を備えたものとする。
このように、トレンチ形成時に半導体基板上に形成されたマスクを除去した後に不活性雰囲気中でのアニール工程することにより、マスクを形成したままアニールした場合と比べてなめらかな半導体基板表面を得ることができる。特に、トレンチゲートＭＯＳＦＥＴにおいては、トレンチ内に形成される電極を半導体基板の表面に引き出す場合には、ゲート耐圧を下げることを抑制できる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１〜図５は、本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。まず、シリコン半導体基板１１に、通常のＭＯＳ型半導体装置の形成プロセスにしたがって、図示しないウェル領域などを形成する。ついで、半導体基板１１の表面上にマスクとなるたとえばシリコン酸化膜１２を形成する（図１）。
【００１３】
つづいて、シリコン酸化膜１２の表面上に、トレンチ形成領域を開口させたパターンの図示しないフォトレジスト等のマスクを形成する。このレジストマスクを用いてシリコン酸化膜１２のエッチングをおこない、所定のトレンチパターンを有するマスクを形成する（図２）。そして、このマスクを用いて、たとえば反応性イオンエッチング等による異方性エッチングによってシリコン半導体基板１１のエッチングをおこない、トレンチ１３を形成する。その際、トレンチ側壁にはＳｉＯ２系の側壁保護膜１４が生成される（図３）。つぎに、ＨＦ系エッチング液等を用いてエッチングをおこない、側壁保護膜１４およびシリコン酸化膜１２を除去する。つづいて、水洗およびスピン乾燥をおこなう。
【００１４】
つぎに、常圧の不活性雰囲気中で、９００℃以上１０５０℃以下の高温でアニール処理を３０秒以上３０分以下の時間でおこなう。不活性雰囲気としては、たとえばアルゴン、ヘリウム、ネオンのうちいずれかの雰囲気であってもよいし、アルゴン、ヘリウム、ネオンのうちいずれかと４％以下の水素からなる混合ガス雰囲気であってもよい。このような水素含有雰囲気で処理をおこなうことにより、シリコン表面を水素終端の不活性状態とすることで、汚染の影響を低減することができる。このような常圧の不活性雰囲気とすることによって、特別な防爆システムは不要であり、通常の熱処理装置を使用することができる。このアニール処理中にシリコン原子の表面拡散（マイグレーション）が起こり、トレンチ側壁１４１，１４２が平坦化するとともに、トレンチコーナー部１４３，１４４，１４５，１４６が丸まる（図４）。また、結晶欠陥もなくなる。
【００１５】
ここで、アニール温度が上述した温度範囲である理由は、９００℃未満ではシリコン原子のマイグレーションがあまり起こらないため、トレンチ側壁１３１，１３２の平坦化効果およびトレンチコーナー部１３３，１３４，１３５，１３６の丸め効果が得られないからである。一方、１０５０℃を超えると、トレンチ形状にボーイングによる逆テーパーが形成され、後にトレンチ１４内を多結晶シリコンで埋め込んだときにす（空間）ができるという不都合が生じるからである。また、アニール時間が上述した範囲である理由は、３０秒未満では短すぎてトレンチ側壁１３１，１３２の平坦化効果およびトレンチコーナー部１３３，１３４，１３５，１３６の丸め効果が十分に得られないからである。一方、３０分を超えると、トレンチ形状にボーイングによる逆テーパーが形成され、トレンチ１３の埋め込み時に上述した不具合が発生するからである。
【００１６】
その後、ゲート絶縁膜１５を形成し、トレンチ１３内に多結晶シリコン１６を埋め込む（図５）。そして、特に図示しないが、ソース・ドレインの形成、層間絶縁膜、メタル配線、およびパッシベーション膜を形成することによって、図示しないトレンチＭＯＳ型半導体装置が完成する。
実施例１
実施例１として、上記実施の形態１にしたがって、常圧のアルゴン雰囲気および常圧のアルゴンと４％水素との混合雰囲気においてアニール処理をおこなった。処理温度は１０００℃とし、処理時間は３分とした。図６は、トレンチコーナー部の曲率半径を示すものであり、比較として、１００％水素の雰囲気において圧力を変化させた場合の曲率半径を示した。図６に示すように、実施の形態１では、常圧においてトレンチコーナー部の丸めを容易におこなうことができたことがわかる。
【００１７】
上述した実施の形態１によれば、トレンチ１３を形成し、側壁保護膜１４を除去した後、不活性雰囲気での高温アニール処理をおこなうことによって、シリコン原子のマイグレーションにより、トレンチ側壁１３１，１３２が原子レベルで平坦化し、またトレンチコーナー部１３３，１３４，１３５，１３６が丸まる。そのため、ゲート耐圧のバラツキが抑制され、またゲート耐圧が向上する。したがって、トレンチＭＯＳ型半導体装置の信頼性が向上し、歩留まりが改善される。また、熱処理装置の防爆システムが不要となるため、容易かつ安価にアニール処理をおこなうことができる。
【００１８】
以上の実施の形態１では、トレンチＭＯＳ型半導体装置について述べたが上記に限定されるものではなく、半導体基板にトレンチを形成する半導体装置であれば、本発明を適用することができる。たとえば、トレンチ内に絶縁膜を介して電極を形成する容量など。
実施の形態２．
図７〜図９は、本発明の実施の形態２にかかる半導体装置の製造方法により製造されるプレーナＭＯＳ型半導体装置の製造途中の構成を示す断面図である。まず、シリコン半導体基板２１に、通常のＭＯＳ型半導体装置の形成プロセスにしたがって、図示しないウェル等を形成する（図７）。また、ＬＯＣＯＳ酸化膜２２を形成する（図８）。
【００１９】
つづいて、ゲート絶縁膜形成領域２３のシリコン表面を露出させた状態で、常圧の不活性雰囲気中で、９００℃以上１０５０℃以下の高温でアニール処理を３０秒以上１５分以下の時間でおこなう。不活性雰囲気としては、実施の形態１と同様に、たとえばアルゴン、ヘリウム、ネオンのいずれかの雰囲気であってもよいし、アルゴン、ヘリウム、ネオンのいずれかと４％以下の水素からなる混合ガス雰囲気であってもよい。
ここで、アニール時間の上限が実施の形態１よりも短い理由は、実施の形態２ではゲート絶縁膜をシリコン半導体基板２１の表面上に形成する。基板表面は、実施の形態１のトレンチ側壁よりも表面の荒れが小さく、かつ結晶欠陥も少ない。そのため、実施の形態２では、トレンチの場合よりも軽い処理で十分であるからである。
【００２０】
アニール処理後、ゲート絶縁膜形成領域２３にゲート絶縁膜２５を形成する（図９）。そして、特に図示しないが、ポリシリコン電極、層間絶縁膜、メタル配線、およびパッシベーション膜を形成することによって、図示しないプレーナＭＯＳ型半導体装置が完成する。
上述した実施の形態２によれば、不活性雰囲気での高温アニール処理をおこなうことによって、シリコン原子のマイグレーションにより、ゲート絶縁膜形成領域２３が原子レベルで平坦化するため、Ｑｂｄ等が向上する。Ｑｂｄとは、絶縁膜の信頼性の指標であり、絶縁破壊が起こるまでに流すことができる電荷の量である。したがって、プレーナＭＯＳ型半導体装置の信頼性が向上し、歩留まりが改善される。また、熱処理装置の防爆システムが不要となるため、容易かつ安価にアニール処理をおこなうことができる。
実施の形態３．
図１０および図１１は、本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【００２１】
まず、ｎ＋ドレイン４０を備えたシリコン半導体基板３１に、通常のＭＯＳ型半導体装置の形成プロセスにしたがって、熱酸化により厚い酸化膜３３、ウェル領域３２を形成する。厚い酸化膜３３の上で、後述するゲート電極と図示しないＡｌ配線などのメタル配線とのコンタクト部を形成する。厚い酸化膜３３は、ゲート絶縁膜への悪影響を抑えるように厚い酸化膜とする。前記ウェル領域３２の表面上に所望のパターンのシリコン酸化膜よりなるマスク３４を形成し、このマスク３４の開口部からシリコン半導体基板３１に反応性イオンエッチングによりトレンチエッチングをおこない、シリコン半導体基板３１にトレンチ３５を形成する。このとき、トレンチ側壁にＳｉＯ２系の側壁保護膜３６が生成される（図１０（ａ））。側壁保護膜３６をＨＦ系エッチング液を用いて除去する。このとき、マスク３４も除去する。また、厚い酸化膜３３は残るようにする（図１０（ｂ））。その後、不活性雰囲気中でアニール処理をおこなう。不活性雰囲気としては、たとえば、常圧のアルゴン、ヘリウム、ネオンのうちいずれかの雰囲気であってもよいし、アルゴン、ヘリウム、ネオンのうちいずれかと４％以下の水素からなる混合ガス雰囲気であてもよいし、減圧下の１００％水素雰囲気であってもよい。このアニール処理中にシリコン原子の表面拡散（マイグレーション）が起こり、トレンチ３５側壁３５１、３５２が平坦化するとともに、コーナー部３５３，３５４，３５５および３５６が丸まる（図１０（ｃ））。また、結晶欠陥もなくなる。
【００２２】
次に、トレンチ３５内の異物質の除去を目的として、熱酸化により犠牲酸化膜３７を形成する（図１１（ｄ））。この犠牲酸化膜３７は従来技術で説明したようなトレンチコーナー上部の丸めをおこなう必要はないので、薄く形成することができるため熱酸化の時間短縮が図れる。
さらに、犠牲酸化膜３７を形成する際の熱酸化では、半導体基板３１の表面の方が厚い酸化膜３３の表面よりも熱酸化膜の形成速度が速いため、半導体基板３１の表面の方が酸化膜は厚く形成される。しかしながら、犠牲酸化膜３７を除去する際には、厚い酸化膜３３部においても半導体基板３１の表面に形成された犠牲酸化膜３７部においても同じ厚さの酸化膜が除去されてしまう。よって、犠牲酸化膜３７の除去をおこなうと、厚い酸化膜３３の厚さが犠牲酸化膜３７を形成する前よりも薄くなってしまう。よって、厚い酸化膜３３は、これを考慮して形成する必要がある。
【００２３】
しかしながら、本実施の形態では、前述したように犠牲酸化膜３７の厚さを従来よりも薄く形成することができるため、従来よりも犠牲酸化膜３７の除去の際に厚い酸化膜３３が除去される量を低減することができる。よって、厚い酸化膜３３も従来よりも薄く形成することができ、熱酸化の時間短縮が図れる。
次に、犠牲酸化膜３７を除去することにより異物質が除去される。この後、ゲート絶縁膜３８を形成し、トレンチ３５内を多結晶シリコン３９で埋めて、エッチバックする（図１１（ｅ））。そして、ソース４１を形成し、ＢＰＳＧなどの層間絶縁膜４２を形成しパターニング後、ソース電極４３、ゲートパッド４４およびドレイン電極４５を形成することにより、トレンチＭＯＳ型半導体装置が形成される（図１１（ｆ））。
【００２４】
本実施の形態では、マスク３４を側壁保護膜３６の除去と同時に除去したが、除去せずに残した厚い酸化膜３３とトレンチとの距離も考慮する必要がある。この距離は、不活性雰囲気中でのアニール処理で丸まるトレンチ上部のコーナー３５３、３５４の曲率半径の２倍以上となるようにするのが望ましい。
よって、アニール処理の前にトレンチ３５の周囲の半導体基板３１の表面は、トレンチ３５からの距離がアニール処理によって丸められたトレンチ３５上部のコーナーの曲率半径の２倍以上となるように露出させることが望ましい。
実施例２
実施例２として、上記実施の形態３にしたがって、４０Ｔｏｒｒの１００％水素においてアニール処理をおこなった。トレンチから厚い酸化膜までの距離は７μｍとした。処理温度は１０００℃とし、処理時間は３分とした。ＦＩＢ（ｆｏｃｕｓｅｄ　ｉｏｎ　ｂｅａｍ）装置を用いて断面形状を観察した結果、従来に比べて平滑な表面となっていることが確認された。
【００２５】
上記の実施例２の条件でアニール処理をおこなったＭＯＳＦＥＴを１００個作製し、ゲート電極への電圧印加による絶縁耐圧評価（ＴｉｍｅＺｅｒｏＤｉｅｌｅｃｔｒｏｎｉｃＢｒｅａｋｄｏｗｎ：ＴＺＤＢ）によりゲート絶縁膜の特性を評価した。比較として、トレンチ形成時のマスクを除去せずに、実施例２と同様のアニール処理をおこなったＭＯＳＦＥＴを１００個作製し、実施例２と同様の評価をおこなった。その結果、本実施例２により、ゲート耐圧の歩留まりが７０％から９０％に改善した。
上述した、実施の形態３によれば、不活性雰囲気中でのアニール処理により従来に比べて平滑な表面が得られるため、ゲート電極での絶縁破壊が抑制され、トレンチＭＯＳ型半導体装置の信頼性が向上する。
【００２６】
実施の形態３では、トレンチＭＯＳ型半導体装置について述べたが、トレンチ内に絶縁膜を介して電極を形成するものにおいて、トレンチ周辺の半導体表面に電極を引き出す構成を有する半導体装置においては同様の効果を得ることができる。さらには、半導体基板にトレンチを形成し、不活性雰囲気によるアニール処理をおこなう半導体装置に適用できる。
【００２７】
【発明の効果】
本発明によれば、アニール処理時のシリコン原子のマイグレーションにより、トレンチ側壁等が原子レベルで平坦化し、またトレンチコーナー部のように曲率半径の小さい部分が丸まるため、たとえば、トレンチＭＯＳ型半導体装置においてはゲート耐圧のバラツキが抑制され、またゲート耐圧が向上し、またプレーナＭＯＳ型半導体装置においては上記Ｑｂｄ等が向上する。したがって、不活性雰囲気でのアニール処理をおこなう半導体装置の信頼性が向上し、歩留まりが改善されるという効果が得られる。
【００２８】
また、本発明によれば、熱処理装置の防爆システムが不要となるため、容易かつ安価にアニール処理をおこなうことができる。
また、トレンチ内に絶縁膜を介して形成された電極をトレンチ周辺に引き出す構成の半導体装置においては、不活性雰囲気によるアニール処理をおこなう前にトレンチ形成のためのマスクを除去することにより、絶縁破壊が抑制された信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置のトレンチコーナー曲率半径の圧力依存について示す説明図である。
【図７】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるプレーナＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図８】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるプレーナＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図９】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるプレーナＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１０】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１１】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１２】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す平面図である。
【図１３】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１４】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【符号の説明】
１１，２１，３１　シリコン半導体基板
１２　シリコン酸化膜
１３，３５　トレンチ
１３１，１３２，３５１，３５２　トレンチ側壁
１３３，１３４，１３５，１３６，３５３，３５４，３５５，３６５　トレンチコーナー部
１４，３６　側壁保護膜
１５，２５，３８　ゲート絶縁膜
１６，３９　多結晶シリコン
２２　ＬＯＣＯＳ酸化膜
２３　ゲート絶縁膜形成領域
３３　厚い酸化膜
３７　犠牲酸化膜

Claims (16)

  1. 絶縁ゲート構造を有する半導体装置を製造するにあたって、
    半導体基板のゲート絶縁膜形成領域を露出させる工程と、
    常圧の不活性雰囲気中でアニール処理をおこなうことにより前記ゲート絶縁膜形成領域を平坦化する工程と、
    前記ゲート絶縁膜形成領域にゲート絶縁膜を形成する工程と、
    を順におこなうことを特徴とする半導体装置の製造方法。
  2. 半導体基板にトレンチを形成する工程と、
    常圧の不活性雰囲気中でアニール処理をおこなうことにより、前記トレンチのコーナー部を丸めるとともに前記トレンチの側壁を平坦化する工程と、
    を順におこなうことを特徴とする半導体装置の製造方法。
  3. 前記アニール処理後に、
    前記トレンチの側壁および底面を被覆する絶縁膜を形成する工程と、
    前記絶縁膜を被覆する電極を形成する工程と、
    を順におこなうことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記不活性雰囲気はアルゴン、ヘリウム、ネオンのうちのいずれかの雰囲気であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記不活性雰囲気は、アルゴン、ヘリウム、ネオンのうちのいずれかと４％以下の水素からなる混合ガス雰囲気であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  6. 前記アニールの処理温度が９００℃以上１０５０℃以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体の製造方法。
  7. 前記アニールの処理時間は３０秒以上３０分以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 半導体基板にエッチングによりトレンチを形成する工程と、不活性雰囲気中でのアニール工程と、を備えた半導体装置の製造方法において、前記アニール工程の前に、トレンチ形成時に使用したマスクを除去する工程を備えたことを特徴とする半導体装置の製造方法。
  9. 前記アニール工程は、前記トレンチのコーナー部を丸めるとともに前記トレンチの側壁を平坦化する工程であることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 半導体基板上にマスクを形成する工程と、該マスクを用いてエッチングにより前記半導体基板にトレンチを形成する工程と、前記トレンチのコーナー部を丸めるとともに前記トレンチの側壁を平坦化する不活性雰囲気中でのアニール工程と、該トレンチの側壁およびトレンチと連続する前記半導体基板表面に絶縁膜を介して電極を形成する工程と、を備えた半導体装置の製造方法において、
    前記アニール工程の前に、前記電極が形成される前記半導体基板表面上にある前記マスクを除去する工程を備えたことを特徴とする半導体装置の製造方法。
  11. 前記マスクを除去する工程は、前記トレンチから前記アニールにより丸められたトレンチ上部のコーナー部の曲率半径の少なくとも２倍以上、前記半導体基板表面を露出させる工程であることを特徴とする請求項９または１０のいずれか一つに記載の半導体装置。
  12. 前記アニール工程後に、
    犠牲酸化膜を形成する工程と、
    前記犠牲酸化膜を除去する工程と、
    を順におこなうことを特徴とする請求項８ないし１１のいずれか一つに記載の半導体装置の製造方法。
  13. 前記不活性雰囲気はアルゴン、ヘリウム、ネオンのうちのいずれかの雰囲気であることを特徴とする請求項８〜１２のいずれか一つに記載の半導体装置の製造方法。
  14. 前記不活性雰囲気は、アルゴン、ヘリウム、ネオンのうちのいずれかと４％以下の水素からなる混合ガス雰囲気であることを特徴とする請求項８〜１２のいずれか一つに記載の半導体装置の製造方法。
  15. 前記アニールの処理温度が９００℃以上１０５０℃以下であることを特徴とする請求項８〜１４のいずれか一つに記載の半導体の製造方法。
  16. 前記アニールの処理時間は３０秒以上３０分以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
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