JPH0513714A - 溝型トランジスタ使用の双安定論理デバイス - Google Patents
溝型トランジスタ使用の双安定論理デバイスInfo
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- JPH0513714A JPH0513714A JP3007847A JP784791A JPH0513714A JP H0513714 A JPH0513714 A JP H0513714A JP 3007847 A JP3007847 A JP 3007847A JP 784791 A JP784791 A JP 784791A JP H0513714 A JPH0513714 A JP H0513714A
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- doping region
- trench
- substrate
- region
- doping
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Abstract
(57)【要約】 (修正有)
【構成】集積回路の表面下の埋込み拡散18,20に形
成される2本の並列線に於いて、Vdd20即ち電力供給
電圧と地絡18は、交互に提供される。地絡18と表面
拡散32,132との間の伝導を制御する2つの垂直ト
ランジスタD1,D2は、埋込み地絡拡散18へ接続さ
れて形成される。2つの補助トランジスタL1,L2
は、表面拡散32,132とVdd埋込み拡散20の間を
接続する負荷デバイスとして形成される。表面拡散は、
表面拡散32,132をコンプリメンタリ・ビット線の
為の接続点へ接続して形成されるアクセス・トランジス
タWR1,WR2を介して、コンプリメンタリ・ビット
線BL,BLバーへ接続される。 【効果】記憶セル内の全てのデバイスの垂直構造の故
に、ソフト・エラー免疫の増大が達成される。
成される2本の並列線に於いて、Vdd20即ち電力供給
電圧と地絡18は、交互に提供される。地絡18と表面
拡散32,132との間の伝導を制御する2つの垂直ト
ランジスタD1,D2は、埋込み地絡拡散18へ接続さ
れて形成される。2つの補助トランジスタL1,L2
は、表面拡散32,132とVdd埋込み拡散20の間を
接続する負荷デバイスとして形成される。表面拡散は、
表面拡散32,132をコンプリメンタリ・ビット線の
為の接続点へ接続して形成されるアクセス・トランジス
タWR1,WR2を介して、コンプリメンタリ・ビット
線BL,BLバーへ接続される。 【効果】記憶セル内の全てのデバイスの垂直構造の故
に、ソフト・エラー免疫の増大が達成される。
Description
【0001】
【産業上の利用分野】本発明は集積回路の設計と製造の
分野に関連する。更に特定すれば、本発明は、デバイス
密度を最適化する為に垂直デバイスを用いた回路及び構
造に関連する。
分野に関連する。更に特定すれば、本発明は、デバイス
密度を最適化する為に垂直デバイスを用いた回路及び構
造に関連する。
【0002】
【従来の技術】集積回路製造に於ける不変の目標は、単
一集積回路内に於ける能動部品の数の増加である。様々
な技術によってこれは達成され得るが、最も有効な技術
は、集積回路内の特定デバイスに要求される領域を最小
化する事である。これが極めて有益である回路の一つの
タイプは記憶回路である。記憶回路内でデータは特定の
記憶セルに蓄えられ、これらの記憶セルのアクセスは周
辺回路によって制御される。記憶チップ内に大量のデー
タを蓄える為には、多数の記憶セルが提供されなければ
ならない。個々の集積回路に用いられる記憶セルは通常
同じ種類なので、記憶セル設計に於けるスペースの節約
は、集積回路全体として大きなスペースの節約をもたら
す。このスペースの節約に伴って、追加の記憶装置が単
一チップに搭載されるか、又は追加の工程マージンが工
程に加えられるかして、更に高い信頼性とより大きい歩
留りを可能にすることができる。
一集積回路内に於ける能動部品の数の増加である。様々
な技術によってこれは達成され得るが、最も有効な技術
は、集積回路内の特定デバイスに要求される領域を最小
化する事である。これが極めて有益である回路の一つの
タイプは記憶回路である。記憶回路内でデータは特定の
記憶セルに蓄えられ、これらの記憶セルのアクセスは周
辺回路によって制御される。記憶チップ内に大量のデー
タを蓄える為には、多数の記憶セルが提供されなければ
ならない。個々の集積回路に用いられる記憶セルは通常
同じ種類なので、記憶セル設計に於けるスペースの節約
は、集積回路全体として大きなスペースの節約をもたら
す。このスペースの節約に伴って、追加の記憶装置が単
一チップに搭載されるか、又は追加の工程マージンが工
程に加えられるかして、更に高い信頼性とより大きい歩
留りを可能にすることができる。
【0003】小規模記憶セルの設計によってスペースの
節約が達成され得る記憶装置の一つのタイプは、スタテ
ィック・ランダム・アクセス・メモリ(SRAM)であ
る。大抵のSRAMでは、各記憶セルはデータラッチで
ある。データラッチの通常の構造は交差結合インバータ
である。交差結合インバータは、他のインバータの入力
を駆動する一つのインバータの出力、及びその逆を有す
る。このように、論理上の1又は0の入力信号は、イン
バータ間のフィードバックによってラッチ上に保持され
る。インバータ構造の最も簡単なものは、電源と、地絡
に接続されるドレイン及びソースと、の間に接続される
負荷デバイスを有するトランジスタである。入力端子は
ゲートの傍に設けられる。ラッチを完全にする為に、一
つのインバータのゲートは他のインバータのドレイン
に、及びその反対に接続される。
節約が達成され得る記憶装置の一つのタイプは、スタテ
ィック・ランダム・アクセス・メモリ(SRAM)であ
る。大抵のSRAMでは、各記憶セルはデータラッチで
ある。データラッチの通常の構造は交差結合インバータ
である。交差結合インバータは、他のインバータの入力
を駆動する一つのインバータの出力、及びその逆を有す
る。このように、論理上の1又は0の入力信号は、イン
バータ間のフィードバックによってラッチ上に保持され
る。インバータ構造の最も簡単なものは、電源と、地絡
に接続されるドレイン及びソースと、の間に接続される
負荷デバイスを有するトランジスタである。入力端子は
ゲートの傍に設けられる。ラッチを完全にする為に、一
つのインバータのゲートは他のインバータのドレイン
に、及びその反対に接続される。
【0004】大抵のSRAMセルは、アクセスされてい
ない時にSRAMセルを分離する切り替えトランジスタ
も含む。これは、他のセルに書き込まれているデータ
が、非アクセス記憶セルに蓄えられているデータを損な
うことを防止する。このように、標準的な記憶セルは、
4個のトランジスタと、トランジスタであっても良い2
個の負荷デバイスを必要とする。このようなデバイスは
多くの異なる方法で実施されて来た。例えば、「VLS
Iシンポジウム」の第57頁(1988)掲載、ミナミ
(Minami)他による『新ソフトエラー免役性静止
記憶セル』によれば、レジスタ、及びアルファ粒子に対
するより大きな免役の故に垂直励振トランジスタを用い
る特別な記憶セルが説明されている。ミナミ他の図2B
に示されている垂直トランジスタは、ある程度のスペー
スの節約と所望のアルファ粒子免役を可能にする。しか
しながらミナミ他のセルは、上記の領域制限を有するレ
ジスタを用いている。
ない時にSRAMセルを分離する切り替えトランジスタ
も含む。これは、他のセルに書き込まれているデータ
が、非アクセス記憶セルに蓄えられているデータを損な
うことを防止する。このように、標準的な記憶セルは、
4個のトランジスタと、トランジスタであっても良い2
個の負荷デバイスを必要とする。このようなデバイスは
多くの異なる方法で実施されて来た。例えば、「VLS
Iシンポジウム」の第57頁(1988)掲載、ミナミ
(Minami)他による『新ソフトエラー免役性静止
記憶セル』によれば、レジスタ、及びアルファ粒子に対
するより大きな免役の故に垂直励振トランジスタを用い
る特別な記憶セルが説明されている。ミナミ他の図2B
に示されている垂直トランジスタは、ある程度のスペー
スの節約と所望のアルファ粒子免役を可能にする。しか
しながらミナミ他のセルは、上記の領域制限を有するレ
ジスタを用いている。
【0005】
【課題を解決するための手段及び作用】本発明で述べる
実施例は、スタティック・ランダム・アクセス・メモリ
のような双安定論理デバイスが形成される構造と、この
構造を製造する為の工程を示す。この実施例の利点は、
アレイに於いて最も顕著に見られる。集積回路表面下の
埋め込み拡散内で形成される2本の並列線中に、Vdd或
いは電源電圧と地絡が交互に設けられる。地絡と表面拡
散の間の伝導を制御する2個の垂直トランジスタは、埋
め込み地絡拡散に接続して形成される。2個の補助トラ
ンジスタは、表面拡散とVdd埋込み拡散の間に接続され
る負荷デバイスとして形成される。表面拡散は、表面拡
散をコンプリメンタリ・ビット線に対する接点に接続し
て形成されているアクセストランジスタを介して、コン
プリメンタリ・ビット線に接続される。埋め込み地絡と
供給線を用いる事により、大きなスペースの節約が本記
憶セルで可能となる。付け加えて、記憶セル内の全デバ
イスの垂直構造によって、ソフト・エラー免役の増加が
実現される。更なるスペースの節約は、セル内の表面デ
バイス間の相互接続を形成するべく、局部的な相互接続
工程を用いる事によって達成される。他の実施例では、
埋め込み拡散は、垂直デバイスを用いた双安定デバイス
用の相互接続ノードとして利用される。
実施例は、スタティック・ランダム・アクセス・メモリ
のような双安定論理デバイスが形成される構造と、この
構造を製造する為の工程を示す。この実施例の利点は、
アレイに於いて最も顕著に見られる。集積回路表面下の
埋め込み拡散内で形成される2本の並列線中に、Vdd或
いは電源電圧と地絡が交互に設けられる。地絡と表面拡
散の間の伝導を制御する2個の垂直トランジスタは、埋
め込み地絡拡散に接続して形成される。2個の補助トラ
ンジスタは、表面拡散とVdd埋込み拡散の間に接続され
る負荷デバイスとして形成される。表面拡散は、表面拡
散をコンプリメンタリ・ビット線に対する接点に接続し
て形成されているアクセストランジスタを介して、コン
プリメンタリ・ビット線に接続される。埋め込み地絡と
供給線を用いる事により、大きなスペースの節約が本記
憶セルで可能となる。付け加えて、記憶セル内の全デバ
イスの垂直構造によって、ソフト・エラー免役の増加が
実現される。更なるスペースの節約は、セル内の表面デ
バイス間の相互接続を形成するべく、局部的な相互接続
工程を用いる事によって達成される。他の実施例では、
埋め込み拡散は、垂直デバイスを用いた双安定デバイス
用の相互接続ノードとして利用される。
【0006】
【実施例】本発明とその利点をより良く理解するため
に、図面と共に以下の詳細な説明を参照されたい。図1
乃至図12は、スタティック・ランダム・アクセス・メ
モリ・セル(本発明の他の実施例)の一部分を製造する
為の、処理工程(本発明の一実施例)を描写する側断面
略図である。図1乃至図12のデバイスが製造されると
き、スタティック・ランダム・アクセス・メモリ・セル
を提供する為に、一並列組のデバイスが図13に示され
るように相互接続して製造される。図14は図13のデ
バイスの電気的特性を示す。
に、図面と共に以下の詳細な説明を参照されたい。図1
乃至図12は、スタティック・ランダム・アクセス・メ
モリ・セル(本発明の他の実施例)の一部分を製造する
為の、処理工程(本発明の一実施例)を描写する側断面
略図である。図1乃至図12のデバイスが製造されると
き、スタティック・ランダム・アクセス・メモリ・セル
を提供する為に、一並列組のデバイスが図13に示され
るように相互接続して製造される。図14は図13のデ
バイスの電気的特性を示す。
【0007】図1に示すように、ドーピングされたP型
の単一結晶シリコン基板10の処理から始まる。二酸化
シリコンの層12は、約900℃で約4時間51分間、
蒸気包囲内で熱酸化を利用することによって、約5,0
00オングストロームの厚さに形成される。通常の写真
製版技術を用いて、図1に示される構造を提供する為
に、二酸化シリコン層12はパターン化され、エッチン
グされる。図1の構造は次に、約40キロ電子ボルトの
エネルギを持つ、アンチモン・イオンのイオン注入を、
約3.0×1015イオン/cm2 の密度で受ける。これ
によりドーピングされた領域18と20が、図1に示さ
れるように形成される。
の単一結晶シリコン基板10の処理から始まる。二酸化
シリコンの層12は、約900℃で約4時間51分間、
蒸気包囲内で熱酸化を利用することによって、約5,0
00オングストロームの厚さに形成される。通常の写真
製版技術を用いて、図1に示される構造を提供する為
に、二酸化シリコン層12はパターン化され、エッチン
グされる。図1の構造は次に、約40キロ電子ボルトの
エネルギを持つ、アンチモン・イオンのイオン注入を、
約3.0×1015イオン/cm2 の密度で受ける。これ
によりドーピングされた領域18と20が、図1に示さ
れるように形成される。
【0008】図1の構造は次に、約1,250℃の温度
で約30分間、N2/O2 環境で熱酸化される。これ
が、ドーピング領域18と20の酸化増進と、二酸化シ
リコン層12の酸化抑制効果の故に、ドーピング領域1
6上に厚い酸化層(図示略)、及び他の領域には薄い二
酸化シリコン層(図示略)を形成する。これらの二酸化
シリコン層は、緩衝HFを使用して剥離され、図2の構
造を残す。図2の構造は次に、約120から160キロ
電子ボルトのエネルギで、約4×1012から1×1013
イオン/cm2 の密度でボロン・イオンのイオン注入を
受ける。このイオン注入はドーピング領域18と20を
逆ドーピングする程には強くなく、又アンチモン・イオ
ンはボロンを「閉じ込める」傾向にある。このようにし
て、ドーピング領域18と20は、このイオン注入によ
って比較的影響を受けない。図2に示されるように、ボ
ロン・イオンはP型ドーピング領域19を形成する為に
活性化される。この工程は米国特許出願中のSer.N
o.265,074号の中でより完全に説明されてお
り、これは出願の譲受人に譲渡されていて、ここでは参
照により含めている。次にエピタキシャル層22が、図
3に示されるような構造を提供する為に、図2の構造の
表面に形成される。図3の構造は、P+ 領域19とN+
領域18及び20上部の滑らかな表面を示しているが、
実際には、表面は次のフォトマスク整合の為の形状を呈
して、ややざらざらしている。図を分かりやすくする為
に表面は滑らかに表現されている。
で約30分間、N2/O2 環境で熱酸化される。これ
が、ドーピング領域18と20の酸化増進と、二酸化シ
リコン層12の酸化抑制効果の故に、ドーピング領域1
6上に厚い酸化層(図示略)、及び他の領域には薄い二
酸化シリコン層(図示略)を形成する。これらの二酸化
シリコン層は、緩衝HFを使用して剥離され、図2の構
造を残す。図2の構造は次に、約120から160キロ
電子ボルトのエネルギで、約4×1012から1×1013
イオン/cm2 の密度でボロン・イオンのイオン注入を
受ける。このイオン注入はドーピング領域18と20を
逆ドーピングする程には強くなく、又アンチモン・イオ
ンはボロンを「閉じ込める」傾向にある。このようにし
て、ドーピング領域18と20は、このイオン注入によ
って比較的影響を受けない。図2に示されるように、ボ
ロン・イオンはP型ドーピング領域19を形成する為に
活性化される。この工程は米国特許出願中のSer.N
o.265,074号の中でより完全に説明されてお
り、これは出願の譲受人に譲渡されていて、ここでは参
照により含めている。次にエピタキシャル層22が、図
3に示されるような構造を提供する為に、図2の構造の
表面に形成される。図3の構造は、P+ 領域19とN+
領域18及び20上部の滑らかな表面を示しているが、
実際には、表面は次のフォトマスク整合の為の形状を呈
して、ややざらざらしている。図を分かりやすくする為
に表面は滑らかに表現されている。
【0009】本実施例は、バイポーラ/相補金属酸化半
導体(BiCOMS)集積回路へ、好ましく具現化され
ている。この集積回路に於ける他のデバイスの製造は、
N型井戸の形成のように、図示されていない他の工程を
必要とする。これら他の構成要素についての処理詳細
は、米国特許出願中のSer.No.129,261号
の中に見られるが、これは出願の譲受人に譲渡されてい
て、ここでは参照により含めている。
導体(BiCOMS)集積回路へ、好ましく具現化され
ている。この集積回路に於ける他のデバイスの製造は、
N型井戸の形成のように、図示されていない他の工程を
必要とする。これら他の構成要素についての処理詳細
は、米国特許出願中のSer.No.129,261号
の中に見られるが、これは出願の譲受人に譲渡されてい
て、ここでは参照により含めている。
【0010】二酸化シリコン層24は、基板10の表面
上に約100オングストロームの厚さに、熱酸化を用い
て形成される。多結晶シリコンの層が次に、LPCVD
を用いて約500オングストロームの厚さに被着され
る。シリコン窒化物の層26が次にLPCVDを用い
て、約2,400オングストロームの厚さに被着され
る。窒化シリコン層26、多結晶シリコン層、及び二酸
化シリコン層24は、次に通常の写真製版技術とエッチ
ング技術を用いてパターン化される。図4の構造は次
に、厚いフィールド酸化領域28を約8,000オング
ストロームの厚さに形成する為に、約10気圧の圧力
で、約52分間、蒸気包囲内で熱酸化を受ける。その結
果得られる構造が図5に示されている。フィールド酸化
領域28の形成に於いて用いられる工程は、多重緩衝L
OCOSとして知られており、ハブマン(Havema
nn)他による、米国特許第4,541,167号の中
で更に十分に説明されており、これはこの出願の譲受人
に譲渡されていて、ここでは参照により含めている。窒
化シリコン層26、多結晶シリコン層、及び二酸化シリ
コン層24は、次に通常の湿式エッチング技術を用いて
除去される。二酸化シリコンの層は次に熱酸化によっ
て、エピタキシャル層22の露出されている所に、約2
50オングストロームの厚さに再成長される。フォトレ
ジストの層30がその後、イオン注入マスクを提供する
為に被着され、パターン化される。砒素の注入が次に、
約50キロ電子ボルトのエネルギで、約2×1015イオ
ン/cm2 の密度で実行される。選択的に、砒素とリン
イオンの二重注入は、ハーケン(Haken)他による
1989年7月25日発行の、米国特許第4,851,
360号の中で更に十分に説明されているように実行さ
れても良く、これはこの出願の譲受人に譲渡されてい
て、ここでは参照により含めている。従来の灰化技術を
用いてフォトレジスト層30を除去した後で、これらの
イオン注入はなされて、図5に示されるように拡散領域
32を形成する。
上に約100オングストロームの厚さに、熱酸化を用い
て形成される。多結晶シリコンの層が次に、LPCVD
を用いて約500オングストロームの厚さに被着され
る。シリコン窒化物の層26が次にLPCVDを用い
て、約2,400オングストロームの厚さに被着され
る。窒化シリコン層26、多結晶シリコン層、及び二酸
化シリコン層24は、次に通常の写真製版技術とエッチ
ング技術を用いてパターン化される。図4の構造は次
に、厚いフィールド酸化領域28を約8,000オング
ストロームの厚さに形成する為に、約10気圧の圧力
で、約52分間、蒸気包囲内で熱酸化を受ける。その結
果得られる構造が図5に示されている。フィールド酸化
領域28の形成に於いて用いられる工程は、多重緩衝L
OCOSとして知られており、ハブマン(Havema
nn)他による、米国特許第4,541,167号の中
で更に十分に説明されており、これはこの出願の譲受人
に譲渡されていて、ここでは参照により含めている。窒
化シリコン層26、多結晶シリコン層、及び二酸化シリ
コン層24は、次に通常の湿式エッチング技術を用いて
除去される。二酸化シリコンの層は次に熱酸化によっ
て、エピタキシャル層22の露出されている所に、約2
50オングストロームの厚さに再成長される。フォトレ
ジストの層30がその後、イオン注入マスクを提供する
為に被着され、パターン化される。砒素の注入が次に、
約50キロ電子ボルトのエネルギで、約2×1015イオ
ン/cm2 の密度で実行される。選択的に、砒素とリン
イオンの二重注入は、ハーケン(Haken)他による
1989年7月25日発行の、米国特許第4,851,
360号の中で更に十分に説明されているように実行さ
れても良く、これはこの出願の譲受人に譲渡されてい
て、ここでは参照により含めている。従来の灰化技術を
用いてフォトレジスト層30を除去した後で、これらの
イオン注入はなされて、図5に示されるように拡散領域
32を形成する。
【0011】二酸化シリコンの層34が次に被着され、
パターン化され、図5の構造の表面上に熱硬化処理を用
いて硬化される。その後二酸化シリコン層34は、図6
に示されるように、溝36と38をエッチングする為の
硬いマスクとして働く。溝36と38は、N+ 領域18
と20の中へ各々延入する。適切なエッチング技術の一
例は、ダグラス(Douglas)に交付され、198
8年11月5日発行及びこの出願の譲受人に譲渡され
た、標題『単一ウエーハのRIE乾式エッチング化学反
応装置用溝エッチング工程』の米国特許第4,784,
720号で見ることができる。二酸化シリコン層34は
次に、緩衝フッ化水素酸での湿式エッチングのような、
等方性のエッチング技術を用いて除去される。二酸化シ
リコン層34の除去処理の間に、二酸化シリコン層24
も除去される。二酸化シリコン層34と二酸化シリコン
層24の除去の為のエッチング工程は、厚い二酸化シリ
コン領域28が残留するように制御される。その結果得
られる構造が図7に示されている。二酸化シリコン層4
0が次に、図8に示されているように、図7の構造上に
熱的に成長させられる。この熱酸化処理の間に、二酸化
シリコン層40はN型領域32、及びN+ 型領域18及
び20に隣接している所でより厚くなる。この増加した
厚さは、平明化の目的の為に図示されていない。多結晶
シリコン層42が次に、図8の構造の表面上に、低圧化
学反応気相成長を用いて、約5,500オングストロー
ムの厚さに被着させられる。多結晶シリコン層42は、
平方当り約30オームの抵抗を提供するために、現場
(in−situ)ドーピングを用いてドーピングされ
る。
パターン化され、図5の構造の表面上に熱硬化処理を用
いて硬化される。その後二酸化シリコン層34は、図6
に示されるように、溝36と38をエッチングする為の
硬いマスクとして働く。溝36と38は、N+ 領域18
と20の中へ各々延入する。適切なエッチング技術の一
例は、ダグラス(Douglas)に交付され、198
8年11月5日発行及びこの出願の譲受人に譲渡され
た、標題『単一ウエーハのRIE乾式エッチング化学反
応装置用溝エッチング工程』の米国特許第4,784,
720号で見ることができる。二酸化シリコン層34は
次に、緩衝フッ化水素酸での湿式エッチングのような、
等方性のエッチング技術を用いて除去される。二酸化シ
リコン層34の除去処理の間に、二酸化シリコン層24
も除去される。二酸化シリコン層34と二酸化シリコン
層24の除去の為のエッチング工程は、厚い二酸化シリ
コン領域28が残留するように制御される。その結果得
られる構造が図7に示されている。二酸化シリコン層4
0が次に、図8に示されているように、図7の構造上に
熱的に成長させられる。この熱酸化処理の間に、二酸化
シリコン層40はN型領域32、及びN+ 型領域18及
び20に隣接している所でより厚くなる。この増加した
厚さは、平明化の目的の為に図示されていない。多結晶
シリコン層42が次に、図8の構造の表面上に、低圧化
学反応気相成長を用いて、約5,500オングストロー
ムの厚さに被着させられる。多結晶シリコン層42は、
平方当り約30オームの抵抗を提供するために、現場
(in−situ)ドーピングを用いてドーピングされ
る。
【0012】多結晶シリコン層42は次に、図9に示さ
れるように、ゲート44、46、及び48を設ける為に
パターン化される。ゲート44、46、及び48は、約
2×1013イオン/cm2 の密度、及び約80キロ電子
ボルトのエネルギを有する、リンイオンの為のイオン注
入マスクとして用いられる。これは、図9に示されるよ
うにN領域を提供するために、Nドレイン50及びN領
域32の軽くドーピングされたドレイン部分を提供す
る。二酸化シリコンの層52が次に、図10に示される
ような層52を提供する為に、低圧化学反応気相成長を
用いて、図9の構造の表面に被着される。その後、図1
0の構造は、炭素四フッ化物を用いる反応イオンエッチ
ングのような異方性エッチング処理を受ける。このエッ
チング段階は、ゲート44、46及び48によって保護
されていない二酸化シリコン層40の部分を除去し、並
びにゲート44、46及び48の側面に側壁酸化領域5
4を提供する。次に二重イオン注入が実行される。砒素
イオンは、約150キロ電子ボルトのエネルギ、及び約
3×1015の密度で注入される。リンイオンは、約95
キロ電子ボルトのエネルギ、及び約4×1014の密度で
注入される。これらの注入はN+ 領域32と50の構造
を完成する。
れるように、ゲート44、46、及び48を設ける為に
パターン化される。ゲート44、46、及び48は、約
2×1013イオン/cm2 の密度、及び約80キロ電子
ボルトのエネルギを有する、リンイオンの為のイオン注
入マスクとして用いられる。これは、図9に示されるよ
うにN領域を提供するために、Nドレイン50及びN領
域32の軽くドーピングされたドレイン部分を提供す
る。二酸化シリコンの層52が次に、図10に示される
ような層52を提供する為に、低圧化学反応気相成長を
用いて、図9の構造の表面に被着される。その後、図1
0の構造は、炭素四フッ化物を用いる反応イオンエッチ
ングのような異方性エッチング処理を受ける。このエッ
チング段階は、ゲート44、46及び48によって保護
されていない二酸化シリコン層40の部分を除去し、並
びにゲート44、46及び48の側面に側壁酸化領域5
4を提供する。次に二重イオン注入が実行される。砒素
イオンは、約150キロ電子ボルトのエネルギ、及び約
3×1015の密度で注入される。リンイオンは、約95
キロ電子ボルトのエネルギ、及び約4×1014の密度で
注入される。これらの注入はN+ 領域32と50の構造
を完成する。
【0013】チタニウムの層が次に、図11に示される
ように、チタニウム層56を提供する為にスパッタリン
グによって被着される。図11の構造は次に、チタニウ
ム層56と、拡散部50及び32の露出した部分との間
に反応を生じさせ、図12で示されるようなチタニウム
・ケイ素化合物層58を形成するために、ニトロ包囲の
中で加熱される。チタニウム・ケイ素化合物層58の形
成中に、拡散部50と32内でシリコンと反応を起こさ
ないチタニウム層56の部分は、チタニウム窒化物に変
換する。チタニウム窒化物は次に、図12に示されるよ
うな局部的相互接続部60によって例示されるように、
不必要な所が除去され、局部的な相互接続が必要とされ
る所が残される為に、パターン化されエッチングされ得
る。局部的な相互接続構造を形成する為の方法を示す更
なる詳細は、米国特許第4,821,085号の、ハー
ケン(Haken)他に交付され、1989年4月11
日発行及びこの出願の譲受人に譲渡された標題『VLS
I局部相互接合構造』に示されている。この特許はここ
では参照により含めている。
ように、チタニウム層56を提供する為にスパッタリン
グによって被着される。図11の構造は次に、チタニウ
ム層56と、拡散部50及び32の露出した部分との間
に反応を生じさせ、図12で示されるようなチタニウム
・ケイ素化合物層58を形成するために、ニトロ包囲の
中で加熱される。チタニウム・ケイ素化合物層58の形
成中に、拡散部50と32内でシリコンと反応を起こさ
ないチタニウム層56の部分は、チタニウム窒化物に変
換する。チタニウム窒化物は次に、図12に示されるよ
うな局部的相互接続部60によって例示されるように、
不必要な所が除去され、局部的な相互接続が必要とされ
る所が残される為に、パターン化されエッチングされ得
る。局部的な相互接続構造を形成する為の方法を示す更
なる詳細は、米国特許第4,821,085号の、ハー
ケン(Haken)他に交付され、1989年4月11
日発行及びこの出願の譲受人に譲渡された標題『VLS
I局部相互接合構造』に示されている。この特許はここ
では参照により含めている。
【0014】図1乃至図12に於いて描写されている側
面図は、図13のAA線断面図を示す。図13は、図1
2に示されるように製造された集積回路の部分に、SR
AMセルとしての利用に適する完成した双安定論理デバ
イスを示すところの並列構造を付加した、平面図であ
る。拡散部132は拡散部32を製造する為に用いられ
たのと同じ処理段階を用いて形成される。拡散部150
は拡散部50を製造する為に用いられた処理段階を用い
て製造される。ゲート146と148は、ゲート46と
48を製造する為に用いられた処理段階を用いて製造さ
れる。多結晶シリコン延長部分151と152は、先に
図8と図9に関して説明したように、多結晶層42のパ
ターニング中にパターン化される。局部的な相互接続部
160と162は、図12に関して説明したような、局
部的な相互接続部60を製造するために用いられたのと
同じ処理段階を用いて製造される。
面図は、図13のAA線断面図を示す。図13は、図1
2に示されるように製造された集積回路の部分に、SR
AMセルとしての利用に適する完成した双安定論理デバ
イスを示すところの並列構造を付加した、平面図であ
る。拡散部132は拡散部32を製造する為に用いられ
たのと同じ処理段階を用いて形成される。拡散部150
は拡散部50を製造する為に用いられた処理段階を用い
て製造される。ゲート146と148は、ゲート46と
48を製造する為に用いられた処理段階を用いて製造さ
れる。多結晶シリコン延長部分151と152は、先に
図8と図9に関して説明したように、多結晶層42のパ
ターニング中にパターン化される。局部的な相互接続部
160と162は、図12に関して説明したような、局
部的な相互接続部60を製造するために用いられたのと
同じ処理段階を用いて製造される。
【0015】図14は、図13に示される構造の電気的
特性を示す略図である。同様の番号の付された構成要素
は、図13から図14の対応する構成要素の電気的作用
を図示する。見て分かるように、トランジスタL1とL
2は、ゲート接続負荷トランジスタ、並びに駆動トラン
ジスタとして機能するトランジスタD1とD2、を含
む。トランジスタL1とL2は、サブ・スレッショルド
負荷トランジスタとして作動する。トランジスタWR1
とWR2は書き込みアクセスを行う。WR1は、N拡散
部32にビット線BLバーに対しアクセスを行い、並び
にWR2は、N拡散部132にビット線BLに対しアク
セスを行う。本発明の他の実施例に於いて、垂直レジス
タは、図14の負荷デバイス48及び148と代替する
為に用いられる。
特性を示す略図である。同様の番号の付された構成要素
は、図13から図14の対応する構成要素の電気的作用
を図示する。見て分かるように、トランジスタL1とL
2は、ゲート接続負荷トランジスタ、並びに駆動トラン
ジスタとして機能するトランジスタD1とD2、を含
む。トランジスタL1とL2は、サブ・スレッショルド
負荷トランジスタとして作動する。トランジスタWR1
とWR2は書き込みアクセスを行う。WR1は、N拡散
部32にビット線BLバーに対しアクセスを行い、並び
にWR2は、N拡散部132にビット線BLに対しアク
セスを行う。本発明の他の実施例に於いて、垂直レジス
タは、図14の負荷デバイス48及び148と代替する
為に用いられる。
【0016】図15は、本実施例の為の垂直レジスタを
形成する中間処理段階を示す側面略図である。フィール
ド酸化領域228、P領域219、N+ 領域220、並
びに窒化シリコン層226は、図1乃至12図に於い
て、P領域19、N+ 領域20、フィールド酸化領域2
8、並びに窒化シリコン層26の形成に際して前述の相
応する工程を用いて形成される。溝(トレンチ)は、ダ
グラス(Douglas)他(前述参照)の中で説明し
た処理段階を用いて、フィールド酸化処理228を貫通
してN+ 領域220へとエッチングされる。図15の構
造は次に、図15に示すように、二酸化シリコン層24
0を、約500オングストロームの厚さに形成する為に
熱酸化を受ける。その後図15の構造は、図16に示す
ように、二酸化シリコン層240の部分を残す為に、異
方性酸化エッチング処理を受ける。溝の底部は二酸化シ
リコン層240が取り除かれている事に注目されたい。
説明した実施例の処理段階に於いて、窒化シリコン層2
26は離れた領域上に残っている事に注目されたい。多
結晶シリコンの層が次に、溝229を埋める為に、全体
的に約5,500オングストロームの厚さに被着され
る。多結晶シリコン層248は次に、図17に示す構造
を提供する為にエッチングされる。多結晶シリコン層2
48はドーピングされない、或いは、大変軽くドーピン
グされた多結晶シリコンであり、従って高抵抗を有す
る。レジスタ249は、図14のトランジスタL1又は
L2と代替する為に用いられ得る。その結果得られる構
造は図18に示されている。この構造を形成する為の他
の工程は、特許出願中の中に示されている。別の実施例
に於いて、負荷L1及びL2は、CMOSセル用のPチ
ャネルトランジスタを提供する為に、埋込みP+ 層及び
表面P+ 拡散を有するN井戸に於いて形成され得る。他
の実施例では、ポリ・チャネルを流れる電流を制御する
溝の中に形成された他の導体を有するチャネル領域とし
て、多結晶層を用いるトランジスタであり得る。このポ
リ・トランジスタはPチャネル、或いはNチャネルトラ
ンジスタであって良い。他の実施例に於いて、あらゆる
適切な能動或いは受動負荷デバイスが用いられ得る。
形成する中間処理段階を示す側面略図である。フィール
ド酸化領域228、P領域219、N+ 領域220、並
びに窒化シリコン層226は、図1乃至12図に於い
て、P領域19、N+ 領域20、フィールド酸化領域2
8、並びに窒化シリコン層26の形成に際して前述の相
応する工程を用いて形成される。溝(トレンチ)は、ダ
グラス(Douglas)他(前述参照)の中で説明し
た処理段階を用いて、フィールド酸化処理228を貫通
してN+ 領域220へとエッチングされる。図15の構
造は次に、図15に示すように、二酸化シリコン層24
0を、約500オングストロームの厚さに形成する為に
熱酸化を受ける。その後図15の構造は、図16に示す
ように、二酸化シリコン層240の部分を残す為に、異
方性酸化エッチング処理を受ける。溝の底部は二酸化シ
リコン層240が取り除かれている事に注目されたい。
説明した実施例の処理段階に於いて、窒化シリコン層2
26は離れた領域上に残っている事に注目されたい。多
結晶シリコンの層が次に、溝229を埋める為に、全体
的に約5,500オングストロームの厚さに被着され
る。多結晶シリコン層248は次に、図17に示す構造
を提供する為にエッチングされる。多結晶シリコン層2
48はドーピングされない、或いは、大変軽くドーピン
グされた多結晶シリコンであり、従って高抵抗を有す
る。レジスタ249は、図14のトランジスタL1又は
L2と代替する為に用いられ得る。その結果得られる構
造は図18に示されている。この構造を形成する為の他
の工程は、特許出願中の中に示されている。別の実施例
に於いて、負荷L1及びL2は、CMOSセル用のPチ
ャネルトランジスタを提供する為に、埋込みP+ 層及び
表面P+ 拡散を有するN井戸に於いて形成され得る。他
の実施例では、ポリ・チャネルを流れる電流を制御する
溝の中に形成された他の導体を有するチャネル領域とし
て、多結晶層を用いるトランジスタであり得る。このポ
リ・トランジスタはPチャネル、或いはNチャネルトラ
ンジスタであって良い。他の実施例に於いて、あらゆる
適切な能動或いは受動負荷デバイスが用いられ得る。
【0017】本発明の他の実施例は図19に側面図で示
されている。レジスタ249は集積回路の表面と埋め込
みノード250の間に接続されている。レジスタ249
は、図15乃至図17に関連して説明された処理段階を
用いて形成される。同様に、図15乃至図17に関連し
て説明された処理段階を用いて形成されるものは、接続
部C1である。接続部C1とレジスタ249の違いは、
多結晶シリコンプラグ252が、集積回路の表面と埋め
込みノード250の間に高伝導接続部を提供する強くド
ーピングされたN+ 型シリコンで形成されている事であ
る。切り替えスタWR1と駆動トランジスタD1は、図
1乃至図12に関連して説明された処理段階を用いて製
造される。図18に示される4つの要素は、半分が双安
定デバイスである一つのインバータを提供する。図20
は、ドライバD2、接続部C2、負荷デバイス24
9′、及び書き込みトランジスタWR2を含有する双安
定デバイスの完成品を付加した、図19の構造を矢指断
面19として示す平面図である。図20から見られるよ
うに、接続部C1及びC2は、駆動トランジスタD1及
びD2のゲート間を、双安定デバイスの向い合うインバ
ータの埋め込みノードへと交差結合を提供する。局部的
な相互接続部272及び274は、駆動トランジスタD
1のゲートを接続部C2へ、駆動トランジスタD2のゲ
ートを接続部C1へ、夫々接続する。ワード線WLはア
レイの長さに延び、そして書き込みトランジスタWR1
及びWR2のゲートを接続する。Vdd供給線270はワ
ード線WLに対して平行に延び、正極電位ソースに接続
される。ドライバD1及びD2のドレイン232は、地
絡或いは基準電位に接続される。書き込みトランジスタ
WR1及びWR2のドレインは、BLとBLバーに接続
される。図20に示される構造の略図は図21に示され
ている。
されている。レジスタ249は集積回路の表面と埋め込
みノード250の間に接続されている。レジスタ249
は、図15乃至図17に関連して説明された処理段階を
用いて形成される。同様に、図15乃至図17に関連し
て説明された処理段階を用いて形成されるものは、接続
部C1である。接続部C1とレジスタ249の違いは、
多結晶シリコンプラグ252が、集積回路の表面と埋め
込みノード250の間に高伝導接続部を提供する強くド
ーピングされたN+ 型シリコンで形成されている事であ
る。切り替えスタWR1と駆動トランジスタD1は、図
1乃至図12に関連して説明された処理段階を用いて製
造される。図18に示される4つの要素は、半分が双安
定デバイスである一つのインバータを提供する。図20
は、ドライバD2、接続部C2、負荷デバイス24
9′、及び書き込みトランジスタWR2を含有する双安
定デバイスの完成品を付加した、図19の構造を矢指断
面19として示す平面図である。図20から見られるよ
うに、接続部C1及びC2は、駆動トランジスタD1及
びD2のゲート間を、双安定デバイスの向い合うインバ
ータの埋め込みノードへと交差結合を提供する。局部的
な相互接続部272及び274は、駆動トランジスタD
1のゲートを接続部C2へ、駆動トランジスタD2のゲ
ートを接続部C1へ、夫々接続する。ワード線WLはア
レイの長さに延び、そして書き込みトランジスタWR1
及びWR2のゲートを接続する。Vdd供給線270はワ
ード線WLに対して平行に延び、正極電位ソースに接続
される。ドライバD1及びD2のドレイン232は、地
絡或いは基準電位に接続される。書き込みトランジスタ
WR1及びWR2のドレインは、BLとBLバーに接続
される。図20に示される構造の略図は図21に示され
ている。
【0018】本発明で述べられた実施例は、スタティッ
ク・ランダム・アクセス・メモリ・セルとしての利用の
為に説明されているが、発明の適用はそれに限定される
ものではない。例えば、トランジスタWR1及びWR2
を除去する事によって、ラッチが適するあらゆる回路状
態に於いて簡単なラッチが利用可能である。ラッチが利
用可能である例は、フリップフロップ回路、遅延回路、
蓄積レジスタ、等にある。本発明は、当技術の熟練者に
よる本明細書の解析に基き、多様な実施例を見出すであ
ろう。本発明の範囲は、これに付属する請求範囲によっ
て限定されるのみである。
ク・ランダム・アクセス・メモリ・セルとしての利用の
為に説明されているが、発明の適用はそれに限定される
ものではない。例えば、トランジスタWR1及びWR2
を除去する事によって、ラッチが適するあらゆる回路状
態に於いて簡単なラッチが利用可能である。ラッチが利
用可能である例は、フリップフロップ回路、遅延回路、
蓄積レジスタ、等にある。本発明は、当技術の熟練者に
よる本明細書の解析に基き、多様な実施例を見出すであ
ろう。本発明の範囲は、これに付属する請求範囲によっ
て限定されるのみである。
【0019】以上の説明に関連して更に以下の項を開示
する。 (1)双安定論理デバイスであって、基板表面に形成さ
れる第1ドーピング領域;上記基板の上記表面に形成さ
れる第2ドーピング領域であって、上記第1ドーピング
領域から分離されている上記第2ドーピング領域;上記
基板に於いて上記表面下に形成される第3ドーピング領
域であり、上記第1及び第2ドーピング領域から分離さ
れ、第1基準電位に接続されている上記第3ドーピング
領域;上記基板に於いて上記表面下に形成される第4ド
ーピング領域であり、上記第1、第2、及び第3ドーピ
ング領域から分離され、第2基準電位に接続されている
上記第4ドーピング領域;上記第1ドーピング領域から
上記第3ドーピング領域へと延びている、上記基板に於
いて形成される第1トレンチ;上記第1トレンチに形成
される第1ゲートであって、上記第1及び第3ドーピン
グ領域の間の伝導性を制御する上記第1ゲート;上記第
1ドーピング領域から上記第4ドーピング領域へと延び
ている、上記基板に於いて形成される第2トレンチ;上
記第2トレンチに形成される第2ゲートであって、上記
第1ドーピング領域と上記第4ドーピング領域の間の上
記基板の伝導性を制御する上記第2ゲート;上記第2ド
ーピング領域から上記第3ドーピング領域へと延びてい
る、上記基板に於いて形成される第3トレンチ;上記第
3トレンチに形成される第3ゲートであって、上記第2
ドーピング領域と上記第3ドーピング領域の間の上記基
板の伝導性を制御する上記第3ゲート;上記基板に於い
て形成される第4トレンチであって、上記第2ドーピン
グ領域から上記第4ドーピング領域へと延びている上記
第4トレンチ;上記第4トレンチに形成される第4ゲー
トであって、上記第2及び上記第4ドーピング領域の間
の上記基板の伝導性を制御する上記第4ゲート;上記第
1及び第4ゲートを上記第2ドーピング領域に電気的に
接続する第1伝導体;並びに、上記第2及び第3ゲート
を上記第1ドーピング領域に電気的に接続する第2伝導
体;とを含む双安定論理デバイス。
する。 (1)双安定論理デバイスであって、基板表面に形成さ
れる第1ドーピング領域;上記基板の上記表面に形成さ
れる第2ドーピング領域であって、上記第1ドーピング
領域から分離されている上記第2ドーピング領域;上記
基板に於いて上記表面下に形成される第3ドーピング領
域であり、上記第1及び第2ドーピング領域から分離さ
れ、第1基準電位に接続されている上記第3ドーピング
領域;上記基板に於いて上記表面下に形成される第4ド
ーピング領域であり、上記第1、第2、及び第3ドーピ
ング領域から分離され、第2基準電位に接続されている
上記第4ドーピング領域;上記第1ドーピング領域から
上記第3ドーピング領域へと延びている、上記基板に於
いて形成される第1トレンチ;上記第1トレンチに形成
される第1ゲートであって、上記第1及び第3ドーピン
グ領域の間の伝導性を制御する上記第1ゲート;上記第
1ドーピング領域から上記第4ドーピング領域へと延び
ている、上記基板に於いて形成される第2トレンチ;上
記第2トレンチに形成される第2ゲートであって、上記
第1ドーピング領域と上記第4ドーピング領域の間の上
記基板の伝導性を制御する上記第2ゲート;上記第2ド
ーピング領域から上記第3ドーピング領域へと延びてい
る、上記基板に於いて形成される第3トレンチ;上記第
3トレンチに形成される第3ゲートであって、上記第2
ドーピング領域と上記第3ドーピング領域の間の上記基
板の伝導性を制御する上記第3ゲート;上記基板に於い
て形成される第4トレンチであって、上記第2ドーピン
グ領域から上記第4ドーピング領域へと延びている上記
第4トレンチ;上記第4トレンチに形成される第4ゲー
トであって、上記第2及び上記第4ドーピング領域の間
の上記基板の伝導性を制御する上記第4ゲート;上記第
1及び第4ゲートを上記第2ドーピング領域に電気的に
接続する第1伝導体;並びに、上記第2及び第3ゲート
を上記第1ドーピング領域に電気的に接続する第2伝導
体;とを含む双安定論理デバイス。
【0020】(2) (1)項に記載したデバイスであ
って、更に、上記基板に於いて形成される第5ドーピン
グ領域であって、上記第1ドーピング領域から分離さ
れ、第1チャネル領域を限定する上記第5ドーピング領
域;上記第1チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第5ゲート;上記基板に於いて
形成される第6ドーピング領域であって、上記第2ドー
ピング領域から分離され、第2チャネル領域を限定する
上記第6ドーピング領域;並びに上記第2チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
6ゲート、とを含むデバイス。
って、更に、上記基板に於いて形成される第5ドーピン
グ領域であって、上記第1ドーピング領域から分離さ
れ、第1チャネル領域を限定する上記第5ドーピング領
域;上記第1チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第5ゲート;上記基板に於いて
形成される第6ドーピング領域であって、上記第2ドー
ピング領域から分離され、第2チャネル領域を限定する
上記第6ドーピング領域;並びに上記第2チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
6ゲート、とを含むデバイス。
【0021】(3) (1)項に記載したデバイスに於
いて、上記基板は結晶シリコンを含む。 (4) (2)項に記載したデバイスに於いて、上記基
板は結晶シリコンを含む。 (5) (2)項に記載したデバイスに於いて、上記第
5及び第6ゲートは電気的に接続されている。 (6) (1)項に記載したデバイスに於いて、上記第
1、第2、第3、及び第4ゲートは多結晶シリコンを含
む。 (7) (2)項に記載したデバイスに於いて、上記第
1、第2、第3、第4、第5、及び第6ゲートは多結晶
シリコンを含む。 (8) (1)項に記載したデバイスに於いて、上記第
1、第2、第3、及び第4ゲートは誘電層上に多結晶シ
リコンを含む。 (9) (2)項に記載したデバイスに於いて、上記第
1、第2、第3、第4、第5、及び第6ゲートは誘電層
上に多結晶シリコンを含む。
いて、上記基板は結晶シリコンを含む。 (4) (2)項に記載したデバイスに於いて、上記基
板は結晶シリコンを含む。 (5) (2)項に記載したデバイスに於いて、上記第
5及び第6ゲートは電気的に接続されている。 (6) (1)項に記載したデバイスに於いて、上記第
1、第2、第3、及び第4ゲートは多結晶シリコンを含
む。 (7) (2)項に記載したデバイスに於いて、上記第
1、第2、第3、第4、第5、及び第6ゲートは多結晶
シリコンを含む。 (8) (1)項に記載したデバイスに於いて、上記第
1、第2、第3、及び第4ゲートは誘電層上に多結晶シ
リコンを含む。 (9) (2)項に記載したデバイスに於いて、上記第
1、第2、第3、第4、第5、及び第6ゲートは誘電層
上に多結晶シリコンを含む。
【0022】(10)双安定論理デバイスであって、基
板の表面に形成される第1ドーピング領域;上記基板の
上記表面に形成される第2ドーピング領域であって、上
記第1ドーピング領域から分離されている上記第2ドー
ピング領域;上記基板に於いて上記表面下に形成される
第3ドーピング領域であり、上記第1及び第2ドーピン
グ領域から分離され、第1基準電位に接続されている上
記第3ドーピング領域;上記基板に於いて上記表面下に
形成される第4ドーピング領域であり、上記第1、第
2、及び第3ドーピング領域から分割され、第2基準電
位に接続されている第4ドーピング領域;上記第1ドー
ピング領域から上記第3ドーピング領域へ延びる、上記
基板に於いて形成される第1トレンチ;上記第1トレン
チに形成される第1ゲートであって、上記第1及び第3
ドーピング領域の間の伝導性を制御する上記第1ゲー
ト;上記第1ドーピング領域から上記第4ドーピング領
域へ延びる、上記基板に於いて形成される第2トレン
チ;上記第2トレンチに形成される第1レジスタであっ
て、上記第1ドーピング領域と上記第4ドーピング領域
の間に抵抗性接続を提供する上記第1レジスタ;上記第
2ドーピング領域から上記第3ドーピング領域へ延び
る、上記基板に於いて形成される第3トレンチ;上記第
3トレンチに形成される第3ゲートであって、上記第2
ドーピング領域と上記第3ドーピング領域の間の上記基
板の伝導性を制御する上記第3ゲート;上記基板に於い
て形成される第4トレンチであって、上記第2ドーピン
グ領域から上記第4ドーピング領域へ延びる上記第4ト
レンチ;上記第4トレンチに形成される第2レジスタで
あって、上記第2及び上記第4ドーピング領域の間に抵
抗性を接続を提供する第2レジスタ;上記第1及び第2
ゲートを上記第2ドーピング領域に電気的に接続する第
1伝導体;並びに上記第3及び第4ゲートを上記第1ド
ーピング領域に電気的に接続する第2伝導体;とを含む
双安定論理デバイス。
板の表面に形成される第1ドーピング領域;上記基板の
上記表面に形成される第2ドーピング領域であって、上
記第1ドーピング領域から分離されている上記第2ドー
ピング領域;上記基板に於いて上記表面下に形成される
第3ドーピング領域であり、上記第1及び第2ドーピン
グ領域から分離され、第1基準電位に接続されている上
記第3ドーピング領域;上記基板に於いて上記表面下に
形成される第4ドーピング領域であり、上記第1、第
2、及び第3ドーピング領域から分割され、第2基準電
位に接続されている第4ドーピング領域;上記第1ドー
ピング領域から上記第3ドーピング領域へ延びる、上記
基板に於いて形成される第1トレンチ;上記第1トレン
チに形成される第1ゲートであって、上記第1及び第3
ドーピング領域の間の伝導性を制御する上記第1ゲー
ト;上記第1ドーピング領域から上記第4ドーピング領
域へ延びる、上記基板に於いて形成される第2トレン
チ;上記第2トレンチに形成される第1レジスタであっ
て、上記第1ドーピング領域と上記第4ドーピング領域
の間に抵抗性接続を提供する上記第1レジスタ;上記第
2ドーピング領域から上記第3ドーピング領域へ延び
る、上記基板に於いて形成される第3トレンチ;上記第
3トレンチに形成される第3ゲートであって、上記第2
ドーピング領域と上記第3ドーピング領域の間の上記基
板の伝導性を制御する上記第3ゲート;上記基板に於い
て形成される第4トレンチであって、上記第2ドーピン
グ領域から上記第4ドーピング領域へ延びる上記第4ト
レンチ;上記第4トレンチに形成される第2レジスタで
あって、上記第2及び上記第4ドーピング領域の間に抵
抗性を接続を提供する第2レジスタ;上記第1及び第2
ゲートを上記第2ドーピング領域に電気的に接続する第
1伝導体;並びに上記第3及び第4ゲートを上記第1ド
ーピング領域に電気的に接続する第2伝導体;とを含む
双安定論理デバイス。
【0023】(11) (10)項に記載したデバイス
であって、更に上記基板に於いて形成される第5ドーピ
ング領域であって、上記第1ドーピング領域から分離さ
れ、第1チャネル領域を限定する上記第5ドーピング領
域;上記第1チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第5ゲート;上記基板に於いて
形成される第6ドーピング領域であって、上記第2ドー
ピング領域から分離され、第2チャネル領域を限定する
上記第5ドーピング領域;並びに上記第2チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
6ゲート;とを含むデバイス。
であって、更に上記基板に於いて形成される第5ドーピ
ング領域であって、上記第1ドーピング領域から分離さ
れ、第1チャネル領域を限定する上記第5ドーピング領
域;上記第1チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第5ゲート;上記基板に於いて
形成される第6ドーピング領域であって、上記第2ドー
ピング領域から分離され、第2チャネル領域を限定する
上記第5ドーピング領域;並びに上記第2チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
6ゲート;とを含むデバイス。
【0024】(12) (10)項に記載したデバイス
に於いて、上記基板は結晶シリコンを含む。 (13) (11)項に記載したデバイスに於いて、上
記基板は結晶シリコンを含む。 (14) (11)項に記載したデバイスに於いて、上
記第5及び第6ゲートは電気的に接続されている。 (15) (10)項に記載したデバイスに於いて、上
記第1及び第2ゲート、並びに上記第1及び第2レジス
タは、多結晶シリコンを含む。 (16) (11)項に記載したデバイスに於いて、上
記第1、第2、第5、及び第6ゲート、並びに上記第1
及び第2レジスタは、多結晶シリコンを含む。 (17) (10)項に記載したデバイスに於いて、上
記第1及び第2ゲートは、誘電層上に多結晶シリコンを
含む。 (18) (11)項に記載したデバイスに於いて、上
記第1、第2、第5、及び第6ゲートは、誘電層上に多
結晶シリコンを含む。
に於いて、上記基板は結晶シリコンを含む。 (13) (11)項に記載したデバイスに於いて、上
記基板は結晶シリコンを含む。 (14) (11)項に記載したデバイスに於いて、上
記第5及び第6ゲートは電気的に接続されている。 (15) (10)項に記載したデバイスに於いて、上
記第1及び第2ゲート、並びに上記第1及び第2レジス
タは、多結晶シリコンを含む。 (16) (11)項に記載したデバイスに於いて、上
記第1、第2、第5、及び第6ゲート、並びに上記第1
及び第2レジスタは、多結晶シリコンを含む。 (17) (10)項に記載したデバイスに於いて、上
記第1及び第2ゲートは、誘電層上に多結晶シリコンを
含む。 (18) (11)項に記載したデバイスに於いて、上
記第1、第2、第5、及び第6ゲートは、誘電層上に多
結晶シリコンを含む。
【0025】(19) 双安定論理デバイスであって、
基板の表面に形成される第1ドーピング領域;上記基板
の上記表面に形成される第2ドーピング領域であって、
上記第1ドーピング領域から分離されている上記第2ド
ーピング領域;上記基板に於いて上記表面下に形成され
る第3ドーピング領域であり、上記第1及び第2ドーピ
ング領域から分離され、第1基準電位に接続されている
上記第3ドーピング領域;上記基板に於いて上記表面下
に形成される第4ドーピング領域であり、上記第1、第
2、及び第3ドーピング領域から分離され、第2基準電
位に接続されている上記第4ドーピング領域;上記第1
ドーピング領域から上記第3ドーピング領域へ延びる、
上記基板に於いて形成される第1トレンチ;上記第1ト
レンチに形成される第1ゲートであって、上記第1及び
第3ドーピング領域の間の伝導性を制御する上記第1ゲ
ート;上記第1ドーピング領域から上記第4ドーピング
領域へ延びる、上記基板に於いて形成される第1トレン
チ;上記第1ドーピング領域に一端を、上記第4ドーピ
ング領域に他の端を接続される、上記第3トレンチに形
成される第1チャネル層;上記第2トレンチに形成され
る第2ゲートであって、上記第1チャネル層の伝導性を
制御する上記第2ゲート;上記第2ドーピング領域から
上記第3ドーピング領域へ延びる、上記基板に於いて形
成される第3トレンチ;上記第3トレンチに形成される
第3ゲートであって、上記第2ドーピング領域と上記第
3ドーピング領域の間に於ける、上記基板の伝導性を制
御する第3ゲート;上記基板に於いて形成される第4ト
レンチであって、上記第2ドーピング領域から上記第4
ドーピング領域へ延びる上記第4トレンチ;上記第2ド
ーピング領域に一端を、上記第4ドーピング領域に他の
端を接続される、上記第3トレンチに形成される第2チ
ャネル層;上記第4トレンチに形成される第4ゲートで
あって、上記第2チャネル層の伝導性を制御する上記第
4ゲート;上記第1及び第2ゲートを上記第2ドーピン
グ領域に電気的に接続する第1伝導体;並びに上記第3
及び第4ゲートを上記第1ドーピング領域に電気的に接
続する第2伝導体;とを含む双安定論理デバイス。
基板の表面に形成される第1ドーピング領域;上記基板
の上記表面に形成される第2ドーピング領域であって、
上記第1ドーピング領域から分離されている上記第2ド
ーピング領域;上記基板に於いて上記表面下に形成され
る第3ドーピング領域であり、上記第1及び第2ドーピ
ング領域から分離され、第1基準電位に接続されている
上記第3ドーピング領域;上記基板に於いて上記表面下
に形成される第4ドーピング領域であり、上記第1、第
2、及び第3ドーピング領域から分離され、第2基準電
位に接続されている上記第4ドーピング領域;上記第1
ドーピング領域から上記第3ドーピング領域へ延びる、
上記基板に於いて形成される第1トレンチ;上記第1ト
レンチに形成される第1ゲートであって、上記第1及び
第3ドーピング領域の間の伝導性を制御する上記第1ゲ
ート;上記第1ドーピング領域から上記第4ドーピング
領域へ延びる、上記基板に於いて形成される第1トレン
チ;上記第1ドーピング領域に一端を、上記第4ドーピ
ング領域に他の端を接続される、上記第3トレンチに形
成される第1チャネル層;上記第2トレンチに形成され
る第2ゲートであって、上記第1チャネル層の伝導性を
制御する上記第2ゲート;上記第2ドーピング領域から
上記第3ドーピング領域へ延びる、上記基板に於いて形
成される第3トレンチ;上記第3トレンチに形成される
第3ゲートであって、上記第2ドーピング領域と上記第
3ドーピング領域の間に於ける、上記基板の伝導性を制
御する第3ゲート;上記基板に於いて形成される第4ト
レンチであって、上記第2ドーピング領域から上記第4
ドーピング領域へ延びる上記第4トレンチ;上記第2ド
ーピング領域に一端を、上記第4ドーピング領域に他の
端を接続される、上記第3トレンチに形成される第2チ
ャネル層;上記第4トレンチに形成される第4ゲートで
あって、上記第2チャネル層の伝導性を制御する上記第
4ゲート;上記第1及び第2ゲートを上記第2ドーピン
グ領域に電気的に接続する第1伝導体;並びに上記第3
及び第4ゲートを上記第1ドーピング領域に電気的に接
続する第2伝導体;とを含む双安定論理デバイス。
【0026】(20) (19)項に記載するデバイス
に於いて、上記第1チャネル層及び第2チャネル層は多
結晶シリコンを含む。
に於いて、上記第1チャネル層及び第2チャネル層は多
結晶シリコンを含む。
【0027】(21) (19)項に記載するデバイス
であって、更に上記基板に於いて形成される第5ドーピ
ング領域であって、上記第1ドーピング領域から分離さ
れ、第1チャネル領域を限定する上記第5ドーピング領
域;上記第1チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第5ゲート;上記基板に於いて
形成される第6ドーピング領域であって、上記第2ドー
ピング領域から分離され、第2チャネル領域を限定する
上記第5ドーピング領域;並びに上記第2チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
6ゲート;とを含むデバイス。
であって、更に上記基板に於いて形成される第5ドーピ
ング領域であって、上記第1ドーピング領域から分離さ
れ、第1チャネル領域を限定する上記第5ドーピング領
域;上記第1チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第5ゲート;上記基板に於いて
形成される第6ドーピング領域であって、上記第2ドー
ピング領域から分離され、第2チャネル領域を限定する
上記第5ドーピング領域;並びに上記第2チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
6ゲート;とを含むデバイス。
【0028】(22) (19)項に記載するデバイス
に於いて、上記基板は結晶シリコンを含む。 (23) (21)項に記載するデバイスに於いて、上
記第1チャネル層及び上記第2チャネル層は多結晶シリ
コンを含む。 (24) (21)項に記載するデバイスに於いて、上
記基板は結晶シリコンを含む。 (25) (21)項に記載するデバイスに於いて、上
記第5及び第6ゲートは電気的に接続されている。 (26) (19)項に記載するデバイスに於いて、上
記第1、第2、第3、及び第4ゲートは多結晶シリコン
を含む。 (27) (21)項に記載するデバイスに於いて、上
記第1、第2、第3、第4、第5、及び第6ゲートは多
結晶シリコンを含む。 (28) (19)項に記載するデバイスに於いて、上
記第1、第2、第3及び第4ゲートは誘電層の上に多結
晶シリコンを含む。 (29) (21)項に記載するデバイスに於いて、上
記第1、第2、第3、第4、第5、及び第6ゲートは誘
電層の上に多結晶シリコンを含む。
に於いて、上記基板は結晶シリコンを含む。 (23) (21)項に記載するデバイスに於いて、上
記第1チャネル層及び上記第2チャネル層は多結晶シリ
コンを含む。 (24) (21)項に記載するデバイスに於いて、上
記基板は結晶シリコンを含む。 (25) (21)項に記載するデバイスに於いて、上
記第5及び第6ゲートは電気的に接続されている。 (26) (19)項に記載するデバイスに於いて、上
記第1、第2、第3、及び第4ゲートは多結晶シリコン
を含む。 (27) (21)項に記載するデバイスに於いて、上
記第1、第2、第3、第4、第5、及び第6ゲートは多
結晶シリコンを含む。 (28) (19)項に記載するデバイスに於いて、上
記第1、第2、第3及び第4ゲートは誘電層の上に多結
晶シリコンを含む。 (29) (21)項に記載するデバイスに於いて、上
記第1、第2、第3、第4、第5、及び第6ゲートは誘
電層の上に多結晶シリコンを含む。
【0029】(30) ランダム・アクセス・メモリ・
デバイスであって、規則的アレイに配列される複数の記
憶セルであり、各セルは、基板の表面に形成される第1
ドーピング領域;上記基板の上記表面に形成される第2
ドーピング領域であって、上記第1ドーピング領域から
分離されている上記第2ドーピング領域;上記基板に於
いて上記表面下に形成される第3ドーピング領域であ
り、上記第1及び第2ドーピング領域から分離され、第
1基準電位に接続されている上記第3ドーピング領域;
上記基板に於いて上記表面下に形成される第4ドーピン
グ領域であり、上記第1、第2、及び第3ドーピング領
域から分離され、第2基準電位に接続されている上記第
4ドーピング領域;上記第1ドーピング領域から上記第
3ドーピング領域へ延びる、上記基板に於いて形成され
る第1トレンチ;上記第1トレンチに形成される第1ゲ
ートであって、上記第1及び第3ドーピング領域の間の
伝導性を制御する上記第1ゲート;上記第1ドーピング
領域から上記第4ドーピング領域へ延びる、上記基板に
於いて形成される第2トレンチ;上記第2トレンチに於
いて形成される第2ゲートであって、上記第1ドーピン
グ領域と上記第4ドーピング領域の間の、上記基板の伝
導性を制御する上記第2ゲート;上記第2ドーピング領
域から上記第3ドーピング領域へ延びる、上記基板に於
いて形成される第3トレンチ;上記第3トレンチに於い
て形成される第3ゲートであって、上記第2ドーピング
領域と上記第3ドーピング領域の間の、上記基板の伝導
性を制御する、上記第3ゲート;上記基板に於いて形成
される第4トレンチであって、上記第2ドーピング領域
から上記第4ドーピング領域へ延びる上記第4トレン
チ;上記第4トレンチに形成される第4ゲートであっ
て、上記第2及び上記第4ドーピング領域の間の、上記
基板の伝導性を制御する上記第4ゲート;上記第1及び
第4ゲートを上記第2ドーピング領域に電気的に接続す
る第1伝導体;並びに上記第2及び第3ゲートを上記第
1ドーピング領域に電気的に接続する第2伝導体;とを
含む各セルであつて、上記第3及び第4ドーピング領域
が、上記アレイの広さを拡張するランダム・アクセス・
メモリ・デバイス。
デバイスであって、規則的アレイに配列される複数の記
憶セルであり、各セルは、基板の表面に形成される第1
ドーピング領域;上記基板の上記表面に形成される第2
ドーピング領域であって、上記第1ドーピング領域から
分離されている上記第2ドーピング領域;上記基板に於
いて上記表面下に形成される第3ドーピング領域であ
り、上記第1及び第2ドーピング領域から分離され、第
1基準電位に接続されている上記第3ドーピング領域;
上記基板に於いて上記表面下に形成される第4ドーピン
グ領域であり、上記第1、第2、及び第3ドーピング領
域から分離され、第2基準電位に接続されている上記第
4ドーピング領域;上記第1ドーピング領域から上記第
3ドーピング領域へ延びる、上記基板に於いて形成され
る第1トレンチ;上記第1トレンチに形成される第1ゲ
ートであって、上記第1及び第3ドーピング領域の間の
伝導性を制御する上記第1ゲート;上記第1ドーピング
領域から上記第4ドーピング領域へ延びる、上記基板に
於いて形成される第2トレンチ;上記第2トレンチに於
いて形成される第2ゲートであって、上記第1ドーピン
グ領域と上記第4ドーピング領域の間の、上記基板の伝
導性を制御する上記第2ゲート;上記第2ドーピング領
域から上記第3ドーピング領域へ延びる、上記基板に於
いて形成される第3トレンチ;上記第3トレンチに於い
て形成される第3ゲートであって、上記第2ドーピング
領域と上記第3ドーピング領域の間の、上記基板の伝導
性を制御する、上記第3ゲート;上記基板に於いて形成
される第4トレンチであって、上記第2ドーピング領域
から上記第4ドーピング領域へ延びる上記第4トレン
チ;上記第4トレンチに形成される第4ゲートであっ
て、上記第2及び上記第4ドーピング領域の間の、上記
基板の伝導性を制御する上記第4ゲート;上記第1及び
第4ゲートを上記第2ドーピング領域に電気的に接続す
る第1伝導体;並びに上記第2及び第3ゲートを上記第
1ドーピング領域に電気的に接続する第2伝導体;とを
含む各セルであつて、上記第3及び第4ドーピング領域
が、上記アレイの広さを拡張するランダム・アクセス・
メモリ・デバイス。
【0030】(31) (30)項に記載するデバイス
に於いて、各セルは更に、上記基板に於いて形成される
第5ドーピング領域であって、上記第1ドーピング領域
から分離され、第1チャネル領域を限定する上記第5ド
ーピング領域;上記第1チャネル領域の伝導性を制御す
る、上記基板の表面上に形成される第5ゲート;上記基
板に於いて形成される第6ドーピング領域であって、上
記第2ドーピング領域から分離され、第2チャネル領域
を限定する上記第6ドーピング領域;並びに上記第2チ
ャネル領域の伝導性を制御する、上記基板の表面上に形
成される第6ゲート;とを含むデバイス。
に於いて、各セルは更に、上記基板に於いて形成される
第5ドーピング領域であって、上記第1ドーピング領域
から分離され、第1チャネル領域を限定する上記第5ド
ーピング領域;上記第1チャネル領域の伝導性を制御す
る、上記基板の表面上に形成される第5ゲート;上記基
板に於いて形成される第6ドーピング領域であって、上
記第2ドーピング領域から分離され、第2チャネル領域
を限定する上記第6ドーピング領域;並びに上記第2チ
ャネル領域の伝導性を制御する、上記基板の表面上に形
成される第6ゲート;とを含むデバイス。
【0031】(32) (30)項に記載するデバイス
に於いて、上記基板は結晶シリコンを含む。 (33) (31)項に記載するデバイスに於いて、上
記基板は結晶シリコンを含む。 (34) (31)項に記載するデバイスに於いて、上
記第5及び第6ゲートは、アレイの広さを拡張する、伝
導性のワード線によって、電気的に接続されている。 (35) (30)項に記載するデバイスに於いて、上
記第1、第2、第3、及び第4ゲートは多結晶シリコン
を含む。 (36) (31)項に記載するデバイスに於いて、上
記第1、第2、第3、第4、第5、及び第6ゲートは多
結晶シリコンを含む。 (37) (30)項に記載するデバイスに於いて、上
記第1、第2、第3、及び第4ゲートは、誘電層の上に
多結晶シリコンを含む。 (38) (31)項に記載するデバイスに於いて、上
記第1、第2、第3、第4、第5、及び第6ゲートは、
誘電層の上に多結晶シリコンを含む。
に於いて、上記基板は結晶シリコンを含む。 (33) (31)項に記載するデバイスに於いて、上
記基板は結晶シリコンを含む。 (34) (31)項に記載するデバイスに於いて、上
記第5及び第6ゲートは、アレイの広さを拡張する、伝
導性のワード線によって、電気的に接続されている。 (35) (30)項に記載するデバイスに於いて、上
記第1、第2、第3、及び第4ゲートは多結晶シリコン
を含む。 (36) (31)項に記載するデバイスに於いて、上
記第1、第2、第3、第4、第5、及び第6ゲートは多
結晶シリコンを含む。 (37) (30)項に記載するデバイスに於いて、上
記第1、第2、第3、及び第4ゲートは、誘電層の上に
多結晶シリコンを含む。 (38) (31)項に記載するデバイスに於いて、上
記第1、第2、第3、第4、第5、及び第6ゲートは、
誘電層の上に多結晶シリコンを含む。
【0032】(39) 双安定論理デバイスであって、
第2伝導性型の基板に置いて形成される、第1伝導性型
の第1埋込みドーピング領域であって、上記基板の表面
から間隔を置かれる上記第1埋込みドーピング領域;上
記基板に於いて形成される、上記第1伝導性型の第2埋
込みドーピング領域であって、上記基板の上記表面から
間隔をおかれる上記第2埋込みドーピング領域;上記第
1埋込みドーピング領域に接続される第1電流処理端子
と、上記基板の上記表面に延びる第2電流処理端子であ
って、第1基準電位に接続される上記第2電流処理端子
と、上記第1及び第2電流処理端子の間の電流を制御す
る制御端子であって、上記第2埋込みドーピング領域へ
接続される上記制御端子と、を有する第1トランジス
タ;上記第2埋込みドーピング領域へ接続される第1電
流処理端子と、上記基板の上記表面に延びる第2電流処
理端子であって、上記第1基準電位へ接続される上記第
2電流処理端子と、上記第1及び第2電流処理端子の間
の電流を制御する制御端子であって、上記第1埋込みド
ーピング領域へ接続される上記制御端子と、を有する第
2トランジスタ;上記第1埋込みドーピング領域へ接続
される第1端子と、上記表面へ延びる第2端子であっ
て、第2基準電位へ接続される上記第2端子と、を有す
る第1負荷デバイス;並びに上記第2埋込みドーピング
領域へ接続される第1端子と、上記表面へ延びる第2端
子であって、上記第2基準電位へ接続される上記第2端
子と、を有する第2負荷デバイス;とを含む双安定論理
デバイス。
第2伝導性型の基板に置いて形成される、第1伝導性型
の第1埋込みドーピング領域であって、上記基板の表面
から間隔を置かれる上記第1埋込みドーピング領域;上
記基板に於いて形成される、上記第1伝導性型の第2埋
込みドーピング領域であって、上記基板の上記表面から
間隔をおかれる上記第2埋込みドーピング領域;上記第
1埋込みドーピング領域に接続される第1電流処理端子
と、上記基板の上記表面に延びる第2電流処理端子であ
って、第1基準電位に接続される上記第2電流処理端子
と、上記第1及び第2電流処理端子の間の電流を制御す
る制御端子であって、上記第2埋込みドーピング領域へ
接続される上記制御端子と、を有する第1トランジス
タ;上記第2埋込みドーピング領域へ接続される第1電
流処理端子と、上記基板の上記表面に延びる第2電流処
理端子であって、上記第1基準電位へ接続される上記第
2電流処理端子と、上記第1及び第2電流処理端子の間
の電流を制御する制御端子であって、上記第1埋込みド
ーピング領域へ接続される上記制御端子と、を有する第
2トランジスタ;上記第1埋込みドーピング領域へ接続
される第1端子と、上記表面へ延びる第2端子であっ
て、第2基準電位へ接続される上記第2端子と、を有す
る第1負荷デバイス;並びに上記第2埋込みドーピング
領域へ接続される第1端子と、上記表面へ延びる第2端
子であって、上記第2基準電位へ接続される上記第2端
子と、を有する第2負荷デバイス;とを含む双安定論理
デバイス。
【0033】(40) (39)項に記載するデバイス
であって、更に、上記第2埋込みドーピング領域へ接続
される第1電流処理端子と、第2出力端子として働く第
2電流処理端子と、第1制御アクセス信号を受け取る為
の制御端子と、を有する第2アクセス・トランジスタ;
並びに上記第1埋込みドーピング領域へ接続される第1
電流処理端子と、第1出力端子として働く第2電流処理
端子と、第2制御アクセス信号を受け取る為の制御端子
と、を有する第一アクセス・トランジスタ;とを含むデ
バイス。
であって、更に、上記第2埋込みドーピング領域へ接続
される第1電流処理端子と、第2出力端子として働く第
2電流処理端子と、第1制御アクセス信号を受け取る為
の制御端子と、を有する第2アクセス・トランジスタ;
並びに上記第1埋込みドーピング領域へ接続される第1
電流処理端子と、第1出力端子として働く第2電流処理
端子と、第2制御アクセス信号を受け取る為の制御端子
と、を有する第一アクセス・トランジスタ;とを含むデ
バイス。
【0034】(41) (40)項に記載するデバイス
に於いて、上記第1制御アクセス信号、及び上記第2制
御アクセス信号は、同じ信号である。 (42) (39)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、レジスタを含む。 (43) (39)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、電界効果トランジスタ
を含む。 (44) (39)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、上記第1及び第2トラ
ンジスタに対して逆の伝導性型を有する電界効果トラン
ジスタを含む。 (45) (39)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、多結晶シリコン層に於
いてチャネル領域を有する電界効果トランジスタを含
む。
に於いて、上記第1制御アクセス信号、及び上記第2制
御アクセス信号は、同じ信号である。 (42) (39)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、レジスタを含む。 (43) (39)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、電界効果トランジスタ
を含む。 (44) (39)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、上記第1及び第2トラ
ンジスタに対して逆の伝導性型を有する電界効果トラン
ジスタを含む。 (45) (39)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、多結晶シリコン層に於
いてチャネル領域を有する電界効果トランジスタを含
む。
【0035】(46) ランダム・アクセス・メモリ・
デバイスであって、基板上に形成される複数のビット線
であって、互いに実質的に平行に延びる上記ビット線;
上記ビット線に対して実質的に平行に延びる複数のワー
ド線;並びに2本のビット線及び1本のワード線へ各記
憶セルが接続される複数の記憶セルであって、各記憶セ
ルは、第2伝導性型の基板に於いて形成される第1伝導
性型の第1埋込みドーピング領域であって、上記基板の
表面から間隔を置かれる上記第1埋込みドーピング領
域;上記基板に於いて形成される上記第1伝導性型の第
2埋込みドーピング領域であって、上記基板の上記表面
から間隔を置かれる上記第2埋込みドーピング領域;上
記第1埋込みドーピング領域へ接続される第1電流処理
端子と、上記基板の上記表面へ延びる第2電流処理端子
であって、第1基準電位へ接続される上記第2電流処理
端子と、上記第1及び第2電流処理端子の間に於ける電
流を制御する制御端子であって、上記第2埋込みドーピ
ング領域へ接続される上記制御端子と、を有する第1ト
ランジスタ;上記第2埋込みドーピング領域へ接続され
る第1電流処理端子と、上記基板の上記表面へ延びる第
2電流処理端子であって、第1基準電位へ接続される上
記第2電流処理端子と、上記第1及び第2電流処理端子
の間に於ける電流を制御する制御端子であって、上記第
1埋込みドーピング領域へ接続される上記制御端子と、
を有する第2トランジスタ;上記第1埋込みドーピング
領域へ接続される第1端子と、上記表面に延びる第2端
子であって、第2基準電位へ接続される上記第2端子
と、を有する第1負荷デバイス;上記第2埋込みドーピ
ング領域へ接続される第1端子と、上記表面へ延びる第
2端子であって、上記第2基準電位へ接続される上記第
2端子と、を有する第2負荷デバイス;上記第1埋込み
ドーピング領域へ接続される第1電流処理端子と、上記
2本のビット線の一方へ接続される第2電流処理端子
と、上記ワード線へ接続される制御端子と、を有する第
1アクセス・トランジスタ;並びに上記第2埋込みドー
ピング領域へ接続される第1電流処理端子と、上記2本
のビット線の他方へ接続される第2電流処理端子と、上
記ワード線へ接続される制御端子と、を有する第2アク
セス・トランジスタ;とを含む、上記各記憶セル;とを
含むランダム・アクセス・メモリ・デバイス。
デバイスであって、基板上に形成される複数のビット線
であって、互いに実質的に平行に延びる上記ビット線;
上記ビット線に対して実質的に平行に延びる複数のワー
ド線;並びに2本のビット線及び1本のワード線へ各記
憶セルが接続される複数の記憶セルであって、各記憶セ
ルは、第2伝導性型の基板に於いて形成される第1伝導
性型の第1埋込みドーピング領域であって、上記基板の
表面から間隔を置かれる上記第1埋込みドーピング領
域;上記基板に於いて形成される上記第1伝導性型の第
2埋込みドーピング領域であって、上記基板の上記表面
から間隔を置かれる上記第2埋込みドーピング領域;上
記第1埋込みドーピング領域へ接続される第1電流処理
端子と、上記基板の上記表面へ延びる第2電流処理端子
であって、第1基準電位へ接続される上記第2電流処理
端子と、上記第1及び第2電流処理端子の間に於ける電
流を制御する制御端子であって、上記第2埋込みドーピ
ング領域へ接続される上記制御端子と、を有する第1ト
ランジスタ;上記第2埋込みドーピング領域へ接続され
る第1電流処理端子と、上記基板の上記表面へ延びる第
2電流処理端子であって、第1基準電位へ接続される上
記第2電流処理端子と、上記第1及び第2電流処理端子
の間に於ける電流を制御する制御端子であって、上記第
1埋込みドーピング領域へ接続される上記制御端子と、
を有する第2トランジスタ;上記第1埋込みドーピング
領域へ接続される第1端子と、上記表面に延びる第2端
子であって、第2基準電位へ接続される上記第2端子
と、を有する第1負荷デバイス;上記第2埋込みドーピ
ング領域へ接続される第1端子と、上記表面へ延びる第
2端子であって、上記第2基準電位へ接続される上記第
2端子と、を有する第2負荷デバイス;上記第1埋込み
ドーピング領域へ接続される第1電流処理端子と、上記
2本のビット線の一方へ接続される第2電流処理端子
と、上記ワード線へ接続される制御端子と、を有する第
1アクセス・トランジスタ;並びに上記第2埋込みドー
ピング領域へ接続される第1電流処理端子と、上記2本
のビット線の他方へ接続される第2電流処理端子と、上
記ワード線へ接続される制御端子と、を有する第2アク
セス・トランジスタ;とを含む、上記各記憶セル;とを
含むランダム・アクセス・メモリ・デバイス。
【0036】(47) (46)項に記載するデバイス
に於いて、上記第1及び第2負荷デバイスはレジスタを
含む。 (48) (46)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは電界効果トランジスタを
含む。 (49) (46)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、上記第1及び第2トラ
ンジスタに対して逆の伝導性型を有する電界効果トラン
ジスタを含む。 (50) (46)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、多結晶シリコン層に於
いてチャネル層を有する電界効果トランジスタを含む。
に於いて、上記第1及び第2負荷デバイスはレジスタを
含む。 (48) (46)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは電界効果トランジスタを
含む。 (49) (46)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、上記第1及び第2トラ
ンジスタに対して逆の伝導性型を有する電界効果トラン
ジスタを含む。 (50) (46)項に記載するデバイスに於いて、上
記第1及び第2負荷デバイスは、多結晶シリコン層に於
いてチャネル層を有する電界効果トランジスタを含む。
【0037】(51) 双安定論理デバイスであって、
第2伝導性型の基板に於いて形成される第1伝導性型の
第1埋込みドーピング領域であって、上記基板の表面か
ら間隔を置かれる上記第1埋込みドーピング領域;上記
基板に形成される上記第1伝導性型の第2埋込みドーピ
ング領域であって、上記基板の上記表面から間隔を置か
れる上記第2埋込みドーピング領域;上記第1埋込みド
ーピング領域に延びる上記表面にエッチングされるトレ
ンチと、上記トレンチの表面上に形成されるゲート絶縁
層と、上記基板に於いて、上記表面に、上記トレンチに
隣接して形成されるドーピング・ドレイン領域であっ
て、第1基準電位へ接続される上記ドーピング・ドレイ
ン領域と、上記絶縁層上の上記トレンチに形成されるゲ
ートであって、上記第2埋込みドーピング領域へ電気的
に接続される上記ゲートと、を有する第1トランジス
タ;上記第2埋込みドーピング領域へ延びる上記表面に
エッチングされるトレンチと、上記トレンチの表面上に
形成されるゲート絶縁層と、上記基板に於いて、上記表
面に、上記トレンチに隣接して形成されるドーピング・
ドレイン領域であって、第1基準電位へ接続される上記
ドーピング・ドレイン領域と、上記絶縁層上の上記トレ
ンチに形成されるゲートであって、上記第1埋込みドー
ピング領域へ電気的に接続される上記ゲートと、を有す
る第2トランジスタ;上記表面から上記第1埋込みドー
ピング領域へ延びるトレンチと、上記トレンチの側壁に
形成される絶縁層と、上記表面に於いて第2基準電位へ
接続される上記トレンチに形成される抵抗性材料と、を
有する第1負荷デバイス;並びに上記表面から上記第2
埋込みドーピング領域へ延びるトレンチと、上記トレン
チの側壁に形成される絶縁層と、上記表面に於いて第2
基準電位へ接続される上記トレンチに形成される抵抗性
材料と、を有する第2負荷デバイス;とを含む双安定論
理デバイス。
第2伝導性型の基板に於いて形成される第1伝導性型の
第1埋込みドーピング領域であって、上記基板の表面か
ら間隔を置かれる上記第1埋込みドーピング領域;上記
基板に形成される上記第1伝導性型の第2埋込みドーピ
ング領域であって、上記基板の上記表面から間隔を置か
れる上記第2埋込みドーピング領域;上記第1埋込みド
ーピング領域に延びる上記表面にエッチングされるトレ
ンチと、上記トレンチの表面上に形成されるゲート絶縁
層と、上記基板に於いて、上記表面に、上記トレンチに
隣接して形成されるドーピング・ドレイン領域であっ
て、第1基準電位へ接続される上記ドーピング・ドレイ
ン領域と、上記絶縁層上の上記トレンチに形成されるゲ
ートであって、上記第2埋込みドーピング領域へ電気的
に接続される上記ゲートと、を有する第1トランジス
タ;上記第2埋込みドーピング領域へ延びる上記表面に
エッチングされるトレンチと、上記トレンチの表面上に
形成されるゲート絶縁層と、上記基板に於いて、上記表
面に、上記トレンチに隣接して形成されるドーピング・
ドレイン領域であって、第1基準電位へ接続される上記
ドーピング・ドレイン領域と、上記絶縁層上の上記トレ
ンチに形成されるゲートであって、上記第1埋込みドー
ピング領域へ電気的に接続される上記ゲートと、を有す
る第2トランジスタ;上記表面から上記第1埋込みドー
ピング領域へ延びるトレンチと、上記トレンチの側壁に
形成される絶縁層と、上記表面に於いて第2基準電位へ
接続される上記トレンチに形成される抵抗性材料と、を
有する第1負荷デバイス;並びに上記表面から上記第2
埋込みドーピング領域へ延びるトレンチと、上記トレン
チの側壁に形成される絶縁層と、上記表面に於いて第2
基準電位へ接続される上記トレンチに形成される抵抗性
材料と、を有する第2負荷デバイス;とを含む双安定論
理デバイス。
【0038】(52) (51)項に記載するデバイス
に於いて、上記抵抗性材料は、ドーピングされていない
多結晶シリコンである。
に於いて、上記抵抗性材料は、ドーピングされていない
多結晶シリコンである。
【0039】(53) (51)項に記載するデバイス
に於いて、上記第1トランジスタの上記ゲートから上記
第2埋込みドーピング領域への上記接続は、上記表面か
ら上記第2埋込みドーピング領域へ延びるトレンチと、
上記トレンチの側壁上に形成される絶縁層と、上記トレ
ンチの残った所を充填する伝導性材料と、及び上記トレ
ンチの頂上で上記伝導性材料から上記第1トランジスタ
の上記ゲートへ延びる伝導体と、を含み、並びに、上記
第2トランジスタの上記ゲートから上記第1埋込みドー
ピング領域への上記接続は、上記表面から上記第2埋込
みドーピング領域へ延びるトレンチと、上記トレンチの
側壁上に形成される絶縁層と、上記トレンチの残った所
を充填する伝導性材料と、及び上記トレンチの頂上で上
記伝導性材料から上記第2トランジスタの上記ゲートへ
延びる伝導体と、を含む。
に於いて、上記第1トランジスタの上記ゲートから上記
第2埋込みドーピング領域への上記接続は、上記表面か
ら上記第2埋込みドーピング領域へ延びるトレンチと、
上記トレンチの側壁上に形成される絶縁層と、上記トレ
ンチの残った所を充填する伝導性材料と、及び上記トレ
ンチの頂上で上記伝導性材料から上記第1トランジスタ
の上記ゲートへ延びる伝導体と、を含み、並びに、上記
第2トランジスタの上記ゲートから上記第1埋込みドー
ピング領域への上記接続は、上記表面から上記第2埋込
みドーピング領域へ延びるトレンチと、上記トレンチの
側壁上に形成される絶縁層と、上記トレンチの残った所
を充填する伝導性材料と、及び上記トレンチの頂上で上
記伝導性材料から上記第2トランジスタの上記ゲートへ
延びる伝導体と、を含む。
【0040】(54) (51)項に記載するデバイス
であって、更に、上記表面から上記第1埋込みドーピン
グ領域へ延びるトレンチと、上記トレンチの表面上に形
成されるゲート絶縁層と、上記基板に於いて、上記表面
に上記トレンチに隣接して形成されるドーピング・ドレ
イン領域であって、第1出力端子として働く上記ドーピ
ング・ドレイン領域と、第1制御アクセス信号を受ける
為の制御端子として働く、上記ゲート絶縁層の上に形成
されるゲートと、を有する第1アクセス・トランジス
タ;上記表面から上記第2埋込みドーピング領域へ延び
るトレンチと、上記トレンチの表面上に形成されるゲー
ト絶縁層と、上記基板に於いて、上記表面に上記トレン
チに隣接して形成されるドーピング・ドレイン領域であ
って、第2出力端子として働く上記ドーピング・ドレイ
ン領域と、第2制御アクセス信号を受ける為の制御端子
として働く、上記ゲート絶縁層の上に形成されるゲート
と、を有する第2アクセス・トランジスタ;とを含む。
であって、更に、上記表面から上記第1埋込みドーピン
グ領域へ延びるトレンチと、上記トレンチの表面上に形
成されるゲート絶縁層と、上記基板に於いて、上記表面
に上記トレンチに隣接して形成されるドーピング・ドレ
イン領域であって、第1出力端子として働く上記ドーピ
ング・ドレイン領域と、第1制御アクセス信号を受ける
為の制御端子として働く、上記ゲート絶縁層の上に形成
されるゲートと、を有する第1アクセス・トランジス
タ;上記表面から上記第2埋込みドーピング領域へ延び
るトレンチと、上記トレンチの表面上に形成されるゲー
ト絶縁層と、上記基板に於いて、上記表面に上記トレン
チに隣接して形成されるドーピング・ドレイン領域であ
って、第2出力端子として働く上記ドーピング・ドレイ
ン領域と、第2制御アクセス信号を受ける為の制御端子
として働く、上記ゲート絶縁層の上に形成されるゲート
と、を有する第2アクセス・トランジスタ;とを含む。
【0041】(55) (54)項に記載するデバイス
に於いて、上記第1制御アクセス信号及び上記第2制御
アクセス信号は、同じ信号である。
に於いて、上記第1制御アクセス信号及び上記第2制御
アクセス信号は、同じ信号である。
【0042】(56) ランダム・アクセス・メモリ・
デバイスであって、基板上に形成される複数のビット線
であって、相互に、実質的に平行に延びる上記ビット
線;上記ビット線に対して実質的に平行に延びる複数の
ワード線;並びに2本のビット線及び1本のワード線へ
各記憶セルが接続される複数の記憶セルであって、各記
憶セルは、第2伝導性型の基板に於いて形成される第1
伝導性型の第1埋込み領域であって、上記基板の表面か
ら間隔を置かれる上記第1埋込みドーピング領域;上記
基板に於いて形成される上記第1伝導性型の第2埋込み
ドーピング領域であって、上記基板の上記表面から間隔
を置かれる上記第2埋込みドーピング領域;上記第1埋
込みドーピング領域へ延びる上記表面にエッチングされ
るトレンチと、上記トレンチの表面上に形成されるゲー
ト絶縁層と、上記基板に於いて、上記表面に上記トレン
チに隣接して形成されるドーピング・ドレイン領域であ
って、第1基準電位へ接続される上記ドーピング・ドレ
イン領域と、上記絶縁層上で、上記トレンチに形成され
るゲートであって、上記第2埋込みドーピング領域へ電
気的に接続される上記ゲートを有する第1トランジス
タ;上記第2埋込みドーピング領域へ延びる上記表面に
エッチングされるトレンチと、上記トレンチの表面上に
形成されるゲート絶縁層と、上記基板に於いて、上記表
面に上記トレンチに隣接して形成されるドーピング・ド
レイン領域であって、第1基準電位へ接続される上記ド
ーピング・ドレイン領域と、上記絶縁層上で、上記トレ
ンチに形成されるゲートであって、上記第1埋込みドー
ピング領域へ電気的に接続される上記ゲートを有する第
2トランジスタ;上記表面から上記第1埋込みドーピン
グ領域へ延びるトレンチと、上記トレンチの側壁上に形
成される絶縁層と、上記表面に於いて、第2基準電位へ
接続される上記トレンチに形成される抵抗性材料と、を
有する第1負荷デバイス;上記表面から上記第2埋込み
ドーピング領域へ延びるトレンチと、上記トレンチの側
壁上に形成される絶縁層と、上記表面に於いて、第2基
準電位へ接続される上記トレンチに形成される抵抗性材
料と、を有する第2負荷デバイス;上記表面から上記第
1埋込みドーピング領域へ延びるトレンチと、上記トレ
ンチの表面上に形成されるゲート絶縁層と、上記基板に
於いて、上記表面に上記トレンチに隣接して形成される
ドーピング・ドレイン領域であって、上記2本のビット
線の1本へ接続される上記ドーピング・ドレイン領域
と、及び上記ワード線へ接続される上記ゲート絶縁層上
に形成されるゲートと、を有する第1アクセス・トラン
ジスタ;並びに上記表面から上記第2埋込みドーピング
領域へ延びるトレンチと、上記トレンチの表面上に形成
されるゲート絶縁層と、上記基板に於いて、上記表面に
上記トレンチに隣接して形成されるドーピング・ドレイ
ン領域であって、上記2本のビット線の1本へ接続され
る上記ドーピング・ドレイン領域と、及び上記ワード線
へ接続される上記ゲート絶縁層上に形成されるゲート
と、を有する第2アクセス・トランジスタ;とを含む上
記各記憶セル;とを含むランダム・アクセス・メモリ・
デバイス。
デバイスであって、基板上に形成される複数のビット線
であって、相互に、実質的に平行に延びる上記ビット
線;上記ビット線に対して実質的に平行に延びる複数の
ワード線;並びに2本のビット線及び1本のワード線へ
各記憶セルが接続される複数の記憶セルであって、各記
憶セルは、第2伝導性型の基板に於いて形成される第1
伝導性型の第1埋込み領域であって、上記基板の表面か
ら間隔を置かれる上記第1埋込みドーピング領域;上記
基板に於いて形成される上記第1伝導性型の第2埋込み
ドーピング領域であって、上記基板の上記表面から間隔
を置かれる上記第2埋込みドーピング領域;上記第1埋
込みドーピング領域へ延びる上記表面にエッチングされ
るトレンチと、上記トレンチの表面上に形成されるゲー
ト絶縁層と、上記基板に於いて、上記表面に上記トレン
チに隣接して形成されるドーピング・ドレイン領域であ
って、第1基準電位へ接続される上記ドーピング・ドレ
イン領域と、上記絶縁層上で、上記トレンチに形成され
るゲートであって、上記第2埋込みドーピング領域へ電
気的に接続される上記ゲートを有する第1トランジス
タ;上記第2埋込みドーピング領域へ延びる上記表面に
エッチングされるトレンチと、上記トレンチの表面上に
形成されるゲート絶縁層と、上記基板に於いて、上記表
面に上記トレンチに隣接して形成されるドーピング・ド
レイン領域であって、第1基準電位へ接続される上記ド
ーピング・ドレイン領域と、上記絶縁層上で、上記トレ
ンチに形成されるゲートであって、上記第1埋込みドー
ピング領域へ電気的に接続される上記ゲートを有する第
2トランジスタ;上記表面から上記第1埋込みドーピン
グ領域へ延びるトレンチと、上記トレンチの側壁上に形
成される絶縁層と、上記表面に於いて、第2基準電位へ
接続される上記トレンチに形成される抵抗性材料と、を
有する第1負荷デバイス;上記表面から上記第2埋込み
ドーピング領域へ延びるトレンチと、上記トレンチの側
壁上に形成される絶縁層と、上記表面に於いて、第2基
準電位へ接続される上記トレンチに形成される抵抗性材
料と、を有する第2負荷デバイス;上記表面から上記第
1埋込みドーピング領域へ延びるトレンチと、上記トレ
ンチの表面上に形成されるゲート絶縁層と、上記基板に
於いて、上記表面に上記トレンチに隣接して形成される
ドーピング・ドレイン領域であって、上記2本のビット
線の1本へ接続される上記ドーピング・ドレイン領域
と、及び上記ワード線へ接続される上記ゲート絶縁層上
に形成されるゲートと、を有する第1アクセス・トラン
ジスタ;並びに上記表面から上記第2埋込みドーピング
領域へ延びるトレンチと、上記トレンチの表面上に形成
されるゲート絶縁層と、上記基板に於いて、上記表面に
上記トレンチに隣接して形成されるドーピング・ドレイ
ン領域であって、上記2本のビット線の1本へ接続され
る上記ドーピング・ドレイン領域と、及び上記ワード線
へ接続される上記ゲート絶縁層上に形成されるゲート
と、を有する第2アクセス・トランジスタ;とを含む上
記各記憶セル;とを含むランダム・アクセス・メモリ・
デバイス。
【0043】(57) (56)項に記載するデバイス
に於いて、上記抵抗性材料はドーピングされていない多
結晶シリコンである。
に於いて、上記抵抗性材料はドーピングされていない多
結晶シリコンである。
【0044】(58) (56)項に記載するデバイス
に於いて、上記第1トランジスタの上記ゲートから上記
第2埋込みドーピング領域への上記接続は、上記表面か
ら上記第2埋込みドーピング領域へ延びるトレンチと、
上記トレンチの側壁上に形成される絶縁層と、上記トレ
ンチの残った所を充填する伝導性材料と、及び上記トレ
ンチの頂上で上記伝導性材料から上記第1トランジスタ
の上記ゲートへ延びる伝導体とを含み、並びに上記第2
トランジスタの上記ゲートから上記第1埋込みドーピン
グ領域への上記接続は、上記表面から上記第2埋込みド
ーピング領域へ延びるトレンチと、上記トレンチの側壁
上に形成される絶縁層と、上記トレンチの残った所を充
填する伝導性材料と、及び上記トレンチの頂上で上記伝
導性材料から上記第2トランジスタの上記ゲートへ延び
る伝導体とを含む。
に於いて、上記第1トランジスタの上記ゲートから上記
第2埋込みドーピング領域への上記接続は、上記表面か
ら上記第2埋込みドーピング領域へ延びるトレンチと、
上記トレンチの側壁上に形成される絶縁層と、上記トレ
ンチの残った所を充填する伝導性材料と、及び上記トレ
ンチの頂上で上記伝導性材料から上記第1トランジスタ
の上記ゲートへ延びる伝導体とを含み、並びに上記第2
トランジスタの上記ゲートから上記第1埋込みドーピン
グ領域への上記接続は、上記表面から上記第2埋込みド
ーピング領域へ延びるトレンチと、上記トレンチの側壁
上に形成される絶縁層と、上記トレンチの残った所を充
填する伝導性材料と、及び上記トレンチの頂上で上記伝
導性材料から上記第2トランジスタの上記ゲートへ延び
る伝導体とを含む。
【0045】(59) 本発明で開示される実施例は、
スタティック・ランダム・アクセス・メモリのような、
双安定論理デバイスが形成される構造と、この構造を製
造する為の工程を示す。開示される実施例の利点は、ア
レイの時にも最も顕著に見られる。集積回路の表面下埋
込み拡散18,20に形成される2本の並列線に於い
て、Vdd20即ち電力供給電圧と地絡18は、交互に提
供される。地絡18と表面拡散32,132との間の伝
導を制御する2つの垂直トランジスタD1,D2は、埋
込み地絡拡散18へ接続されて形成される。2つの補助
トランジスタL1,L2は、表面拡散32,132とV
dd埋込み拡散20の間を接続する負荷デバイスとして形
成される。表面拡散は、表面拡散32,132をコンプ
リメンタリ・ビット線(BL)の為の接続点へ接続して
形成されるアクセス・トランジスタWR1,WR2を介
して、コンプリメンタリ・ビット線(BL,BLバー)
へ接続される。埋込み地絡18及び供給線20を用いる
ことによって、本記憶セルで大きなスペースの節約が達
成される。更に、記憶セル内の全てのデバイスの垂直構
造の故に、ソフト・エラー免疫の増大が達成される。更
なるスペースの節約は、セルに於いて表面デバイス間の
相互接続部を形成する為の、局部的相互接続工程の利用
によって達成される。他の実施例に於いて、埋込み拡散
は、垂直デバイスを用いている双安定デバイスの為の相
互接続ノードとして利用される。
スタティック・ランダム・アクセス・メモリのような、
双安定論理デバイスが形成される構造と、この構造を製
造する為の工程を示す。開示される実施例の利点は、ア
レイの時にも最も顕著に見られる。集積回路の表面下埋
込み拡散18,20に形成される2本の並列線に於い
て、Vdd20即ち電力供給電圧と地絡18は、交互に提
供される。地絡18と表面拡散32,132との間の伝
導を制御する2つの垂直トランジスタD1,D2は、埋
込み地絡拡散18へ接続されて形成される。2つの補助
トランジスタL1,L2は、表面拡散32,132とV
dd埋込み拡散20の間を接続する負荷デバイスとして形
成される。表面拡散は、表面拡散32,132をコンプ
リメンタリ・ビット線(BL)の為の接続点へ接続して
形成されるアクセス・トランジスタWR1,WR2を介
して、コンプリメンタリ・ビット線(BL,BLバー)
へ接続される。埋込み地絡18及び供給線20を用いる
ことによって、本記憶セルで大きなスペースの節約が達
成される。更に、記憶セル内の全てのデバイスの垂直構
造の故に、ソフト・エラー免疫の増大が達成される。更
なるスペースの節約は、セルに於いて表面デバイス間の
相互接続部を形成する為の、局部的相互接続工程の利用
によって達成される。他の実施例に於いて、埋込み拡散
は、垂直デバイスを用いている双安定デバイスの為の相
互接続ノードとして利用される。
【図1】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図2】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図3】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図4】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図5】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図6】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図7】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図8】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図9】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。
処理段階を示す側断面略図。
【図10】本発明の一実施例である、記憶セル部分の製
造処理段階を示す側断面略図。
造処理段階を示す側断面略図。
【図11】本発明の一実施例である、記憶セル部分の製
造処理段階を示す側断面略図。
造処理段階を示す側断面略図。
【図12】本発明の一実施例である、記憶セル部分の製
造処理段階を示す側断面略図。
造処理段階を示す側断面略図。
【図13】図1乃至図12の中で示された処理段階を用
いて製造されたデバイスを含む本発明の一実施例であ
る、記憶セルの配列を示す平面図。
いて製造されたデバイスを含む本発明の一実施例であ
る、記憶セルの配列を示す平面図。
【図14】図13の記憶セルの電気的動作を示す電気的
略図。
略図。
【図15】表面から埋込み層までの垂直な接続、即ちレ
ジスタを形成する処理段階を示す側断面図。
ジスタを形成する処理段階を示す側断面図。
【図16】表面から埋込み層までの垂直な接続、即ちレ
ジスタを形成する処理段階を示す側断面図。
ジスタを形成する処理段階を示す側断面図。
【図17】表面から埋込み層までの垂直な接続、即ちレ
ジスタを形成する処理段階を示す側断面図。
ジスタを形成する処理段階を示す側断面図。
【図18】負荷トランジスタが垂直レジスタと置き換え
られた図12の実施例の側断面図。
られた図12の実施例の側断面図。
【図19】本発明の他の実施例の側断面図。
【図20】図19で示された実施例の平面図。
【図21】図19と図20の実施例の電気的略図。
18,20:N+領域 19:P+領域 24,34:二酸化シリコン層 26:窒化シリコン層 28:厚いフィールド酸化領域 30:フォトレジスト 32,132:拡散領域 44,46,48:ゲート 54:側壁酸化領域 58:チタニウム・ケイ素化合物層 60:相互接続部 L1,L2:負荷トランジスタ WR1、WR2:書き込みトランジスタ BL,BLバー:ビット線 C1,C2:接続部 D1,D2:ドライバ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年6月5日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図18】
【図13】
【図14】
【図15】
【図16】
【図17】
【図19】
【図20】
【図21】
Claims (1)
- 【特許請求の範囲】 【請求項1】 双安定論理デバイスであって、 基板表面に形成される第1ドーピング領域;上記基板の
上記表面に形成される第2ドーピング領域であって、上
記第1ドーピング領域から分離されている上記第2ドー
ピング領域;上記基板に於いて上記表面下に形成される
第3ドーピング領域であり、上記第1及び第2ドーピン
グ領域から分離され、第1基準電位に接続されている上
記第3ドーピング領域;上記基板に於いて上記表面下に
形成される第4ドーピング領域であり、上記第1、第
2、及び第3ドーピング領域から分離され、第2基準電
位に接続されている上記第4ドーピング領域;上記第1
ドーピング領域から上記第3ドーピング領域へと延びて
いる、上記基板に於いて形成される第1トレンチ;上記
第1トレンチに形成される第1ゲートであって、上記第
1及び第3ドーピング領域の間の伝導性が制御する上記
第1ゲート;上記第1ドーピング領域から上記第4ドー
ピング領域へと延びている、上記基板に於いて形成され
る第2トレンチ;上記第2トレンチに形成される第2ゲ
ートであって、上記第1ドーピング領域と上記第4ドー
ピング領域の間の上記基板の伝導性を制御する上記第2
ゲート;上記第2ドーピング領域から上記第3ドーピン
グ領域へと延びている、上記基板に於いて形成される第
3トレンチ;上記第3トレンチに形成される第3ゲート
であって、上記第2ドーピング領域と上記第3ドーピン
グ領域の間の上記基板の伝導性を制御する上記第3ゲー
ト;上記基板に於いて形成される第4トレンチであっ
て、上記第2ドーピング領域から上記第4ドーピング領
域へと延びている上記第4トレンチ;上記第4トレンチ
に形成される第4ゲートであって、上記第2及び上記第
4ドーピング領域の間の上記基板の伝導性を制御する上
記第4ゲート;上記第1及び第4ゲートを上記第2ドー
ピング領域に電気的に接続する第1伝導体;並びに、 上記第2及び第3ゲートを上記第1ドーピング領域に電
気的に接続する第2伝導体;とを含む双安定論理デバイ
ス。
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---|---|---|---|
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---|---|
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Family
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Family Applications (1)
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