JPH0513714A - 溝型トランジスタ使用の双安定論理デバイス - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】集積回路の表面下の埋込み拡散１８，２０に形
成される２本の並列線に於いて、Ｖ_dd２０即ち電力供給
電圧と地絡１８は、交互に提供される。地絡１８と表面
拡散３２，１３２との間の伝導を制御する２つの垂直ト
ランジスタＤ１，Ｄ２は、埋込み地絡拡散１８へ接続さ
れて形成される。２つの補助トランジスタＬ１，Ｌ２
は、表面拡散３２，１３２とＶ_dd埋込み拡散２０の間を
接続する負荷デバイスとして形成される。表面拡散は、
表面拡散３２，１３２をコンプリメンタリ・ビット線の
為の接続点へ接続して形成されるアクセス・トランジス
タＷＲ１，ＷＲ２を介して、コンプリメンタリ・ビット
線ＢＬ，ＢＬバーへ接続される。 【効果】記憶セル内の全てのデバイスの垂直構造の故
に、ソフト・エラー免疫の増大が達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路の設計と製造の
分野に関連する。更に特定すれば、本発明は、デバイス
密度を最適化する為に垂直デバイスを用いた回路及び構
造に関連する。

【０００２】

【従来の技術】集積回路製造に於ける不変の目標は、単
一集積回路内に於ける能動部品の数の増加である。様々
な技術によってこれは達成され得るが、最も有効な技術
は、集積回路内の特定デバイスに要求される領域を最小
化する事である。これが極めて有益である回路の一つの
タイプは記憶回路である。記憶回路内でデータは特定の
記憶セルに蓄えられ、これらの記憶セルのアクセスは周
辺回路によって制御される。記憶チップ内に大量のデー
タを蓄える為には、多数の記憶セルが提供されなければ
ならない。個々の集積回路に用いられる記憶セルは通常
同じ種類なので、記憶セル設計に於けるスペースの節約
は、集積回路全体として大きなスペースの節約をもたら
す。このスペースの節約に伴って、追加の記憶装置が単
一チップに搭載されるか、又は追加の工程マージンが工
程に加えられるかして、更に高い信頼性とより大きい歩
留りを可能にすることができる。

【０００３】小規模記憶セルの設計によってスペースの
節約が達成され得る記憶装置の一つのタイプは、スタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）であ
る。大抵のＳＲＡＭでは、各記憶セルはデータラッチで
ある。データラッチの通常の構造は交差結合インバータ
である。交差結合インバータは、他のインバータの入力
を駆動する一つのインバータの出力、及びその逆を有す
る。このように、論理上の１又は０の入力信号は、イン
バータ間のフィードバックによってラッチ上に保持され
る。インバータ構造の最も簡単なものは、電源と、地絡
に接続されるドレイン及びソースと、の間に接続される
負荷デバイスを有するトランジスタである。入力端子は
ゲートの傍に設けられる。ラッチを完全にする為に、一
つのインバータのゲートは他のインバータのドレイン
に、及びその反対に接続される。

【０００４】大抵のＳＲＡＭセルは、アクセスされてい
ない時にＳＲＡＭセルを分離する切り替えトランジスタ
も含む。これは、他のセルに書き込まれているデータ
が、非アクセス記憶セルに蓄えられているデータを損な
うことを防止する。このように、標準的な記憶セルは、
４個のトランジスタと、トランジスタであっても良い２
個の負荷デバイスを必要とする。このようなデバイスは
多くの異なる方法で実施されて来た。例えば、「ＶＬＳ
Ｉシンポジウム」の第５７頁（１９８８）掲載、ミナミ
（Ｍｉｎａｍｉ）他による『新ソフトエラー免役性静止
記憶セル』によれば、レジスタ、及びアルファ粒子に対
するより大きな免役の故に垂直励振トランジスタを用い
る特別な記憶セルが説明されている。ミナミ他の図２Ｂ
に示されている垂直トランジスタは、ある程度のスペー
スの節約と所望のアルファ粒子免役を可能にする。しか
しながらミナミ他のセルは、上記の領域制限を有するレ
ジスタを用いている。

【０００５】

【課題を解決するための手段及び作用】本発明で述べる
実施例は、スタティック・ランダム・アクセス・メモリ
のような双安定論理デバイスが形成される構造と、この
構造を製造する為の工程を示す。この実施例の利点は、
アレイに於いて最も顕著に見られる。集積回路表面下の
埋め込み拡散内で形成される２本の並列線中に、Ｖ_dd或
いは電源電圧と地絡が交互に設けられる。地絡と表面拡
散の間の伝導を制御する２個の垂直トランジスタは、埋
め込み地絡拡散に接続して形成される。２個の補助トラ
ンジスタは、表面拡散とＶ_dd埋込み拡散の間に接続され
る負荷デバイスとして形成される。表面拡散は、表面拡
散をコンプリメンタリ・ビット線に対する接点に接続し
て形成されているアクセストランジスタを介して、コン
プリメンタリ・ビット線に接続される。埋め込み地絡と
供給線を用いる事により、大きなスペースの節約が本記
憶セルで可能となる。付け加えて、記憶セル内の全デバ
イスの垂直構造によって、ソフト・エラー免役の増加が
実現される。更なるスペースの節約は、セル内の表面デ
バイス間の相互接続を形成するべく、局部的な相互接続
工程を用いる事によって達成される。他の実施例では、
埋め込み拡散は、垂直デバイスを用いた双安定デバイス
用の相互接続ノードとして利用される。

【０００６】

【実施例】本発明とその利点をより良く理解するため
に、図面と共に以下の詳細な説明を参照されたい。図１
乃至図１２は、スタティック・ランダム・アクセス・メ
モリ・セル（本発明の他の実施例）の一部分を製造する
為の、処理工程（本発明の一実施例）を描写する側断面
略図である。図１乃至図１２のデバイスが製造されると
き、スタティック・ランダム・アクセス・メモリ・セル
を提供する為に、一並列組のデバイスが図１３に示され
るように相互接続して製造される。図１４は図１３のデ
バイスの電気的特性を示す。

【０００７】図１に示すように、ドーピングされたＰ型
の単一結晶シリコン基板１０の処理から始まる。二酸化
シリコンの層１２は、約９００℃で約４時間５１分間、
蒸気包囲内で熱酸化を利用することによって、約５，０
００オングストロームの厚さに形成される。通常の写真
製版技術を用いて、図１に示される構造を提供する為
に、二酸化シリコン層１２はパターン化され、エッチン
グされる。図１の構造は次に、約４０キロ電子ボルトの
エネルギを持つ、アンチモン・イオンのイオン注入を、
約３．０×１０¹⁵イオン／ｃｍ² の密度で受ける。これ
によりドーピングされた領域１８と２０が、図１に示さ
れるように形成される。

【０００８】図１の構造は次に、約１，２５０℃の温度
で約３０分間、Ｎ₂／Ｏ₂ 環境で熱酸化される。これ
が、ドーピング領域１８と２０の酸化増進と、二酸化シ
リコン層１２の酸化抑制効果の故に、ドーピング領域１
６上に厚い酸化層（図示略）、及び他の領域には薄い二
酸化シリコン層（図示略）を形成する。これらの二酸化
シリコン層は、緩衝ＨＦを使用して剥離され、図２の構
造を残す。図２の構造は次に、約１２０から１６０キロ
電子ボルトのエネルギで、約４×１０¹²から１×１０¹³
イオン／ｃｍ² の密度でボロン・イオンのイオン注入を
受ける。このイオン注入はドーピング領域１８と２０を
逆ドーピングする程には強くなく、又アンチモン・イオ
ンはボロンを「閉じ込める」傾向にある。このようにし
て、ドーピング領域１８と２０は、このイオン注入によ
って比較的影響を受けない。図２に示されるように、ボ
ロン・イオンはＰ型ドーピング領域１９を形成する為に
活性化される。この工程は米国特許出願中のＳｅｒ．Ｎ
ｏ．２６５，０７４号の中でより完全に説明されてお
り、これは出願の譲受人に譲渡されていて、ここでは参
照により含めている。次にエピタキシャル層２２が、図
３に示されるような構造を提供する為に、図２の構造の
表面に形成される。図３の構造は、Ｐ⁺ 領域１９とＮ⁺
領域１８及び２０上部の滑らかな表面を示しているが、
実際には、表面は次のフォトマスク整合の為の形状を呈
して、ややざらざらしている。図を分かりやすくする為
に表面は滑らかに表現されている。

【０００９】本実施例は、バイポーラ／相補金属酸化半
導体（ＢｉＣＯＭＳ）集積回路へ、好ましく具現化され
ている。この集積回路に於ける他のデバイスの製造は、
Ｎ型井戸の形成のように、図示されていない他の工程を
必要とする。これら他の構成要素についての処理詳細
は、米国特許出願中のＳｅｒ．Ｎｏ．１２９，２６１号
の中に見られるが、これは出願の譲受人に譲渡されてい
て、ここでは参照により含めている。

【００１０】二酸化シリコン層２４は、基板１０の表面
上に約１００オングストロームの厚さに、熱酸化を用い
て形成される。多結晶シリコンの層が次に、ＬＰＣＶＤ
を用いて約５００オングストロームの厚さに被着され
る。シリコン窒化物の層２６が次にＬＰＣＶＤを用い
て、約２，４００オングストロームの厚さに被着され
る。窒化シリコン層２６、多結晶シリコン層、及び二酸
化シリコン層２４は、次に通常の写真製版技術とエッチ
ング技術を用いてパターン化される。図４の構造は次
に、厚いフィールド酸化領域２８を約８，０００オング
ストロームの厚さに形成する為に、約１０気圧の圧力
で、約５２分間、蒸気包囲内で熱酸化を受ける。その結
果得られる構造が図５に示されている。フィールド酸化
領域２８の形成に於いて用いられる工程は、多重緩衝Ｌ
ＯＣＯＳとして知られており、ハブマン（Ｈａｖｅｍａ
ｎｎ）他による、米国特許第４，５４１，１６７号の中
で更に十分に説明されており、これはこの出願の譲受人
に譲渡されていて、ここでは参照により含めている。窒
化シリコン層２６、多結晶シリコン層、及び二酸化シリ
コン層２４は、次に通常の湿式エッチング技術を用いて
除去される。二酸化シリコンの層は次に熱酸化によっ
て、エピタキシャル層２２の露出されている所に、約２
５０オングストロームの厚さに再成長される。フォトレ
ジストの層３０がその後、イオン注入マスクを提供する
為に被着され、パターン化される。砒素の注入が次に、
約５０キロ電子ボルトのエネルギで、約２×１０¹⁵イオ
ン／ｃｍ² の密度で実行される。選択的に、砒素とリン
イオンの二重注入は、ハーケン（Ｈａｋｅｎ）他による
１９８９年７月２５日発行の、米国特許第４，８５１，
３６０号の中で更に十分に説明されているように実行さ
れても良く、これはこの出願の譲受人に譲渡されてい
て、ここでは参照により含めている。従来の灰化技術を
用いてフォトレジスト層３０を除去した後で、これらの
イオン注入はなされて、図５に示されるように拡散領域
３２を形成する。

【００１１】二酸化シリコンの層３４が次に被着され、
パターン化され、図５の構造の表面上に熱硬化処理を用
いて硬化される。その後二酸化シリコン層３４は、図６
に示されるように、溝３６と３８をエッチングする為の
硬いマスクとして働く。溝３６と３８は、Ｎ⁺ 領域１８
と２０の中へ各々延入する。適切なエッチング技術の一
例は、ダグラス（Ｄｏｕｇｌａｓ）に交付され、１９８
８年１１月５日発行及びこの出願の譲受人に譲渡され
た、標題『単一ウエーハのＲＩＥ乾式エッチング化学反
応装置用溝エッチング工程』の米国特許第４，７８４，
７２０号で見ることができる。二酸化シリコン層３４は
次に、緩衝フッ化水素酸での湿式エッチングのような、
等方性のエッチング技術を用いて除去される。二酸化シ
リコン層３４の除去処理の間に、二酸化シリコン層２４
も除去される。二酸化シリコン層３４と二酸化シリコン
層２４の除去の為のエッチング工程は、厚い二酸化シリ
コン領域２８が残留するように制御される。その結果得
られる構造が図７に示されている。二酸化シリコン層４
０が次に、図８に示されているように、図７の構造上に
熱的に成長させられる。この熱酸化処理の間に、二酸化
シリコン層４０はＮ型領域３２、及びＮ⁺ 型領域１８及
び２０に隣接している所でより厚くなる。この増加した
厚さは、平明化の目的の為に図示されていない。多結晶
シリコン層４２が次に、図８の構造の表面上に、低圧化
学反応気相成長を用いて、約５，５００オングストロー
ムの厚さに被着させられる。多結晶シリコン層４２は、
平方当り約３０オームの抵抗を提供するために、現場
（ｉｎ−ｓｉｔｕ）ドーピングを用いてドーピングされ
る。

【００１２】多結晶シリコン層４２は次に、図９に示さ
れるように、ゲート４４、４６、及び４８を設ける為に
パターン化される。ゲート４４、４６、及び４８は、約
２×１０¹³イオン／ｃｍ² の密度、及び約８０キロ電子
ボルトのエネルギを有する、リンイオンの為のイオン注
入マスクとして用いられる。これは、図９に示されるよ
うにＮ領域を提供するために、Ｎドレイン５０及びＮ領
域３２の軽くドーピングされたドレイン部分を提供す
る。二酸化シリコンの層５２が次に、図１０に示される
ような層５２を提供する為に、低圧化学反応気相成長を
用いて、図９の構造の表面に被着される。その後、図１
０の構造は、炭素四フッ化物を用いる反応イオンエッチ
ングのような異方性エッチング処理を受ける。このエッ
チング段階は、ゲート４４、４６及び４８によって保護
されていない二酸化シリコン層４０の部分を除去し、並
びにゲート４４、４６及び４８の側面に側壁酸化領域５
４を提供する。次に二重イオン注入が実行される。砒素
イオンは、約１５０キロ電子ボルトのエネルギ、及び約
３×１０¹⁵の密度で注入される。リンイオンは、約９５
キロ電子ボルトのエネルギ、及び約４×１０¹⁴の密度で
注入される。これらの注入はＮ⁺ 領域３２と５０の構造
を完成する。

【００１３】チタニウムの層が次に、図１１に示される
ように、チタニウム層５６を提供する為にスパッタリン
グによって被着される。図１１の構造は次に、チタニウ
ム層５６と、拡散部５０及び３２の露出した部分との間
に反応を生じさせ、図１２で示されるようなチタニウム
・ケイ素化合物層５８を形成するために、ニトロ包囲の
中で加熱される。チタニウム・ケイ素化合物層５８の形
成中に、拡散部５０と３２内でシリコンと反応を起こさ
ないチタニウム層５６の部分は、チタニウム窒化物に変
換する。チタニウム窒化物は次に、図１２に示されるよ
うな局部的相互接続部６０によって例示されるように、
不必要な所が除去され、局部的な相互接続が必要とされ
る所が残される為に、パターン化されエッチングされ得
る。局部的な相互接続構造を形成する為の方法を示す更
なる詳細は、米国特許第４，８２１，０８５号の、ハー
ケン（Ｈａｋｅｎ）他に交付され、１９８９年４月１１
日発行及びこの出願の譲受人に譲渡された標題『ＶＬＳ
Ｉ局部相互接合構造』に示されている。この特許はここ
では参照により含めている。

【００１４】図１乃至図１２に於いて描写されている側
面図は、図１３のＡＡ線断面図を示す。図１３は、図１
２に示されるように製造された集積回路の部分に、ＳＲ
ＡＭセルとしての利用に適する完成した双安定論理デバ
イスを示すところの並列構造を付加した、平面図であ
る。拡散部１３２は拡散部３２を製造する為に用いられ
たのと同じ処理段階を用いて形成される。拡散部１５０
は拡散部５０を製造する為に用いられた処理段階を用い
て製造される。ゲート１４６と１４８は、ゲート４６と
４８を製造する為に用いられた処理段階を用いて製造さ
れる。多結晶シリコン延長部分１５１と１５２は、先に
図８と図９に関して説明したように、多結晶層４２のパ
ターニング中にパターン化される。局部的な相互接続部
１６０と１６２は、図１２に関して説明したような、局
部的な相互接続部６０を製造するために用いられたのと
同じ処理段階を用いて製造される。

【００１５】図１４は、図１３に示される構造の電気的
特性を示す略図である。同様の番号の付された構成要素
は、図１３から図１４の対応する構成要素の電気的作用
を図示する。見て分かるように、トランジスタＬ１とＬ
２は、ゲート接続負荷トランジスタ、並びに駆動トラン
ジスタとして機能するトランジスタＤ１とＤ２、を含
む。トランジスタＬ１とＬ２は、サブ・スレッショルド
負荷トランジスタとして作動する。トランジスタＷＲ１
とＷＲ２は書き込みアクセスを行う。ＷＲ１は、Ｎ拡散
部３２にビット線ＢＬバーに対しアクセスを行い、並び
にＷＲ２は、Ｎ拡散部１３２にビット線ＢＬに対しアク
セスを行う。本発明の他の実施例に於いて、垂直レジス
タは、図１４の負荷デバイス４８及び１４８と代替する
為に用いられる。

【００１６】図１５は、本実施例の為の垂直レジスタを
形成する中間処理段階を示す側面略図である。フィール
ド酸化領域２２８、Ｐ領域２１９、Ｎ⁺ 領域２２０、並
びに窒化シリコン層２２６は、図１乃至１２図に於い
て、Ｐ領域１９、Ｎ⁺ 領域２０、フィールド酸化領域２
８、並びに窒化シリコン層２６の形成に際して前述の相
応する工程を用いて形成される。溝（トレンチ）は、ダ
グラス（Ｄｏｕｇｌａｓ）他（前述参照）の中で説明し
た処理段階を用いて、フィールド酸化処理２２８を貫通
してＮ⁺ 領域２２０へとエッチングされる。図１５の構
造は次に、図１５に示すように、二酸化シリコン層２４
０を、約５００オングストロームの厚さに形成する為に
熱酸化を受ける。その後図１５の構造は、図１６に示す
ように、二酸化シリコン層２４０の部分を残す為に、異
方性酸化エッチング処理を受ける。溝の底部は二酸化シ
リコン層２４０が取り除かれている事に注目されたい。
説明した実施例の処理段階に於いて、窒化シリコン層２
２６は離れた領域上に残っている事に注目されたい。多
結晶シリコンの層が次に、溝２２９を埋める為に、全体
的に約５，５００オングストロームの厚さに被着され
る。多結晶シリコン層２４８は次に、図１７に示す構造
を提供する為にエッチングされる。多結晶シリコン層２
４８はドーピングされない、或いは、大変軽くドーピン
グされた多結晶シリコンであり、従って高抵抗を有す
る。レジスタ２４９は、図１４のトランジスタＬ１又は
Ｌ２と代替する為に用いられ得る。その結果得られる構
造は図１８に示されている。この構造を形成する為の他
の工程は、特許出願中の中に示されている。別の実施例
に於いて、負荷Ｌ１及びＬ２は、ＣＭＯＳセル用のＰチ
ャネルトランジスタを提供する為に、埋込みＰ⁺ 層及び
表面Ｐ⁺ 拡散を有するＮ井戸に於いて形成され得る。他
の実施例では、ポリ・チャネルを流れる電流を制御する
溝の中に形成された他の導体を有するチャネル領域とし
て、多結晶層を用いるトランジスタであり得る。このポ
リ・トランジスタはＰチャネル、或いはＮチャネルトラ
ンジスタであって良い。他の実施例に於いて、あらゆる
適切な能動或いは受動負荷デバイスが用いられ得る。

【００１７】本発明の他の実施例は図１９に側面図で示
されている。レジスタ２４９は集積回路の表面と埋め込
みノード２５０の間に接続されている。レジスタ２４９
は、図１５乃至図１７に関連して説明された処理段階を
用いて形成される。同様に、図１５乃至図１７に関連し
て説明された処理段階を用いて形成されるものは、接続
部Ｃ１である。接続部Ｃ１とレジスタ２４９の違いは、
多結晶シリコンプラグ２５２が、集積回路の表面と埋め
込みノード２５０の間に高伝導接続部を提供する強くド
ーピングされたＮ⁺ 型シリコンで形成されている事であ
る。切り替えスタＷＲ１と駆動トランジスタＤ１は、図
１乃至図１２に関連して説明された処理段階を用いて製
造される。図１８に示される４つの要素は、半分が双安
定デバイスである一つのインバータを提供する。図２０
は、ドライバＤ２、接続部Ｃ２、負荷デバイス２４
９′、及び書き込みトランジスタＷＲ２を含有する双安
定デバイスの完成品を付加した、図１９の構造を矢指断
面１９として示す平面図である。図２０から見られるよ
うに、接続部Ｃ１及びＣ２は、駆動トランジスタＤ１及
びＤ２のゲート間を、双安定デバイスの向い合うインバ
ータの埋め込みノードへと交差結合を提供する。局部的
な相互接続部２７２及び２７４は、駆動トランジスタＤ
１のゲートを接続部Ｃ２へ、駆動トランジスタＤ２のゲ
ートを接続部Ｃ１へ、夫々接続する。ワード線ＷＬはア
レイの長さに延び、そして書き込みトランジスタＷＲ１
及びＷＲ２のゲートを接続する。Ｖ_dd供給線２７０はワ
ード線ＷＬに対して平行に延び、正極電位ソースに接続
される。ドライバＤ１及びＤ２のドレイン２３２は、地
絡或いは基準電位に接続される。書き込みトランジスタ
ＷＲ１及びＷＲ２のドレインは、ＢＬとＢＬバーに接続
される。図２０に示される構造の略図は図２１に示され
ている。

【００１８】本発明で述べられた実施例は、スタティッ
ク・ランダム・アクセス・メモリ・セルとしての利用の
為に説明されているが、発明の適用はそれに限定される
ものではない。例えば、トランジスタＷＲ１及びＷＲ２
を除去する事によって、ラッチが適するあらゆる回路状
態に於いて簡単なラッチが利用可能である。ラッチが利
用可能である例は、フリップフロップ回路、遅延回路、
蓄積レジスタ、等にある。本発明は、当技術の熟練者に
よる本明細書の解析に基き、多様な実施例を見出すであ
ろう。本発明の範囲は、これに付属する請求範囲によっ
て限定されるのみである。

【００１９】以上の説明に関連して更に以下の項を開示
する。 （１）双安定論理デバイスであって、基板表面に形成さ
れる第１ドーピング領域；上記基板の上記表面に形成さ
れる第２ドーピング領域であって、上記第１ドーピング
領域から分離されている上記第２ドーピング領域；上記
基板に於いて上記表面下に形成される第３ドーピング領
域であり、上記第１及び第２ドーピング領域から分離さ
れ、第１基準電位に接続されている上記第３ドーピング
領域；上記基板に於いて上記表面下に形成される第４ド
ーピング領域であり、上記第１、第２、及び第３ドーピ
ング領域から分離され、第２基準電位に接続されている
上記第４ドーピング領域；上記第１ドーピング領域から
上記第３ドーピング領域へと延びている、上記基板に於
いて形成される第１トレンチ；上記第１トレンチに形成
される第１ゲートであって、上記第１及び第３ドーピン
グ領域の間の伝導性を制御する上記第１ゲート；上記第
１ドーピング領域から上記第４ドーピング領域へと延び
ている、上記基板に於いて形成される第２トレンチ；上
記第２トレンチに形成される第２ゲートであって、上記
第１ドーピング領域と上記第４ドーピング領域の間の上
記基板の伝導性を制御する上記第２ゲート；上記第２ド
ーピング領域から上記第３ドーピング領域へと延びてい
る、上記基板に於いて形成される第３トレンチ；上記第
３トレンチに形成される第３ゲートであって、上記第２
ドーピング領域と上記第３ドーピング領域の間の上記基
板の伝導性を制御する上記第３ゲート；上記基板に於い
て形成される第４トレンチであって、上記第２ドーピン
グ領域から上記第４ドーピング領域へと延びている上記
第４トレンチ；上記第４トレンチに形成される第４ゲー
トであって、上記第２及び上記第４ドーピング領域の間
の上記基板の伝導性を制御する上記第４ゲート；上記第
１及び第４ゲートを上記第２ドーピング領域に電気的に
接続する第１伝導体；並びに、上記第２及び第３ゲート
を上記第１ドーピング領域に電気的に接続する第２伝導
体；とを含む双安定論理デバイス。

【００２０】（２） （１）項に記載したデバイスであ
って、更に、上記基板に於いて形成される第５ドーピン
グ領域であって、上記第１ドーピング領域から分離さ
れ、第１チャネル領域を限定する上記第５ドーピング領
域；上記第１チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第５ゲート；上記基板に於いて
形成される第６ドーピング領域であって、上記第２ドー
ピング領域から分離され、第２チャネル領域を限定する
上記第６ドーピング領域；並びに上記第２チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
６ゲート、とを含むデバイス。

【００２１】（３） （１）項に記載したデバイスに於
いて、上記基板は結晶シリコンを含む。 （４） （２）項に記載したデバイスに於いて、上記基
板は結晶シリコンを含む。 （５） （２）項に記載したデバイスに於いて、上記第
５及び第６ゲートは電気的に接続されている。 （６） （１）項に記載したデバイスに於いて、上記第
１、第２、第３、及び第４ゲートは多結晶シリコンを含
む。 （７） （２）項に記載したデバイスに於いて、上記第
１、第２、第３、第４、第５、及び第６ゲートは多結晶
シリコンを含む。 （８） （１）項に記載したデバイスに於いて、上記第
１、第２、第３、及び第４ゲートは誘電層上に多結晶シ
リコンを含む。 （９） （２）項に記載したデバイスに於いて、上記第
１、第２、第３、第４、第５、及び第６ゲートは誘電層
上に多結晶シリコンを含む。

【００２２】（１０）双安定論理デバイスであって、基
板の表面に形成される第１ドーピング領域；上記基板の
上記表面に形成される第２ドーピング領域であって、上
記第１ドーピング領域から分離されている上記第２ドー
ピング領域；上記基板に於いて上記表面下に形成される
第３ドーピング領域であり、上記第１及び第２ドーピン
グ領域から分離され、第１基準電位に接続されている上
記第３ドーピング領域；上記基板に於いて上記表面下に
形成される第４ドーピング領域であり、上記第１、第
２、及び第３ドーピング領域から分割され、第２基準電
位に接続されている第４ドーピング領域；上記第１ドー
ピング領域から上記第３ドーピング領域へ延びる、上記
基板に於いて形成される第１トレンチ；上記第１トレン
チに形成される第１ゲートであって、上記第１及び第３
ドーピング領域の間の伝導性を制御する上記第１ゲー
ト；上記第１ドーピング領域から上記第４ドーピング領
域へ延びる、上記基板に於いて形成される第２トレン
チ；上記第２トレンチに形成される第１レジスタであっ
て、上記第１ドーピング領域と上記第４ドーピング領域
の間に抵抗性接続を提供する上記第１レジスタ；上記第
２ドーピング領域から上記第３ドーピング領域へ延び
る、上記基板に於いて形成される第３トレンチ；上記第
３トレンチに形成される第３ゲートであって、上記第２
ドーピング領域と上記第３ドーピング領域の間の上記基
板の伝導性を制御する上記第３ゲート；上記基板に於い
て形成される第４トレンチであって、上記第２ドーピン
グ領域から上記第４ドーピング領域へ延びる上記第４ト
レンチ；上記第４トレンチに形成される第２レジスタで
あって、上記第２及び上記第４ドーピング領域の間に抵
抗性を接続を提供する第２レジスタ；上記第１及び第２
ゲートを上記第２ドーピング領域に電気的に接続する第
１伝導体；並びに上記第３及び第４ゲートを上記第１ド
ーピング領域に電気的に接続する第２伝導体；とを含む
双安定論理デバイス。

【００２３】（１１） （１０）項に記載したデバイス
であって、更に上記基板に於いて形成される第５ドーピ
ング領域であって、上記第１ドーピング領域から分離さ
れ、第１チャネル領域を限定する上記第５ドーピング領
域；上記第１チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第５ゲート；上記基板に於いて
形成される第６ドーピング領域であって、上記第２ドー
ピング領域から分離され、第２チャネル領域を限定する
上記第５ドーピング領域；並びに上記第２チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
６ゲート；とを含むデバイス。

【００２４】（１２） （１０）項に記載したデバイス
に於いて、上記基板は結晶シリコンを含む。 （１３） （１１）項に記載したデバイスに於いて、上
記基板は結晶シリコンを含む。 （１４） （１１）項に記載したデバイスに於いて、上
記第５及び第６ゲートは電気的に接続されている。 （１５） （１０）項に記載したデバイスに於いて、上
記第１及び第２ゲート、並びに上記第１及び第２レジス
タは、多結晶シリコンを含む。 （１６） （１１）項に記載したデバイスに於いて、上
記第１、第２、第５、及び第６ゲート、並びに上記第１
及び第２レジスタは、多結晶シリコンを含む。 （１７） （１０）項に記載したデバイスに於いて、上
記第１及び第２ゲートは、誘電層上に多結晶シリコンを
含む。 （１８） （１１）項に記載したデバイスに於いて、上
記第１、第２、第５、及び第６ゲートは、誘電層上に多
結晶シリコンを含む。

【００２５】（１９） 双安定論理デバイスであって、
基板の表面に形成される第１ドーピング領域；上記基板
の上記表面に形成される第２ドーピング領域であって、
上記第１ドーピング領域から分離されている上記第２ド
ーピング領域；上記基板に於いて上記表面下に形成され
る第３ドーピング領域であり、上記第１及び第２ドーピ
ング領域から分離され、第１基準電位に接続されている
上記第３ドーピング領域；上記基板に於いて上記表面下
に形成される第４ドーピング領域であり、上記第１、第
２、及び第３ドーピング領域から分離され、第２基準電
位に接続されている上記第４ドーピング領域；上記第１
ドーピング領域から上記第３ドーピング領域へ延びる、
上記基板に於いて形成される第１トレンチ；上記第１ト
レンチに形成される第１ゲートであって、上記第１及び
第３ドーピング領域の間の伝導性を制御する上記第１ゲ
ート；上記第１ドーピング領域から上記第４ドーピング
領域へ延びる、上記基板に於いて形成される第１トレン
チ；上記第１ドーピング領域に一端を、上記第４ドーピ
ング領域に他の端を接続される、上記第３トレンチに形
成される第１チャネル層；上記第２トレンチに形成され
る第２ゲートであって、上記第１チャネル層の伝導性を
制御する上記第２ゲート；上記第２ドーピング領域から
上記第３ドーピング領域へ延びる、上記基板に於いて形
成される第３トレンチ；上記第３トレンチに形成される
第３ゲートであって、上記第２ドーピング領域と上記第
３ドーピング領域の間に於ける、上記基板の伝導性を制
御する第３ゲート；上記基板に於いて形成される第４ト
レンチであって、上記第２ドーピング領域から上記第４
ドーピング領域へ延びる上記第４トレンチ；上記第２ド
ーピング領域に一端を、上記第４ドーピング領域に他の
端を接続される、上記第３トレンチに形成される第２チ
ャネル層；上記第４トレンチに形成される第４ゲートで
あって、上記第２チャネル層の伝導性を制御する上記第
４ゲート；上記第１及び第２ゲートを上記第２ドーピン
グ領域に電気的に接続する第１伝導体；並びに上記第３
及び第４ゲートを上記第１ドーピング領域に電気的に接
続する第２伝導体；とを含む双安定論理デバイス。

【００２６】（２０） （１９）項に記載するデバイス
に於いて、上記第１チャネル層及び第２チャネル層は多
結晶シリコンを含む。

【００２７】（２１） （１９）項に記載するデバイス
であって、更に上記基板に於いて形成される第５ドーピ
ング領域であって、上記第１ドーピング領域から分離さ
れ、第１チャネル領域を限定する上記第５ドーピング領
域；上記第１チャネル領域の伝導性を制御する、上記基
板の表面上に形成される第５ゲート；上記基板に於いて
形成される第６ドーピング領域であって、上記第２ドー
ピング領域から分離され、第２チャネル領域を限定する
上記第５ドーピング領域；並びに上記第２チャネル領域
の伝導性を制御する、上記基板の表面上に形成される第
６ゲート；とを含むデバイス。

【００２８】（２２） （１９）項に記載するデバイス
に於いて、上記基板は結晶シリコンを含む。 （２３） （２１）項に記載するデバイスに於いて、上
記第１チャネル層及び上記第２チャネル層は多結晶シリ
コンを含む。 （２４） （２１）項に記載するデバイスに於いて、上
記基板は結晶シリコンを含む。 （２５） （２１）項に記載するデバイスに於いて、上
記第５及び第６ゲートは電気的に接続されている。 （２６） （１９）項に記載するデバイスに於いて、上
記第１、第２、第３、及び第４ゲートは多結晶シリコン
を含む。 （２７） （２１）項に記載するデバイスに於いて、上
記第１、第２、第３、第４、第５、及び第６ゲートは多
結晶シリコンを含む。 （２８） （１９）項に記載するデバイスに於いて、上
記第１、第２、第３及び第４ゲートは誘電層の上に多結
晶シリコンを含む。 （２９） （２１）項に記載するデバイスに於いて、上
記第１、第２、第３、第４、第５、及び第６ゲートは誘
電層の上に多結晶シリコンを含む。

【００２９】（３０） ランダム・アクセス・メモリ・
デバイスであって、規則的アレイに配列される複数の記
憶セルであり、各セルは、基板の表面に形成される第１
ドーピング領域；上記基板の上記表面に形成される第２
ドーピング領域であって、上記第１ドーピング領域から
分離されている上記第２ドーピング領域；上記基板に於
いて上記表面下に形成される第３ドーピング領域であ
り、上記第１及び第２ドーピング領域から分離され、第
１基準電位に接続されている上記第３ドーピング領域；
上記基板に於いて上記表面下に形成される第４ドーピン
グ領域であり、上記第１、第２、及び第３ドーピング領
域から分離され、第２基準電位に接続されている上記第
４ドーピング領域；上記第１ドーピング領域から上記第
３ドーピング領域へ延びる、上記基板に於いて形成され
る第１トレンチ；上記第１トレンチに形成される第１ゲ
ートであって、上記第１及び第３ドーピング領域の間の
伝導性を制御する上記第１ゲート；上記第１ドーピング
領域から上記第４ドーピング領域へ延びる、上記基板に
於いて形成される第２トレンチ；上記第２トレンチに於
いて形成される第２ゲートであって、上記第１ドーピン
グ領域と上記第４ドーピング領域の間の、上記基板の伝
導性を制御する上記第２ゲート；上記第２ドーピング領
域から上記第３ドーピング領域へ延びる、上記基板に於
いて形成される第３トレンチ；上記第３トレンチに於い
て形成される第３ゲートであって、上記第２ドーピング
領域と上記第３ドーピング領域の間の、上記基板の伝導
性を制御する、上記第３ゲート；上記基板に於いて形成
される第４トレンチであって、上記第２ドーピング領域
から上記第４ドーピング領域へ延びる上記第４トレン
チ；上記第４トレンチに形成される第４ゲートであっ
て、上記第２及び上記第４ドーピング領域の間の、上記
基板の伝導性を制御する上記第４ゲート；上記第１及び
第４ゲートを上記第２ドーピング領域に電気的に接続す
る第１伝導体；並びに上記第２及び第３ゲートを上記第
１ドーピング領域に電気的に接続する第２伝導体；とを
含む各セルであつて、上記第３及び第４ドーピング領域
が、上記アレイの広さを拡張するランダム・アクセス・
メモリ・デバイス。

【００３０】（３１） （３０）項に記載するデバイス
に於いて、各セルは更に、上記基板に於いて形成される
第５ドーピング領域であって、上記第１ドーピング領域
から分離され、第１チャネル領域を限定する上記第５ド
ーピング領域；上記第１チャネル領域の伝導性を制御す
る、上記基板の表面上に形成される第５ゲート；上記基
板に於いて形成される第６ドーピング領域であって、上
記第２ドーピング領域から分離され、第２チャネル領域
を限定する上記第６ドーピング領域；並びに上記第２チ
ャネル領域の伝導性を制御する、上記基板の表面上に形
成される第６ゲート；とを含むデバイス。

【００３１】（３２） （３０）項に記載するデバイス
に於いて、上記基板は結晶シリコンを含む。 （３３） （３１）項に記載するデバイスに於いて、上
記基板は結晶シリコンを含む。 （３４） （３１）項に記載するデバイスに於いて、上
記第５及び第６ゲートは、アレイの広さを拡張する、伝
導性のワード線によって、電気的に接続されている。 （３５） （３０）項に記載するデバイスに於いて、上
記第１、第２、第３、及び第４ゲートは多結晶シリコン
を含む。 （３６） （３１）項に記載するデバイスに於いて、上
記第１、第２、第３、第４、第５、及び第６ゲートは多
結晶シリコンを含む。 （３７） （３０）項に記載するデバイスに於いて、上
記第１、第２、第３、及び第４ゲートは、誘電層の上に
多結晶シリコンを含む。 （３８） （３１）項に記載するデバイスに於いて、上
記第１、第２、第３、第４、第５、及び第６ゲートは、
誘電層の上に多結晶シリコンを含む。

【００３２】（３９） 双安定論理デバイスであって、
第２伝導性型の基板に置いて形成される、第１伝導性型
の第１埋込みドーピング領域であって、上記基板の表面
から間隔を置かれる上記第１埋込みドーピング領域；上
記基板に於いて形成される、上記第１伝導性型の第２埋
込みドーピング領域であって、上記基板の上記表面から
間隔をおかれる上記第２埋込みドーピング領域；上記第
１埋込みドーピング領域に接続される第１電流処理端子
と、上記基板の上記表面に延びる第２電流処理端子であ
って、第１基準電位に接続される上記第２電流処理端子
と、上記第１及び第２電流処理端子の間の電流を制御す
る制御端子であって、上記第２埋込みドーピング領域へ
接続される上記制御端子と、を有する第１トランジス
タ；上記第２埋込みドーピング領域へ接続される第１電
流処理端子と、上記基板の上記表面に延びる第２電流処
理端子であって、上記第１基準電位へ接続される上記第
２電流処理端子と、上記第１及び第２電流処理端子の間
の電流を制御する制御端子であって、上記第１埋込みド
ーピング領域へ接続される上記制御端子と、を有する第
２トランジスタ；上記第１埋込みドーピング領域へ接続
される第１端子と、上記表面へ延びる第２端子であっ
て、第２基準電位へ接続される上記第２端子と、を有す
る第１負荷デバイス；並びに上記第２埋込みドーピング
領域へ接続される第１端子と、上記表面へ延びる第２端
子であって、上記第２基準電位へ接続される上記第２端
子と、を有する第２負荷デバイス；とを含む双安定論理
デバイス。

【００３３】（４０） （３９）項に記載するデバイス
であって、更に、上記第２埋込みドーピング領域へ接続
される第１電流処理端子と、第２出力端子として働く第
２電流処理端子と、第１制御アクセス信号を受け取る為
の制御端子と、を有する第２アクセス・トランジスタ；
並びに上記第１埋込みドーピング領域へ接続される第１
電流処理端子と、第１出力端子として働く第２電流処理
端子と、第２制御アクセス信号を受け取る為の制御端子
と、を有する第一アクセス・トランジスタ；とを含むデ
バイス。

【００３４】（４１） （４０）項に記載するデバイス
に於いて、上記第１制御アクセス信号、及び上記第２制
御アクセス信号は、同じ信号である。 （４２） （３９）項に記載するデバイスに於いて、上
記第１及び第２負荷デバイスは、レジスタを含む。 （４３） （３９）項に記載するデバイスに於いて、上
記第１及び第２負荷デバイスは、電界効果トランジスタ
を含む。 （４４） （３９）項に記載するデバイスに於いて、上
記第１及び第２負荷デバイスは、上記第１及び第２トラ
ンジスタに対して逆の伝導性型を有する電界効果トラン
ジスタを含む。 （４５） （３９）項に記載するデバイスに於いて、上
記第１及び第２負荷デバイスは、多結晶シリコン層に於
いてチャネル領域を有する電界効果トランジスタを含
む。

【００３５】（４６） ランダム・アクセス・メモリ・
デバイスであって、基板上に形成される複数のビット線
であって、互いに実質的に平行に延びる上記ビット線；
上記ビット線に対して実質的に平行に延びる複数のワー
ド線；並びに２本のビット線及び１本のワード線へ各記
憶セルが接続される複数の記憶セルであって、各記憶セ
ルは、第２伝導性型の基板に於いて形成される第１伝導
性型の第１埋込みドーピング領域であって、上記基板の
表面から間隔を置かれる上記第１埋込みドーピング領
域；上記基板に於いて形成される上記第１伝導性型の第
２埋込みドーピング領域であって、上記基板の上記表面
から間隔を置かれる上記第２埋込みドーピング領域；上
記第１埋込みドーピング領域へ接続される第１電流処理
端子と、上記基板の上記表面へ延びる第２電流処理端子
であって、第１基準電位へ接続される上記第２電流処理
端子と、上記第１及び第２電流処理端子の間に於ける電
流を制御する制御端子であって、上記第２埋込みドーピ
ング領域へ接続される上記制御端子と、を有する第１ト
ランジスタ；上記第２埋込みドーピング領域へ接続され
る第１電流処理端子と、上記基板の上記表面へ延びる第
２電流処理端子であって、第１基準電位へ接続される上
記第２電流処理端子と、上記第１及び第２電流処理端子
の間に於ける電流を制御する制御端子であって、上記第
１埋込みドーピング領域へ接続される上記制御端子と、
を有する第２トランジスタ；上記第１埋込みドーピング
領域へ接続される第１端子と、上記表面に延びる第２端
子であって、第２基準電位へ接続される上記第２端子
と、を有する第１負荷デバイス；上記第２埋込みドーピ
ング領域へ接続される第１端子と、上記表面へ延びる第
２端子であって、上記第２基準電位へ接続される上記第
２端子と、を有する第２負荷デバイス；上記第１埋込み
ドーピング領域へ接続される第１電流処理端子と、上記
２本のビット線の一方へ接続される第２電流処理端子
と、上記ワード線へ接続される制御端子と、を有する第
１アクセス・トランジスタ；並びに上記第２埋込みドー
ピング領域へ接続される第１電流処理端子と、上記２本
のビット線の他方へ接続される第２電流処理端子と、上
記ワード線へ接続される制御端子と、を有する第２アク
セス・トランジスタ；とを含む、上記各記憶セル；とを
含むランダム・アクセス・メモリ・デバイス。

【００３６】（４７） （４６）項に記載するデバイス
に於いて、上記第１及び第２負荷デバイスはレジスタを
含む。 （４８） （４６）項に記載するデバイスに於いて、上
記第１及び第２負荷デバイスは電界効果トランジスタを
含む。 （４９） （４６）項に記載するデバイスに於いて、上
記第１及び第２負荷デバイスは、上記第１及び第２トラ
ンジスタに対して逆の伝導性型を有する電界効果トラン
ジスタを含む。 （５０） （４６）項に記載するデバイスに於いて、上
記第１及び第２負荷デバイスは、多結晶シリコン層に於
いてチャネル層を有する電界効果トランジスタを含む。

【００３７】（５１） 双安定論理デバイスであって、
第２伝導性型の基板に於いて形成される第１伝導性型の
第１埋込みドーピング領域であって、上記基板の表面か
ら間隔を置かれる上記第１埋込みドーピング領域；上記
基板に形成される上記第１伝導性型の第２埋込みドーピ
ング領域であって、上記基板の上記表面から間隔を置か
れる上記第２埋込みドーピング領域；上記第１埋込みド
ーピング領域に延びる上記表面にエッチングされるトレ
ンチと、上記トレンチの表面上に形成されるゲート絶縁
層と、上記基板に於いて、上記表面に、上記トレンチに
隣接して形成されるドーピング・ドレイン領域であっ
て、第１基準電位へ接続される上記ドーピング・ドレイ
ン領域と、上記絶縁層上の上記トレンチに形成されるゲ
ートであって、上記第２埋込みドーピング領域へ電気的
に接続される上記ゲートと、を有する第１トランジス
タ；上記第２埋込みドーピング領域へ延びる上記表面に
エッチングされるトレンチと、上記トレンチの表面上に
形成されるゲート絶縁層と、上記基板に於いて、上記表
面に、上記トレンチに隣接して形成されるドーピング・
ドレイン領域であって、第１基準電位へ接続される上記
ドーピング・ドレイン領域と、上記絶縁層上の上記トレ
ンチに形成されるゲートであって、上記第１埋込みドー
ピング領域へ電気的に接続される上記ゲートと、を有す
る第２トランジスタ；上記表面から上記第１埋込みドー
ピング領域へ延びるトレンチと、上記トレンチの側壁に
形成される絶縁層と、上記表面に於いて第２基準電位へ
接続される上記トレンチに形成される抵抗性材料と、を
有する第１負荷デバイス；並びに上記表面から上記第２
埋込みドーピング領域へ延びるトレンチと、上記トレン
チの側壁に形成される絶縁層と、上記表面に於いて第２
基準電位へ接続される上記トレンチに形成される抵抗性
材料と、を有する第２負荷デバイス；とを含む双安定論
理デバイス。

【００３８】（５２） （５１）項に記載するデバイス
に於いて、上記抵抗性材料は、ドーピングされていない
多結晶シリコンである。

【００３９】（５３） （５１）項に記載するデバイス
に於いて、上記第１トランジスタの上記ゲートから上記
第２埋込みドーピング領域への上記接続は、上記表面か
ら上記第２埋込みドーピング領域へ延びるトレンチと、
上記トレンチの側壁上に形成される絶縁層と、上記トレ
ンチの残った所を充填する伝導性材料と、及び上記トレ
ンチの頂上で上記伝導性材料から上記第１トランジスタ
の上記ゲートへ延びる伝導体と、を含み、並びに、上記
第２トランジスタの上記ゲートから上記第１埋込みドー
ピング領域への上記接続は、上記表面から上記第２埋込
みドーピング領域へ延びるトレンチと、上記トレンチの
側壁上に形成される絶縁層と、上記トレンチの残った所
を充填する伝導性材料と、及び上記トレンチの頂上で上
記伝導性材料から上記第２トランジスタの上記ゲートへ
延びる伝導体と、を含む。

【００４０】（５４） （５１）項に記載するデバイス
であって、更に、上記表面から上記第１埋込みドーピン
グ領域へ延びるトレンチと、上記トレンチの表面上に形
成されるゲート絶縁層と、上記基板に於いて、上記表面
に上記トレンチに隣接して形成されるドーピング・ドレ
イン領域であって、第１出力端子として働く上記ドーピ
ング・ドレイン領域と、第１制御アクセス信号を受ける
為の制御端子として働く、上記ゲート絶縁層の上に形成
されるゲートと、を有する第１アクセス・トランジス
タ；上記表面から上記第２埋込みドーピング領域へ延び
るトレンチと、上記トレンチの表面上に形成されるゲー
ト絶縁層と、上記基板に於いて、上記表面に上記トレン
チに隣接して形成されるドーピング・ドレイン領域であ
って、第２出力端子として働く上記ドーピング・ドレイ
ン領域と、第２制御アクセス信号を受ける為の制御端子
として働く、上記ゲート絶縁層の上に形成されるゲート
と、を有する第２アクセス・トランジスタ；とを含む。

【００４１】（５５） （５４）項に記載するデバイス
に於いて、上記第１制御アクセス信号及び上記第２制御
アクセス信号は、同じ信号である。

【００４２】（５６） ランダム・アクセス・メモリ・
デバイスであって、基板上に形成される複数のビット線
であって、相互に、実質的に平行に延びる上記ビット
線；上記ビット線に対して実質的に平行に延びる複数の
ワード線；並びに２本のビット線及び１本のワード線へ
各記憶セルが接続される複数の記憶セルであって、各記
憶セルは、第２伝導性型の基板に於いて形成される第１
伝導性型の第１埋込み領域であって、上記基板の表面か
ら間隔を置かれる上記第１埋込みドーピング領域；上記
基板に於いて形成される上記第１伝導性型の第２埋込み
ドーピング領域であって、上記基板の上記表面から間隔
を置かれる上記第２埋込みドーピング領域；上記第１埋
込みドーピング領域へ延びる上記表面にエッチングされ
るトレンチと、上記トレンチの表面上に形成されるゲー
ト絶縁層と、上記基板に於いて、上記表面に上記トレン
チに隣接して形成されるドーピング・ドレイン領域であ
って、第１基準電位へ接続される上記ドーピング・ドレ
イン領域と、上記絶縁層上で、上記トレンチに形成され
るゲートであって、上記第２埋込みドーピング領域へ電
気的に接続される上記ゲートを有する第１トランジス
タ；上記第２埋込みドーピング領域へ延びる上記表面に
エッチングされるトレンチと、上記トレンチの表面上に
形成されるゲート絶縁層と、上記基板に於いて、上記表
面に上記トレンチに隣接して形成されるドーピング・ド
レイン領域であって、第１基準電位へ接続される上記ド
ーピング・ドレイン領域と、上記絶縁層上で、上記トレ
ンチに形成されるゲートであって、上記第１埋込みドー
ピング領域へ電気的に接続される上記ゲートを有する第
２トランジスタ；上記表面から上記第１埋込みドーピン
グ領域へ延びるトレンチと、上記トレンチの側壁上に形
成される絶縁層と、上記表面に於いて、第２基準電位へ
接続される上記トレンチに形成される抵抗性材料と、を
有する第１負荷デバイス；上記表面から上記第２埋込み
ドーピング領域へ延びるトレンチと、上記トレンチの側
壁上に形成される絶縁層と、上記表面に於いて、第２基
準電位へ接続される上記トレンチに形成される抵抗性材
料と、を有する第２負荷デバイス；上記表面から上記第
１埋込みドーピング領域へ延びるトレンチと、上記トレ
ンチの表面上に形成されるゲート絶縁層と、上記基板に
於いて、上記表面に上記トレンチに隣接して形成される
ドーピング・ドレイン領域であって、上記２本のビット
線の１本へ接続される上記ドーピング・ドレイン領域
と、及び上記ワード線へ接続される上記ゲート絶縁層上
に形成されるゲートと、を有する第１アクセス・トラン
ジスタ；並びに上記表面から上記第２埋込みドーピング
領域へ延びるトレンチと、上記トレンチの表面上に形成
されるゲート絶縁層と、上記基板に於いて、上記表面に
上記トレンチに隣接して形成されるドーピング・ドレイ
ン領域であって、上記２本のビット線の１本へ接続され
る上記ドーピング・ドレイン領域と、及び上記ワード線
へ接続される上記ゲート絶縁層上に形成されるゲート
と、を有する第２アクセス・トランジスタ；とを含む上
記各記憶セル；とを含むランダム・アクセス・メモリ・
デバイス。

【００４３】（５７） （５６）項に記載するデバイス
に於いて、上記抵抗性材料はドーピングされていない多
結晶シリコンである。

【００４４】（５８） （５６）項に記載するデバイス
に於いて、上記第１トランジスタの上記ゲートから上記
第２埋込みドーピング領域への上記接続は、上記表面か
ら上記第２埋込みドーピング領域へ延びるトレンチと、
上記トレンチの側壁上に形成される絶縁層と、上記トレ
ンチの残った所を充填する伝導性材料と、及び上記トレ
ンチの頂上で上記伝導性材料から上記第１トランジスタ
の上記ゲートへ延びる伝導体とを含み、並びに上記第２
トランジスタの上記ゲートから上記第１埋込みドーピン
グ領域への上記接続は、上記表面から上記第２埋込みド
ーピング領域へ延びるトレンチと、上記トレンチの側壁
上に形成される絶縁層と、上記トレンチの残った所を充
填する伝導性材料と、及び上記トレンチの頂上で上記伝
導性材料から上記第２トランジスタの上記ゲートへ延び
る伝導体とを含む。

【００４５】（５９） 本発明で開示される実施例は、
スタティック・ランダム・アクセス・メモリのような、
双安定論理デバイスが形成される構造と、この構造を製
造する為の工程を示す。開示される実施例の利点は、ア
レイの時にも最も顕著に見られる。集積回路の表面下埋
込み拡散１８，２０に形成される２本の並列線に於い
て、Ｖ_dd２０即ち電力供給電圧と地絡１８は、交互に提
供される。地絡１８と表面拡散３２，１３２との間の伝
導を制御する２つの垂直トランジスタＤ１，Ｄ２は、埋
込み地絡拡散１８へ接続されて形成される。２つの補助
トランジスタＬ１，Ｌ２は、表面拡散３２，１３２とＶ
_dd埋込み拡散２０の間を接続する負荷デバイスとして形
成される。表面拡散は、表面拡散３２，１３２をコンプ
リメンタリ・ビット線（ＢＬ）の為の接続点へ接続して
形成されるアクセス・トランジスタＷＲ１，ＷＲ２を介
して、コンプリメンタリ・ビット線（ＢＬ，ＢＬバー）
へ接続される。埋込み地絡１８及び供給線２０を用いる
ことによって、本記憶セルで大きなスペースの節約が達
成される。更に、記憶セル内の全てのデバイスの垂直構
造の故に、ソフト・エラー免疫の増大が達成される。更
なるスペースの節約は、セルに於いて表面デバイス間の
相互接続部を形成する為の、局部的相互接続工程の利用
によって達成される。他の実施例に於いて、埋込み拡散
は、垂直デバイスを用いている双安定デバイスの為の相
互接続ノードとして利用される。

【図面の簡単な説明】

【図１】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図２】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図３】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図４】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図５】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図６】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図７】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図８】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図９】本発明の一実施例である、記憶セル部分の製造
処理段階を示す側断面略図。

【図１０】本発明の一実施例である、記憶セル部分の製
造処理段階を示す側断面略図。

【図１１】本発明の一実施例である、記憶セル部分の製
造処理段階を示す側断面略図。

【図１２】本発明の一実施例である、記憶セル部分の製
造処理段階を示す側断面略図。

【図１３】図１乃至図１２の中で示された処理段階を用
いて製造されたデバイスを含む本発明の一実施例であ
る、記憶セルの配列を示す平面図。

【図１４】図１３の記憶セルの電気的動作を示す電気的
略図。

【図１５】表面から埋込み層までの垂直な接続、即ちレ
ジスタを形成する処理段階を示す側断面図。

【図１６】表面から埋込み層までの垂直な接続、即ちレ
ジスタを形成する処理段階を示す側断面図。

【図１７】表面から埋込み層までの垂直な接続、即ちレ
ジスタを形成する処理段階を示す側断面図。

【図１８】負荷トランジスタが垂直レジスタと置き換え
られた図１２の実施例の側断面図。

【図１９】本発明の他の実施例の側断面図。

【図２０】図１９で示された実施例の平面図。

【図２１】図１９と図２０の実施例の電気的略図。

【符号の説明】

１８，２０：Ｎ＋領域 １９：Ｐ＋領域 ２４，３４：二酸化シリコン層 ２６：窒化シリコン層 ２８：厚いフィールド酸化領域 ３０：フォトレジスト ３２，１３２：拡散領域 ４４，４６，４８：ゲート ５４：側壁酸化領域 ５８：チタニウム・ケイ素化合物層 ６０：相互接続部 Ｌ１，Ｌ２：負荷トランジスタ ＷＲ１、ＷＲ２：書き込みトランジスタ ＢＬ，ＢＬバー：ビット線 Ｃ１，Ｃ２：接続部 Ｄ１，Ｄ２：ドライバ

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【手続補正書】

【提出日】平成４年６月５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１８】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１９】

【図２０】

【図２１】

Claims (1)

1. 【特許請求の範囲】 【請求項１】 双安定論理デバイスであって、 基板表面に形成される第１ドーピング領域；上記基板の
   上記表面に形成される第２ドーピング領域であって、上
   記第１ドーピング領域から分離されている上記第２ドー
   ピング領域；上記基板に於いて上記表面下に形成される
   第３ドーピング領域であり、上記第１及び第２ドーピン
   グ領域から分離され、第１基準電位に接続されている上
   記第３ドーピング領域；上記基板に於いて上記表面下に
   形成される第４ドーピング領域であり、上記第１、第
   ２、及び第３ドーピング領域から分離され、第２基準電
   位に接続されている上記第４ドーピング領域；上記第１
   ドーピング領域から上記第３ドーピング領域へと延びて
   いる、上記基板に於いて形成される第１トレンチ；上記
   第１トレンチに形成される第１ゲートであって、上記第
   １及び第３ドーピング領域の間の伝導性が制御する上記
   第１ゲート；上記第１ドーピング領域から上記第４ドー
   ピング領域へと延びている、上記基板に於いて形成され
   る第２トレンチ；上記第２トレンチに形成される第２ゲ
   ートであって、上記第１ドーピング領域と上記第４ドー
   ピング領域の間の上記基板の伝導性を制御する上記第２
   ゲート；上記第２ドーピング領域から上記第３ドーピン
   グ領域へと延びている、上記基板に於いて形成される第
   ３トレンチ；上記第３トレンチに形成される第３ゲート
   であって、上記第２ドーピング領域と上記第３ドーピン
   グ領域の間の上記基板の伝導性を制御する上記第３ゲー
   ト；上記基板に於いて形成される第４トレンチであっ
   て、上記第２ドーピング領域から上記第４ドーピング領
   域へと延びている上記第４トレンチ；上記第４トレンチ
   に形成される第４ゲートであって、上記第２及び上記第
   ４ドーピング領域の間の上記基板の伝導性を制御する上
   記第４ゲート；上記第１及び第４ゲートを上記第２ドー
   ピング領域に電気的に接続する第１伝導体；並びに、 上記第２及び第３ゲートを上記第１ドーピング領域に電
   気的に接続する第２伝導体；とを含む双安定論理デバイ
   ス。