JP2003282869A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003282869A JP2003282869A JP2002086121A JP2002086121A JP2003282869A JP 2003282869 A JP2003282869 A JP 2003282869A JP 2002086121 A JP2002086121 A JP 2002086121A JP 2002086121 A JP2002086121 A JP 2002086121A JP 2003282869 A JP2003282869 A JP 2003282869A
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Abstract
(57)【要約】 （修正有）
【課題】 凹凸のない平坦なトレンチ側壁に、局所的に
薄い部分のない均質なゲート絶縁膜の形成のため、トレ
ンチ形成後、ゲート絶縁膜の形成前に、トレンチの側壁
保護膜の除去処理、トレンチコーナー部の丸め処理、お
よびトレンチ側壁の平坦化処理を制御性よく、かつ再現
性よくおこなうこと。 【解決手段】 トレンチ１３を形成し、側壁保護膜の除
去後、等方性エッチングをおこない、トレンチコーナー
部を丸める。つぎに、常圧で１０００〜１１５０℃で５
〜３０秒間の水素アニール処理をし、酸化膜のエッチン
グ作用によりトレンチ内の残渣を除去するとともに、シ
リコン原子の表面拡散作用によりトレンチ側壁を平坦化
し、１０ｍ〜７６０Ｔｏｒｒで１０００〜１１５０℃で
１〜１０分間の水素アニール処理をし、シリコン原子の
表面拡散によりトレンチ側壁の平坦化を促進し、その
後、ゲート絶縁膜１５を形成する。
薄い部分のない均質なゲート絶縁膜の形成のため、トレ
ンチ形成後、ゲート絶縁膜の形成前に、トレンチの側壁
保護膜の除去処理、トレンチコーナー部の丸め処理、お
よびトレンチ側壁の平坦化処理を制御性よく、かつ再現
性よくおこなうこと。 【解決手段】 トレンチ１３を形成し、側壁保護膜の除
去後、等方性エッチングをおこない、トレンチコーナー
部を丸める。つぎに、常圧で１０００〜１１５０℃で５
〜３０秒間の水素アニール処理をし、酸化膜のエッチン
グ作用によりトレンチ内の残渣を除去するとともに、シ
リコン原子の表面拡散作用によりトレンチ側壁を平坦化
し、１０ｍ〜７６０Ｔｏｒｒで１０００〜１１５０℃で
１〜１０分間の水素アニール処理をし、シリコン原子の
表面拡散によりトレンチ側壁の平坦化を促進し、その
後、ゲート絶縁膜１５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
されたトレンチ内にゲート絶縁膜が形成された構成の半
導体装置の製造方法に関し、特にゲート絶縁膜の形成前
に、トレンチコーナー部の丸め処理、トレンチ側壁のク
リーニング処理およびトレンチ側壁の平坦化処理をおこ
なうトレンチＭＯＳ型半導体装置の製造方法に関する。
されたトレンチ内にゲート絶縁膜が形成された構成の半
導体装置の製造方法に関し、特にゲート絶縁膜の形成前
に、トレンチコーナー部の丸め処理、トレンチ側壁のク
リーニング処理およびトレンチ側壁の平坦化処理をおこ
なうトレンチＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、トレンチＭＯＳ型半導体装置
の製造方法として、半導体基板の表面層にトレンチを形
成した後、それにつづいてゲート絶縁膜を形成する方法
が知られている。図１３および図１４は、従来の半導体
装置の製造方法により製造されるトレンチＭＯＳ型半導
体装置の製造途中の構成を示す断面図である。
の製造方法として、半導体基板の表面層にトレンチを形
成した後、それにつづいてゲート絶縁膜を形成する方法
が知られている。図１３および図１４は、従来の半導体
装置の製造方法により製造されるトレンチＭＯＳ型半導
体装置の製造途中の構成を示す断面図である。
【０００３】従来は、まずシリコン半導体基板１の表面
上に所望のパターンのシリコン酸化膜を形成し、これを
マスクとしてトレンチエッチングをおこない、シリコン
半導体基板１にトレンチ３を形成する。このとき、トレ
ンチ側壁にＳｉＯ2系の側壁保護膜が生成されるため、
これをＨＦ系エッチング液を用いて除去する。また、マ
スクとしたシリコン酸化膜も除去する。
上に所望のパターンのシリコン酸化膜を形成し、これを
マスクとしてトレンチエッチングをおこない、シリコン
半導体基板１にトレンチ３を形成する。このとき、トレ
ンチ側壁にＳｉＯ2系の側壁保護膜が生成されるため、
これをＨＦ系エッチング液を用いて除去する。また、マ
スクとしたシリコン酸化膜も除去する。
【０００４】つづいて、エッチングによるダメージ層を
除去するためのエッチングと犠牲酸化をおこない、ＨＦ
系エッチング液を用いて犠牲酸化膜を除去する（図１
３）。その後、ゲート絶縁膜５を形成し、トレンチ３内
を多結晶シリコン６で埋める（図１４）。そして、ソー
スおよびドレインの形成等をおこなうことにより、トレ
ンチＭＯＳ型半導体装置が形成される。
除去するためのエッチングと犠牲酸化をおこない、ＨＦ
系エッチング液を用いて犠牲酸化膜を除去する（図１
３）。その後、ゲート絶縁膜５を形成し、トレンチ３内
を多結晶シリコン６で埋める（図１４）。そして、ソー
スおよびドレインの形成等をおこなうことにより、トレ
ンチＭＯＳ型半導体装置が形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、トレンチコーナー部の曲率半径
が小さく、トレンチコーナー部が尖っているため、ゲー
ト絶縁膜が局所的に薄くなるおそれがある。また、エッ
チングによるダメージ層を除去する際のエッチングによ
り、トレンチ側壁が荒れて凸凹が多くなってしまう。こ
のようにトレンチ側壁に凹凸が発生したり、ゲート絶縁
膜に局所的に薄い部分があると、ゲート絶縁膜の耐圧が
低くなり、また耐圧のバラツキが大きくなるという問題
点がある。これらの原因によって、従来のトレンチＭＯ
Ｓ型半導体装置の歩留まりは５０％以下である。
た従来の製造方法では、トレンチコーナー部の曲率半径
が小さく、トレンチコーナー部が尖っているため、ゲー
ト絶縁膜が局所的に薄くなるおそれがある。また、エッ
チングによるダメージ層を除去する際のエッチングによ
り、トレンチ側壁が荒れて凸凹が多くなってしまう。こ
のようにトレンチ側壁に凹凸が発生したり、ゲート絶縁
膜に局所的に薄い部分があると、ゲート絶縁膜の耐圧が
低くなり、また耐圧のバラツキが大きくなるという問題
点がある。これらの原因によって、従来のトレンチＭＯ
Ｓ型半導体装置の歩留まりは５０％以下である。
【０００６】ところで、特開平１０−２８４５８８号公
報には、トレンチの埋め込み後に水素アニール処理によ
り基板表面を平坦化する方法が開示されている。しか
し、この公報では、トレンチ側壁の平坦化については言
及されていない。
報には、トレンチの埋め込み後に水素アニール処理によ
り基板表面を平坦化する方法が開示されている。しか
し、この公報では、トレンチ側壁の平坦化については言
及されていない。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであって、凹凸のない平坦なトレンチ側壁に、局所的
に薄い部分のない均質なゲート絶縁膜を形成するため、
トレンチ形成後、ゲート絶縁膜を形成する前に、トレン
チの側壁保護膜を除去する処理、トレンチコーナー部を
丸める処理、およびトレンチ側壁を平坦化する処理を制
御性よく、かつ再現性よくおこなうことが可能な半導体
装置の製造方法を提供することを目的とする。
のであって、凹凸のない平坦なトレンチ側壁に、局所的
に薄い部分のない均質なゲート絶縁膜を形成するため、
トレンチ形成後、ゲート絶縁膜を形成する前に、トレン
チの側壁保護膜を除去する処理、トレンチコーナー部を
丸める処理、およびトレンチ側壁を平坦化する処理を制
御性よく、かつ再現性よくおこなうことが可能な半導体
装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置の製造方法は、半導体基
板の表面層にトレンチを形成する工程と、前記トレンチ
の側壁に生成された保護膜をエッチングにより除去する
工程と、等方性エッチングにより前記トレンチのコーナ
ー部を丸める工程と、１０００℃以上１１５０℃以下の
温度での水素アニールにより前記トレンチの側壁を平坦
化する工程と、前記トレンチの側壁および底面を被覆す
るゲート絶縁膜を形成する工程と、を順におこなうこと
を特徴とする。
め、本発明にかかる半導体装置の製造方法は、半導体基
板の表面層にトレンチを形成する工程と、前記トレンチ
の側壁に生成された保護膜をエッチングにより除去する
工程と、等方性エッチングにより前記トレンチのコーナ
ー部を丸める工程と、１０００℃以上１１５０℃以下の
温度での水素アニールにより前記トレンチの側壁を平坦
化する工程と、前記トレンチの側壁および底面を被覆す
るゲート絶縁膜を形成する工程と、を順におこなうこと
を特徴とする。
【０００９】この発明において、たとえば、水素アニー
ル時の圧力は１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下で
あり、アニール時間は１分以上１０分以下であってもよ
いし、また、水素アニール時の水素の分圧は１０００ｐ
ｐｍ以上１００％以下であってもよい。この発明によれ
ば、水素アニール時に、トレンチにボーイングによる逆
テーパーが形成されない範囲で、シリコン原子の表面拡
散が起こるので、トレンチコーナー部の丸めを維持しな
がらトレンチ側壁が平坦化される。
ル時の圧力は１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下で
あり、アニール時間は１分以上１０分以下であってもよ
いし、また、水素アニール時の水素の分圧は１０００ｐ
ｐｍ以上１００％以下であってもよい。この発明によれ
ば、水素アニール時に、トレンチにボーイングによる逆
テーパーが形成されない範囲で、シリコン原子の表面拡
散が起こるので、トレンチコーナー部の丸めを維持しな
がらトレンチ側壁が平坦化される。
【００１０】また、上記発明において、前記トレンチの
コーナー部を丸めた後、前記水素アニールをおこなう前
に、常圧で、５０％以上１００％以下の水素濃度で、１
０００℃以上１１５０℃以下の温度で、５秒以上３０秒
以下のアニール時間で水素アニールをおこなうことによ
って、前記トレンチの側壁のクリーニングをおこなう構
成としてもよい。このようにすれば、水素アニールによ
る酸化膜のエッチング作用により、トレンチ内のＳｉＯ
2系の残渣が除去される。
コーナー部を丸めた後、前記水素アニールをおこなう前
に、常圧で、５０％以上１００％以下の水素濃度で、１
０００℃以上１１５０℃以下の温度で、５秒以上３０秒
以下のアニール時間で水素アニールをおこなうことによ
って、前記トレンチの側壁のクリーニングをおこなう構
成としてもよい。このようにすれば、水素アニールによ
る酸化膜のエッチング作用により、トレンチ内のＳｉＯ
2系の残渣が除去される。
【００１１】また、上記発明において、前記水素アニー
ルにつづいて同一炉内でゲート絶縁膜を形成する構成と
してもよい。このようにすれば、同一炉内での連続処理
によって自然酸化膜の形成が防止されるため、再現性の
よい安定したゲート絶縁膜が形成される。
ルにつづいて同一炉内でゲート絶縁膜を形成する構成と
してもよい。このようにすれば、同一炉内での連続処理
によって自然酸化膜の形成が防止されるため、再現性の
よい安定したゲート絶縁膜が形成される。
【００１２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１〜図６は、
本発明の実施の形態にかかる半導体装置の製造方法によ
り製造されるトレンチＭＯＳ型半導体装置の製造途中の
構成を示す断面図である。まず、シリコン半導体基板１
１に、通常のＭＯＳ型半導体装置の形成プロセスにした
がって、図示しないウェル等を形成する。ついで、シリ
コン半導体基板１１の表面上にマスクとなるたとえばシ
リコン酸化膜１２を形成する（図１）。
いて図面を参照しつつ詳細に説明する。図１〜図６は、
本発明の実施の形態にかかる半導体装置の製造方法によ
り製造されるトレンチＭＯＳ型半導体装置の製造途中の
構成を示す断面図である。まず、シリコン半導体基板１
１に、通常のＭＯＳ型半導体装置の形成プロセスにした
がって、図示しないウェル等を形成する。ついで、シリ
コン半導体基板１１の表面上にマスクとなるたとえばシ
リコン酸化膜１２を形成する（図１）。
【００１３】つづいて、シリコン酸化膜１２の表面上
に、トレンチ形成領域を開口させたパターンのフォトレ
ジスト等のマスクを形成する。このレジストマスクを用
いてシリコン酸化膜１２のエッチングをおこない、所定
のトレンチパターンを有するマスクを形成する（図
２）。そして、このマスクを用いて、たとえばＨＢｒガ
ス等を用いた反応性イオンエッチング等の異方性エッチ
ングによってシリコン半導体基板１１のエッチングをお
こない、深さ約３μｍのトレンチ１３を形成する。その
際、トレンチ側壁にはＳｉＯ2系の側壁保護膜１４が生
成される（図３）。つぎに、ＨＦ系エッチング液等を用
いてエッチングをおこない、側壁保護膜１４およびシリ
コン酸化膜１２を除去する（図４）。そして、水洗およ
びスピン乾燥をおこなう。
に、トレンチ形成領域を開口させたパターンのフォトレ
ジスト等のマスクを形成する。このレジストマスクを用
いてシリコン酸化膜１２のエッチングをおこない、所定
のトレンチパターンを有するマスクを形成する（図
２）。そして、このマスクを用いて、たとえばＨＢｒガ
ス等を用いた反応性イオンエッチング等の異方性エッチ
ングによってシリコン半導体基板１１のエッチングをお
こない、深さ約３μｍのトレンチ１３を形成する。その
際、トレンチ側壁にはＳｉＯ2系の側壁保護膜１４が生
成される（図３）。つぎに、ＨＦ系エッチング液等を用
いてエッチングをおこない、側壁保護膜１４およびシリ
コン酸化膜１２を除去する（図４）。そして、水洗およ
びスピン乾燥をおこなう。
【００１４】つぎに、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒ
ｙ Ｅｔｃｈｉｎｇ）などの等方性エッチングによるト
レンチコーナー部の丸め処理をおこなう。これによっ
て、トレンチコーナー部１３３，１３４，１３５，１３
６が丸まる（図５）。つづいて、常圧で、１０００℃以
上１１５０℃以下の高温で水素アニール処理を短時間、
たとえば５秒以上３０秒以下の時間でおこなう。これに
よって、水素アニールによる酸化膜のエッチング作用に
より、トレンチ内部に取りきれずに残ったＳｉＯ 2系の
残渣、および基板表面やトレンチ内面の自然酸化膜が除
去される。
ｙ Ｅｔｃｈｉｎｇ）などの等方性エッチングによるト
レンチコーナー部の丸め処理をおこなう。これによっ
て、トレンチコーナー部１３３，１３４，１３５，１３
６が丸まる（図５）。つづいて、常圧で、１０００℃以
上１１５０℃以下の高温で水素アニール処理を短時間、
たとえば５秒以上３０秒以下の時間でおこなう。これに
よって、水素アニールによる酸化膜のエッチング作用に
より、トレンチ内部に取りきれずに残ったＳｉＯ 2系の
残渣、および基板表面やトレンチ内面の自然酸化膜が除
去される。
【００１５】このクリーニング処理時の水素濃度は、エ
ッチング効果を確保するために５０％以上１００％以下
であるのが望ましい。また、この処理により、トレンチ
側壁１３１，１３２が平坦化され、側壁表面の荒れの発
生が抑制される。また、トレンチエッチング時のダメー
ジの回復も進む。
ッチング効果を確保するために５０％以上１００％以下
であるのが望ましい。また、この処理により、トレンチ
側壁１３１，１３２が平坦化され、側壁表面の荒れの発
生が抑制される。また、トレンチエッチング時のダメー
ジの回復も進む。
【００１６】つづいて、１０ｍＴｏｒｒ以上７６０Ｔｏ
ｒｒ以下の圧力で、１０００℃以上１１５０℃以下の高
温で水素アニール処理を１分以上１０分以下の時間でお
こなう。このときの水素の分圧は１０００ｐｐｍ以上１
００％以下である。この水素アニール中にシリコン原子
の表面拡散が起こり、トレンチ側壁１３１，１３２の平
坦化が促進され、より一層平坦化される（図５）。
ｒｒ以下の圧力で、１０００℃以上１１５０℃以下の高
温で水素アニール処理を１分以上１０分以下の時間でお
こなう。このときの水素の分圧は１０００ｐｐｍ以上１
００％以下である。この水素アニール中にシリコン原子
の表面拡散が起こり、トレンチ側壁１３１，１３２の平
坦化が促進され、より一層平坦化される（図５）。
【００１７】上記平坦化処理が終了したら、そのまま炉
内に半導体ウェハを入れた状態で、炉内を窒素などの不
活性ガスで置換する。その後、炉内に酸素を封入してゲ
ート絶縁膜１５を形成する。つまり、水素アニール処理
とゲート絶縁膜の形成処理を同一炉内で連続しておこな
う。そして、トレンチ１３内に多結晶シリコン１６を埋
め込む（図６）。
内に半導体ウェハを入れた状態で、炉内を窒素などの不
活性ガスで置換する。その後、炉内に酸素を封入してゲ
ート絶縁膜１５を形成する。つまり、水素アニール処理
とゲート絶縁膜の形成処理を同一炉内で連続しておこな
う。そして、トレンチ１３内に多結晶シリコン１６を埋
め込む（図６）。
【００１８】その後、特に図示しないが、ソースおよび
ドレインの形成、層間絶縁膜、配線、およびパッシベー
ション膜等を形成することによって、図示しないトレン
チＭＯＳ型半導体装置が完成する。なお、水素アニール
処理前のトレンチ内部に残渣が少ない場合には、クリー
ニング処理を省略して、後半の水素アニール処理のみを
おこなうようにしてもよい。
ドレインの形成、層間絶縁膜、配線、およびパッシベー
ション膜等を形成することによって、図示しないトレン
チＭＯＳ型半導体装置が完成する。なお、水素アニール
処理前のトレンチ内部に残渣が少ない場合には、クリー
ニング処理を省略して、後半の水素アニール処理のみを
おこなうようにしてもよい。
【００１９】図７は、上述した水素アニール処理後のト
レンチ側壁表面の粗さを示す図である。水素アニール処
理後のトレンチ側壁表面の粗さとして、Ｒｍｓ（Ｒｏｏ
ｔｍｅａｎ ｓｑｕａｒｅ：粗さの平均自乗偏さ）値は
０．３ｎｍである。それに対して、図８は、水素アニー
ル処理前のトレンチ側壁表面の粗さを示す図であるが、
同図に示すように、水素アニール処理前のトレンチ側壁
表面の粗さとして、Ｒｍｓ値は１．４ｎｍである。
レンチ側壁表面の粗さを示す図である。水素アニール処
理後のトレンチ側壁表面の粗さとして、Ｒｍｓ（Ｒｏｏ
ｔｍｅａｎ ｓｑｕａｒｅ：粗さの平均自乗偏さ）値は
０．３ｎｍである。それに対して、図８は、水素アニー
ル処理前のトレンチ側壁表面の粗さを示す図であるが、
同図に示すように、水素アニール処理前のトレンチ側壁
表面の粗さとして、Ｒｍｓ値は１．４ｎｍである。
【００２０】したがって、トレンチ形成後に水素アニー
ル処理をおこなうことによって、トレンチ側壁が水素ア
ニール処理前の約１／５まで平坦化されることが確認さ
れる。１０００℃、７６０Ｔｏｒｒで３分間の水素アニ
ール処理をおこなった後のトレンチの断面写真の模式図
を図９に示す。図９より、トレンチコーナー部が丸くな
っていることと、トレンチ側壁が平坦化されていること
が確認される。
ル処理をおこなうことによって、トレンチ側壁が水素ア
ニール処理前の約１／５まで平坦化されることが確認さ
れる。１０００℃、７６０Ｔｏｒｒで３分間の水素アニ
ール処理をおこなった後のトレンチの断面写真の模式図
を図９に示す。図９より、トレンチコーナー部が丸くな
っていることと、トレンチ側壁が平坦化されていること
が確認される。
【００２１】上述した実施の形態によれば、トレンチ１
３を形成し、側壁保護膜１４を除去した後、等方性エッ
チングによるトレンチコーナー部の丸め処理により、ト
レンチコーナー部１３３，１３４，１３５，１３６を丸
めるため、丸め処理をおこなう前に酸化膜の残渣などが
残っていても、エッチングにより残渣の除去および丸め
処理をおこなうことができる。また、丸め処理につづい
て水素アニール処理をおこなうことにより、酸化膜のエ
ッチング作用によりトレンチ内の残渣を除去することが
でき、また、シリコン原子の表面拡散作用により、トレ
ンチ側壁１３１，１３２を平坦化することができる。
３を形成し、側壁保護膜１４を除去した後、等方性エッ
チングによるトレンチコーナー部の丸め処理により、ト
レンチコーナー部１３３，１３４，１３５，１３６を丸
めるため、丸め処理をおこなう前に酸化膜の残渣などが
残っていても、エッチングにより残渣の除去および丸め
処理をおこなうことができる。また、丸め処理につづい
て水素アニール処理をおこなうことにより、酸化膜のエ
ッチング作用によりトレンチ内の残渣を除去することが
でき、また、シリコン原子の表面拡散作用により、トレ
ンチ側壁１３１，１３２を平坦化することができる。
【００２２】したがって、ゲート絶縁膜１５の耐圧のバ
ラツキが抑制されるとともに、ゲート耐圧が向上するの
で、半導体装置の信頼性が向上し、さらに歩留まりが改
善されるという効果が得られる。試作の結果によれば、
歩留まりを９０％まで改善することができた。
ラツキが抑制されるとともに、ゲート耐圧が向上するの
で、半導体装置の信頼性が向上し、さらに歩留まりが改
善されるという効果が得られる。試作の結果によれば、
歩留まりを９０％まで改善することができた。
【００２３】また、上述した実施の形態によれば、水素
アニール処理につづいて同一炉内でゲート絶縁膜１５を
形成するため、水素アニール処理によるクリーニング処
理および平坦化処理の終わった半導体ウェハを大気に曝
さずに済むので、自然酸化膜の形成を防いで、再現性の
よい安定したゲート絶縁膜１５を形成することができ
る。したがって、半導体装置の良品率が向上するという
効果と、工程数の減少によるコストダウンを図ることが
できるという効果が得られる。
アニール処理につづいて同一炉内でゲート絶縁膜１５を
形成するため、水素アニール処理によるクリーニング処
理および平坦化処理の終わった半導体ウェハを大気に曝
さずに済むので、自然酸化膜の形成を防いで、再現性の
よい安定したゲート絶縁膜１５を形成することができ
る。したがって、半導体装置の良品率が向上するという
効果と、工程数の減少によるコストダウンを図ることが
できるという効果が得られる。
【００２４】なお、上述した実施の形態において、水素
アニール処理とゲート絶縁膜形成処理を別々の炉でおこ
なってもよいのは勿論である。また、上述した実施の形
態において、たとえば水素アニール処理によるトレンチ
側壁の平坦化処理が済んだ後、トレンチ側壁部にチャネ
ル領域を形成するためのイオン注入をおこなうようにし
てもよい。この場合には、トレンチ内面を露出させ、か
つ基板表面を覆うレジストマスク２１を形成し、イオン
注入をおこない、注入したイオンを拡散させてチャネル
領域２２を形成する（図１０）。そして、レジストマス
ク２１を除去した後、犠牲酸化をおこない、ＨＦ系エッ
チング液を用いて犠牲酸化膜を除去する（図１１）。そ
の後、ゲート絶縁膜１５を形成し、トレンチ１３内に多
結晶シリコン１６を埋め込む（図１２）。
アニール処理とゲート絶縁膜形成処理を別々の炉でおこ
なってもよいのは勿論である。また、上述した実施の形
態において、たとえば水素アニール処理によるトレンチ
側壁の平坦化処理が済んだ後、トレンチ側壁部にチャネ
ル領域を形成するためのイオン注入をおこなうようにし
てもよい。この場合には、トレンチ内面を露出させ、か
つ基板表面を覆うレジストマスク２１を形成し、イオン
注入をおこない、注入したイオンを拡散させてチャネル
領域２２を形成する（図１０）。そして、レジストマス
ク２１を除去した後、犠牲酸化をおこない、ＨＦ系エッ
チング液を用いて犠牲酸化膜を除去する（図１１）。そ
の後、ゲート絶縁膜１５を形成し、トレンチ１３内に多
結晶シリコン１６を埋め込む（図１２）。
【００２５】このようにすれば、レジストマスク２１中
の微量の重金属によるゲート絶縁膜の汚染を犠牲酸化に
より除去することができるので、ゲート絶縁膜の膜質低
下を防ぐことができる。したがって、ゲート絶縁膜の信
頼性を損なわずに、トレンチ側壁のチャネル領域の移動
度が安定し、ゲート絶縁膜の耐圧および閾値電圧などが
向上するという効果が得られる。
の微量の重金属によるゲート絶縁膜の汚染を犠牲酸化に
より除去することができるので、ゲート絶縁膜の膜質低
下を防ぐことができる。したがって、ゲート絶縁膜の信
頼性を損なわずに、トレンチ側壁のチャネル領域の移動
度が安定し、ゲート絶縁膜の耐圧および閾値電圧などが
向上するという効果が得られる。
【００２６】
【発明の効果】本発明によれば、水素アニールによる酸
化膜のエッチング作用により、トレンチ内の残渣、およ
び基板表面やトレンチ内面の自然酸化膜を除去すること
ができる。また、水素アニール時の、シリコン原子の表
面拡散作用により、トレンチコーナー部の丸めを維持し
ながらトレンチ側壁を平坦化することができる。したが
って、ゲート絶縁膜の耐圧のバラツキが抑制されるとと
もに、ゲート耐圧が向上するので、半導体装置の信頼性
が向上し、さらに歩留まりが改善されるという効果が得
られる。
化膜のエッチング作用により、トレンチ内の残渣、およ
び基板表面やトレンチ内面の自然酸化膜を除去すること
ができる。また、水素アニール時の、シリコン原子の表
面拡散作用により、トレンチコーナー部の丸めを維持し
ながらトレンチ側壁を平坦化することができる。したが
って、ゲート絶縁膜の耐圧のバラツキが抑制されるとと
もに、ゲート耐圧が向上するので、半導体装置の信頼性
が向上し、さらに歩留まりが改善されるという効果が得
られる。
【００２７】また、水素アニールにつづいて同一炉内で
ゲート絶縁膜を形成するようにすれば、自然酸化膜の形
成を防ぐことができるので、再現性のよい安定したゲー
ト絶縁膜を形成することができる。したがって、半導体
装置の良品率が向上するという効果と、工程数の減少に
よるコストダウンを図ることができるという効果が得ら
れる。
ゲート絶縁膜を形成するようにすれば、自然酸化膜の形
成を防ぐことができるので、再現性のよい安定したゲー
ト絶縁膜を形成することができる。したがって、半導体
装置の良品率が向上するという効果と、工程数の減少に
よるコストダウンを図ることができるという効果が得ら
れる。
【図１】本発明の実施の形態にかかる半導体装置の製造
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
方法により製造されるトレンチＭＯＳ型半導体装置の製
造途中の構成を示す断面図である。
【図７】水素アニール処理後のトレンチ側壁表面の粗さ
を示す図である。
を示す図である。
【図８】水素アニール処理前のトレンチ側壁表面の粗さ
を示す図である。
を示す図である。
【図９】水素アニール処理後のトレンチ形状を示す断面
写真の模式図である。
写真の模式図である。
【図１０】本発明の実施の形態にかかる半導体装置の製
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
【図１１】本発明の実施の形態にかかる半導体装置の製
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
【図１２】本発明の実施の形態にかかる半導体装置の製
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
【図１３】従来の半導体装置の製造方法により製造され
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
【図１４】従来の半導体装置の製造方法により製造され
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
１１ シリコン半導体基板
１２ シリコン酸化膜
１３ トレンチ
１３１，１３２ トレンチ側壁
１３３，１３４，１３５，１３６ トレンチコーナー部
１４ 側壁保護膜
１５ ゲート絶縁膜
１６ 多結晶シリコン
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F140 AA06 AA19 BA01 BC06 BC15
BC17 BE07 BE17 BF01 BF04
BF43 CB08
Claims (5)
- 【請求項１】 半導体基板の表面層にトレンチを形成す
る工程と、 前記トレンチの側壁に生成された保護膜をエッチングに
より除去する工程と、 等方性エッチングにより前記トレンチのコーナー部を丸
める工程と、 １０００℃以上１１５０℃以下の温度での水素アニール
により前記トレンチの側壁を平坦化する工程と、 前記トレンチの側壁および底面を被覆するゲート絶縁膜
を形成する工程と、 を順におこなうことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記水素アニール時の圧力は１０ｍＴｏ
ｒｒ以上７６０Ｔｏｒｒ以下であり、アニール時間は１
分以上１０分以下であることを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 前記水素アニール時の水素の分圧は１０
００ｐｐｍ以上１００％以下であることを特徴とする請
求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記トレンチのコーナー部を丸めた後、
前記水素アニールをおこなう前に、 常圧で、５０％以上１００％以下の水素濃度で、１００
０℃以上１１５０℃以下の温度で、５秒以上３０秒以下
のアニール時間で水素アニールをおこなうことによっ
て、前記トレンチの側壁のクリーニングをおこなうこと
を特徴とする請求項１〜３のいずれか一つに記載の半導
体装置の製造方法。 - 【請求項５】 前記水素アニールにつづいて同一炉内で
ゲート絶縁膜を形成することを特徴とする請求項１〜４
のいずれか一つに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086121A JP3896881B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体装置の製造方法 |
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| JP2002086121A JP3896881B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JP2003282869A true JP2003282869A (ja) | 2003-10-03 |
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| JP (1) | JP3896881B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108243A (ja) * | 2004-10-01 | 2006-04-20 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| US7368363B2 (en) | 2003-11-14 | 2008-05-06 | Fuji Electric Device Technology Co., Ltd. | Method of manufacturing semiconductor device and method of treating semiconductor surface |
| US7410873B2 (en) | 2002-03-26 | 2008-08-12 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing a semiconductor device |
| US7923314B2 (en) | 2007-10-05 | 2011-04-12 | Kabushiki Kaisha Toshiba | Field effect transistor and method for manufacturing the same |
| JP2013038388A (ja) * | 2011-07-10 | 2013-02-21 | Denso Corp | 半導体基板の製造方法 |
| KR20230151627A (ko) * | 2022-04-26 | 2023-11-02 | 숭실대학교산학협력단 | 질화물 반도체 소자의 제조방법 |
-
2002
- 2002-03-26 JP JP2002086121A patent/JP3896881B2/ja not_active Expired - Fee Related
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| US8853089B2 (en) | 2011-07-10 | 2014-10-07 | Denso Corporation | Manufacturing method of semiconductor substrate |
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