JP2003273355A - 半導体素子およびその製造方法 - Google Patents

半導体素子およびその製造方法

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Abstract

(57)【要約】 【課題】 容易に高耐圧化でき、高耐圧特性と低オン抵
抗特性とを同時に備える半導体素子を提供する。 【解決手段】 ｎ型ドレイン層２０と、ｎ型ドレイン層
２０に接して形成されたドレイン電極４０と、ｎ型ドレ
イン層２０に接して形成されてオン状態でドリフト電流
を流すとともにオフ状態で空乏化するｎ型ドリフト層２
６と、ｎ型ドレイン層２０及びｎ型ドリフト層２６に接
して形成され、オフ状態で空乏化するｐ型ドリフト層２
８と、ｎ型ドリフト層２６及びｐ型ドリフト層２８に接
して形成されたｐ型ベース層３０と、ｐ型ベース層３０
の表面部に形成されたｎ＋ソース層３２と、絶縁ゲート
電極３６と、ソース電極３８とを含み、ドリフト電流が
流れるセル領域部と、セル領域部を囲むように設けられ
た接合終端領域部とを備える半導体素子１において、互
いに直交する２方向のうち少なくとも１方向に形成され
た第２のｎ型ドリフト層２６ａ及び第２のｐ型ドリフト
層２８ａを接合終端領域部に設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子および
その製造方法に関し、特に電力用スイッチング素子とし
て好適なパワー半導体素子の接合終端領域部の構造を対
象とする。
【０００２】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化・高性能化への要求を受けて、パ
ワー半導体素子では、高耐圧化・大電流化とともに、低
損失化・高速化・高破壊耐量化に対する性能改善が注力
されている。その中で、パワーＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor）はその
高速スイッチング性能のため、スイッチング電源分野な
どでキーデバイスとして定着している。
【０００３】ＭＯＳＦＥＴは多数キャリアデバイスであ
るため、少数キャリア蓄積時間がなくスイッチングが速
いという利点を有する。しかし、この反面、伝導度変調
がないために高耐圧素子ではＩＧＢＴ（Insulated Gate
Bipolar Transistor）などのバイポーラ素子と比べる
とオン抵抗の面で不利になる。これは、ＭＯＳＦＥＴに
おいて高い耐圧を得るには、ｎ型ベース層を厚くし不純
物濃度も低くする必要があるため、高耐圧の素子ほどＭ
ＯＳＦＥＴのオン抵抗が増大することに起因する。
【０００４】パワーＭＯＳＦＥＴのオン抵抗は、伝導層
（ｎ型ドリフト層）部分の電気抵抗に大きく依存する。
そして、このｎ型ドリフト層の電気抵抗を決定する不純
物濃度は、ｐ型ベースとｎ型ドリフト層が形成するｐｎ
接合の耐圧に応じて限界以上には上げられない。このた
め、素子耐圧とオン抵抗にはトレードオフの関係が存在
する。このトレードオフを改善することが低消費電力素
子には重要となる。このトレードオフには素子の材料に
より決定される限界があり、この限界を越えることが既
存のパワー素子を超える低オン抵抗素子の実現への道で
ある。
【０００５】この問題を解決するＭＯＳＦＥＴの一例と
して、ｎ型ドリフト層にスーパージャンクション構造と
呼ばれるリサーフ構造を埋め込んだ構造が知られてい
る。従来の技術によるスーパージャンクション構造を有
するパワーＭＯＳＦＥＴについて図３６を参照しながら
説明する。なお、以下の各図において同一の部分には同
一の参照番号を付してその詳細な説明を省略する。
【０００６】図３６は、従来の技術によるパワーＭＯＳ
ＦＥＴの一例の概略構成を模式的に示す断面図である。
同図に示すＭＯＳＦＥＴは、ｎ−型ドリフト層１０２の
一方の表面にｎ＋型ドレイン層１００が形成され、この
ｎ＋型ドレイン層１００上にはドレイン電極４０が形成
されている。また、ｎ−型ドリフト層１０２の他方の表
面部には複数のｐ型ベース層１０８が選択的に形成さ
れ、この各ｐ型ベース層１０８の表面にはｎ＋型ソース
層１１０が選択的に形成されている。また、ｎ＋型ソー
ス層１１０およびｐ型ベース層１０８の表面からｎ−型
ドリフト層１０２の表面を通って隣り合うｐ型ベース層
１０８およびｎ＋型ソース層１１０の表面に至る領域上
には、ゲート絶縁膜１１２を介してゲート電極１１４が
形成されている。また、ｐ型ベース層１０８の表面部に
隣り合って形成されたｎ＋型ソース層１１０の表面とこ
れらに挟まれたｐ型ベース層１０８の表面の領域上に
は、各々ソース電極１１６が形成され、ゲート電極１１
４を挟むように配置されている。さらに、ｐ型ベース層
１０８とｎ＋型ドレイン層１００との間のｎ−型ドリフ
ト層１０２中には、リサーフ層をなすように形成されて
ｐ型ベース層１０８に接続されたｐ型ドリフト層１０６
が形成されている。このように、図３６に示すパワーＭ
ＯＳＦＥＴは、ｐ型ドリフト層１０６と、ｎ−型ドリフ
ト層１０２のうちこれらｐ型ドリフト層１０６に挟まれ
た部分とが交互に横方向に繰り返す縦型リサーフ構造と
なっている。
【０００７】オフ状態では、これらのｐ型ドリフト層１
０６と、ｎ−型ドリフト層１０２との間の接合に空乏層
が広がり、ｎ−型ドリフト層１０２の不純物濃度を高く
しても、ブレークダウンする前にｎ−型ドリフト層１０
２とｐ型ドリフト層１０６とが完全に空乏化する。これ
により、従来のＭＯＳＦＥＴと同様の耐圧が得られる。
【０００８】ここで、ｎ−型ドリフト層１０２の不純物
濃度は、素子の耐圧ではなく、ｐ型ドリフト層１０６の
幅とこれらのｐ型ドリフト層１０６の間のｎ−型ドリフ
ト層１０２自身の幅に依存する。ｎ−型ドリフト層１０
２の幅とｐ型ドリフト層１０６の幅をさらに狭くすれ
ば、ｎ−型ドリフト層１０２の不純物濃度をいっそう高
くすることができ、オン抵抗の更なる低減化と更なる高
耐圧化を達成することが可能である。
【０００９】このようなＭＯＳＦＥＴを設計する際に
は、ｎ−型ドリフト層１０２とｐ型ドリフト層１０６の
不純物濃度が耐圧とオン抵抗を決める重要なポイントと
なる。原理的にｎ−型ドリフト層１０２とｐ型リサーフ
層１０６のそれぞれの不純物量を等しくすることにより
等価的に不純物濃度がゼロとなって、高耐圧が得られ
る。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
スーパージャンクション構造の半導体素子については、
素子活性領域部（以下、セル領域部という）を囲むよう
に設けられた接合終端領域部において、阻止状態（オフ
状態）やターンオフ時に高耐圧を得るための有効な構造
が見出されていない。このため、セル領域部と接合終端
領域部では、空乏層の広がり方が異なるため、最適の不
純物濃度が異なる。従って、セル領域部と接合終端領域
部とで同じ不純物量となるように製造すると、終端部で
耐圧が低下し、この箇所に局所的に電界が集中する結
果、素子が破壊されることがある。このように、従来の
技術では素子全体としては充分な高耐圧が得られないと
いう問題があった。
【００１１】また、実際に製造するときにはプロセス間
でばらつきがあるため、ｎ−型ドリフト層１０２とｐ型
ドリフト層１０６のそれぞれの不純物量を完全に等しく
することは困難であり、これによって耐圧が劣化する。
従って、このようなプロセスマージンによる耐圧劣化を
考慮して素子設計を行う必要がある。オン抵抗を下げる
ためには、ｎ−型ドリフト層１０２の不純物濃度を上げ
ることが有効である。この一方、耐圧に対するプロセス
マージンは、ｎ−型ドリフト層１０２とｐ型ドリフト層
１０６との間の不純物量の差で決まる。このため、ｎ−
型ドリフト層１０２の不純物濃度を上げた場合、プロセ
スマージンを決める不純物量の差自体が変わるわけでは
ないので、許容される不純物量とｎ−型ドリフト層１０
２の不純物量との比が小さくなる。つまり、プロセスマ
ージンが小さくなってしまう。
【００１２】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、従来よりも容易かつ良好に高耐圧
化でき、高耐圧特性と低オン抵抗特性とを両立し得る半
導体素子およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図る。即ち、本発明によれば、セ
ル領域部と、このセル領域部を囲むように設けられた接
合終端領域部とを有する第１の第１導電型半導体層と、
この第１の第１導電型半導体層の一方の表面上に形成さ
れた第２の第１導電型半導体層と、この第２の第１導電
型半導体層に電気的に接続された第１の主電極と、上記
第１の半導体層の上記セル領域部内で上記第１の第１導
電型半導体層の一方の表面にほぼ垂直な方向でそれぞれ
が形成され上記一方の表面に平行な任意の方向である第
１の方向に周期的に配置された第１の第２導電型半導体
層と、上記第１の第１導電型半導体層の他方の表面部に
おいて上記第１の第２導電型半導体層に接続するように
選択的に形成された第２の第２導電型半導体層と、この
第２の第２導電型半導体層の表面部に選択的に形成され
た第３の第１導電型半導体層と、上記第２の第２導電型
半導体層の表面と上記第３の第１導電型半導体層の表面
とに接するように形成された第２の主電極と、上記第１
の第１導電型半導体層の他方の表面のうち隣り合う上記
第２の第２導電型半導体層に挟まれた領域と、上記隣り
合う第２の第２導電型半導体層の表面と上記第３の第１
導電型半導体層の表面の上にゲート絶縁膜を介して形成
された制御電極と、上記接合終端領域部内に形成され、
上記第１の方向と上記第１の方向に直交する方向である
第２の方向とのうち少なくとも一方の方向に周期的に配
置された第３の第２導電型半導体層と、を備える半導体
素子が提供される。
【００１４】また、本発明によれば、アスペクト比Ｒの
トレンチ溝が設けられた第１導電型半導体層と上記トレ
ンチ溝内に埋め込まれた第２導電型半導体層とを有する
スーパージャンクション構造の半導体素子の製造方法で
あって、第１導電型半導体層内にＲ／Ｎ（Ｎは２以上の
自然数）のアスペクト比を有するトレンチ溝を形成する
第１の工程と、このトレンチ溝を埋め込むように第２導
電型半導体層をエピタキシャル成長させる第２の工程
と、上記第１導電型半導体層の表面が露出するまで上記
第２導電型半導体層を除去する第３の工程と、上記第１
導電型半導体層および上記第２導電型半導体層の上に、
上記第１の工程により形成されたトレンチ溝の深さと実
質的に同一の長さだけ層厚が増大するように上記第１導
電型半導体層をエピタキシャル成長させる第４の工程
と、上記第１の工程により形成されたトレンチ溝に埋め
込まれた上記第２導電型半導体層が露出するように上記
第１導電型半導体層を選択的に除去する第５の工程と、
上記第２乃至第５の工程を（Ｎ−１）回だけ繰り返す工
程と、を備える半導体素子の製造方法が提供される。
【００１５】
【発明の実施の形態】本発明の実施の形態のいくつかに
ついて図面を参照しながら説明する。以下では先ず本発
明にかかる半導体素子の実施の形態について説明し、最
後に本発明にかかる半導体素子の製造方法の実施の形態
について説明する。
【００１６】（Ａ）半導体素子の実施形態 以下では、スーパージャンクション構造を有するパワー
ＭＯＳＦＥＴを取り上げて説明する。しかしながら、本
発明にかかる半導体素子は、これに限ることなく、スー
パージャンクション構造を有するＳＢＤやＭＰＳダイオ
ード、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴ等のスイッチング素
子、ダイオードとスイッチング素子の複合素子または集
積素子に対しても適用可能である。
【００１７】（１）第１の実施形態 図１は、本発明にかかる半導体素子の第１の実施の形態
の概略構造を示す平面図である。図２および図３は、そ
れぞれ図１の切断線Ａ−Ａ、Ｂ−Ｂに沿った本実施形態
の半導体素子の断面図である。図３６との対比において
明らかなように、本実施形態の半導体素子１の特徴は、
ｎ型ドリフト層２６とｐ型ドリフト層２８とがセル領域
部のみならず、接合終端領域部の周縁近傍に至るまで形
成されている点にある。以下、本実施形態の半導体素子
１の構造をより詳細に説明する。
【００１８】本実施形態の半導体素子１は、ｎ＋型ドレ
イン層２０と、ドレイン電極４０と、ｎ型ドリフト層２
６と、ｐ型ドリフト層２８と、ｐ型ベース層３０と、ｎ
＋型ソース層３２と、ソース電極３８と、絶縁ゲート電
極３６と、フィールド電極４８とを備える。
【００１９】ドレイン電極４０は、ｎ＋型ドレイン層２
０の一方の表面、図２および３においては下面に形成さ
れる。ｐ型ドリフト層２８は、ｎ＋型ドレイン層２０の
他方の表面、図２および３においては上面に形成された
ｎ型半導体層２６内でそれぞれｎ＋型ドレイン層２０と
の境界面からｎ型半導体層２６の表面部に至るまでスト
ライプ形状をなすように形成され、各ストライプ状のｐ
型ドリフト層２８は、ｎ＋型ドレイン層２０の表面に水
平な所定方向においてセル領域部のみならず接合終端領
域部にまで所定の間隔で配置される。ｎ型半導体層２６
内でこれらのｐ型ドリフト層２８に挟まれた領域は、ｎ
型ドリフト層２６を構成する。ｎ型ドリフト層２６とｐ
型ドリフト層２８のいずれについても、その幅および不
純物濃度は、例えば幅が５μｍの場合で不純物濃度が約
４×１０１５ｃｍ−３であり、幅が１μｍであれば、そ
の不純物濃度は約２×１０１６ｃｍ−３である。
【００２０】ｐ型ベース層３０は、ｐ型ドリフト層２８
に接続するようにｎ型半導体層内２６の表面部に選択的
に形成される。ｎ＋型ソース層３２は、ｐ型ベース層３
０の表面部に選択的に形成される。ソース電極３８は、
ｐ型ベース層３０の表面において隣り合うｎ＋型ソース
層３２とこれらに挟まれたｐ型ベース層３０に接続する
ように形成される。さらに、これらのソース電極３８に
囲まれるように、絶縁ゲート電極３６は、ｎ型ドリフト
層２６の表面、これに隣接するｐ型ベース層３０の表面
およびこのｐ型ベース層３０に接するｎ＋型ソース層３
２の表面上に絶縁膜３４を介して配設される。このよう
な構造により、半導体素子１は、絶縁ゲート３６直下の
ｐ型ベース層３０の表面部をチャネル領域とする電子注
入用ｎチャネルＭＯＳＦＥＴを構成する。本実施形態で
は、プレーナ型のゲート構造を有する場合について説明
するが、トレンチ型のゲート構造を用いても良い。この
点は、以下の各実施形態についても同様である。
【００２１】半導体素子１はまた、接合終端領域部のう
ちセル領域部との境界近傍の表面部でセル領域部を囲む
ように形成されたｐ型ベース層３０ａを備える。ｐ型ベ
ース層３０ａは、接合終端領域部に設けられたｐ型ドリ
フト層２８ａのうちセル領域部に最も近いｐ型ドリフト
層２８ａに離散的に接続される。接合終端領域部の表面
には、ｐ型ベース層３０ａ上の一部の領域を除いて絶縁
膜４６が形成され、この絶縁膜４６上にフィールド電極
４８がセル領域を囲むように形成され、ｐ型ベース層３
０ａの表面にコンタクトするとともに、ソース電極３８
と電気的に接続される。接合終端領域の周縁には、ｎ型
ドリフト層２６の表面部に高濃度のｎ＋型チャネルスト
ッパ層４２が形成され、このｎ＋型チャネルストッパ層
４２上に電極４４が設けられる。
【００２２】図２および図３内の破線は、等電位線を表
わし、これは、ｎ型ドリフト層２６とｐ型ドリフト層２
８の幅が８μｍ、不純物濃度が２×１０１５ｃｍ−３、
厚さが５０μｍの条件を用いて計算したシミュレーショ
ン結果である。
【００２３】本実施形態の半導体素子１は、ターンオフ
時において、平面視におけるドリフト層２６（２６
ａ），２８（２８ａ）のストライプ長手方向（図１のＢ
−Ｂ方向、以下、水平方向という）に直交する方向（図
１のＡ−Ａ方向、以下、垂直方向という）についてはｎ
型ドリフト層２６ａとｐ型ドリフト層２８ａのセル領域
部に近い側から素子周縁へ向けて空乏化が進み、水平方
向では、ドリフト層２６ａ，２８ａの素子周縁部からセ
ル領域部にかけて、その境界面で同時に空乏化が進む。
このとき、電子はｎ型ドリフト層２６ａからｎ＋型ドレ
イン層２０を介してドレイン電極４０に排出され、この
一方、正孔はｐ型ドリフト層２８ａからｐ型ベース層３
０ａおよびフィールド電極４８を介してソース電極３８
に排出される。ただし、垂直方向においては、正孔はｎ
型ドリフト層２６ａとｐ型ドリフト層２８ａとの接合を
横切るように排出される。さらに、阻止状態（オフ時）
においては、図２および図３に示すように、フィールド
電極４８により等電位線の間隔が均一化されるので、こ
れにより電界が緩和される。この結果、半導体素子１に
ついて安定した高耐圧を得ることができる。
【００２４】なお、ｎ型ドレイン層２０の構造は、図１
〜図３に示す形態に限られることなく、例えばエピタキ
シャル・ウェーハの基板やこれを所定の深さだけ熱拡散
した層、または不純物を熱拡散した拡散層などを適用す
ることができる。また、本実施形態ではｎ型ドレイン層
２０およびｎ型半導体層２６の２層構造としたが、これ
らの間に濃度が連続的に変化する中間層を介装しても良
い。また、本実施形態では、図２および図３に示すよう
に単一の厚さを有する絶縁膜４６上にフィールド電極４
８を形成したが、これに限ることなく、例えば後述する
第１１〜第１６の実施形態におけるように、絶縁膜４６
の厚さを周縁部に近づくにつれて漸次増大するように設
定しても良い。これらの点は、以下の第２〜第１０の実
施形態についても同様である。
【００２５】（２）第２の実施形態 図４は、本発明にかかる半導体素子の第２の実施の形態
の概略構造を示す平面図である。図５および図６は、そ
れぞれ図４の切断線Ａ−Ａ、Ｂ−Ｂに沿った本実施形態
の半導体素子の断面図である。
【００２６】本実施形態の半導体素子２は、図１に示す
半導体素子１が備えるフィールド電極４８に代えて、接
合終端領域部内でセル領域を囲むように配置されたｐ型
ベース層３０ａに接続してさらにこれを囲むように形成
されたｐ−型リサーフ層５２を備える。半導体素子２の
その他の構造は、図１に示す半導体素子１と実質的に同
一である。
【００２７】図２および図３の等電位線に示すように、
このようなｐ−型リサーフ層５２を備えることによって
も、オフ時に電界が緩和されので、安定した高耐圧を得
ることができる。
【００２８】（３）第３の実施形態 図７は、本発明にかかる半導体素子の第３の実施の形態
の概略構造を示す平面図である。なお、同図中の切断線
Ａ−Ａに沿った断面図は、図２と実質的に同一である。
【００２９】本実施形態の半導体素子３の特徴は、上述
した実施形態と異なり、ｐ型ドリフト層５４，５４ａが
円形の平面形状を有する点にある。このような形状でｐ
型ドリフト層を構成することにより、素子の表面に水平
な面内のどの方向にも同様に空乏層を伸ばすことができ
る。
【００３０】なお、図７では円形パターンを有する場合
について示したが、四角形や六角形等の多角形のパター
ンでも良い。また、ｎ型ドリフト層２６がパターンを有
するように形成しても良い。また、上述した第２の実施
形態と同様に、フィールド電極４８に代えてリサーフ層
を適用することもできる。
【００３１】（４）第４の実施形態 図８は、本発明にかかる半導体素子の第４の実施の形態
の概略構造を示す平面図である。図９は、図８の切断線
Ａ−Ａに沿った本実施形態の半導体素子の断面図であ
る。
【００３２】本実施形態の半導体素子４は、上述した第
１〜第３の実施形態とは異なり、接合終端領域部のｎ型
ベース層としてセル領域部のｎ型ドリフト層２６よりも
低濃度のｎ−型ベース層６８を備える。さらに、半導体
素子４は、後述するｐ型ドリフト層２７を除き、接合終
端領域部内にドリフト層を有しない。ｎ−型ベース層６
８の表面部には、セル領域を囲むようにｐ型ベース層３
０ａおよび複数のｐ型ガードリング層６２が選択的に形
成される。ｐ型ベース層３０ａの下方にはその配置に対
応してｐ型ドリフト層２７が形成され、これによりｐ型
ベース層３０ａがドレイン層２０を介してドレイン電極
４０に接続される。
【００３３】このように、本実施形態によれば、接合終
端領域部内に複数のドリフト層を有しない場合であって
も、セル領域部を取り囲む単一のスーパージャンクショ
ン構造と、その周辺の表面部で同様にセル領域を取り囲
むように形成されたｐ型ガードリング層６２により、安
定した高耐圧を得ることができる。
【００３４】本実施形態の一変形例の断面図を図１０に
示す。同図に示す半導体素子４’は、セル領域部のｎ型
ドリフト層２６と同一濃度のｎ型ベース層２２を接合終
端領域部に有し、接合終端領域部にもｐ型ドリフト層２
９が設けられ、ｎ型ベース層２２の表面部に選択的に設
けられたｐ型ガードリング層６２’に接続される。さら
に、接合終端領域部の周縁部には、ｎ型ベース層２２の
表面に露出するようにｐ型ドリフト層２９’が形成され
ている。これらの構成により、接合終端領域部に広がる
等電位線がなだらかになるので、安定した高耐圧が得ら
れる。この結果、接合終端領域部での耐圧低下が抑制さ
れる。
【００３５】（５）第５の実施形態 図１１は、本発明にかかる半導体素子の第５の実施の形
態の概略構造を示す平面図である。図１２は、図１１の
切断線Ａ−Ａに沿った本実施形態の半導体素子の断面図
である。なお、図１１の切断線Ｂ−Ｂに沿った断面図は
図３と同様である。
【００３６】本実施形態は、セル領域部のｎ型ドリフト
層２６内で水平方向に平行に形成された絶縁膜を有する
半導体素子に好適な接合終端領域構造を提供するもので
ある。
【００３７】図１１および図１２に示すように、本実施
形態の半導体素子５では、ｎ型ドリフト層２６（２６
ａ）内で水平方向にトレンチ溝６４が形成され、その内
部に絶縁膜６６が形成されている。このような絶縁膜
は、例えば、低濃度のｎ−型ベース層６８により構成さ
れる基板にストライプ状のトレンチ溝６４をセル領域部
から接合終端領域部に延在するように形成し、このトレ
ンチ溝６４の側壁にイオン注入等の方法を用いてｎ型不
純物とｐ型不純物を導入した後に熱拡散することにより
製造することができる。これにより、絶縁膜６６を周回
するようにｎ型ドリフト層２６（２６ａ）とｐ型ドリフ
ト層２８（２８ａ）とが形成される。従って、接合終端
領域部では、水平方向で絶縁膜６６と両ドリフト層２６
ａ、２８ａが周縁部近傍まで延在するが、垂直方向に
は、絶縁膜６６とドリフト層は形成されない。
【００３８】この理由は、仮に垂直方向に絶縁膜６６と
ドリフト層２６ａ、２８ａを形成すると、絶縁膜６６が
存在するためにターンオフ時にｐ型ドリフト層２８ａ内
の正孔が排出されず、結果的に空乏層が伸びなくなって
最外周のセルに電界が集中し素子を破壊するおそれがあ
るためである。
【００３９】図１２に示すように、本実施形態の半導体
素子５は、接合終端領域において低濃度のｎ−型ベース
層６８上に絶縁膜４６を介してセル領域を囲むように設
けられたフィールドプレート電極４８をさらに備えるの
で、空乏層が十分に広がり高耐圧を得ることができる。
【００４０】（６）第６の実施形態 図１３は、本発明にかかる半導体素子の第６の実施の形
態の概略構造を示す平面図である。図１４および図１５
は、それぞれ図１３の切断線Ａ−Ａ、Ｂ−Ｂに沿った本
実施形態の半導体素子の断面図である。
【００４１】本実施形態の半導体素子６では、前述した
第５の実施形態と異なり、絶縁膜６６はセル領域部内で
のみ形成され、接合終端領域部に延在しない。さらに、
半導体素子６の接合終端領域部には、ｎ型ドリフト層も
ｐ型ドリフト層も形成されていない。本実施形態では、
接合終端領域部にｎ型ドリフト層２６よりも低濃度のｎ
−型ベース層６８が形成され、このｎ−型ベース層６８
の表面部には、セル領域を囲むようにｐ型ベース層３０
ａおよび複数のｐ型ガードリング層６２が選択的に形成
される。ｐ型ベース層３０ａの表面にソース電極３８ａ
がコンタクトしている。また、ｐ型ベース層３０ａの下
方にはその配置に対応してｐ型ベース層２７が形成さ
れ、これによりｐ型ベース層３０ａがドレイン層２０を
介してドレイン電極４０に接続される。このような接合
終端領域部の構造によっても、本実施形態の半導体素子
６は、充分な高耐圧を得ることができる。
【００４２】図１６は、本実施形態の一変形例を示す平
面図である。本例の半導体素子６’では、絶縁膜７２が
セル領域部内に限り垂直方向にも形成され、これによ
り、絶縁膜７２が網目の平面形状を有する。半導体素子
６’のその他の構造は、図１３に示す半導体素子６と実
質的に同一である。絶縁膜７２がセル領域部でこのよう
な構造を有する場合であっても、絶縁膜７２が接合終端
領域部に延在することなく、かつ、接合終端領域部でｐ
型ガードリング層６２が形成されているので、半導体素
子６’は充分な高耐圧を得ることができる。
【００４３】（７）第７の実施形態 図１７は、本発明にかかる半導体素子の第７の実施の形
態の概略構造を示す平面図である。図１８は、図１７の
切断線Ａ−Ａに沿った本実施形態の半導体素子の断面図
である。なお、図１７の切断線Ｂ−Ｂに沿った断面図は
図３と同様である。
【００４４】本実施形態の半導体素子７は、上述した第
５の実施形態における半導体素子５の構成に加え、接合
終端領域部内で垂直方向に形成された絶縁膜７６と、接
合終端領域部内でそれぞれが垂直方向に形成されて水平
方向に周期的に配置されたｎ型ドリフト層１６６および
ｐ型ドリフト層１６８をさらに備える。このような構造
により、垂直方向でも水平方向と同様に、ターンオフ時
にｐ型ドリフト層１６８内の正孔が排出されるので、空
乏層が十分に広がり高耐圧を得ることができる。
【００４５】（８）第８の実施形態 図１９は、本発明にかかる半導体素子の第８の実施の形
態の概略構造を示す平面図である。図２０および図２１
は、それぞれ図１９の切断線Ａ−Ａ、Ｂ−Ｂに沿った本
実施形態の半導体素子の断面図である。
【００４６】本実施形態では、図１１に示す第５の実施
形態と異なり、セル領域部から接合終端領域部に延在す
るように形成された絶縁膜７６とドリフト層２６ａ、２
８ａが、垂直方向にも周期的に配置されて接合終端領域
部の周縁近傍に至るまで形成される。また、接合終端領
域部の表面部には、セル領域を囲むように所定幅を有す
るｐ−リサーフ層５２が設けられている。さらに、接合
終端領域部において垂直方向に周期的に配置された各ｐ
型ドリフト層２８ａ４〜２８ａ７上には電位固定用の電
極７８が設けられ（図２０参照）、これらの電極７８
は、相互間の間隔を維持しながらソース電極３８ａのコ
ーナ部と中心を共有する円弧をなすように曲折してｐ型
ドリフト層２８ａ１〜２８ａ３に直交するように延在し
て形成され、この延在部分でこれらｐ型ドリフト層２８
ａ１〜２８ａ３に接続される（図２１参照）。
【００４７】本実施形態の半導体素子８は、上述した構
造により、ターンオフ時に垂直方向に周期的に設けられ
たｐ型ドリフト層３ａ４〜７内の正孔を電極７８を介し
て排出するので、水平方向と垂直方向の２つの方向で空
乏層が均等に伸びる。これにより、高耐圧が保持され
る。
【００４８】（９）第９の実施形態 図２２は、本発明にかかる半導体素子の第９の実施の形
態の概略構造を示す平面図である。図２３は、図２２の
切断線Ａ−Ａに沿った本実施形態の半導体素子の断面図
である。なお、図２２の切断線Ｂ−Ｂに沿った断面図は
図３と同様である。
【００４９】本実施形態の半導体素子９は、前述した第
８の実施形態と異なり、接合終端領域部においてそれぞ
れの水平方向にストライプ状に形成され垂直方向に周期
的に配置された絶縁膜８４とこれを周回するように形成
されたｎ型ドリフト層１７２とが水平方向でそれぞれ分
割されて平面視において格子形状をなすように形成さ
れ、これにより、ｐ型ドリフト層１７８の水平方向の領
域が垂直方向で相互に接続されている。この垂直方向で
のｐ型ドリフト層１７８の接続構造により、ターンオフ
時に正孔が排出される。また、本実施形態の半導体素子
９は、上述した第１の実施の形態と同様に、セル領域を
囲むように形成されたｐ型ベース層３０ａに接続され、
接合終端領域上に形成された絶縁膜４６上に延在して形
成されたフィールド電極４８を備えるので、これにより
接合終端領域部における電界が緩和される。この結果、
充分な高耐圧が得られる。
【００５０】（１０）第１０の実施形態 図２４は、本発明にかかる半導体素子の第１０の実施の
形態の概略構造を示す平面図である。図２５および図２
６は、それぞれ図２４の切断線Ａ−Ａ、Ｂ−Ｂに沿った
本実施形態の半導体素子の断面図である。
【００５１】本実施形態の半導体素子１０は、図１９に
示す半導体素子８のｐ−リサーフ層５２と電極７８に代
えて、セル領域を囲むように接合終端領域上に半絶縁性
ポリシリコン等により形成された抵抗性フィールドプレ
ート（Resistive Field Plate：ＲＦＰ）５０を備え
る。ＲＦＰ５０は、セル領域との境界近傍におけるｐ型
ベース層３０ａを介して、または直接にソース電極３８
ａに接続されるとともに、ｐ型ドリフト層２８ａに接続
される。特に、セル領域部のｐ型ドリフト層２８を水平
方向に延在した部分に該当するｐ型ドリフト層２８ａ１
および２８ａ２については、それらのほぼ全長において
ＲＦＰ５０にコンタクトしている（図２６参照）。ま
た、接合終端領域部で垂直方向に周期的に形成されたｐ
型ドリフト層２８ａ４〜２８ａ７は、水平方向における
セル領域部の幅に対応する幅において離散的にＲＦＰ５
０にコンタクトしている（図２５参照）。
【００５２】このような構造により、ターンオフ時に正
孔がｐ型ドリフト層２８ａからＲＦＰ５０を介してソー
ス電極３８ａに排出されるので、半導体素子１０は充分
な高耐圧を実現することができる。
【００５３】（１１）第１１の実施形態 図２７は、本発明にかかる半導体素子の第１１の実施の
形態の概略構成を模式的に示す断面図である。
【００５４】図２７に示す縦型パワーＭＯＳＦＥＴ１１
は、ｎ−型ベース層をなす半導体層１０２と、ｎ＋ドレ
イン層１００と、ドレイン電極４０と、スーパージャン
クション構造をなす複数のｐ型リサーフ層１０６，１３
０と、ｐ型ベース層１０８と、ｎ＋型ソース層１１０
と、ゲート電極１１４およびソース電極１１６とを備え
る。
【００５５】ｎ＋ドレイン層１００は、ｎ−型ベース層
１０２の一方の表面、図２７においては下面に形成さ
れ、ドレイン電極４０は、ｎ＋ドレイン層１００上に形
成される。
【００５６】ｐ型リサーフ層１０６，１３０は、ｎ−型
ベース層１０２の他方の表面部、図２７においては上面
部に、セル領域部だけでなく接合終端領域部にも所定方
向に周期的に配置され、これによりスーパージャンクシ
ョン構造が形成され、ｐ型リサーフ層１０６はｐ型ドリ
フト層１０６として機能し、また、ｎ−型ベース層１０
２のうち、これらｐ型ドリフト層１０６に挟まれた領域
部分はｎ−型ドリフト層１０２として機能する。
【００５７】ｐ型ベース層１０８は、セル領域部におけ
るｎ−型ベース層１０２の表面部でｐ型ドリフト層１０
６に接続されるように選択的に形成される。ｎ＋型ソー
ス層１１０は、ｐ型ベース層１０８の表面部でストライ
プの平面形状を有するように選択的に拡散形成される。
ｐ型ベース層１０８は、例えば、約３×１０１７ｃｍ
−３の不純物濃度で約２．０μｍの深さに形成され、ま
た、ｎ＋型ソース層１１０は、例えば、約１×１０２０
ｃｍ−３の不純物濃度で約０．２μｍの深さに形成され
る。
【００５８】ゲート電極１１４は、ｎ＋型ソース層１１
０およびｐ型ベース層１０８の表面からｎ−型ドリフト
層１０２の表面を介して隣り合うｐ型ベース層１０８お
よびｎ＋型ソース層１１０の表面に至る領域上に、膜厚
約０．１μｍのゲート絶縁膜、例えばＳｉ酸化膜１１２
を介してストライプの平面形状をなすように形成され
る。ソース電極１１６は、ｐ型ベース層１０８の表面部
における一方のｎ＋型ソース層１１０の表面領域、ｐ型
ベース層１０８の表面領域および隣り合うｎ＋型ソース
層１１０の表面領域でストライプの平面形状をなすよう
に形成され、ゲート電極１１４を挟むように配置され
る。
【００５９】縦型パワーＭＯＳＦＥＴ１１の接合終端領
域部におけるスーパージャンクション構造の上には、金
属またはポリシリコンなどの導電性膜１２８が絶縁膜１
２６を介して形成され、これにより、接合終端領域にお
けるフィールドプレート構造を構成する。なお、素子の
周縁の表面部には、ｎ層で形成され空乏化を止めるフィ
ールドストッパ４２が設けられている。
【００６０】このような構造により、高電圧印加時にフ
ィールドプレート１２８により接合終端領域部のスーパ
ージャンクション構造部が速やかに空乏化して、接合終
端領域部が等価的に低不純物濃度層となるので、接合終
端領域部での電界集中が抑制され、高耐圧が保持され
る。なお、接合終端領域部の表面部にリサーフ層を形成
しても、フィールドプレートと同様にスーパージャンク
ション構造部が速やかに空乏化するので、同様な効果を
得ることができる。図２７において、フィールドプレー
ト１２８はソース電極１１６と同じ電位となるような構
造を有するが、これに限ることなく、ゲート電極１１４
と同じ電位となるように製造しても良い。
【００６１】接合終端領域部のｐ型ドリフト層１３０の
不純物量をセル領域部のｐ型ドリフト層１０６の不純物
量よりも多くすることにより、接合終端領域部での耐圧
低下を抑制することができる。ｐ型ドリフト層１０６，
１３０の不純物量は、幅と不純物密度との積とする。
【００６２】図２７では、接合終端領域部のｐ型ドリフ
ト層１３０は、セル領域部のｐ型ドリフト層１０６より
も広い幅で形成されるが、ｐ型ドリフト層１０６と同じ
不純物密度を有するように形成される。これにより、接
合終端領域部でのｐ型ドーパントの不純物量が多くな
り、この結果、接合終端領域部での耐圧低下を抑制する
ことができる。
【００６３】なお、この構造に限ることなく、例えば、
セル領域部のｐ型ドリフト層１０６の幅と接合終端領域
部のｐ型ドリフト層１３０の幅を同じにし、不純物密度
を接合終端領域部だけ高くしても同様の効果が得られ
る。
【００６４】図２８は、ｐ型不純物量を変化させた時の
耐圧の変化をセル領域部と接合終端領域部のそれぞれに
ついて示すグラフである。同図の横軸は、ｎ−型ドリフ
ト層の不純物量Ｎｎに対するｐ型ドリフト層の不純物量
Ｎｐの比とした。同図に示すように、セル領域部ではｎ
−型ドリフト層不純物量とｐ型ドリフト層不純物量とが
等しい（アンバランスが０％）場合に最も高い耐圧が得
られ、ｐ型ドリフト層の不純物量が相対的に高くなって
も低くなってもその比率に応じて０％の点を中心に対称
的に耐圧が低下することがわかる。この一方、接合終端
領域部では、ｐ型ドリフト層不純物量を相対的に１０％
高くした場合が最も高い耐圧が得られることがわかる。
このように、セル領域部と接合終端領域部では、最適の
ｐ型ドリフト層の不純物量が異なり、セル領域部で最適
のｐ型ドリフト層濃度と同一の濃度で接合終端領域部に
もｐ型ドリフト層を形成すると、接合終端領域部で耐圧
が低下してしまう。図２８からも明らかなように、接合
終端領域部で最適の不純物量は、セル領域部より高くな
っている。
【００６５】セル領域部おけるｐ型ドリフト層不純物量
は、プロセスマージンも含めると、ｎ−型ドリフト層の
８０〜１２０％とすることが最適であり、接合終端領域
部におけるｐ型ドリフト層不純物量は、プロセスマージ
ンも含めると、ｎ−型ドリフト層の９０〜１３０％とす
ることが最適であるから、終端部のｐ型ドリフト層不純
物量は、セル領域部のｐ型ドリフト層不純物量の７５〜
１６３％とすることが望ましい。最も高い耐圧が得られ
るｐ型ドリフト層不純物量は終端部の方が高いので、終
端部のｐ型ドリフト層不純物量は、セル領域部の不純物
量に対して、１００〜１６３％とすることがより望まし
い。
【００６６】スーパージャンクション構造の形成方法
は、例えば、イオン注入と埋め込み結晶成長を繰り返す
方法でも、トレンチ溝を形成して埋め込みエピを行う方
法でも、トレンチ溝を形成した後に斜め方向からイオン
注入を行う方法のいずれでもよい。
【００６７】接合終端領域部のｐ型ドリフト層濃度を上
げることは、スーパージャンクション構造の各形成方法
に応じて可能である。
【００６８】イオン注入と埋め込み結晶成長を繰り返し
てスーパージャンクション構造を形成する方法では、セ
ル領域部と接合終端領域部で別々にイオン注入を行って
も、セル領域部と接合終端領域部でイオン注入のマスク
開口幅を変えて同時にイオン注入を行ってもよい。
【００６９】トレンチ溝を形成した後にトレンチ溝内を
結晶成長により埋め込む方法、または、斜め方向からイ
オン注入や気相拡散を行ってスーパージャンクション構
造を形成する方法では、セル領域部と接合終端領域部と
でトレンチ溝幅やメサ幅を変えてもよい。
【００７０】また、ｐ型ドリフト層不純物量をセル領域
部と終端部で同じにし、接合終端領域部のｎ−型ドリフ
ト層不純物量をセル領域部よりも下げても同様な効果が
得られる。
【００７１】（１２）第１２の実施形態 図２９は、本発明にかかる半導体素子の第１２の実施の
形態の概略構成を模式的に示す断面図である。
【００７２】本実施形態の半導体素子１２の特徴は、セ
ル領域部と接合終端領域部とでセルピッチが異なるｐ型
ドリフト層でスーパージャンクション構造を構成する点
にある。即ち、接合終端領域部のｐ型ドリフト層１３２
のセルピッチをセル領域部のｐ型ドリフト層１０６より
も狭くしている。このように、接合終端領域部でのセル
幅を狭くすることにより、ターンオフ時に接合終端領域
部での空乏化が速やかに進む。この結果、接合終端領域
部での耐圧低下が抑制される。
【００７３】図３０は、ｐ型ドリフト層とｎ−型ドリフ
ト層の不純物量バランスに対する耐圧の変化を示すグラ
フである。ｎ−型ドリフト層の不純物濃度は、２．５×
１０ １５ｃｍ−３とした。セルピッチを１６μｍとした
場合と８μｍとした場合とを比較すると、セルピッチを
８μｍと狭くした方が、不純物のバランスに対して耐圧
低下が小さくなっている。これより、セルピッチを狭く
することにより、不純物濃度バランスに対するマージン
を大きくすることができることが分かる。
【００７４】さらに、ｎ−型ドリフト層とｐ型ドリフト
層との不純物量バランスに注目すると、セル幅を変化さ
せても、耐圧が最も高くなる最適のｐ型ドリフト層不純
物量は、ｎ−型ドリフト層よりも高い不純物量となって
いる。このことから、接合終端領域部のセル幅を狭くし
た場合でも、接合終端領域部のｐ型ドリフト層不純物量
をセル領域部よりも高くすることが望ましいことが分か
る。
【００７５】（１３）第１３の実施形態 図３１は、本発明にかかる半導体素子の第１３の実施の
形態の概略構成を模式的に示す断面図である。
【００７６】本実施形態の半導体素子１３の特徴は、接
合終端領域部でのｐ型ドリフト層１３４の形状にあり、
上述した各実施形態における柱状の断面形状ではなく水
玉状の断面形状を有するように埋め込まれている点にあ
る。仮に、スーパージャンクション構造を構成するｐ型
ドリフト層１３４がセル領域部でこのような水玉の断面
形状を有する場合は、ターンオフで一旦空乏化した後、
ｐ型ドリフト層の空乏化が保持されてしまうが、本実施
形態では、水玉状の断面形状のｐ型ドリフト層１３４が
接合終端領域部にのみ形成されているので、半導体素子
１３のオン動作に影響を及ぼすことはない。
【００７７】スーパージャンクション構造の形成にあた
り、イオン注入と埋め込み結晶成長を繰り返す方法を採
用する場合、接合終端領域部でスーパージャンクション
構造のセルピッチを狭くすると、イオン注入するドーパ
ントの量が終端領域で減ってしまう。本実施形態のｐ型
ドリフト層１３４は、このような問題を解消するために
埋め込み成長後の拡散を採用した場合に得られる構造で
ある。即ち、埋め込み成長後の拡散によれば、埋め込ま
れたｐ層の濃度は、セル領域部では高く、接合終端領域
部では低くなる。この結果、セル領域部では上下のｐ層
が接続して柱状の断面形状をなすようにｐ型ドリフト層
が形成されるが、接合終端領域部では各埋め込み層が接
続されることなく水玉状の断面形状を有することにな
る。ただし、接合終端領域部でセルピッチを狭くしすぎ
ると、隣り合うｐ型ドリフト層同士が接続されてしまう
ので、接合終端領域部のセルピッチとしては、セル領域
部のセルピッチの半分以上に設定することが望ましい。
【００７８】（１４）第１４の実施形態 図３２は、本発明にかかる半導体素子の第１４の実施の
形態の概略構成を模式的に示す断面図である。本実施形
態の半導体素子１４は、接合終端領域部でのスーパージ
ャンクション構造のセル幅がセル領域部におけるセル幅
よりも狭くなるように形成され、かつ、接合終端領域部
内でｐ型ドリフト層１３６のメサ幅が相対的に広くなる
ように形成される。これにより、接合終端領域部のｐ型
ドリフト層１３６の不純物濃度をセル領域部よりも高く
することができる。このような構造により、本実施形態
の半導体素子１４は、接合終端領域部での耐圧低下が抑
制される。
【００７９】（１５）第１５の実施形態 図３３は、本発明にかかる半導体素子の第１５の実施の
形態の概略構成を模式的に示す断面図である。図２７に
示す半導体素子１１との対比において明らかなように、
本実施形態の半導体素子１５の特徴は、スーパージャン
クション構造とｎ＋ドレイン層１００との間に設けられ
たｎ−型ドリフト層１４２をさらに備え、このｎ−型ド
リフト層１４２とスーパージャンクション構造とでｎ型
ドリフト層を構成する点にある。ｎ−型ドリフト層１４
２は、スーパージャンクション構造におけるｎ−型ドリ
フト層１０２よりも低い不純物濃度を有するように形成
される。このようなｎ−型ドリフト層１４２を有する場
合であっても、上部のスーパージャンクション構造の空
乏化により耐圧が決定されるため、上述したスーパージ
ャンクション構造の半導体素子１〜１０と同様の接合終
端領域構造を設計できる。本実施形態の半導体素子１５
では、図２７に示す第１１の実施形態と同様に、接合終
端領域部におけるｐ型ドリフト層１３０の幅をセル領域
部のｐ型ドリフト層１０６よりも広くすることにより、
接合終端領域部でのスーパージャンクション構造のｐ型
不純物量をセル領域部よりも多くしている。これによ
り、接合終端領域部での耐圧低下を抑制することが可能
になる。
【００８０】（１６）第１６の実施形態 図３４は、本発明にかかる半導体素子の第１６の実施の
形態の概略構成を模式的に示す断面図である。前述した
第１５の実施形態と同様に、図３４に示す半導体素子１
６では、ｎ−型ドリフト層１４２とスーパージャンクシ
ョン構造とでｎ型ドリフト層を構成している。ｎ−型ド
リフト層１４２は、スーパージャンクション構造におけ
るｎ−型ドリフト層１０２よりも低い不純物濃度を有す
る。本実施形態では、接合終端領域部構造として接合終
端領域部のスーパージャンクション構造のセルピッチを
セル領域部のセルピッチよりも狭くすることにより、ｐ
型ドリフト層１３２とｎ−型ドリフト層１０２との濃度
バランスに対するマージンを広くすることができる。さ
らに、接合終端領域部でのｐ型ドリフト層１３２の不純
物量をセル領域部よりも多くすれば、接合終端領域部で
の耐圧低下をさらに抑制できる。
【００８１】（Ｂ）半導体素子の製造方法の実施形態 図３５は、本発明にかかる半導体素子の製造方法の実施
の一形態を示す略示断面図である。本実施形態は、上述
した本発明の半導体素子の各実施形態におけるスーパー
ジャンクション構造を少ない結晶成長回数で形成する方
法を提供する。
【００８２】イオン注入と埋め込み結晶成長を繰り返す
従来のプロセスでは、拡散によりｐ型リサーフ層（ｐ型
ドリフト層）を形成するので、１回の結晶成長膜厚を厚
くすることができず、このため５〜７回にわたってイオ
ン注入および埋め込み結晶成長を繰り返す必要があっ
た。また、従来の他のプロセスとしては、トレンチ溝を
形成した後にトレンチ溝内を結晶成長により埋め込む方
法があり、この場合は埋め込み成長回数を１回にするこ
とが可能である。しかしながら、スーパージャンクショ
ン構造で期待されるトレンチ溝のアスペクト比は５以上
と高いので、このような埋め込み結晶成長は困難であっ
た。
【００８３】本実施形態の製造方法の特徴は、図３５
（ａ）〜（ｆ）に示すように、アスペクト比の低いトレ
ンチ埋め込み結晶成長を複数回繰り返す点にある。即
ち、まずｎ−型半導体層１５１内に、最終的に要求され
るアスペクト比の半分でトレンチ溝１５４を形成し（図
３５（ａ））、このトレンチ溝１５４を埋め込むよう
に、ｐ−型半導体層１５６をエピタキシャル成長させる
（同図（ｂ））。次に、ｎ−型半導体層１５１の表面が
露出するまでｐ−型半導体層１５６を後退させ、トレン
チ溝に埋め込まれた半導体層１５８を得る（同図
（ｃ））。その後、ｎ−型半導体層１５１およびｐ−型
半導体層１５８を覆うようにｎ−型半導体層をさらにエ
ピタキシャル成長させ、ｐ−型半導体層１５８の膜厚と
同一の膜厚を有するｎ −型半導体層１６０を形成する
（同図（ｄ））。続いて、トレンチ溝１５４と合致する
トレンチ溝１６２をｎ−型半導体層１６０内に形成する
（同図（ｅ））。さらに、ｎ−型半導体層１５３および
ｐ−型半導体層１５８を覆うようにｎ−型半導体層１６
４をエピタキシャル成長させる（同図（ｆ））。このよ
うに、本実施形態の半導体素子製造方法によれば、比較
的容易に埋め込み成長を行うので、イオン注入と埋め込
み結晶成長を繰り返す従来のプロセスよりも少ない結晶
成長回数でスーパージャンクション構造を形成すること
ができる。
【００８４】なお、本実施形態では２回のトレンチ埋め
込み結晶成長でスーパージャンクション構造を形成した
が、これに限ることなく、例えば一回あたりのアスペク
ト比を求められるアスペクト比の１／３以下に設定して
トレンチ埋め込み結晶成長を３回以上繰り返すこととし
ても良い。また、１回目と２回目のスーパージャンクシ
ョン構造をそれぞれストライプ状に形成し、相互に直交
するように形成すると、位置合わせを確実に行うことが
できる。
【００８５】以上、本発明の実施の形態について説明し
たが、本発明は上記形態に限ることなくその技術的範囲
内で種々変更して実施することができる。例えば、上述
した各実施形態においては、スーパージャンクション構
造、ｐ型ベース層、ｎ＋ソース層およびゲート電極をス
トライプ状に形成したが、格子状や千鳥状をなすように
配置してもよい。また、半導体材料としてシリコン（Ｓ
ｉ）を用いた縦型パワーＭＯＳＦＥＴについて説明した
が、他の材料としては、例えばシリコンカーバイト（Ｓ
ｉＣ）や窒化ガリウム（ＧａＮ）、窒化アルミニウム
（ＡｌＮ）等の化合物半導体の他、ダイアモンドを用い
ることもできる。
【００８６】
【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。即ち、本発明によれば、低オン抵抗と高
耐圧とを同時に実現する半導体素子が提供される。
【００８７】また、本発明によれば、スーパージャンク
ション構造を有する半導体素子を少ない工程数で形成す
ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体素子の第１の実施の形態
の概略構造を示す平面図である。
【図２】図１に示す半導体素子の切断線Ａ−Ａに沿った
断面図である。
【図３】図１に示す半導体素子の切断線Ｂ−Ｂに沿った
断面図である。
【図４】本発明にかかる半導体素子の第２の実施の形態
の概略構造を示す平面図である。
【図５】図４に示す半導体素子の切断線Ａ−Ａに沿った
断面図である。
【図６】図４に示す半導体素子の切断線Ｂ−Ｂに沿った
断面図である。
【図７】本発明にかかる半導体素子の第３の実施の形態
の概略構造を示す平面図である。
【図８】本発明にかかる半導体素子の第４の実施の形態
の概略構造を示す平面図である。
【図９】図８に示す半導体素子の切断線Ａ−Ａに沿った
断面図である。
【図１０】図８に示す半導体素子の一変形例を示す断面
図である。
【図１１】本発明にかかる半導体素子の第５の実施の形
態の概略構造を示す平面図である。
【図１２】図１１に示す半導体素子の切断線Ａ−Ａに沿
った断面図である。
【図１３】本発明にかかる半導体素子の第６の実施の形
態の概略構造を示す平面図である。
【図１４】図１２に示す半導体素子の切断線Ａ−Ａに沿
った断面図である。
【図１５】図１２に示す半導体素子の切断線Ｂ−Ｂに沿
った断面図である。
【図１６】図１２に示す半導体素子の一変形例を示す平
面図である。
【図１７】本発明にかかる半導体素子の第７の実施の形
態の概略構造を示す平面図である。
【図１８】図１７に示す半導体素子の切断線Ａ−Ａに沿
った断面図である。
【図１９】本発明にかかる半導体素子の第８の実施の形
態の概略構造を示す平面図である。
【図２０】図１９に示す半導体素子の切断線Ａ−Ａに沿
った断面図である。
【図２１】図１９に示す半導体素子の切断線Ｂ−Ｂに沿
った断面図である。
【図２２】本発明にかかる半導体素子の第９の実施の形
態の概略構造を示す平面図である。
【図２３】図２２に示す半導体素子の切断線Ａ−Ａに沿
った断面図である。
【図２４】本発明にかかる半導体素子の第１０の実施の
形態の概略構造を示す平面図である。
【図２５】図２４に示す半導体素子の切断線Ａ−Ａに沿
った断面図である。
【図２６】図２４に示す半導体素子の切断線Ｂ−Ｂに沿
った断面図である。
【図２７】本発明にかかる半導体素子の第１１の実施の
形態の概略構成を模式的に示す断面図である。
【図２８】ｐ型ドーパント量と耐圧との関係をセル領域
部と接合終端領域部のそれぞれについて示すグラフであ
る。
【図２９】本発明にかかる半導体素子の第１２の実施の
形態の概略構成を模式的に示す断面図である。
【図３０】ｐ型リサーフ層とｎ−型ドリフト層の不純物
量バランスに対する耐圧の変化を示すグラフである。
【図３１】本発明にかかる半導体素子の第１３の実施の
形態の概略構成を模式的に示す断面図である。
【図３２】本発明にかかる半導体素子の第１４の実施の
形態の概略構成を模式的に示す断面図である。
【図３３】本発明にかかる半導体素子の第１５の実施の
形態の概略構成を模式的に示す断面図である。
【図３４】本発明にかかる半導体素子の第１６の実施の
形態の概略構成を模式的に示す断面図である。
【図３５】本発明にかかる半導体素子の製造方法の実施
の一形態を示す略示断面図である。
【図３６】従来の技術によるスーパージャンクション構
造を有するパワーＭＯＳＦＥＴの概略構成を模式的に示
す断面図である。
【符号の説明】
１〜１６ 半導体素子 ２０，１００ ｎ＋型ドレイン層 ２６ ｎ型ドリフト層（セル領域部） ２６ａ，１３６，１６６ ｎ型ドリフト層（接合終端領
域部） ２８，５４，１０６ ｐ型ドリフト層（セル領域部） ２８ａ，２９，２９’，５４ａ，１３０，１３２，１３
４，１３６，１６８ ｐ型ドリフト層（接合終端領域
部） ３０，１０８ ｐ型ベース層（セル領域部） ３０ａ ｐ型ベース層（接合終端領域部） ３２，１１０ ｎ＋型ソース層 ３４，１１２ ゲート絶縁膜 ３６，１１４ 絶縁ゲート電極 ３８ ソース電極（セル領域） ３８ａ ソース電極（接合終端領域部） ４０ ドレイン電極 ４２ ｎ＋型チャネルストッパ層 ４４ 電極 ４８，１２８ フィールド電極 ５２ ｐ−型リサーフ層 ６２，６２’ ｐ型ガードリング層 ６６，７２，７６ 絶縁膜 ６８ ｎ−型ベース層 １０２，１４２ ｎ−型ドリフト層 １５１，１５３，１６０ ｎ−型半導体層 １５６，１５８，１６４ ｐ−型半導体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 齋 藤 渉 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大 村 一 郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 泉 沢 優 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】セル領域部と、このセル領域部を囲むよう
    に設けられた接合終端領域部とを有する第１の第１導電
    型半導体層と、 前記第１の第１導電型半導体層の一方の表面上に形成さ
    れた第２の第１導電型半導体層と、 前記第２の第１導電型半導体層に電気的に接続された第
    １の主電極と、 前記第１の半導体層の前記セル領域部内で前記第１の第
    １導電型半導体層の一方の表面にほぼ垂直な方向でそれ
    ぞれが形成され、前記一方の表面に平行な任意の方向で
    ある第１の方向に周期的に配置された第１の第２導電型
    半導体層と、 前記第１の第１導電型半導体層の他方の表面部において
    前記第１の第２導電型半導体層に接続するように選択的
    に形成された第２の第２導電型半導体層と、 前記第２の第２導電型半導体層の表面部に選択的に形成
    された第３の第１導電型半導体層と、 前記第２の第２導電型半導体層の表面と前記第３の第１
    導電型半導体層の表面とに接するように形成された第２
    の主電極と、 前記第１の第１導電型半導体層の他方の表面のうち隣り
    合う前記第２の第２導電型半導体層に挟まれた領域と、
    前記隣り合う第２の第２導電型半導体層の表面と前記第
    ３の第１導電型半導体層の表面の上にゲート絶縁膜を介
    して形成された制御電極と、 前記接合終端領域部内に形成され、前記第１の方向と前
    記第１の方向に直交する方向である第２の方向とのうち
    少なくとも一方の方向に周期的に配置された第３の第２
    導電型半導体層と、を備える半導体素子。
  2. 【請求項２】前記第３の第２導電型半導体層は、前記第
    １の第１導電型半導体層の一方の表面にほぼ垂直な方向
    でそれぞれ形成されることを特徴とする請求項１に記載
    の半導体素子。
  3. 【請求項３】前記第３の第２導電型半導体層は、多角形
    または円形の断面形状を有するように形成されることを
    特徴とする請求項１または２に記載の半導体素子。
  4. 【請求項４】前記第１の第２導電型半導体層および前記
    第３の第２導電型半導体層の少なくとも一方は、多角形
    または円形の平面形状を有することを特徴とする請求項
    １乃至３のいずれかに記載の半導体素子。
  5. 【請求項５】前記第１の第２導電型半導体層と前記第３
    の第２導電型半導体層は、ストライプ状の平面形状を有
    することを特徴とする請求項１乃至３のいずれかに記載
    の半導体素子。
  6. 【請求項６】前記第１の第２導電型半導体層の内部、前
    記第３の第２導電型半導体層の内部、前記第１の第１導
    電型半導体層のうち前記第１の第２導電型半導体層に挟
    まれた領域の内部、前記第１の第１導電型半導体層のう
    ち前記第３の第２導電型半導体層に挟まれた領域の内
    部、前記第１の第２導電型半導体層と前記第１の第１導
    電型半導体層との境界面、および前記第３の第２導電型
    半導体層と前記第１の第１導電型半導体層との境界面の
    少なくともいずれかに形成された絶縁膜をさらに備える
    ことを特徴とする請求項１乃至５のいずれかに記載の半
    導体素子。
  7. 【請求項７】前記絶縁膜は、ストライプ状の平面形状を
    有することを特徴とする請求項６に記載の半導体素子。
  8. 【請求項８】前記絶縁膜は、所定間隔だけ相互に離隔す
    るように分断して形成されることを特徴とする請求項７
    に記載の半導体素子。
  9. 【請求項９】前記第３の第２導電型半導体層の不純物量
    Ｎ１は、前記第１の第２導電型半導体層の不純物量Ｎ２
    よりも高いことを特徴とする請求項１乃至８のいずれか
    に記載の半導体素子。
  10. 【請求項１０】前記第３の第２導電型半導体層の不純物
    量Ｎ１と前記第１の第２導電型半導体層の不純物量Ｎ２
    との比は、１＜Ｎ１／Ｎ２≦１．６３であることを特徴
    とする請求項９に記載の半導体素子。
  11. 【請求項１１】前記第３の第２導電型半導体層の配置間
    隔ＣＰ１は、前記第１の第２の半導体層の配置間隔ＣＰ
    ２よりも狭いことを特徴とする請求項１乃至１０のいず
    れかに記載の半導体素子。
  12. 【請求項１２】前記第３の第２導電型半導体層の配置間
    隔ＣＰ１と前記第１の第２の半導体層の配置間隔ＣＰ２
    との比は、１＜ＣＰ２／ＣＰ１＜２であることを特徴と
    する請求項１１に記載の半導体素子。
  13. 【請求項１３】前記第１の第１導電型半導体層は、前記
    接合終端領域部での不純物濃度が前記セル領域部での不
    純物濃度よりも低くなるように形成されることを特徴と
    する請求項１乃至８のいずれかに記載の半導体素子。
  14. 【請求項１４】前記第１の第１導電型半導体層と前記第
    ２の第１導電型半導体層との間に設けられ、前記第１の
    第１導電型半導体層よりも低い不純物濃度を有する第４
    の第１導電型半導体層をさらに備えることを特徴とする
    請求項１乃至１３のいずれかに記載の半導体素子。
  15. 【請求項１５】前記接合終端領域部内で前記セル領域部
    との境界面近傍において前記セル領域部を取り囲むよう
    に形成され、前記第１の主電極と前記第２の主電極とに
    接続される第４の第２導電型半導体層をさらに備えるこ
    とを特徴とする請求項１乃至１３のいずれかに記載の半
    導体素子。
  16. 【請求項１６】前記接合終端領域部の前記第１の第１導
    電型半導体層の上に絶縁膜を介して設けられたフィール
    ドプレート電極を含む接合終端構造をさらに備えること
    を特徴とする請求項１乃至１５のいずれかに記載の半導
    体素子。
  17. 【請求項１７】前記接合終端領域部の前記第１の第１導
    電型半導体層および前記第３の第２導電型半導体層の表
    面部に形成されたリサーフ層を含む接合終端構造をさら
    に備えることを特徴とする請求項１乃至１５のいずれか
    に記載の半導体素子。
  18. 【請求項１８】前記接合終端領域部の前記第１の第１導
    電型半導体層、または前記第１の第１導電型半導体層お
    よび前記第３の第２導電型半導体層の表面部に形成され
    た複数のガードリング層を含む接合終端構造をさらに備
    えることを特徴とする請求項１乃至１５のいずれかに記
    載の半導体素子。
  19. 【請求項１９】アスペクト比Ｒのトレンチ溝が設けられ
    た第１導電型半導体層と前記トレンチ溝内に埋め込まれ
    た第２導電型半導体層とを有するスーパージャンクショ
    ン構造の半導体素子の製造方法であって、 第１導電型半導体層内にＲ／Ｎ（Ｎは２以上の自然数）
    のアスペクト比を有するトレンチ溝を形成する第１の工
    程と、 前記トレンチ溝を埋め込むように第２導電型半導体層を
    エピタキシャル成長させる第２の工程と、 前記第１導電型半導体層の表面が露出するまで前記第２
    導電型半導体層を除去する第３の工程と、 前記第１導電型半導体層および前記第２導電型半導体層
    の上に、前記第１の工程により形成されたトレンチ溝の
    深さと実質的に同一の長さだけ層厚が増大するように前
    記第１導電型半導体層をエピタキシャル成長させる第４
    の工程と、 前記第１の工程により形成されたトレンチ溝に埋め込ま
    れた前記第２導電型半導体層が露出するように前記第１
    導電型半導体層を選択的に除去する第５の工程と、 前記第２乃至第５の工程を（Ｎ−１）回だけ繰り返す工
    程と、を備える半導体素子の製造方法。
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