JP4843843B2 - 超接合半導体素子 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、オン状態では電流を流すとともにオフ状態では空乏化する並列ｐｎ層からなる特殊な構造を備える、ＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の半導体素子に関する。
【０００２】
【従来の技術】
半導体素子は、半導体基板の片面に電極部をもち、主面に平行な方向に電流が流れる横型素子と、両主面に電極をもち、主面に垂直な方向に電流が流れる縦型素子とに大別される。
縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。例えば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める。
【０００３】
この高抵抗のｎドリフト層の電流経路を短くすることは、電流に対するドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がるものの、逆にｐベース領域とｎドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭く、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に耐圧の高い半導体装置では、ｎドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。すなわちオン抵抗と耐圧との間にトレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。
このトレードオフ関係の問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および特開平９−２６６３１１号公報に開示されている。
【０００５】
通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の違いは、ドリフト部が一様・単一の導電型でなく、薄い層状のｎ型のドリフト領域と薄い層状のｐ型の仕切領域を交互に繰り返した構造の並列ｐｎ層となっている点である。
この並列ｐｎ層は、オフ状態では、不純物濃度が高くても、並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその両側の横方向に拡がり、ドリフト領域全体が空乏化するため、高耐圧化を図ることができる。
【０００６】
本発明の発明者らも特開２０００−４０８２２号公報にそのような半導体素子の簡単な製造方法を開示している。
図８は、ＵＳＰ５２１６２７５に開示された半導体装置の一実施例である縦型ＭＯＳＦＥＴの部分断面図である。通常の縦型半導体素子では単一層とされるドリフト層１２がｎドリフト領域１２ａとｐ仕切り領域１２ｂとからなる並列ｐｎ層とされている点が特徴的である。１３はｐウェル領域、１４はｎ+ ソース領域、１５はゲート絶縁膜、１６はゲート電極、１７はソース電極、１８はドレイン電極である。
【０００７】
このドリフト層１２は例えば、ｎ+ ドレイン層１１をサブストレートとしてエピタキシャル法により、高抵抗のｎ型層を成長し、選択的にｎ+ ドレイン層１１に達するトレンチをエッチングしてｎドリフト領域１２ａとした後、更にトレンチ内にエピタキシャル法によりｐ型層を成長してｐ仕切り領域１２ｂが形成される。
【０００８】
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
【０００９】
【発明が解決しようとする課題】
しかし、前記の発明ではいずれも、電流の流れる活性部の並列ｐｎ層からなるドリフト層の記載がなされているのみで、通常高耐圧を実現するために活性部の外周部に設けられる耐圧構造部の記載がほとんどなされていない。実際の高耐圧半導体素子とするためには、耐圧に関する考察とそれに基づく構造設計が必要である。
【００１０】
例えば、活性部と耐圧構造部の並列ｐｎ層の厚さが同じ場合には、活性部では各並列ｐｎ層に均等に電圧が印加され、空乏層が縦方向に広がり、並列ｐｎ層の厚さに比例して活性部の電界は緩和される。しかしながら耐圧構造部では、ガードリング構造やフィールドプレート構造により主面に平行な表面電界は緩和されるが、耐圧構造部内部の空乏層は活性部と比較して十分には広がらない。したがって耐圧構造部と活性部の電界を比較した場合、耐圧構造部の電界が活性部よりも密となり、耐圧構造部が臨界電界に達し、結果として耐圧は耐圧構造部で決定されてしまう。
【００１１】
このような状祝では耐圧構造部で先に臨界電界に達し、耐圧構造部で発生したアバランシェ電流が、活性部の最も外側にあるｐ層へ集中するため、寄生トランジスタが動作しやすくなる。それゆえ超接合半導体素子の破壊を引き起こしやすくなり信頼性が保たれなくなるとともに、誘導性の負荷（以下Ｌ負荷と称する）時のアバランシェ耐量（破壊耐量）の確保が困難となる。
【００１２】
このような問題に鑑み本発明の目的は、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ、信頼性が高く、Ｌ負荷アバランシェ耐量の向上を容易に実現しうる超接合半導体素子を提供することにある。
【００１３】
【課題を解決するための手段】
Ｌ負荷アバランシェ耐量の向上を実現するため、以下の手段を考案した。
第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オフ状態で空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、厚さの異なる並列ｐｎ層を有し、並列ｐｎ層が厚さの薄い第一並列ｐｎ層部分と厚さの厚い第二並列ｐｎ層部分とからなり、第一並列ｐｎ層部分の周縁部に第二並列ｐｎ層部分を配置するものとする。
【００１４】
並列ｐｎ層の厚さについて外周耐圧構造部よりも素子活性部を薄くすることによって、耐圧構造部が臨界電界に達する前に活性部が臨界電界に達するため、耐圧は活性部で決定される。それゆえアバランシェ電流発生部が耐圧構造部ではなく活性部となるため、活性部の外端にアバランシェ電流が集中することなく、超接合半導体素子の信頼性が向上するとともに、Ｌ負荷アバランシェ耐量が向上する。また、活性部の並列ｐｎ層の厚さが従来の並列ｐｎ層の厚さよりも薄くなるため、オン時のドリフト萌域が短くなり、オン抵抗が低減できる。
【００１５】
第二並列ｐｎ層部分のピッチを第一並列ｐｎ層部分のピッチよりも狭くし、或いは、第二並列ｐｎ層部分の不純物濃度を第一並列ｐｎ層部分の不純物濃度よりも低くしてもよい。
そのようにすれば、外周の耐圧構造部での電界が活性部と比較して一層緩和されるので、活性部で先に臨界電界に達しアバランシェ電流が流れる。
【００１６】
第一並列ｐｎ層部分と低抵抗層との間に、第一導電型領域を介在させるものとする。
その第一導電型領域により、空乏層の広がりが抑えられ、電界が高められる。
第一導電型領域の不純物濃度が、第一導電型ドリフト領域のそれより高濃度であるものとすれば、効率的に空乏層の広がりが抑えられる。
【００１７】
更に、第二並列ｐｎ層部分の周囲に、第一導電型または第二導電型の高比抵抗領域を設けても良い。
その高比抵抗領域により、空乏層の広がりが促進され、耐圧構造部での電界が低減される。
第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オフ状態で空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層の周縁部に並列ｐｎ層の厚さより厚い第一導電型または第二導電型の高比抵抗領域を有し、高比抵抗領域の不純物濃度Ｎ D は、超接合半導体素子の耐圧をＶ DSS （Ｖ）としたとき、５．６２×１０ 17 ×Ｖ DSS -1.36 （cm -3 ）以下であるものとしても良い。
【００１８】
その場合も並列ｐｎ層の周縁部の厚い高比抵抗領域により、空乏層の広がりが促進され、耐圧構造部での電界が低減される。
並列ｐｎ層と低抵抗層との間の第一導電型領域についても同様である。
【００１９】
超接合半導体素子において、周辺の耐圧構造部の比抵抗を上記のような値にすると良いことは、ＤＥ１９９５４３５１Ａ１に開示されている。この値は並列ｐｎ層と低抵抗層との間に第一導電型領域を介在させた本発明の場合も適用できる。更に、高抵抗領域の周囲に第一導電型のチャネルストッパー領域を有するものとする。
【００２０】
そのようにすれば、耐圧が安定化され、信頼性が向上する。
別の手段として、第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オフ状態で空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層は、厚さ方向で不純物濃度が異なり、
前記並列ｐｎ層からなる第一並列ｐｎ層の周縁部に第二並列ｐｎ層が配置され、前記第一並列ｐｎ層は、前記第二並列ｐｎ層の不純物濃度より高濃度である高濃度部分を有するものとする。
【００２１】
例えば、少なくとも一部の第一導電型ドリフト領域と第二導電型仕切り領域の不純物濃度が共に第一主面側より第二主面側で高濃度になっているものとする。
具体的には、第一導電型ドリフト領域と第二導電型仕切り領域の両方を高濃度としても、一方を高濃度としても良い。
活性部における並列ｐｎ層の所定の領域の濃度を高くすることによって、空乏層の広がりが抑えられ、電界が高められるので、耐圧構造部が臨界電界に達する前に活性部が臨界電界に達する。
【００２２】
前記並列ｐｎ層からなる第一並列ｐｎ層の周縁部に厚さ方向で不純物濃度が変化しない第二並列ｐｎ層を配置してもよい。
不純物濃度が変化しない第二並列ｐｎ層では、空乏層がより良く広がるので、電界が緩和される。それゆえアバランシェ電流発 生部が耐圧構造部ではなく活性部となるため、耐圧構造部にアバランシェ電流が集中することなく、超接合半導体素子の信頼性が向上するとともに、Ｌ負荷アバランシェ耐量が向上する。
【００２３】
第二並列ｐｎ層部分のピッチを第一並列ｐｎ層部分のピッチよりも狭くし、或いは、第二並列ｐｎ層部分の不純物濃度を第一並列ｐｎ層部分の不純物濃度よりも低くしてもよい。
そのようにすれば、外周の耐圧構造部での電界が活性部と比較して一層緩和されるので、活性部で先に臨界電界に達しアバランシェ電流が流れる。
【００２５】
第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オフ状態で空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層は、厚さ方向で不純物濃度が異なり、
第一並列ｐｎ層の周縁部に第一導電型または第二導電型の高比抵抗領域を有し、
高比抵抗領域の不純物濃度ＮD が、超接合半導体素子の耐圧をＶDSS （Ｖ）としたとき、５．６２×１０17×ＶDSS -1.36 （cm-3）以下であるものとする。
超接合半導体素子において、周辺の耐圧構造部の比抵抗を上記のような値にすると良いことは、ＤＥ１９９５４３５１Ａ１に開示されている。この値は並列ｐｎ層と低抵抗層との間に第一導電型領域を介在させた本発明の場合も適用できる。
【００２６】
更に、高比抵抗領域の周囲に第一導電型のチャネルストッパー領域を有するものとする。
そのようにすれば、耐圧が安定化され、信頼性が向上する。
【００２７】
【発明の実施の形態】
以下に本発明の実施の形態を添付図面に基づいて説明する。なお以下でｎまたはｐを冠記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味している。また+ は比較的高不純物濃度の、- は比較的高不純物濃度の領域をそれぞれ意味している。
【００２８】
［実施例１］
図１は、本発明の実施例１の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の左側がｎチャネル型ＭＯＳＦＥＴの端である。
図１において、１１は低抵抗のｎ+ ドレイン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２ｂとからなる並列ｐｎ層である。表面層には、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａが形成されている。ｐウェル領域１３ａの内部にｎ+ ソース領域１４と高濃度のｐ+ コンタクト領域１３ｂとが形成されている。ｎ+ ソース領域１４とｎドリフト領域１２ａとに挟まれたｐウェル領域１３ａの表面上には、ゲート絶縁膜１５を介して多結晶シリコンのゲート電極層１６が、また、ｎ+ ソース領域１４と高濃度のｐ+ コンタクト領域１３ｂの表面に共通に接触するソース電極１７が設けられている。ｎ+ ドレイン層１１の裏面にはドレイン電極１８が設けられている。１９は表面保護および安定化のための絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１７は、図のように層間絶縁膜１９を介してゲート電極層１６の上に延長されることが多い。図示しない部分で、ゲート電極層１６上に金属膜のゲート電極が設けられている。
【００２９】
この実施例１の縦型の超接合ＭＯＳＦＥＴでは、活性部１０の並列ｐｎ層１２の下方に、ｎドリフト領域１２ａより不純物濃度の高いｎ+ ドレイン中間層２１が設けられている点がポイントである。すなわち、活性部１０の並列ｐｎ層１２の厚さは、耐圧構造部２０の並列ｐｎ層２２の厚さよりも薄くなっている。活性部１０の並列ｐｎ層１２と耐圧構造部２０の並列ｐｎ層２２の幅、不純物濃度は同じである。耐圧構造部２０の並列ｐｎ層２２を構成するｐ仕切り領域を２２ｂ、ｎドリフト領域を２２ａとする。
【００３０】
ｎドリフト領域１２ａとｐ仕切り領域１２ｂとの平面的な形状は、例えばともにストライプ状とする。ｎドリフト領域１２ａとｐ仕切り領域１２ｂとの平面的な形状は、他に一方が格子状や網状であり、他方がその中に挟まれた形状でも良い。その他多様な配置が考えられる。
例えば、７００ＶクラスのＭＯＳＦＥＴとして、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ ドレイン層１１の比抵抗は０．０１Ω・cm、厚さ３５０μm 、活性部の並列ｐｎ層１２の厚さ４０μm 、ｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの幅８μm （すなわち、同じ領域の中心間間隔１６μm ）、平均不純物濃度２×１０15cm-3、ｐウェル領域１３ａの拡散深さ１μm 、表面不純物濃度３×１０18cm-3、ｎ+ ソース領域１４の拡散深さ０．３μm 、表面不純物濃度１×１０20cm-3、ｎ+ ドレイン中間層１１ａの厚さ１０μm 、不純物濃度２×１０17cm-3である。耐圧構造部２０の並列ｐｎ層２２の厚さは５０μmである。並列ｐｎ層２２の幅、平均不純物濃度等は、活性部の並列ｐｎ層１２と同じとする。ｎ+ ドレイン中間層２１の濃度としては１×１０14cm-3〜１×１０20cm-3の範囲が望ましい。
【００３１】
活性部１０の並列ｐｎ層１２と耐圧構造部２０の並列ｐｎ層２２とは、例えばエピタキシャル成長により形成される。
他の製造方法として、エピタキシャル成長の前に部分的に不純物の埋め込み領域を形成しておいてから、ｎ- 高抵抗領域をエピタキシャル成長する工程を数回繰り返した後、熱処理により拡散させて形成することもできる。
【００３２】
先に述べたように、活性部と耐圧構造部に配置した並列ｐｎ層の厚さが同じ超接合半尋体素子では、活性部の並列ｐｎ層は約５０Vの電圧で完全空乏化し、その後探さ方向に電界がかかるため、並列ｐｎ層の厚さに比例して活性部の電界は緩和される。一方耐圧構造部では耐圧構造部内部の空乏層は活性部と比較して十分には広がらない。したがって耐圧構造部と活性部の電界を比較した場合、耐圧構造部の電界が活性部よりも密となり、耐圧構造部が臨界電界に達し、結果として耐圧は耐圧構造部で決定されてしまう。
【００３３】
これに対し、図１に示したような活性部１０に配置した並列ｐｎ層１２の厚さが耐圧構造部２０に配置した並列ｐｎ層２２の厚さよりも短い場合には、並列ｐｎ層が同じ場合と比較して、活性部１０の電界を耐圧構造部２０のそれよりも密にすることができるため、活性部１０が耐圧構造部２０よりも先に臨界電界に達する。
【００３４】
したがって、活性部１０で耐圧が決定されるようになり、アバランシェ耐量が向上する。それゆえ、超接合半導体素子の信頼性も向上する。
なお本実施例のＭＯＳＦＥＴの基本的な動作機構については特開２０００−４０８２２号に記載したものと同様であるため省略する。勿論、本実施例の超接合ＭＯＳＦＥＴでは、ｎドリフト領域１２ａの不純物濃度を高くしたことと、そのことによりドリフト層１２の厚さを薄くできたため、オン抵抗としては単層のｎドリフト層のＭＯＳＦＥＴに比べて、約１０分の１に低減でき、しかも耐圧は十分に確保される。なお、ｎドリフト領域１２ａの幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減、およびオン抵抗と耐圧とのトレードオフ関係の改善が可能である。
【００３５】
また図１において耐圧構造部２０の並列ｐｎ層２２のピッチを、活性部１０の並列ｐｎ層１２のピッチよりも狭くてもよい。そのようにすることで、耐圧構造部２０での単位長さ当たりの空乏領域が活性部１０よりも多くなるため、耐圧構造部２０の電界は図１に示した耐圧構造よりも緩和される。それゆえ図１と比較して更に、活性部１０で耐圧が決定されやすくなる。
【００３６】
もちろん、耐圧構造部２０における並列ｐｎ層２２の濃度を低くしてもよい。これにより、耐圧構造部２０での単位長さ当たりの空乏領域がさらに広がるので、耐圧構造部２０での電界が更に緩和できる。
耐圧構造部２０の並列ｐｎ層２２を活性部１０の並列ｐｎ層１２に対して垂直に配置しても良い。もちろん、この場合でも並列ｐｎ層２２のピッチを狭くすることや、その濃度を低くすることも可能である。そのようにした場合でも、上記と同様の効果が得られる。
【００３７】
［実施例２］
図２は、本発明の実施例２の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の左側がｎチャネル型ＭＯＳＦＥＴの端である。
この例でも実施例１と同様に、活性部１０に配置したストライプ状の並列ｐｎ層１２の厚さは耐圧構造部２０のそれよりも短くなっており、活性部１０の薄い並列ｐｎ層１２とｎ+ ドレイン層１１との間には、不純物濃度の高いｎ+ ドレイン中間層２１が設けられている。
【００３８】
実施例１と異なっているのは、耐圧構造部２０の並列ｐｎ層２２の間に高比抵抗のｎ- 高比抵抗層２３が配置されている点である。
本実施例でも、各部の寸法および不純物濃度等は実施例１と同じような値とする。すなわち活性部１０および耐圧構造部２０における並列ｐｎ層１２、２２の幅はｐ 仕切り領域、ｎドリフト領域とも８μmであり、並列ｐｎ層のピッチとしては１６μmである。活性部１０の並列ｐｎ層１２の厚さは４０μm、耐圧構造部２０の並列ｐｎ層２２の厚さは５０μmである。また、活性部１０および耐圧構造部２０のｐ仕切り領域、ｎドリフト領域の不純物濃度はともに約２×１０15cm-3である。また、ｎ+ ドレイン中間層２１の厚さは約１０μm であり、濃度は５×１０17cm-3である。ｎ+ ドレイン中間層の濃度としては１×１０14cm-3から１×１０20cm-3の範囲が望ましい。
【００３９】
ｎ- 高比抵抗層２３の比抵抗は５０〜２００Ωcmが望ましい。
ｎ- 高比抵抗層２３の挿入により、耐圧構造部２０における空乏層の広がりが促進されるため、耐圧構造部２０での電界は緩和される。従ってこの実施例の場合にも図１の場合と同様に、活性部１０での電界が先に臨界電界に達し、アバランシェ電流が流れる。すなわち、実施例１の場合と同様の効果が期待できる。
【００４０】
また、耐圧を安定化させるために、ｎ- 高比抵抗層２３の外側のチャネルストッパー２５の上に周辺電極２７を設けてもよい。
［実施例３］
図３は、本発明の実施例３の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の左側がｎチャネル型ＭＯＳＦＥＴの端である。
【００４１】
この例でも、活性部１０に配置したストライプ状の並列ｐｎ層１２とｎ+ ドレイン層１１との間に、ｎドリフト領域１２ａより不純物濃度の高いｎ+ ドレイン中間層２１が設けられている。
実施例１、２と異なっているのは、耐圧構造部２０に並列ｐｎ層が無く、活性部１０の並列ｐｎ層１２より厚さの厚い高比抵抗のｎ- 高抵抗領域２３だけが配置されている点である。
【００４２】
本実施例でも、各部の寸法および不純物濃度等は実施例１と同じような値とする。すなわち活性部１０における並列ｐｎ層１２の幅はｐ仕切り領域１２ｂ、ｎドリフト領域１２ａとも８μm であり、並列ｐｎ層１２のピッチとしては１６μm である。活性部１０の並列ｐｎ層１２の厚さは４０μm 、耐圧構造部２０のｎ- 高抵抗領域２３の厚さは５０μm である。また、活性部１０のｐ仕切り領域１２ｂ、ｎドリフト領域１２ａの濃度はともに約２×１０15cm-3である。また、ｎ+ ドレイン中間層２１の厚さは約１０μm であり、不純物濃度は５×１０17cm-3である。ｎ+ ドレイン中間層２１の濃度としては、１×１０14cm-3〜１×１０20cm-3の範囲が望ましい。
【００４３】
耐圧構造部のｎ- 高比抵抗領域２３の比抵抗は、５０〜２００Ωcmとすることが望ましい。
ｎ- 高比抵抗領域２３とすることにより、電圧印加時の耐圧構造部２０における空乏層の広がりが促進されるため、耐圧構造部２０での電界は緩和される。活性部１０の並列ｐｎ層１２の厚さが、耐圧構造部２０のｎ- 高比抵抗層２３の厚さよりも薄い場合には、活性部１０の並列ｐｎ層１２内の電界が、耐圧構造部２０よりも密になる。そのため、活性部１０が耐圧構造部２０よりも先に臨界電界に達する。したがって活性部１０で耐圧が決定されるようになる。
【００４４】
大きなアバランシェ電流が流れたとしても、その電流は集中せず、アバランシェ耐量が向上する。それゆえ、超接合半導体素子の信頼性も向上する。
［実施例４］
図４は、本発明の実施例４の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の左側がｎチャネル型ＭＯＳＦＥＴの端である。
【００４５】
図５（ａ）の点線は図４のＡＡ線、実線は図４のＢＢ線、（ｂ）は図４のＣＣ線およびＤＤ線に沿った不純物濃度分布図である。
この実施例４は、これまでの実施例１、２と異なり、活性部１０と耐圧構造部２０の並列ｐｎ層１２、２２の厚さは同じである。しかしながら、活性部１０の並列ｐｎ層１２の不純物濃度が探さ方向で変化している。その濃度変化は、ｎ+ ドレイン層１１に近い部分での不純物濃度が高くなっている。この不純物濃度が高くなっている部分を高濃度並列ｐｎ層２４、それを構成するｐ+ 仕切り領域を２４ｂ、ｎ+ ドリフト領域を２４ａとする。
【００４６】
すなわち図５（ａ）において、高濃度並列ｐｎ層２４の不純物濃度（ＢＢ線）は、並列ｐｎ層２２の不純物濃度（ＡＡ線）より高くなっている。これは、図５（ｂ）のＣＣ線、ＤＤ線に沿った断面の不純物濃度分布からもわかる。
本実施例でも、各部の寸法および不純物濃度等は実施例１と同じような値とする。すなわち活性部１０および耐圧構造部２０における並列ｐｎ層１２、２２の幅は、ｐ仕切り領域１２ｂ、２２ｂ、ｎドリフト領域１２ａ、２２ａとも８μmであり、並列ｐｎ層１２、２２のピッチとしては１６μmである。
【００４７】
活性部１０、耐圧構造部２０の並列ｐｎ層１２、２２の厚さは共に５０μmである。また、活性部１０および耐圧構造部２０のｐ仕切り領域１２ｂ、２２ｂ、ｎドリフト領域１２ａ、２２ａの不純物濃度はともに約２×１０15cm-3である。
ただし、活性部１０の並列ｐｎ層１２において、不純物濃度の高くなった高濃度並列ｐｎ層２４の厚さが約１０μmであり、その濃度はｐ+ 仕切り領域２４ｂ、ｎ+ ドリフト領域２４ａとも６×１０15cm-3である。
【００４８】
活性部１０の底部で確実に先にアバランシェ電流を発生させるためには、不純物濃度を高くした高濃度並列ｐｎ層２４の濃度としては３×１０15〜１×１０16cm-3が望ましい。
このような不純物濃度分布の並列ｐｎ層１２を持った実施例４の超接合ＭＯＳＦＥＴでは、活性部１０の並列ｐｎ層１２の下部に高濃度並列ｐｎ層２４が有るため、活性部１０の並列ｐｎ層１２底部における空乏層が広がりにくく、活性部１０の並列ｐｎ層１２底部における電界が耐圧構造部２０よりも高くなるため、耐圧構造部２０よりも活性部１０で先に臨界電界に達する。
【００４９】
特に探さ方向の電界は、活性部１０の並列ｐｎ層１２下部に配置した濃度の高いｐ+ 仕切り領域２４ｂとｎ+ ドレイン領域１１付近で高くなるため、活性部１０の底部でアバランシェ電流が発生するようになる。したがって大きなアバランシェ電流が流れたとしても、その電流は集中しないため、寄生トランジスタは動作しにくく、Ｌ負荷アバランシエ耐量が向上し、結果として素子の信頼性が向上する。
【００５０】
なお、高濃度並列ｐｎ層２４のＢＢ線に沿った不純物濃度分布は、図５（ａ）に示したように、ｐ+ 仕切り領域２４ｂとｎ+ ドリフト領域２４ａとで等しいことが望ましい。望ましくは、耐圧６００V クラスで５% 以下が良い。これは濃度を高くしたことによる耐圧の低下を最小限にとどめることができるからである。
しかしながら、高濃度並列ｐｎ層２４のＢＢに沿ったｐ+ 仕切り領域２４ｂもしくはｎ+ ドリフト領域２４ａのいずれか一方の濃度が高ければ、ｐ+ 仕切り領域２４ｂとｎ+ ドリフト領域２４ａとのチャージバランスが崩れるため、その領域での電界が密になり、耐圧構造部２０よりも活性部１０が先に臨界電界に達するようになる。
【００５１】
従って高濃度並列ｐｎ層２４のｐ+ 仕切り領域２４ｂもしくはｎ+ ドリフト領域２４ａのいずれか一方の濃度が高い場合にも、それらの濃度が同じ場合と同様に、活性部１０の並列ｐｎ層１２の底部で先に臨界電界に達するようになる。それゆえ、高濃度並列ｐｎ層２４のｐ+ 仕切り領域２４ｂとｎ+ ドリフト領域２４ａの不純物濃度は、並列ｐｎ層１２のＡＡ線部と比較して高くなければならないが、その少なくともその一方の不純物濃度が高ければよい。
【００５２】
また、図４において耐圧構造部２０の並列ｐｎ層２２のピッチは、活性部１０の並列ｐｎ層１２のそれより狭くてもよい。耐圧構造部２０の並列ｐｎ層２２のピッチを狭くすることで、単位長さ当たりの空乏領域が活性部１０よりも多くなるため、耐圧構造部２０の電界は緩和され、活性部１０で耐圧が決定されやすくなる。このように、耐圧構造部２０の並列ｐｎ層２２のピッチを狭くすることによっても、同様の効果が期待できる。
【００５３】
耐圧構造部２０の並列ｐｎ層２２は活性部１０の並列ｐｎ層１２に対して垂直に配置しても良い。もちろん、この場合でも並列ｐｎ層２２のピッチを狭くすることも可能である。このように配置した場合でも、上記と同様の効果が期待できる。
［実施例５］
図６は、本発明の実施例５の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の左側がｎチャネル型ＭＯＳＦＥＴの端である。図６のＥＥ線、ＦＦ線、ＧＧ線、ＨＨ線に沿った不純物濃度分布は、それぞれ図５（ａ）、（ｂ）と同様となる。
【００５４】
この例でも実施例４と同様に、活性部１０と耐圧構造部２０の並列ｐｎ層１２、２２の厚さは同じである。活性部１０の並列ｐｎ層１２の不純物濃度が探さ方向で変化しており、ｎ+ ドレイン層１１に近い部分が不純物濃度の高い高濃度並列ｐｎ層２４となっている。
実施例４と異なっているのは、耐圧構造部２０の並列ｐｎ層２２の間に高比抵抗のｎ- 高比抵抗層２３が配置されている点である。
【００５５】
本実施例でも、各部の寸法および不純物濃度等は実施例４と同じような値とする。すなわち、活性部１０および耐圧構造部２０における並列ｐｎ層１２、２２の幅は、ｐ仕切り領域１２ｂ、２２ｂ、ｎドリフト領域１２ａ、２２ａとも８μmであり、並列ｐｎ層１２、２２のピッチとしては１６μmである。
活性部１０、耐圧構造部２０の並列ｐｎ層１２、２２の厚さは共に５０μmである。また、活性部１０および耐圧構造部２０のｐ仕切り領域１２ｂ、２２ｂ、ｎドリフト領域１２ａ、２２ａの不純物濃度はともに約２×１０15cm-3である。
【００５６】
ただし、活性部１０の並列ｐｎ層１２において、不純物濃度の高くなった高濃度並列ｐｎ層２４の厚さが約１０μmであり、その濃度はｐ+ 仕切り領域２４ｂ、ｎ+ ドリフト領域２４ａとも６×１０15cm-3である。
活性部１０の底部で確実に先にアバランシェ電流を発生させるためには、不純物濃度を高くした高濃度並列ｐｎ層２４の濃度としては３×１０15〜１×１０16cm-3が望ましい。
【００５７】
ｎ- 高比抵抗層２３の比抵抗は５０〜２００Ωcmが望ましい。
ｎ- 高比抵抗層２３の挿入により、耐圧構造部２０における空乏層の広がりが促進されるため、耐圧構造部２０での電界は緩和される。従ってこの実施例の場合にも図４の場合と同様に、活性部１０での電界が先に臨界電界に達し、アバランシェ電流が流れる。したがってこのような構造でもアバランシェ耐量が向上し、素子の信頼性が確保できる。
【００５８】
もちろん、耐圧構造部における並列ｐｎ層の濃度を低くしてもよい。また、活性部の並列ｐｎ層に対して垂直に配置することも可能である。このようにした場合でも、上記と同様の効果が得られる。
［実施例６］
図７は、本発明の実施例６の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の左側がｎチャネル型ＭＯＳＦＥＴの端である。図７のＩＩ線、ＪＪ線、ＫＫ線、ＬＬ線に沿った不純物濃度分布は、それぞれ図５（ａ）、（ｂ）と同様となる。
【００５９】
この例でも実施例４、５と同様に、活性部１０と耐圧構造部２０の並列ｐｎ層１２、２２の厚さは同じである。活性部１０の並列ｐｎ層１２の不純物濃度が探さ方向で変化しており、ｎ+ ドレイン層１１に近い部分が不純物濃度の高い高濃度並列ｐｎ層２４となっている。
実施例４、５と異なっているのは、耐圧構造部２０に並列ｐｎ層が無く、活性部１０の並列ｐｎ層１２より厚さの厚い高比抵抗のｎ- 高抵抗領域２３だけが配置されている点である。
【００６０】
本実施例でも、各部の寸法および不純物濃度等は実施例４と同じような値とする。すなわち、活性部１０および耐圧構造部２０における並列ｐｎ層１２、２２の幅は、ｐ仕切り領域１２ｂ、２２ｂ、ｎドリフト領域１２ａ、２２ａとも８μmであり、並列ｐｎ層１２、２２のピッチとしては１６μmである。
活性部１０、耐圧構造部２０の並列ｐｎ層１２、２２の厚さは共に５０μmである。また、活性部１０および耐圧構造部２０のｐ仕切り領域１２ｂ、２２ｂ、ｎドリフト領域１２ａ、２２ａの不純物濃度はともに約２×１０15cm-3である。
【００６１】
ただし、活性部１０の並列ｐｎ層１２において、不純物濃度の高くなった高濃度並列ｐｎ層２４の厚さが約１０μmであり、その濃度はｐ+ 仕切り領域２４ｂ、ｎ+ ドリフト領域２４ａとも６×１０15cm-3である。
活性部１０の底部で確実に先にアバランシェ電流を発生させるためには、不純物濃度を高くした高濃度並列ｐｎ層２４の濃度としては３×１０15〜１×１０16cm-3が望ましい。
【００６２】
耐圧構造部のｎ- 高比抵抗領域２３の比抵抗は、５０〜２００Ωcmとすることが望ましい。
このような不純物濃度分布の並列ｐｎ層１２を持った実施例４の超接合ＭＯＳＦＥＴでは、活性部１０の並列ｐｎ層１２の下部に高濃度並列ｐｎ層２４が有るため、活性部１０の並列ｐｎ層１２底部における空乏層が広がりにくい。しかも、耐圧構造部２０をｎ- 高比抵抗領域２３とすることにより、電圧印加時の耐圧構造部２０における空乏層の広がりが促進されるため、耐圧構造部２０での電界は緩和される。
【００６３】
従って、活性部１０の並列ｐｎ層１２底部における電界が、耐圧構造部２０よりも高くなる。そのため、活性部１０が耐圧構造部２０よりも先に臨界電界に達する。したがって活性部１０で耐圧が決定されるようになる。
特に探さ方向の電界は、活性部１０の並列ｐｎ層１２下部に配置した濃度の高いｐ+ 仕切り領域２４ｂとｎ+ ドレイン領域１１付近で高くなるため、活性部１０の底部でアバランシェ電流が発生するようになる。したがって大きなアバランシェ電流が流れたとしても、その電流は集中しないため、寄生トランジスタは動作しにくく、Ｌ負荷アバランシエ耐量が向上し、結果として素子の信頼性が向上する。
【００６４】
このように活性部の底部でアバランシェ電流を発生させる方法として、活性部底部での並列ｐｎ層のｎドリフト領域、ｐ仕切り領域のいずれかの濃度を高くすることが挙げられる。このようにすれば並列ｐｎ層のチャージバランスが崩れるため、活性部で耐圧が決定されるようになる。したがって、アバランシェ電流の集中を防ぎ、素子の信頼性を確保できる。
また、耐圧の安定化のために、チャネルストッパー電極としてｎ- 高比抵抗層２３の上部に周辺電極を設けることが望ましい。
【００６５】
【発明の効果】
以上説明したように本発明によれば、第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層とを備える超接合半導体素子において、並列ｐｎ層に厚さの異なる部分があり、厚さの厚い部分を厚さの薄い部分の周縁部に配置することによって、確実に活性部内で先にアバランシェ電流が発生するようにして、Ｌ負荷アバランシェ耐量が向上した超接合半導体素子とすることができる。また、活性部の並列ｐｎ層の厚さが従来の並列ｐｎ層の厚さよりも薄くなるため、オン時のドリフト領域が短くなり、オン抵抗が低減できる。
【００６６】
活性部における並列ｐｎ層の所定の領域の濃度を外周耐圧構造部よりも高くすることによっても同様に、確実に活性部内で先にアバランシェ電流が発生し、Ｌ負荷アバランシェ耐量が向上した超接合半導体素子とすることができる。この場合でも、所定領域におけるキャリアが多くなるため、オン抵抗が低減できる。
さらに、周縁部に高比抵抗領域を配した場合にも、耐圧構造部の電界が緩和されるので、一層の効果が得られることを示した。
【００６７】
よって本発明は、信頼性を向上させるとともに、オン抵抗と耐圧とのトレードオフ関係を改善した超接合半導体素子の更なる特性改善に大なる寄与をするものである。
【図面の簡単な説明】
【図１】 実施例１の超接合ＭＯＳＦＥＴの部分断面図
【図２】 実施例２の超接合ＭＯＳＦＥＴの部分断面図
【図３】 実施例３の超接合ＭＯＳＦＥＴの部分断面図
【図４】 実施例４の超接合ＭＯＳＦＥＴの部分断面図
【図５】 （ａ）は図４のＡＡ線、ＢＢ線、（ｂ）は図４のＣＣ線、ＤＤ線に沿った不純物濃度分布図
【図６】 実施例５の超接合ＭＯＳＦＥＴの部分断面図
【図７】 実施例６の超接合ＭＯＳＦＥＴの部分断面図
【図８】 従来の超接合ＭＯＳＦＥＴの部分断面図
【符号の説明】
１、１１：：ｎ+ ドレイン層
２、１２：並列ｐｎ層
２a 、１２ａ：ｎドリフト領域
２b 、１２ｂ：ｐ仕切り領域
３a 、１３ａ：ｐウエル領域
３b 、１３ｂ：ｐ+ コンタクト領域、
４、１４：ｎソース領域、
５、１５：ゲート酸化膜、
６、１６：ゲート電極層、
７、１７：ソース電極層、
８、１８：ドレイン電極層
９、１９：層間絶縁膜
１０：活性領域
２０：耐圧構造部
２１ ：ｎ+ ドリフト中間層
２２：耐圧構造部の並列ｐｎ層
２２ａ：ｎドリフト領域
２２ｂ：ｐ仕切り領域
２３ ：ｎ- 高比抵抗層
２４ａ：高濃度ｎドリフト領域、
２４ｂ：高濃度仕切り萌域
２５ ：チャネルストッパ
２６ ：絶縁膜
２７ ：周縁電極

Claims (23)

  1. 第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オフ状態で空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、厚さの異なる並列ｐｎ層を有し、前記並列ｐｎ層が厚さの薄い第一並列ｐｎ層部分と厚さの厚い第二並列ｐｎ層部分とからなり、第一並列ｐｎ層部分の周縁部に第二並列ｐｎ層部分が配置されていることを特徴とする超接合半導体素子。
  2. 第二並列ｐｎ層部分のピッチが第一並列ｐｎ層部分のピッチよりも狭いことを特徴とする請求項１に記載の超接合半導体素子。
  3. 第二並列ｐｎ層部分の不純物濃度が第一並列ｐｎ層部分の不純物濃度よりも低いことを特徴とする請求項１または２に記載の超接合半導体素子。
  4. 第一並列ｐｎ層部分と低抵抗層との間に、第一導電型領域が介在していることを特徴とする請求項１ないし３のいずれかに記載の超接合半導体素子。
  5. 第一導電型領域の不純物濃度が、第一導電型ドリフト領域のそれより高濃度であることを特徴とする請求項４に記載の起接合半導体素子。
  6. 第二並列ｐｎ層部分の周囲に、低抵抗層まで達する第一導電型チャネルストッパー領域を有することを特徴とする請求項１ないし５のいずれかに記載の超接合半導体素子。
  7. 第二並列ｐｎ層部分の周囲に、第一導電型または第二導電型の高比抵抗領域を有することを特徴とする請求項１ないし６のいずれかに記載の超接合半導体素子。
  8. 高比抵抗領域の不純物濃度ＮD が、超接合半導体素子の耐圧をＶDSS （Ｖ）としたとき、５．６２×１０17×ＶDSS -1.36 （cm-3）以下であることを特徴とする請求項７に記載の超接合半導体素子。
  9. 第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オフ状態で空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層の周縁部に並列ｐｎ層の厚さより厚い第一導電型または第二導電型の高比抵抗領域を有し、高比抵抗領域の不純物濃度ＮD が、超接合半導体素子の耐圧をＶDSS （Ｖ）としたとき、５．６２×１０17×ＶDSS -1.36 （cm-3）以下であることを特徴とする超接合半導体素子。
  10. 並列ｐｎ層と低抵抗層との間に、第一導電型領域が介在していることを特徴とする請求項９に記載の超接合半導体素子。
  11. 第一導電型領域の不純物濃度が、第一導電型ドリフト領域のそれより高濃度であることを特徴とする請求項１０に記載の起接合半導体素子。
  12. 高比抵抗領域の周囲に第一導電型のチャネルストッパー領域を有することを特徴とする請求項８ないし１１のいずれかに記載の超接合半導体素子。
  13. 第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オフ状態で空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層は、厚さ方向で不純物濃度が異なり、
    前記並列ｐｎ層からなる第一並列ｐｎ層の周縁部に第二並列ｐｎ層が配置され、前記第一並列ｐｎ層は、前記第二並列ｐｎ層の不純物濃度より高濃度である高濃度部分を有することを特徴とする超接合半導体素子。
  14. 前記高濃度部分が、第一導電型ドリフト領域と第二導電型仕切り領域の不純物濃度が共に第一主面側より第二主面側に配置され、かつ第一導電型ドリフト領域と第二導電型仕切り領域の第一主面側よりも高濃度になっていることを特徴とする請求項１３記載の超接合半導体素子。
  15. 前記高濃度部分が、第一導電型ドリフト領域と第二導電型仕切り領域の不純物濃度のいずれか一方が第一主面側より第二主面側に配置され、かつ第一導電型ドリフト領域と第二導電型仕切り領域の第一主面側よりも高濃度になっていることを特徴とする請求項１３記載の超接合半導体素子。
  16. 第二並列ｐｎ層は厚さ方向で不純物濃度が変化しないことを特徴とする請求項１３ないし１５のいずれかに記載の超接合半導体素子。
  17. 第二並列ｐｎ層部分のピッチが第一並列ｐｎ層部分のピッチよりも狭いことを特徴とする請求項１３ないし１６のいずれかに記載の超接合半導体素子。
  18. 第二並列ｐｎ層部分の周囲に、低抵抗層に達する第一導電型のチャネルストッパー領域を有することを特徴とする請求項１３ないし１７のいずれかに記載の超接合半導体素子。
  19. 第二並列ｐｎ層部分の周囲に、第一導電型または第二導電型の高比抵抗領域を有することを特徴とする請求項１３ないし１８のいずれかに記載の超接合半導体素子。
  20. 第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オフ状態で空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層は、厚さ方向で不純物濃度が異なり、
    第一並列ｐｎ層の周縁部に第一導電型または第二導電型の高比抵抗領域を有し、
    高比抵抗領域の不純物濃度ＮD が、超接合半導体素子の耐圧をＶDSS （Ｖ）としたとき、５．６２×１０17×ＶDSS -1.36 （cm-3）以下であることを特徴とする超接合半導体素子。
  21. 第一導電型ドリフト領域と第二導電型仕切り領域の不純物濃度が共に第一主面側より第二主面側で高濃度になっている高濃度部分を有することを特徴とする請求項２０記載の超接合半導体素子。
  22. 第一導電型ドリフト領域と第二導電型仕切り領域の不純物濃度のいずれか一方が第一主面側より第二主面側で高濃度になっている高濃度部分を有することを特徴とする請求項２０記載の超接合半導体素子。
  23. 高比抵抗領域の周囲に第一導電型のチャネルストッパー領域を有することを特徴とする請求項２０ないし２２のいずれかに記載の超接合半導体素子。
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