JP6448513B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置のオン抵抗は、低いことが望ましい。
特開２００５−１４２２４０号公報
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第２導電形の第５半導体領域と、絶縁部と、第１導電形の第６半導体領域と、第２導電形の第７半導体領域と、ゲート電極と、ゲート絶縁層と、第２電極と、第３電極と、を有する。
前記第１半導体領域は、前記第１電極の一部の上に設けられている。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に設けられている。
前記第４半導体領域の少なくとも一部は、前記第１電極の他の一部の上に設けられている。
前記第５半導体領域は、前記第４半導体領域の上に設けられている。
前記絶縁部は、前記第２半導体領域と前記第５半導体領域との間および前記第３半導体領域と前記第５半導体領域との間に設けられている。
前記第６半導体領域は、前記第５半導体領域の上に設けられている。
前記第７半導体領域は、前記第６半導体領域の上に選択的に設けられている。
前記ゲート絶縁層は、前記ゲート電極と、前記第５半導体領域、前記第６半導体領域、および前記第７半導体領域のそれぞれと、の間に設けられている。
前記第２電極は、前記第７半導体領域の上に設けられ、前記第７半導体領域と電気的に接続されている。
前記第３電極は、前記第３半導体領域の上に設けられ、前記第３半導体領域および前記ゲート電極と電気的に接続され、前記ゲート電極と同電位に設定されている。
第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 半導体装置のオン抵抗と飽和ドレイン電流密度との関係を表すグラフである。 第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。 第１実施形態の第３変形例に係る半導体装置の一部を表す断面図である。 半導体装置のオン抵抗と飽和ドレイン電流密度との関係を表すグラフである。 第１実施形態の第４変形例の一例に係る半導体装置の一部を表す断面図である。 第１実施形態の第４変形例の他の一例に係る半導体装置の一部を表す断面図である。 第１実施形態の第４変形例の他の一例に係る半導体装置の一部を表す断面図である。 第２実施形態に係る半導体装置の一部を表す断面図である。 第２実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第３実施形態に係る半導体装置の一部を表す断面図である。 第３実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第３実施形態の第２変形例に係る半導体装置の一部を表す断面図である。 第４実施形態に係る半導体装置の一部を表す断面図である。 第４実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第５実施形態に係る半導体装置の一部を表す平面図である。 第５実施形態に係る半導体装置の一部を表す断面図である。 第５実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第５実施形態の第２変形例に係る半導体装置の一部を表す断面図である。 第６実施形態に係る半導体装置の一部を表す平面図である。 第６実施形態に係る半導体装置の一部を表す断面図である。 第７実施形態に係る半導体装置の平面図である。 図２６の部分Ａを拡大した平面図である。 図２７のＢ−Ｂ´断面図である。 第７実施形態の第１変形例に係る半導体装置の断面図である。 第７実施形態の第２変形例に係る半導体装置の断面図である。 第７実施形態の第３変形例に係る半導体装置の断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極４１からソース電極４２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向とする。
以下の説明において、ｎ＋、ｎ、ｎ−、ｎ−−及び、ｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、「−」が付されている表記は、その数が多くなるほど、不純物濃度が低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００の一部を表す断面図である。
半導体装置１００は、例えば、縦型のＭＯＳＦＥＴである。
図１に表すように、半導体装置１００は、ｐ＋形（第１導電形）ドレイン領域１（第１半導体領域）、ｎ形（第２導電形）バッファ領域（第２半導体領域）、ｐ−形ピラー領域３（第３半導体領域）、ｎ＋形ドレイン領域４（第４半導体領域）、ｎ−形ピラー領域５（第５半導体領域）、ｐ形ベース領域６（第６半導体領域）、ｎ＋形ソース領域７（第７半導体領域）、絶縁部２０、ゲート電極３０、ゲート絶縁層３１、ドレイン電極４１（第１電極）、ソース電極４２（第２電極）、および電極４３（第３電極）を有する。
ドレイン電極４１は、半導体装置１００の裏面に設けられている。
ｐ＋形ドレイン領域１は、ドレイン電極４１の一部の上に設けられ、ドレイン電極４１と電気的に接続されている。
ｎ形バッファ領域２は、ｐ＋形ドレイン領域１の上に設けられている。
ｐ−形ピラー領域３は、ｎ形バッファ領域２の上に設けられている。
ｎ＋形ドレイン領域４は、ドレイン電極４１の他の一部の上に設けられ、ドレイン電極４１と電気的に接続されている。
ｎ−形ピラー領域５は、ｎ＋形ドレイン領域４の上に設けられている。ｎ−形ピラー領域５の少なくとも一部は、Ｘ方向において、ｐ−形ピラー領域３の少なくとも一部と並んでいる。
ｐ形ベース領域６は、ｎ−形ピラー領域５の上に設けられている。
ｎ＋形ソース領域７は、ｐ形ベース領域６の上に選択的に設けられている。
絶縁部２０は、ｎ形バッファ領域２とｎ−形ピラー領域５との間、ｐ−形ピラー領域３とｎ−形ピラー領域５との間、およびｐ−形ピラー領域３とｐ形ベース領域６との間に設けられている。
ゲート電極３０は、Ｘ方向においてｐ形ベース領域６と並んでいる。
ゲート絶縁層３１は、ゲート電極３０と、ｎ−形ピラー領域５、ｐ形ベース領域６、およびｎ＋形ソース領域７のそれぞれと、の間に設けられている。
絶縁部２０のＸ方向における厚みは、例えば、ゲート絶縁層３１の膜厚よりも厚い。
ｐ＋形ドレイン領域１、ｎ形バッファ領域２、ｐ−形ピラー領域３、ｎ＋形ドレイン領域４、ｎ−形ピラー領域５、ｐ形ベース領域６、ｎ＋形ソース領域７、絶縁部２０、およびゲート電極３０は、例えば、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
ｎ−形ピラー領域５とｐ−形ピラー領域３はＸ方向において交互に設けられ、各絶縁部２０はこれらの半導体領域の間に設けられている。
ソース電極４２は、半導体装置１００の表面に設けられ、ｐ形ベース領域６およびｎ＋形ソース領域７の上に位置している。ソース電極４２は、これらの半導体領域と電気的に接続されている。また、ソース電極４２とゲート電極３０との間にはゲート絶縁層３１が設けられ、これらの電極は電気的に分離されている。
電極４３は、半導体装置１００の表面にソース電極４２と離間して設けられ、ｐ−形ピラー領域３の上に位置している。また、電極４３は、ｐ−形ピラー領域３およびゲート電極３０と電気的に接続されている。
ここで、半導体装置１００の動作について説明する。
ドレイン電極４１に、ソース電極４２に対して正の電圧が印加された状態で、ゲート電極３０に閾値以上の電圧が印加されると、ｐ形ベース領域６のゲート絶縁層３１近傍の領域に反転チャネルが形成され、ＭＯＳＦＥＴがオン状態となる。
このとき、ゲート電極３０と電気的に接続されているｐ−形ピラー領域３にも電圧が印加される。ｐ−形ピラー領域３に電圧が印加されることで、ｎ−形ピラー領域５の絶縁部２０近傍の領域に電子が引き寄せられ、電子の蓄積チャネルが形成される。
その後、ゲート電極３０に印加される電圧が閾値未満になると、ＭＯＳＦＥＴがオフ状態となり、反転チャネルおよび蓄積チャネルが消滅する。ＭＯＳＦＥＴがオフ状態のときには、ドレイン電極４１とソース電極４２との間の電圧によりｎ−形ピラー領域５とｐ形ベース領域６とのｐｎ接合面およびｎ形バッファ領域２とｐ−形ピラー領域３とのｐｎ接合面から垂直方向に空乏層が広がる。また、ドレイン電極４１とゲート電極３０との間の電圧により、ｐ−形ピラー領域３と絶縁部２０との界面およびｎ−形ピラー領域５と絶縁部２０との界面から水平方向に空乏層が広がる。ｐ−形ピラー領域３およびｎ−形ピラー領域５が空乏化することで、オフ状態における耐圧が維持される。
また、ドレイン電極４１と電極４３との間には、ｐ＋形ドレイン領域１とｎ形バッファ領域２とによるダイオードと、ｎ形バッファ領域２とｐ−形ピラー領域３とによるダイオードと、が互いに逆方向に直列接続されている。このため、ドレイン電極４１と電極４３との間に流れる電流は、ダイオードの逆方向電圧印加時のリーク電流程度に抑制される。
ここで、各構成要素の材料の一例を説明する。
ｐ＋形ドレイン領域１、ｎ形バッファ領域２、ｐ−形ピラー領域３、ｎ＋形ドレイン領域４、ｎ−形ピラー領域５、ｐ形ベース領域６、ｎ＋形ソース領域７は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ゲート電極３０は、ポリシリコンなどの導電材料を含む。
絶縁部２０およびゲート絶縁層３１は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極４１、ソース電極４２、および電極４３は、アルミニウムなどの金属を含む。
次に、図２〜図４を参照して、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。
図２〜図４は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
まず、ｎ＋形半導体層４ａの上にｎ−形半導体層５ａが設けられた半導体基板を用意する。次に、ｎ−形半導体層５ａを貫通し、ｎ＋形半導体層４ａに達する複数の開口を形成する。続いて、図２（ａ）に表すように、これらの開口を絶縁材料で埋め込むことで、絶縁部２０を形成する。
次に、絶縁部２０同士の間に位置する一部のｎ−形半導体層５ａを除去し、開口を形成する。この開口の底部にｎ形不純物をイオン注入し、ｎ形バッファ領域２を形成する。続いて、ｎ形バッファ領域２の上にｐ形半導体層をエピタキシャル成長させて開口を埋め込む。この工程により、図２（ｂ）に表すように、ｐ−形ピラー領域３が形成される。
次に、残存しているｎ−形半導体層５ａの表面にｐ形不純物をイオン注入し、ｐ形ベース領域６を形成する。続いて、ｐ形ベース領域６を貫通し、ｎ−形半導体層５ａに達する開口ＯＰを形成する。続いて、熱酸化を行うことで、開口ＯＰの内壁、ｐ−形ピラー領域３の表面、およびｐ形ベース領域６の表面に、図３（ａ）に表すように、絶縁層３１ａを形成する。
次に、絶縁層３１ａの上に開口ＯＰを埋め込む導電層を形成する。この導電層をエッチバックし、表面を後退させることで、開口ＯＰ内部にゲート電極３０を形成する。続いて、ｐ形ベース領域６の表面に第１絶縁層３１ａを介してｎ形不純物をイオン注入することでｎ＋形ソース領域７を形成する。続いて、ゲート電極３０を覆う第２絶縁層を形成する。ｐ−形ピラー領域３、ｐ形ベース領域６、およびｎ＋形ソース領域７のそれぞれの表面が露出するように、第１絶縁層３１ａおよび第２絶縁層をパターニングする。このときの様子を、図３（ｂ）に表す。
次に、ｐ−形ピラー領域３、ｐ形ベース領域６、およびｎ＋形ソース領域７を覆う金属層を形成し、この金属層をパターニングすることで、ソース電極４２および電極４３を形成する。続いて、図４（ａ）に表すように、ｎ＋形半導体層４ａが所定の厚みになるまで、ｎ＋形半導体層４ａの裏面を研磨する。
次に、ｎ＋形半導体層４ａのうち、ｎ形バッファ領域２の下に位置する部分に、ｐ形不純物をイオン注入することで、ｐ＋形ドレイン領域１を形成する。その後、ｐ＋形ドレイン領域１およびｎ＋形半導体層４ａの下に金属層を形成し、ドレイン電極４１を形成することで、半導体装置１００が得られる。
ここで、本実施形態による作用および効果について、図５を参照しながら説明する。
図５は、半導体装置のオン抵抗と飽和ドレイン電流密度との関係を表すグラフである。
図５において、横軸はオン抵抗ＲＯＮを表し、縦軸は飽和ドレイン電流密度ＩＤを表している。また、黒い丸は従来技術に係る半導体装置の特性を表し、白い丸は本実施形態に係る半導体装置の特性を表している。破線に挟まれた領域は、製品トレンドを表している。すなわち、製品トレンドとして、オン抵抗の低減に伴い飽和ドレイン電流密度が増加する傾向にある。
図５では、ｎ形ピラー領域とｐ形ピラー領域と互いに接して交互に配列された、スーパージャンクション構造（以下、ＳＪ構造という）を有する半導体装置の特性を、従来技術に係る半導体装置の特性として表している。従来技術に係る半導体装置では、ｎ形ピラーに含まれるｎ形不純物量とｐ形ピラーに含まれるｐ形不純物量とを等しくしつつ、各ピラー領域の幅を狭め、各ピラー領域の不純物濃度を高めることで、半導体装置の耐圧の低下を抑制しながらオン抵抗を低減させることができる。しかし、各ピラー領域の不純物濃度が高い場合、各領域に不純物濃度のばらつきが生じると、不純物量の変動も大きいことから、耐圧が大きく低下する。このため、不純物濃度のばらつきに対するマージンを考慮すると、各ピラー領域の幅の減少に比例させて不純物濃度を高めることは困難である。
不純物濃度のばらつきに対するマージンを確保しつつ、ｎ形ピラー領域の幅を狭くすると、オン状態において、ｎ形ピラー領域全体の幅に対して空乏化している領域の幅の割合が大きくなる。このため、図５に表すように、オン抵抗を低減することができるものの、飽和ドレイン電流密度は増加しない。そして、さらにｎ形ピラー領域の幅を狭くすると、空乏化している領域の幅の割合がさらに大きくなり、飽和ドレイン電流密度が低下するとともに、電流経路が狭窄されることによってオン抵抗が増加し始める。
これに対して、本実施形態に係る半導体装置１００では、ｐ−形ピラー領域３が設けられるとともに、ｐ−形ピラー領域３の上に電極４３が設けられ、この電極４３がゲート電極３０と電気的に接続されている。このような構成によれば、前述したように、ゲート電極３０に電圧を印加した際に、ｐ−形ピラー領域３にも電圧が印加され、ｎ−形ピラー領域５の絶縁部２０近傍の領域に電子の蓄積チャネルが形成される。蓄積チャネルが形成されることで、絶縁部２０とｎ−形ピラー領域５との界面からｎ−形ピラー領域５に向けて空乏層が広がりにくくなる。このため、ｐ−形ピラー領域３の幅（Ｘ方向における長さ）およびｎ−形ピラー領域５の幅を短くし、各半導体領域の不純物濃度を高めた場合であっても、オン状態におけるｎ−形ピラー領域５の空乏化を抑制することが可能となる。また、オフ状態では、絶縁部２０とｎ−形ピラー領域５との界面からｎ−形ピラー領域５に向けて空乏層が広がることで、半導体装置の耐圧が保持される。
さらに、従来のＳＪ構造を有する半導体装置では、ｐ形ピラー領域がソース電極と電気的に接続され、ｎ形ピラー領域がドレイン電極と電気的に接続されている。この場合、ｎ形ピラー領域とｐ形ピラー領域との間の接合容量は、ドレイン・ソース間容量となる。従って、従来技術に係る半導体装置では、ゲート・ドレイン間容量に比べて、ドレイン・ソース間容量が非常に大きく、外部のゲート抵抗によってスイッチング時のドレイン電圧変化速度（ｄＶ／ｄｔ）を調整することが容易ではない。このため、スイッチングノイズの抑制が困難である。
これに対して、本実施形態に係る半導体装置１００では、ｐ−形ピラー領域３がゲート電極３０と電気的に接続されている。この構成によれば、従来技術に係る半導体装置に比べて、ゲート・ドレイン間容量が大きくなる。このため、外部のゲート抵抗によるスイッチング時のドレイン電圧速度の制御性が向上し、スイッチングノイズの抑制を容易に行うことが可能となる。
すなわち、本実施形態によれば、半導体装置の耐圧の低下および飽和ドレイン電流密度の低下を抑制しつつ、オン抵抗の低下およびスイッチングノイズの低減が可能となる。
また、半導体装置１００は、ｐ＋形ドレイン領域１、ｎ形バッファ領域２、ｐ−形ピラー領域３、絶縁部２０、およびｎ−形ピラー領域５により構成される寄生ｐ形ＭＯＳＦＥＴを含む。ドレイン電極４１に対して電極４３に正の電圧が印加された場合、ｎ形バッファ領域２の絶縁部２０近傍の領域に反転チャネルが形成され、この寄生ｐ形ＭＯＳＦＥＴが動作する可能性がある。
ここで、ｎ形バッファ領域２のｎ形不純物濃度を高め、例えばｎ−形ピラー領域５のｎ形不純物濃度以上とすることで、ｎ形バッファ領域２にｐ形チャネルが形成され難くなる。このため、寄生ｐ形ＭＯＳＦＥＴが動作する可能性を低減し、半導体装置１００の動作を安定させることができる。
（第１変形例）
図６は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す断面図である。
半導体装置１１０は、ｐ形半導体領域８をさらに有する点で、半導体装置１００と異なる。
ｐ形半導体領域８は、ｐ−形ピラー領域３の上に設けられ、Ｘ方向においてｐ形ベース領域６と並んでいる。また、ｐ形半導体領域８とｐ形ベース領域６との間には、絶縁部２０が設けられている。ｐ−形ピラー領域３は、ｐ形半導体領域８を介して、電極４３と接続されている。
ｐ形半導体領域８のｐ形不純物濃度は、ｐ−形ピラー領域３のｐ形不純物濃度よりも高い。このため、ｐ形半導体領域８を電極４３と接触させることで、ｐ−形ピラー領域３を電極４３と接触させる場合に比べて、より確実にｐ−形ピラー領域３と電極４３とを電気的に接続することが可能となる。
（第２変形例）
図７は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す断面図である。
半導体装置１２０は、ｎ形半導体領域９をさらに有する点で、半導体装置１００と異なる。
ｎ形半導体領域９は、ｎ＋形ドレイン領域４とｎ−形ピラー領域５との間に設けられている。また、ｎ形半導体領域９は、Ｘ方向においてｎ形バッファ領域２と並んでいる。
本変形例においても、半導体装置１００と同様に、半導体装置の耐圧の低下および飽和ドレイン電流密度の低下を抑制しつつ、オン抵抗の低下およびスイッチングノイズの低減が可能となる。
（第３変形例）
図８は、第１実施形態の第３変形例に係る半導体装置１３０の一部を表す断面図である。
半導体装置１３０は、半導体装置１００との比較において、絶縁部２０の構造に差異を有する。
図８に表すように、絶縁部２０は、第１絶縁部分２０ａおよび第２絶縁部分２０ｂを有する。第１絶縁部分２０ａは、Ｘ方向においてｐ−形ピラー領域３と並んでいる。第２絶縁部分２０ｂは、ｎ形バッファ領域２とＸ方向において並んでいる。第２絶縁部分２０ｂのＸ方向における厚みは、第１絶縁部分２０ａのＸ方向における厚みよりも、厚い。
ここで、図９を用いて、絶縁部２０のＸ方向における厚み、オン抵抗、および飽和ドレイン電流密度の関係について説明する。
図９は、半導体装置のオン抵抗と飽和ドレイン電流密度との関係を表すグラフである。
図９において、横軸はオン抵抗ＲＯＮを表し、縦軸は飽和ドレイン電流密度ＩＤを表している。破線に挟まれた領域は、図５と同様に、製品トレンドを表している。また、矢印の方向に向かうほど、絶縁部２０の厚みが薄いことを示している。なお、図９では、絶縁部２０の厚みがＺ方向において一様である場合の特性を表している。
図９に表されるように、絶縁部２０の厚みを薄くするほど、オン抵抗が減少するとともに飽和ドレイン電流密度が増加することがわかる。これは、絶縁部２０が薄くなることで、ｎ−形ピラー領域５に形成される蓄積チャネルの幅が広くなるためである。その一方で、絶縁部２０の厚みを薄くすると、ドレイン電極４１に対して電極４３に正の電圧が印加された場合に、ｎ形バッファ領域２に反転チャネルが形成され易くなり、寄生ｐ形ＭＯＳＦＥＴが動作する可能性が高くなる。
この点について、本変形例では、第２絶縁部分２０ｂの厚みを、第１絶縁部分２０ａの厚みよりも厚くしている。このような構成を採用することで、ｎ形バッファ領域２に反転チャネルが形成され難くなる。
すなわち、本変形例によれば、第１絶縁部分２０ａの厚みを相対的に薄くすることで、オン抵抗の低減し、飽和ドレイン電流密度を増加させ、第２絶縁部分２０ｂの厚みを相対的に厚くすることで、寄生ｐ形ＭＯＳＦＥＴが動作する可能性を低減することができる。
（第４変形例）
図１０〜図１２を参照しつつ、第１実施形態の第４変形例について説明する。
図１０は、第１実施形態の第４変形例の一例に係る半導体装置１４０の一部を表す断面図である。
図１１は、第１実施形態の第４変形例の他の一例に係る半導体装置１４１の一部を表す断面図である。
図１２は、第１実施形態の第４変形例の他の一例に係る半導体装置１４２の一部を表す断面図である。
半導体装置１４０では、ｐ＋形ドレイン領域１とドレイン電極４１との間に、ｎ＋形ドレイン領域４の一部が設けられている。
このような構造の半導体装置は、例えば、以下の方法により作製される。
まず、ｎ＋形半導体層を用意し、その表面に選択的にｐ形不純物をイオン注入し、ｐ＋形ドレイン領域１を形成する。次に、ｎ＋形半導体層の上に、ｐ＋形ドレイン領域１を覆うｎ−形半導体層を形成する。その後、図２（ａ）〜図４（ａ）に表す工程と同様の工程を実行し、最後に、ｎ＋形半導体層の裏面にドレイン電極を形成する。
この方法によれば、ｎ＋形半導体層の裏面を研削した後にｐ＋形ドレイン領域１を形成する必要が無い。また、ｎ＋形半導体層の研削量のばらつきによるｐ＋形ドレイン領域１のＺ方向における形成位置のばらつきを低減することも可能である。
すなわち、本変形例によれば、半導体装置１００に比べて、製造が容易であり、特性のばらつきが小さい半導体装置が提供される。
ここで、図１１に表すように、ｐ＋形ドレイン領域１の上端は、ｎ＋形ドレイン領域４の上面よりもソース電極４２側（Ｚ方向側）に位置していてもよい。
また、図１２に表すように、絶縁部２０が−Ｚ方向に延び、絶縁部２０の下端がｐ＋形ドレイン領域１の下面よりもドレイン電極４１側（−Ｚ方向側）に位置していてもよい。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置２００の一部を表す断面図である。
半導体装置２００では、複数のｐ形ベース領域６の一部の上にｎ＋形ソース領域７が設けられていない。また、複数のｐ−形ピラー領域３の一部の上には、ソース電極４２と電気的に接続された電極４４が設けられ、当該ｐ−形ピラー領域３は、電極４４を介してソース電極４２と電気的に接続されている。
ゲート・ドレイン間容量を大きくすると、スイッチング速度の制御性を向上させることができるが、スイッチング損失は増加する。半導体装置２００では、複数のｐ−形ピラー領域３の一部がソース電極４２と電気的に接続されているため、半導体装置１００と比べて、ゲート・ドレイン間容量が小さく、ドレイン・ソース間容量が大きい。従って、本実施形態によれば、半導体装置１００と比べて、スイッチング損失を低減することが可能である。
なお、ゲート電極３０と電気的に接続されているｐ−形ピラー領域３の数と、ソース電極４２と電気的に接続されているｐ−形ピラー領域３の数と、の比率は任意であり、適宜変更可能である。
（第１変形例）
図１４は、第２実施形態の第１変形例に係る半導体装置２１０の一部を表す断面図である。
半導体装置２１０は、複数のｐ−形ピラー領域３の一部に代えて、ｐ形半導体領域１０（第８半導体領域）が設けられている点で、半導体装置２００と異なる。
ｐ形半導体領域１０は、ｎ−形ピラー領域５の一部の上に設けられている。ｐ形ベース領域６およびソース電極４２は、Ｘ方向に延び、ｐ形半導体領域１０の上に位置している。ゲート電極３０は、ｎ−形ピラー領域５の他の一部の上に設けられ、ｐ形半導体領域１０とＺ方向において並んでいない。また、ｐ−形ピラー領域３とｎ−形ピラー領域５との間には絶縁部２０が設けられているのに対して、ｎ−形ピラー領域５とｐ形半導体領域１０との間には、絶縁部２０が設けられていない。
本変形例においても、半導体装置２００と同様に、半導体装置１００に比べてゲート・ドレイン間容量を小さくできるため、スイッチング損失を低減することが可能である。
（第３実施形態）
図１５は、第３実施形態に係る半導体装置３００の一部を表す断面図である。
半導体装置３００は、電極４３に代えてゲート電極３０がｐ−形ピラー領域３の上に設けられている点で、半導体装置１００と異なる。ゲート電極３０は、ｐ−形ピラー領域３と電気的に接続されている。また、半導体装置３００では、ｐ形ベース領域６の上に、ｎ＋形ソース領域７が絶縁部２０に接するように選択的に設けられている。
半導体装置３００をターンオンさせる場合、ゲート電極３０を介してｐ−形ピラー領域３に閾値以上の電圧を印加する。ｐ−形ピラー領域３に電圧が印加されると、ｐ形ベース領域６の絶縁部２０近傍の領域に反転チャネルが形成され、ｎ＋形ソース領域７からｎ−形ピラー領域５に反転チャネルを介して電子が流れる。また、このとき、ｎ−形ピラー領域５の絶縁部２０近傍の領域に蓄積チャネルが形成される。
本実施形態においても、第１実施形態と同様に、半導体装置の耐圧の低下および飽和ドレイン電流密度の低下を抑制しつつ、オン抵抗の低下およびスイッチングノイズの低減が可能となる。
また、本実施形態によれば、ｎ＋形ソース領域７が絶縁部２０に接しているため、ｐ−形ピラー領域３に電圧が印加された際に、電子が流れる反転チャネルと、蓄積チャネルと、が絶縁部２０に沿って連続して形成される。反転チャネルおよび蓄積チャネルが連続して形成されることで、半導体装置のオン抵抗を低減することができる。
（第１変形例）
図１６は、第３実施形態の第１変形例に係る半導体装置３１０の一部を表す断面図である。
図１６は、半導体装置３００との比較において、絶縁部２０の構造に差異を有する。
絶縁部２０は、第３絶縁部分２０ｃおよび第４絶縁部分２０ｄを有する。第３絶縁部分２０ｃは、Ｘ方向において、ｐ形ベース領域６と並んでいる。第４絶縁部分２０ｄは、Ｘ方向において、ｎ−形ピラー領域５と並んでいる。第４絶縁部分２０ｄのＸ方向における厚みは、第３絶縁部分２０ｃのＸ方向における厚みよりも厚い。
第３絶縁部分２０ｃの厚みを相対的に薄くすることで、半導体装置をターンオンさせるために必要な閾値電圧を低下させることができる。また、第４絶縁部分２０ｄの厚みを相対的に厚くすることで、ｐ−形ピラー領域３とｎ−形ピラー領域５との間の容量を低減し、ゲート・ドレイン間容量を低減することができる。
（第２変形例）
図１７は、第３実施形態の第２変形例に係る半導体装置３２０の一部を表す断面図である。
半導体装置３２０は、複数のｐ−形ピラー領域３の一部に代えて、ｐ形半導体領域１０が設けられている点で、半導体装置３００と異なる。
ｐ形半導体領域１０は、半導体装置２１０と同様に、ｎ−形ピラー領域５の一部とｐ形ベース領域６の一部との間に設けられ、ｐ形ベース領域６を介してソース電極４２と電気的に接続されている。
このため、本変形例によれば、半導体装置３００に比べてゲート・ドレイン間容量を小さくできるため、スイッチング損失を低減することが可能である。
（第４実施形態）
図１８は、第４実施形態に係る半導体装置４００の一部を表す断面図である。
半導体装置４００は、ゲート電極３０およびゲート絶縁層３１が、絶縁部２０の上に設けられている点で、半導体装置１００と異なる。
ゲート電極３０は、ｐ−形ピラー領域３とｐ形ベース領域６との間に位置している。
ゲート電極３０を絶縁部２０の上に設けることで、オン状態において、電子が流れる反転チャネルと、蓄積チャネルと、がゲート絶縁層３１および絶縁部２０に沿って連続して形成される。
このため、本実施形態によれば、半導体装置１００に比べて、半導体装置のオン抵抗を低減することができる。
（第１変形例）
図１９は、第４実施形態の第１変形例に係る半導体装置４１０の一部を表す断面図である。
半導体装置４１０は、複数のｐ−形ピラー領域３の一部に代えて、ｐ形半導体領域１０が設けられている点で、半導体装置４００と異なる。
ｐ形半導体領域１０は、半導体装置２１０と同様に、ｎ−形ピラー領域５の一部とｐ形ベース領域６の一部との間に設けられ、ｐ形ベース領域６を介してソース電極４２と電気的に接続されている。
このため、本変形例によれば、半導体装置４００に比べてゲート・ドレイン間容量を小さくできるため、スイッチング損失を低減することが可能である。
（第５実施形態）
図２０は、第５実施形態に係る半導体装置５００の一部を表す平面図である。
図２１は、第５実施形態に係る半導体装置５００の一部を表す断面図である。具体的には、図２１（ａ）は、図２０のＡ−Ａ´断面図である。図２１（ｂ）は、図２０のＢ−Ｂ´断面図である。図２１（ｃ）は、図２０のＣ−Ｃ´断面図である。
なお、図２０では、ゲート絶縁層３１は省略されている。また、図２０では、絶縁部２２が有する第５絶縁部分２２ｅおよび第６絶縁部分２２ｆを破線で表している。
半導体装置５００は、例えば、横型のＭＯＳＦＥＴである。
図２０および図２１に表すように、半導体装置５００は、基板Ｓ、ｐ＋形ドレイン領域１（第１半導体領域）、ｎ形バッファ領域（第２半導体領域）、ｐ−形ピラー領域３（第３半導体領域）、ｎ＋形ドレイン領域４、ｎ−形ピラー領域５（第５半導体領域）、ｐ形ベース領域６（第６半導体領域）、ｎ＋形ソース領域７（第７半導体領域）、ｐ＋形コンタクト領域１１、絶縁部２０（第１絶縁部）、絶縁部２２（第２絶縁部）、ゲート電極３０、ゲート絶縁層３１、ドレイン電極４１（第１電極）、ソース電極４２（第２電極）、および電極４３（第３電極）を有する。
絶縁部２２は、基板Ｓの上に設けられている。絶縁部２２は、第５絶縁部分２２ｅおよび第６絶縁部分２２ｆを有する。第５絶縁部分２２ｅおよび第６絶縁部分２２ｆは、Ｙ方向において並んでいる。
ｎ形バッファ領域２は、第５絶縁部分２２ｅの一部の上に設けられている。
ｐ−形ピラー領域３は、第５絶縁部分２２ｅの他の一部の上に設けられている。
ｎ形バッファ領域２とｐ−形ピラー領域３とは、Ｘ方向において並んでいる。
ｐ＋形ドレイン領域１は、ｐ−形ピラー領域３と離間して、ｎ形バッファ領域２の上に選択的に設けられている。
ｐ＋形コンタクト領域１１は、ｎ形バッファ領域２と離間して、ｐ−形ピラー領域３の上に選択的に設けられている。
ｎ−形ピラー領域５は、第６絶縁部分２２ｆの上に設けられ、ｎ形バッファ領域２およびｐ−形ピラー領域３と離間している。
ｎ＋形ドレイン領域４は、ｎ−形ピラー領域５の上に選択的に設けられている。
ｐ形ベース領域６は、ｎ＋形ドレイン領域４と離間して、ｎ−形ピラー領域５の上に選択的に設けられている。
ｎ＋形ソース領域７は、ｐ形ベース領域６の上に選択的に設けられている。
絶縁部２０は、ｎ形バッファ領域２とｎ−形ピラー領域５との間およびｐ−形ピラー領域３とｎ−形ピラー領域５との間に設けられ、第５絶縁部分２２ｅの上に設けられた半導体領域と、第６絶縁部分２２ｆの上に設けられた半導体領域と、をＹ方向に分断している。
ゲート絶縁層３１は、ｎ＋形ドレイン領域４の一部上からｎ＋形ソース領域７の一部上に亘って設けられ、これらの間に位置するｎ−形ピラー領域５の表面およびｐ形ベース領域６の一部の表面を覆っている。
ドレイン電極４１は、ｐ＋形ドレイン領域１およびｎ＋形ドレイン領域４の上に設けられ、これらの半導体領域と電気的に接続されている。
ソース電極４２は、ｎ＋形ソース領域７の上に設けられ、ｎ＋形ソース領域７と電気的に接続されている。
ゲート電極３０は、ゲート絶縁層３１の上に設けられ、その一部は、ドレイン電極４１とソース電極４２との間に位置している。また、ゲート電極３０は、ｎ−形ピラー領域５の一部、ｎ＋形ソース領域７の一部、およびこれらの間に位置するｐ形ベース領域６の一部と、ゲート絶縁層３１を介して対面している。
電極４３は、ｐ＋形コンタクト領域１１の上に設けられ、ｐ＋形コンタクト領域１１およびゲート電極３０と電気的に接続されている。ｐ−形ピラー領域３は、ｐ＋形コンタクト領域１１を介して、電極４３と電気的に接続されている。
ここで、半導体装置５００の動作について説明する。
基本的な動作原理は、半導体装置１００と同様である。すなわち、ドレイン電極４１に、ソース電極４２に対して正の電圧が印加された状態で、ゲート電極３０に閾値以上の電圧が加えられると、ゲート電極３０直下のｐ形ベース領域６の表面に反転チャネルが形成される。同時に、ｎ−形ピラー領域５の絶縁部２０近傍の領域に電子の蓄積チャネルが形成される。その後、ゲート電極３０に印加される電圧が閾値未満になると、ＭＯＳＦＥＴがオフ状態となり、反転チャネルおよび蓄積チャネルが消滅する。
本実施形態によれば、オン状態においてｎ−形ピラー領域５に形成される蓄積チャネルにより、半導体装置の耐圧の低下を抑制しつつ、半導体装置のオン抵抗を低減することができる。また、ｐ−形ピラー領域３をゲート電極３０と電気的に接続することで、ゲート・ドレイン間容量を大きくすることができる。このため、外部のゲート抵抗によるスイッチング時のドレイン電圧変化速度の制御性が向上し、スイッチングノイズの抑制を容易に行うことが可能となる。
すなわち、本実施形態によれば、第１実施形態と同様に、半導体装置の耐圧の低下および飽和ドレイン電流密度の低下を抑制しつつ、オン抵抗の低下およびスイッチングノイズの低減が可能となる。
また、第１実施形態と同様に、ｎ形バッファ領域２のｎ形不純物濃度を、ｎ−形ピラー領域５のｎ形不純物濃度よりも高くすることで、寄生ｐ形ＭＯＳＦＥＴが動作する可能性を低減し、半導体装置５００の動作を安定させることができる。
（第１変形例）
図２２は、第５実施形態の第１変形例に係る半導体装置５１０の一部を表す断面図である。半導体装置５１０の平面図は、図２０と同様である。図２２（ａ）は、図２０のＡ−Ａ´断面に相当する。図２２（ｂ）は、図２０のＢ−Ｂ´断面に相当する。図２２（ｃ）は、図２０のＣ−Ｃ´断面に相当する。
半導体装置５１０は、ｐ−形半導体領域１２をさらに有する点で、半導体装置５００と異なる。
ｐ−形半導体領域１２は、絶縁部２２と、ｎ＋形ドレイン領域４、ｎ−形ピラー領域５、およびｐ形ベース領域６のそれぞれと、の間に設けられている。ｎ−形ピラー領域５は、ｐ−形半導体領域１２の上に設けられ、ｎ＋形ドレイン領域４とｐ形ベース領域６との間に位置している。
本変形例に係る構造においても、半導体装置５００と同様に動作させることが可能であり、また、半導体装置５００と同様に半導体装置の耐圧の低下および飽和ドレイン電流密度の低下を抑制しつつ、オン抵抗の低下およびスイッチングノイズの低減が可能となる。
（第２変形例）
図２３は、第５実施形態の第２変形例に係る半導体装置５２０の一部を表す断面図である。半導体装置５２０の平面図は、図２０と同様である。図２３（ａ）は、図２０のＡ−Ａ´断面に相当する。図２３（ｂ）は、図２０のＢ−Ｂ´断面に相当する。図２３（ｃ）は、図２０のＣ−Ｃ´断面に相当する。
半導体装置５２０は、半導体領域２５をさらに有する点で、半導体装置５００と異なる。
半導体領域２５は、高抵抗の領域であり、基板Ｓと絶縁部２２との間に設けられている。半導体領域２５には、ｐ形またはｎ形の不純物が添加されていてもよい。この場合、半導体領域２５のｐ形不純物濃度は、ｐ−形ピラー領域３のｐ形不純物濃度よりも低く、半導体領域２５のｎ形不純物濃度は、ｎ−形ピラー領域５のｎ形不純物濃度よりも低い。
半導体装置５００のような横型ＭＯＳＦＥＴでは、基板Ｓがソース電位に設定される場合がある。この場合、基板Ｓと、ｎ−形ピラー領域５のドレイン電極４１側の領域と、の間には、ソース・ドレイン間の電圧が加わる。
基板Ｓと絶縁部２２との間に半導体領域２５を設けることで、絶縁部２２の上に設けられた各半導体領域と、基板Ｓと、の間の距離を大きくすることができ、半導体装置の耐圧を向上させることができる。
あるいは、半導体領域２５を設けることで、半導体装置の耐圧の低下を抑制しつつ、絶縁部２２の厚みを薄くすることができる。厚い絶縁層は形成に時間を要するため、絶縁部２２を薄くすることで、半導体装置の生産性を向上させることが可能になる。また、絶縁部２２を薄くすることで、半導体装置の反りを小さくすることができ、半導体装置の歩留まりを向上させることが可能となる。
（第６実施形態）
図２４は、第６実施形態に係る半導体装置６００の一部を表す平面図である。
図２５は、第６実施形態に係る半導体装置６００の一部を表す断面図である。具体的には、図２５（ａ）は、図２４のＡ−Ａ´断面図である。図２５（ｂ）は、図２４のＢ−Ｂ´断面図である。図２５（ｃ）は、図２４のＣ−Ｃ´断面図である。
なお、図２４では、絶縁層３１は省略されている。
半導体装置６００は、電極４３に代えてゲート電極３０がｐ＋形コンタクト領域１１の上に設けられている点で、半導体装置５００と異なる。ゲート電極３０は、Ｙ方向においてソース電極４２と並んでいる。
半導体装置６００をターンオンさせる場合、ゲート電極３０を介してｐ−形ピラー領域３に閾値以上の電圧を印加する。ｐ−形ピラー領域３に電圧が印加されると、ｐ形ベース領域６の絶縁部２０近傍の領域に反転チャネルが形成されるととともに、ｎ−形ピラー領域５の絶縁部２０近傍の領域に蓄積チャネルが形成される。
本実施形態においても、第５実施形態と同様に、半導体装置の耐圧の低下および飽和ドレイン電流密度の低下を抑制しつつ、オン抵抗の低下およびスイッチングノイズの低減が可能となる。
また、本実施形態によれば、ｎ＋形ソース領域７が絶縁部２０に接しているため、ｐ−形ピラー領域３に電圧が印加された際に、反転チャネルと蓄積チャネルとが絶縁部２０に沿って連続して形成される。反転チャネルおよび蓄積チャネルが連続して形成されることで、半導体装置のオン抵抗を低減することができる。
（第７実施形態）
図２６は、第７実施形態に係る半導体装置７００の平面図である。
図２７は、図２６の部分Ａを拡大した平面図である。
図２８は、図２７のＢ−Ｂ´断面図である。
なお、図２６および図２７では、絶縁層２６、ゲート絶縁層３１、ソース電極４２、および電極４３は、省略されている。
半導体装置７００は、図２６に表すように、素子領域Ｒ１および終端領域Ｒ２を有する。素子領域Ｒ１は、半導体装置７００の中心を含む領域である。終端領域Ｒ２は、素子領域Ｒ１の周りに設けられている。
素子領域Ｒ１には、図１０に表す半導体装置１４０と同様の構造が設けられている。すなわち、素子領域Ｒ１は、ｐ＋形ドレイン領域１、ｎ形バッファ領域２、ｐ−形ピラー領域３、ｎ−形ピラー領域５、ｐ形ベース領域６、ｎ＋形ソース領域７、絶縁部２０、ゲート電極３０、ゲート絶縁層３１、および電極４３を有する。
終端領域Ｒ２は、ｎ−形半導体領域１４、ｐ−形半導体領域１５、ｐ形半導体領域１６、および絶縁層２６を有する。
ドレイン電極４１、ｎ＋形ドレイン領域４、およびソース電極４２は、素子領域Ｒ１および終端領域Ｒ２の両方に設けられている。
図２６〜図２８に表すように、ｐ−形ピラー領域３、ｎ−形ピラー領域５、ｐ形ベース領域６、ｎ＋形ソース領域７、およびゲート電極３０は、絶縁部２０に囲まれている。
ｎ−形半導体領域１４は、ｎ＋形ドレイン領域４の上であって、絶縁部２０の周りに設けられている。
ｐ−形半導体領域１５は、ｎ−形半導体領域１４の上に選択的に設けられている。ｐ−形半導体領域１５は、Ｘ方向において、互いに離間して複数設けられている。ｎ−形半導体領域１４の一部と、それぞれのｐ−形半導体領域１５と、はＸ方向において交互に設けられている。また、複数のｐ−形半導体領域１５の一部は、Ｙ方向においてｐ−形ピラー領域３と並んでいる。
ｐ形半導体領域１６は、ｎ−形半導体領域１４の上およびｐ−形半導体領域１５の上であって、絶縁部２０の周りに設けられている。ソース電極４２の一部は、ｐ形半導体領域１６の上に位置し、ｐ形半導体領域１６と電気的に接続されている。
絶縁層２６は、ｐ形半導体領域１６の周りのｎ−形半導体領域１４の表面およびｐ−形半導体領域１５の表面を覆っている。
半導体装置７００がオン状態からオフ状態に切り替わった際には、ｎ−形半導体領域１４とｐ形半導体領域１６とのｐｎ接合面から垂直方向に空乏層が広がり、ｎ−形半導体領域１４とｐ−形半導体領域１５とのｐｎ接合面から水平方向に空乏層が広がる。ｎ−形半導体領域１４の一部およびｐ−形半導体領域１５が空乏化することで、終端領域Ｒ２において耐圧が維持される。
本実施形態によれば、前述した縦型ＭＯＳＦＥＴの各実施形態に適した終端領域を有する半導体装置が提供される。
また、本実施形態によれば、終端領域Ｒ２において絶縁部２０が設けられておらず、ｎ−形半導体領域１４の一部とｐ−形半導体領域１５が互いに接して、交互に設けられている。このような構造を採用した場合、ｎ−形半導体領域１４およびｐ−形半導体領域１５を形成した際に、不純物の拡散が相互に生じる。これにより、ｎ−形半導体領域１４のｎ形不純物濃度およびｐ−形半導体領域１５のｐ形不純物濃度がそれぞれ低下し、半導体装置がオフ状態のときに、これらの半導体領域が空乏化しやすくなる。すなわち、終端領域Ｒ２における耐圧を向上させることが可能となる。
なお、図２６〜図２８に表す例では、素子領域Ｒ１が、半導体装置１４０と同様の構造を有する場合について説明したが、半導体装置７００は、素子領域Ｒ１に、他の実施形態に係る半導体装置と同様の構造を有していてもよい。
（第１変形例）
図２９は、第７実施形態の第１変形例に係る半導体装置７１０の断面図である。
半導体装置７１０の平面図は、図２６および図２７と同様である。図２９は、図２７のＢ−Ｂ´断面図に相当する。
半導体装置７１０は、終端領域Ｒ２にｐ＋形半導体領域１８を有する点で、半導体装置７００と異なる。
ｐ＋形半導体領域１８は、終端領域Ｒ２において、ｎ＋形ドレイン領域４とｎ−形半導体領域１４との間に設けられている。
半導体装置７００は、終端領域Ｒ２において、ｐ形半導体領域１６およびｐ−形半導体領域１５をアノード、ｎ−形半導体領域１４およびｎ＋形ドレイン領域４をカソードとする寄生ダイオードを含む。ｐ＋形半導体領域１８を設けることで、寄生ダイオードが動作しなくなる。このため、本変形例によれば、寄生ダイオードがオン状態からオフ状態に切り替わった際のリカバリー時の耐量を向上させることができる。
（第２変形例）
図３０は、第７実施形態の第２変形例に係る半導体装置７２０の断面図である。
半導体装置７１０の平面図は、図２６および図２７と同様である。図３０は、図２７のＢ−Ｂ´断面図に相当する。
半導体装置７２０は、ｎ−形半導体領域１４の一部および複数のｐ−形半導体領域１５の一部に代えて、ｐ＋形半導体領域１９およびｎ−−形半導体領域２８をさらに有する点で、半導体装置７００と異なる。
ｎ−−形半導体領域２８は、ｎ＋形ドレイン領域４の上において、ｎ−形半導体領域１４および複数のｐ−形半導体領域１５の周りに設けられている。ｎ−−形半導体領域２８は、ｎ−形半導体領域１４およびｐ−形半導体領域１５よりも高い電気抵抗を有する。
ｎ−−形半導体領域２８の上には、複数のｐ＋形半導体領域１９が設けられている。各ｐ＋形半導体領域１９は、互いに離間して設けられている。また、それぞれのｐ＋形半導体領域１９は、ｐ形半導体領域１６を囲むように、環状に設けられている。
ｐ＋形半導体領域１９は、ガードリングとして機能し、ｐ形半導体領域１６の端部における電界集中を抑制する。
本変形例によれば、半導体装置７００と同様に、終端領域Ｒ２における耐圧を向上させることが可能である。
（第３変形例）
図３１は、第７実施形態の第３変形例に係る半導体装置７３０の断面図である。
半導体装置７３０の平面図は、図２６および図２７と同様である。図３１は、図２７のＢ−Ｂ´断面図に相当する。
半導体装置７３０は、ｐ＋形半導体領域１９に代えて、絶縁部２９を有する点で、半導体装置７２０と異なる。絶縁部２９は、ｎ−−形半導体領域２８中に設けられ、ｐ形半導体領域１６の周りに位置している。また、絶縁部２９は、素子領域Ｒ１を囲むように、環状に設けられている。
絶縁部２９を設けることで、半導体装置７２０と同様に、ｐ形半導体領域１６の端部における電界集中を抑制し、終端領域Ｒ２における耐圧を向上させることが可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｐ−形ピラー領域３、ｎ＋形ドレイン領域４、ｎ−形ピラー領域５、ｐ形ベース領域６、ｎ＋形ソース領域７、ｎ−形半導体領域１４、ｐ−形半導体領域１５、ｐ形半導体領域１６、ｐ＋形半導体領域１９、ゲート電極３０、ゲート絶縁層３１、ドレイン電極４１、ソース電極４２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１…ｐ＋形ドレイン領域 ２…ｎ形バッファ領域 ３…ｐ−形ピラー領域 ４…ｎ＋形ドレイン領域 ５…ｎ−形ピラー領域 ６…ｐ形ベース領域 ７…ｎ＋形ソース領域 ８…ｐ形半導体領域 ９…ｎ形半導体領域 ２０…絶縁部 ３０…ゲート電極 ３１…ゲート絶縁層 ４１…ドレイン電極 ４２…ソース電極 ４３…電極

Claims (9)

  1. 第１電極と、
    前記第１電極の一部の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    少なくとも一部が前記第１電極の他の一部の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第２導電形の第５半導体領域と、
    前記第２半導体領域と前記第５半導体領域との間および前記第３半導体領域と前記第５半導体領域との間に設けられた絶縁部と、
    前記第５半導体領域の上に設けられた第１導電形の第６半導体領域と、
    前記第６半導体領域の上に選択的に設けられた第２導電形の第７半導体領域と、
    ゲート電極と、
    前記ゲート電極と、前記第５半導体領域、前記第６半導体領域、および前記第７半導体領域のそれぞれと、の間に設けられたゲート絶縁層と、
    前記第７半導体領域の上に設けられ、前記第７半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域の上に設けられ、前記第３半導体領域および前記ゲート電極と電気的に接続され、前記ゲート電極と同電位に設定される第３電極と、
    を備えた半導体装置。
  2. 前記絶縁部は、
    前記第１電極から前記第２電極に向かう第１方向に対して垂直な第２方向において、前記第３半導体領域と並ぶ第１絶縁部分と、
    前記第２方向において前記第２半導体領域と並ぶ第２絶縁部分と、
    を有し、
    前記第２絶縁部分の前記第２方向における厚みは、前記第１絶縁部分の前記第２方向における厚みよりも厚い請求項１記載の半導体装置。
  3. 前記第４半導体領域の一部は、前記第１電極の前記一部と前記第１半導体領域との間に設けられた請求項１または２に記載の半導体装置。
  4. 前記第２半導体領域の第２導電形の不純物濃度は、前記第５半導体領域の第２導電形の不純物濃度よりも高い請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記ゲート電極および前記ゲート絶縁層は、前記絶縁部の上に設けられた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第２電極と同電位に設定される第４電極をさらに備え、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、及び前記絶縁部は、前記第１電極から前記第２電極に向かう第１方向に対して垂直な第２方向において、複数設けられ、
    前記第４半導体領域は、前記第２方向において前記第１半導体領域同士の間に設けられ、
    前記第５半導体領域及び前記複数の絶縁部は、前記第２方向において、前記第２半導体領域同士の間及び前記第３半導体領域同士の間に設けられ、
    前記第５半導体領域は、前記第２方向において前記絶縁部同士の間に設けられ、
    前記第３電極は、前記複数の第３半導体領域の１つの上に設けられ、
    前記第４電極は、前記複数の第３半導体領域の別の１つの上に設けられ、前記複数の第３半導体領域の前記別の１つと電気的に接続された請求項１〜４のいずれか１つに記載の半導体装置。
  7. 前記第５半導体領域の一部と前記第６半導体領域の一部との間に設けられた第１導電形の第８半導体領域をさらに備え、
    前記ゲート電極は、前記第５半導体領域の他の一部の上に設けられた請求項１〜４のいずれか１つに記載の半導体装置。
  8. 第１絶縁部と、
    前記第１絶縁部の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１絶縁部の他の一部の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に前記第３半導体領域と離間して設けられた第１導電形の第１半導体領域と、
    前記第１絶縁部の上に、前記第２半導体領域および前記第３半導体領域と離間して設けられた第２導電形の第５半導体領域と、
    前記第２半導体領域と前記第５半導体領域との間および前記第３半導体領域と前記第５半導体領域との間に設けられた第２絶縁部と、
    前記第５半導体領域の上に選択的に設けられた第１導電形の第６半導体領域と、
    前記第６半導体領域の上に選択的に設けられた第２導電形の第７半導体領域と、
    前記第６半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
    前記第１半導体領域の上および前記第５半導体領域の上に設けられ、前記第１半導体領域および前記第５半導体領域と電気的に接続された第１電極と、
    前記第７半導体領域の上に設けられ、前記第７半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域の上に設けられ、前記第３半導体領域および前記ゲート電極と電気的に接続され、前記ゲート電極と同電位に設定される第３電極と、
    を備えた半導体装置。
  9. 前記第１半導体領域の第１導電形の不純物濃度は、前記第３半導体領域の第１導電形の不純物濃度よりも高い請求項１〜８のいずれか１つに記載の半導体装置。
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